TWI795485B - 佈局設計方法以及電腦可讀取媒體 - Google Patents

Abstract

本發明揭露一種包括程式碼的電腦可讀取媒體。所述程 式碼在被處理器執行時使得所述處理器執行以下操作：將具有第一寬度以及第一最少邊限區域的電性主動圖案放置於一層上；將具有較所述第一寬度寬的第二寬度且具有第二最少邊限區域的第一虛設圖案放置於所述層上；以及基於所述層的面積對所述電性主動圖案與所述第一虛設圖案的面積之和的比率是否位於參考範圍之內，將具有第三寬度以及第三最少邊限區域的第二虛設圖案放置於所述層上。

Description

佈局設計方法以及電腦可讀取媒體 [相關申請案的交叉參考]

本申請案主張於2018年1月31日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0012101號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。

本發明概念的實施例是有關於一種半導體元件，且更具體而言，是有關於一種利用適應性金屬填充(adaptive metal fill)設計半導體元件的佈局的方法。

此外，本發明概念的實施例是有關於一種執行適應性金屬填充的電腦程式以及藉由所述電腦程式製造的半導體元件。

一般而言，半導體晶片可包括多個胞元(例如，電晶體)，且可包括電性連接所述胞元的內連線，用於實作執行特定功能的邏輯的目的。可將所述內連線放置於多個層上方。具體而言，由於半導體晶片的高整合率使得難以或無法手動放置胞元及內連線，因此廣泛地使用佈局設計工具。

在將內連線放置於所述多個層中時，內連線的金屬密度 是極為重要的。舉例而言，若金屬密度在多個層上方是不均勻的及/或金屬密度處於半導體製造者所預期的範圍之外，則在對層進行堆疊的過程中可發生畸變，從而導致訊號等的時序發生改變及/或對半導體製造良率產生影響。因此，主要使用嵌入虛設金屬的方法來使金屬密度在多個層上方為均勻的。

然而，隨著微製作技術的發展，即使利用儲存於現有函式庫中的虛設圖案形成規則執行了金屬填充，仍難以或無法實作所期望的金屬密度。若未實作所期望的金屬密度，則在最壞的情形中，可能需要再次設計佈局，從而導致開發的成本及時間增加。因此，需要一種利用佈局設計工具實作有效金屬填充的方法。

本發明概念的實施例提供一種方法，所述方法防止隨著微製作技術的發展佈局因不滿足金屬密度條件此事件頻繁發生而被不必要地再次設計，或減小所述情形的可能性。

此外，本發明概念的實施例提供一種執行適應性金屬填充的電腦程式以及藉由所述電腦程式製造的半導體元件。

根據一些示例性實施例，一種電腦可讀取媒體包括程式碼，所述程式碼在被處理器執行時使得所述處理器執行以下操作：將具有第一寬度以及第一最少邊限區域的電性主動圖案放置於一層上；將具有較所述第一寬度寬的第二寬度且具有第二最少邊限區域的第一虛設圖案放置於所述層上；以及因應於所述層的面積對所述電性主動圖案與所述第一虛設圖案的面積之和的第一 比率位於參考範圍之外，將具有第三寬度以及第三最少邊限區域的第二虛設圖案放置於所述層上，其中所述第三寬度與所述第一寬度相同或寬於所述第一寬度並窄於所述第二寬度。

根據一些示例性實施例，一種方法包括：利用佈局設計工具將具有第一寬度以及第一最少邊限區域的電性主動圖案放置於一層上；利用所述佈局設計工具將具有較所述第一寬度寬的第二寬度且具有第二最少邊限區域的第一虛設圖案放置於所述層上；因應於所述層的面積對所述電性主動圖案與所述第一虛設圖案的面積之和的第一比率位於參考範圍之外，利用所述佈局設計工具將具有第三寬度以及第三最少邊限區域的第二虛設圖案放置於所述層上；基於包括所述電性主動圖案、所述第一虛設圖案以及所述第二虛設圖案的佈局來產生遮罩；以及利用所述遮罩製造半導體元件。所述第三寬度與所述第一寬度相同或寬於所述第一寬度並窄於所述第二寬度。

根據一些示例性實施例，一種電腦可讀取媒體包括程式碼，所述程式碼在被處理器執行時使得所述處理器執行以下操作：將具有第一寬度的電性主動圖案放置於一層上；將具有較所述第一寬度寬的第二寬度的第一虛設圖案放置於所述層上；判斷所述層的面積對所述電性主動圖案與所述第一虛設圖案的面積之和的比率是否位於參考範圍之內；以及因應於所述判斷，將具有第三寬度的第二虛設圖案放置於所述層上，所述第三寬度與所述第一寬度相同或寬於所述第一寬度並窄於所述第二寬度。

10:佈局設計系統

11:處理器

12:工作記憶體

13:儲存器

14:輸入/輸出元件

1000:電子元件

1100:影像處理元件

1110:影像感測器

1120:影像處理器

1200:主處理器

1300:工作記憶體

1400:儲存器/儲存元件

1500:顯示器

1600:通訊區塊

1610:收發器

1620:調變器/解調器

1700:使用者介面

A:區域

d1、d2、d3、d4、d5、d6:距離

LM1、LM2、LM3:最少邊限區域

M11、M12、M13、M14、M15、M16:電性主動圖案

M21、M22、M23、M24、M25:第一虛設圖案

M31、M32、M33、M34、M35:第二虛設圖案

M36、M37:經延伸的虛設圖案

S110、S120、S130、S140、S150、S210、S220、S230、S240、S250、S310、S320、S331、S333、S335、S337、S340、S350、S410、S420、S431、S433、S435、S437、S440、S450、S510、S520、S530、S540、S550、S560:操作

T1、T2、T3、T4、T5、T6、T7、T8:路由軌道

w1、w2、w3:寬度

藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的上述及其他目的及特徵將變得顯而易見。

圖1為根據本發明概念的示例性實施例，示出一種設計及製造半導體元件的方法的流程圖。

圖2A及圖2B為示出在圖1所示的佈局設計製程中使用的各種類型的圖案的概念圖。

圖3至圖5為概念性地示出在設計半導體元件的佈局時將應用的最少邊限條件的圖式。

圖6為示出根據本發明概念的示例性實施例，一種設計佈局的方法的流程圖。

圖7至圖11為示出根據本發明概念的示例性實施例，利用佈局設計工具設計半導體元件的佈局的製程的圖式。

圖12為示出根據本發明概念的示例性實施例，一種設計佈局的方法的流程圖。

圖13為示出在第二金屬填充之後被另外執行以滿足金屬密度條件的佈局設計的圖式。

圖14為示出根據本發明概念的示例性實施例，一種設計佈局的方法的流程圖。

圖15為示出根據本發明概念的示例性實施例，如何利用佈局設計工具設計半導體元件的佈局的圖式。

圖16為示出根據本發明概念的示例性實施例，一種設計佈局 的方法的流程圖。

圖17為示出根據本發明概念的示例性實施例，用於設計半導體元件的佈局設計系統的方塊圖。

圖18為示出由根據本發明概念的示例性實施例形成的佈局製造的電子元件的方塊圖。

下文，可詳細且清晰地闡述本發明概念的實施例以使得此項技術中具有通常知識者可實作本發明概念。

在詳細說明中參照用語「部件」、「單元」、「模組」等闡述的組件以及在圖式中示出的功能塊可以軟體、硬體或其組合實作。在示例性實施例中，所述軟體可為機器碼、韌體、嵌式碼、及應用軟體。舉例而言，所述硬體可包括電路、電子電路、處理器、電腦、積體電路、積體電路核心、壓力感測器、慣性感測器(inertial sensor)、微機電系統(microelectromechanical system，MEMS)、被動器件、或其組合。

圖1為根據本發明概念的示例性實施例，示出一種設計及製造半導體元件的方法的流程圖。

在操作S110中，可執行對半導體積體電路的高階設計(high-level design)。所述高階設計可包括對與以硬體描述語言(hardware description language，HDL)的高階語言描述的設計目標對應的積體電路進行設計。舉例而言，可在所述高階設計過程中使用例如C語言等高階語言。可利用暫存器轉移層次(register transfer level，RTL)編碼及/或模擬來更具體地表示藉由高階設計所設計的電路。

此外，可將由暫存器轉移層次所產生的碼轉換成網路表(netlist)，且可將所述網路表合成至整個半導體元件。可藉由模擬工具驗證所合成的示意性電路，且可基於驗證的結果執行調整製程。

在操作S120中，可執行佈局設計製程以在例如矽基板等基板上實作邏輯半導體積體電路。舉例而言，可基於在高階設計過程中所合成的示意性電路及/或對應於所述示意性電路的網路表來實行所述佈局設計。基於規定的設計規則，佈局設計製程可包括對自胞元函式庫(cell library)提供的各種標準胞元進行放置及連接的路由製程。

可在佈局設計工具中定義用於將具有特定邏輯閘層次的電路表示為佈局的胞元函式庫。佈局製程可包括以下程序：定義或闡述構成待形成於矽基板上的電晶體以及導電線的圖案的尺寸或形狀。舉例而言，為於基板上形成反相器電路，可恰當地放置待放置於所述基板上的佈局圖案，例如PMOS電晶體、NMOS電晶體、N阱、閘極電極以及導電線。為此，佈局設計可包括搜尋並選擇先前在胞元函式庫中定義的反相器中的恰當的一或多者。

此外，可在所選擇並放置的標準胞元上執行路由製程。以上闡述的一系列製程中的大多數製程可由佈局設計工具自動執行或可手動執行。舉例而言，所述路由可包括將真實圖案或電性 重要圖案或電性主動圖案放置於待形成於標準胞元上的多個層中。此外，所述路由可包括放置虛設圖案，例如在半導體元件的操作期間不被預期為電性主動或重要的圖案。虛設圖案可有助於在製造半導體元件時使用的拋光製程期間改善平面化均勻性；舉例而言，虛設圖案可有助於在化學機械平坦化(Chemical Mechanical Planarization，CMP)製程期間改善均勻性。

將虛設圖案放置於層中可與電性主動圖案的面積對層面積的比率(以下稱為「金屬密度」)相關聯。若金屬密度在多個層上方是無規律的及/或特定層的金屬密度小於或大於參考值，則層的金屬密度的急劇變化可導致各種問題。因此，期望或需要將層的金屬密度分配在給定範圍(例如，由半導體製造者定義的範圍)內。

然而，使半導體元件的微型化可使得難以將虛設圖案嵌入層的空的空間中或在此方面存在挑戰。根據本發明概念，可藉由利用各種尺寸的虛設圖案執行路由來滿足金屬密度條件。舉例而言，作為第一金屬填充，可根據虛設圖案形成規則將具有寬的寬度的虛設圖案放置於層中。若即使在放置虛設圖案作為第一金屬填料後仍不滿足金屬密度條件，則可於層中另外放置具有窄寬度的虛設圖案。

在路由製程之後，可對佈局執行驗證，以驗證所述設計是否包括違反設計規則的一部分。舉例而言，驗證過程包括用於驗證佈局是否符合設計規則的設計規則檢查(design rule check， DRC)、用於驗證佈局是否恰當地彼此連接而無電性連接斷開的電子規則檢查(electronical rule check，ERC)、用於判斷佈局是否與邏輯閘層次網路表匹配的佈局對示意圖(layout vs.schematic，LVS)等。

在操作S130中，可執行光學鄰近修正(optical proximity correction，OPC)製程。可在矽基板上藉由光刻製程實作經由佈局設計獲得的佈局圖案。此處，光學鄰近修正製程可指用於修正在光刻製程中發生的畸變的技術。舉例而言，可藉由光學鄰近修正對例如在利用所設計的佈局圖案的曝光製程中由光的特性引起的折射等畸變、或製程效應進行修正或減少其影響。在執行光學鄰近修正的同時，可精細地改變所設計的佈局圖案的形狀及位置。

在操作S140中，可基於由光學鄰近修正製程改變的佈局而製造光罩。舉例而言，光罩可藉由基於佈局圖案的資料對設置於玻璃基板上的鉻層進行圖案化而進行製造。舉例而言，可將一或多個遮罩用於每一層。

在操作S150中，可利用所製造的光罩製造半導體元件。在利用光罩製造半導體元件的製程中，可重覆執行各種曝光製程以及蝕刻製程。經由此類製程，可在矽基板上依序形成由佈局設計所定義的圖案。

圖2A及圖2B為示出在圖1所示的佈局設計製程中使用的各種類型的圖案的概念圖。在本發明概念的佈局設計製程中使用的圖案包括電性主動圖案、第一虛設圖案以及第二虛設圖案。

首先，參照圖2A，電性主動圖案、第一虛設圖案以及第二虛設圖案可為用於佈局設計工具中的虛擬圖案。如上所述，電性主動圖案可對應於電性訊號將經由其傳送的金屬內連線，且第一虛設圖案以及第二虛設圖案可對應於用於滿足金屬密度的金屬內連線。

電性主動圖案在與電性主動圖案的延伸方向垂直的方向上可具有寬度w1。舉例而言，可考量製造半導體元件的製程的解析度而確定電性主動圖案的寬度w1。舉例而言，半導體元件的解析度可與利用光阻的蝕刻製程相關聯。

同時，電性主動圖案可具有被示出為由虛線環繞的最少邊限區域。所述最少邊限區域指示在於基板上形成與晶圓上的電性主動圖案對應的金屬內連線時對相鄰內連線不具有影響的最少區域。亦即，在所述最少邊限區域內不放置或並非必須放置另一金屬內連線。在半導體製造製程中另一金屬內連線被放置於所述最少邊限區域內的情形中，對應於電性主動圖案的金屬內連線與和所述金屬內連線相鄰的另一金屬內連線可彼此影響。舉例而言，此種相互影響可導致寄生電容的改變、訊號的時序的改變、訊號的畸變等。

舉例而言，電性主動圖案的最少邊限區域可對應於藉由將電性主動圖案的四條邊在左、右、上及下方向上移動「d1」而界定的區域(或可對應於處於距電性主動圖案的輪廓「d1」之內的區域)。舉例而言，距離電性主動圖案的輪廓(或每一條邊)的 長度/寬度d1可與電性主動圖案的寬度w1相同或不同。舉例而言，電性主動圖案的最少邊限區域的寬度可對應於電性主動圖案的寬度w1與「2×d1」(即，延伸長度「d1」的兩倍)之和。

第一虛設圖案在與第一虛設圖案的延伸方向垂直的方向上可具有寬度w2。舉例而言，第一虛設圖案的寬度w2可大於電性主動圖案的寬度w1。同樣，第一虛設圖案可具有被示出為由虛線環繞的最少邊限區域。第一虛設圖案的最少邊限區域可對應於藉由將第一虛設圖案的四條邊在左、右、上及下方向上移動「d2」而界定的區域。舉例而言，「d2」可大於「d1」。舉例而言，第一虛設圖案的最少邊限區域的寬度可對應於第一虛設圖案的寬度w2與「2×d2」之和。

第二虛設圖案在與第二虛設圖案的延伸方向垂直的方向上可具有寬度w3。舉例而言，第二虛設圖案的寬度w3可小於第一虛設圖案的寬度w2，且可與電性主動圖案的寬度w1相同或大於電性主動圖案的寬度w1。同樣，第二虛設圖案可具有被示出為由虛線環繞的最少邊限區域。第二虛設圖案的最少邊限區域可對應於藉由將第二虛設圖案的四條邊在左、右、上及下方向上移動「d3」而界定的區域。舉例而言，「d3」可小於「d2」，且可與「d1」相同或大於「d1」。舉例而言，第二虛設圖案的最少邊限區域的寬度可對應於第二虛設圖案的寬度w3與「2×d3」之和。

然而，自第二虛設圖案的四條邊(或輪廓)至第二虛設圖案的最少邊限區域的距離可彼此不同。此種示例性實施例示出 於圖2B中。

參照圖2B，在向上方向上自第二虛設圖案的輪廓至第二虛設圖案的最少邊限區域的距離為「d3」。在向左方向上自第二虛設圖案的輪廓至第二虛設圖案的最少邊限區域的距離為「d4」。在向右方向上自第二虛設圖案的輪廓至第二虛設圖案的最少邊限區域的距離為「d5」。在向下方向上自第二虛設圖案的輪廓至第二虛設圖案的最少邊限區域的距離為「d6」。

在此種情形中，「d3」、「d4」、「d5」及「d6」可大於或小於圖2A所示的「d1」。此外，「d3」、「d4」、「d5」及「d6」中的一些可具有相同的值抑或可具有不同的值。

在利用佈局設計工具的正常設計階段中，首先放置對應於層的金屬內連線的電性主動圖案。隨後，將第一虛設圖案放置於電性主動圖案之間的空間中，用於滿足期望範圍的金屬密度的目的。亦即，執行第一金屬填充。然而，即使執行了第一金屬填充，由於半導體元件的微型化仍可極難以滿足期望範圍中的金屬密度。在此種情形中，根據本發明概念，可將上述第二虛設圖案放置於電性主動圖案之間、第一虛設圖案之間、及/或電性主動圖案與第一虛設圖案之間。舉例而言，執行第二金屬填充。

同時，在圖2A及圖2B中以具有給定寬度w2或w3的條帶形式示出了虛設圖案。舉例而言，第一虛設圖案及/或第二虛設圖案可被形成為具有各種形狀的多邊形。

圖3至圖5為概念性地示出在設計半導體元件的佈局時 將應用的最少邊限條件的圖式。在圖3至圖5中示出的T1至T4指示虛擬路由軌道。可沿路由軌道放置電性主動圖案以及虛設圖案。然而，本發明概念並非僅限於此。舉例而言，可沿與路由軌道T1至T4垂直的方向放置電性主動圖案。此外，依據虛設圖案中的每一者的尺寸，可將虛設圖案放置於一或多個路由軌道上方。

參照圖3，將電性主動圖案放置於第一路由軌道T1上，並將第一虛設圖案放置於第三路由軌道T3及第四路由軌道T4上方。詳細而言，第一虛設圖案與第四路由軌道T4接觸或鄰接。如參照圖2A及圖2B所述，電性主動圖案的最少邊限區域LM1指示藉由將電性主動圖案的四條邊在左、右、上及下方向上移動「d1」而界定的區域，且第一虛設圖案的最少邊限區域LM2指示藉由將第一虛設圖案的四條邊在左、右、上及下方向上移動「d2」而界定的區域。

由於虛設圖案的最少邊限區域LM2不侵犯電性主動圖案或不與電性主動圖案相交，因此容許放置第一虛設圖案。在此種情形中，即使第一虛設圖案沿第三路由軌道T3以及第四路由軌道T4自一側移動至另一側，最少邊限區域LM2亦不會與電性主動圖案相交。

由於其他環繞圖案的存在，假定第一虛設圖案被放置於第二路由軌道T2及第三路由軌道T3上方。圖4示出在上述假定下發生的問題。參照圖4，將電性主動圖案放置於第一路由軌道T1上，並將第一虛設圖案放置於第二路由軌道T2及第三路由軌 道T3上方。

在此種情形中，第一虛設圖案的最少邊限區域LM2與電性主動圖案相交。電性主動圖案的最少邊限區域LM1與第一虛設圖案相交。實際上，即使電性主動圖案與第一虛設圖案不彼此接觸，經由電性主動圖案轉移的電性訊號亦可因各種原因(例如，製造製程的解析率以及寄生電容的改變)受到影響。不容許進行將第一虛設圖案放置於第二路由軌道T2及第三路由軌道T3上方的第一金屬填充。

參照圖5，將電性主動圖案放置於第一路由軌道T1上，並將第二虛設圖案放置於第二路由軌道T2上方。如參照圖2A及圖2B所述，第二虛設圖案的最少邊限區域LM3指示藉由將第二虛設圖案的四條邊在左、右、上及下方向上移動「d3」而界定的區域。

在此種情形中，第二虛設圖案的最少邊限區域LM3不與電性主動圖案相交，且電性主動圖案的最少邊限區域LM1不與第二虛設圖案相交。容許進行將第二虛設圖案放置於第二路由軌道T2上方的第二金屬填充。

圖6為示出根據本發明概念的示例性實施例，一種設計佈局的方法的流程圖。在實施例中，圖6所示的實施例詳細示出圖1所示的操作S120。為更好的理解，將參照圖2A至圖5一起給出闡述。

在操作S210中，可設計電性主動圖案。可藉由佈局設計 工具自動設計所述電性主動圖案。

在操作S220中，可執行第一金屬填充。同樣，可藉由佈局設計工具自動執行第一金屬填充。當特定層的金屬密度未位於期望的範圍內時，例如當金屬密度小於參考值時，可執行第一金屬填充。舉例而言，可利用寬度較電性主動圖案的寬度大的第一虛設圖案來執行第一金屬填充。

在操作S230中，可執行第二金屬填充。如在以上闡述中，第二金屬填充可由佈局設計工具自動執行或可手動執行。當即使執行了第一金屬填充但特定層的金屬密度仍未位於期望的範圍內時，可另外執行第二金屬填充。舉例而言，可利用第二虛設圖案執行第二金屬填充，所述第二虛設圖案的寬度小於第一虛設圖案的寬度且與電性主動圖案的寬度相同或大於電性主動圖案的寬度。

在操作S240中，可檢查穿過電性主動圖案的電性訊號的時序。舉例而言，在層的金屬密度因第一金屬密度而改變的情形中，流經電性主動圖案的電性訊號的時序可受到影響。在操作S240中可檢查是否偵測到具有不可預期時序的電性訊號；若需要(或有必要)，則可在操作S210中再次設計電性主動圖案。

在操作S250中可驗證所設計的佈局。如參照圖1所述，驗證操作可包括用於驗證佈局是否被恰當設定以對應於設計規則的設計規則檢查(DRC)、用於驗證佈局是否恰當地彼此連接而無電性連接斷開的電子規則檢查(ERC)、用於判斷佈局是否與邏輯 閘層次網路表匹配的佈局對示意圖(LVS)等。

圖7至圖11為示出根據本發明概念的示例性實施例，利用佈局設計工具設計半導體元件的佈局的製程的圖式。

在圖2中，電性主動圖案的最少邊限區域被闡述為藉由將電性主動圖案的四條邊在左、右、上及下方向上移動「d1」而界定的區域，且第二虛設圖案的最少邊限區域被闡述為藉由將第二虛設圖案的四條邊在左、右、上及下方向上移動「d3」而界定的區域。然而，在圖7至圖11所示的實施例中，假定第二虛設圖案M31、M32、M34及M35的最少邊限區域中的每一者位於藉由將對應虛設圖案的四條邊在左、右、上及下方向上移動「d1」而界定的區域中，且第二虛設圖案M33的最少邊限區域為藉由將第二虛設圖案的四條邊在左、右、上及下方向上移動「d3」而界定的區域。然而，假定第二虛設圖案M31、M32、M34及M35中的每一者的寬度與電性主動圖案的寬度w1相同，且第二虛設圖案M33的寬度與電性主動圖案的寬度w1相同或大於電性主動圖案的寬度w1並小於第一虛設圖案M21至M24中的每一者的寬度。

參照圖7，利用佈局設計工具沿路由軌道T1至T7放置電性主動圖案M11至M15。依據最少邊限條件，可將電性主動圖案M11至M15放置成保持至少「d1」或大於「d1」的距離。此外，可於每一電性主動圖案中形成供電性訊號輸入及輸出的一或多個通孔。所述通孔可用於電性連接電性主動圖案M11至M15與上部或下部佈局的電性主動圖案。

然後，可執行搜尋操作以找出不滿足期望範圍的金屬密度的一部分。舉例而言，佈局設計工具可將半導體元件的特定層劃分成多個區域且可判斷每一區域是否滿足期望範圍的金屬密度。在示例性實施例中，假定在圖7中所示的佈局不滿足期望範圍的金屬密度。

參照圖8，可計算可利用的第一金屬填充區域。考量在第一金屬填充中使用的第一虛設圖案(參照圖2A及圖2B)的至少邊限條件，如在圖8中所示，可利用的第一金屬填充區域可自周圍的電性主動圖案(例如，M11、M13、M14及M15)間隔開「d2」。

參照圖9，由於執行了第一金屬填充，可將第一虛設圖案M21至M24恰當地放置於可利用的第一金屬填充區域內。舉例而言，可將多個第一虛設圖案放置於第一金屬填充區域內，且彼此相鄰的虛設圖案可彼此間隔開「d2」以滿足最少邊限條件。如參照圖2A及圖2B所述，第一虛設圖案M21至M24中的每一者可具有較電性主動圖案大的寬度「w2」，且可被放置於至少一個軌道或二或更多個軌道上方。

然而，由於放置第一虛設圖案的區域因第一虛設圖案的寬的寬度「w2」而受到限制，因此即使在第一金屬填充之後可能仍不滿足金屬填充條件。在此種情形中，可另外執行根據本發明概念的第二金屬填充。

參照圖10，由於執行了第二金屬填充，可恰當地放置第二虛設圖案M31至M35。舉例而言，第二虛設圖案M31至M35 可被恰當地放置於電性主動圖案與電性主動圖案之間、及/或電性主動圖案與第一虛設圖案之間。第二虛設圖案M31至M35中的每一者可被放置成與同其相鄰的電性主動圖案或第一虛設圖案滿足最少邊限條件。

同時，儘管另外執行了第二金屬填充，但因此劃分的所述層的所述多個區域中的特定區域(例如，包括在圖10中所示的佈局的區域)可能仍不滿足金屬密度條件。在此種情形中，如在圖11中所示可執行添加放置。

參照圖11，可延伸電性主動圖案M11的一端。將經延伸的電性主動圖案標記為「M16」。可僅在關於周圍圖案滿足最少邊限條件時放置經延伸的電性主動圖案M16。

根據參照圖7至圖11所述的佈局設計方法，選擇性地使用第二虛設圖案，所述第二虛設圖案中的每一者具有較一般使用的第一虛設圖案的寬度小的寬度。因此，隨著半導體元件被微型化，有可能更適應性地處理不滿足金屬密度條件的情形，即使執行了第一金屬填充。

具體而言，如同現有的方法，在即使執行了金屬填充仍不滿足金屬密度條件的情形中，在最壞的情形中，應重新設計電性主動圖案。在此種情形中，由於伴隨進行設計步驟及驗證步驟，因此設計佈局所花費的時間不必要地增加。然而，根據本發明概念，藉由另外執行第二金屬填充，有可能避免額外的設計以及驗證步驟。亦即，本發明概念的佈局設計方法可改善佈局設計工具 自身的效能/功能。

圖12為示出根據本發明概念的示例性實施例，一種設計佈局的方法的流程圖。為更好的理解，將參照圖7至圖11一起給出闡述。

在操作S310中，可沿路由軌道恰當地放置電性主動圖案M11至M15。可將電性主動圖案M11至M15的兩個相鄰的電性主動圖案放置成保持至少為「d1」的距離，因此滿足最少邊限條件。

在操作S320中，可執行第一金屬填充。可藉由將具有寬度「w2」的第一虛設圖案恰當地放置於可利用的第一金屬填充區域內而實現第一金屬填充。

在操作S331中，偵測不滿足金屬密度條件的區域。如上所述，可將特定層劃分成多個區域，且可關於所述多個區域中的每一者判斷是否滿足金屬密度條件。若不存在不滿足金屬密度條件的區域(否)，則執行操作S340。相反，若存在不滿足金屬密度條件的區域(是)，則執行操作S333。

在操作S333中，對不滿足金屬密度條件的區域執行第二金屬填充。可藉由作為另一選擇將第二虛設圖案M31至M35放置於電性主動圖案之間、電性主動圖案與第一虛設圖案之間、及/或第一虛設圖案之間而完成第二金屬填充。在放置第二虛設圖案M31至M35時可滿足最少邊限條件。

在操作S335中，判斷是否滿足金屬密度條件。若確定出金屬密度位於半導體製造者想要的範圍內(是)，則執行操作 S340。若金屬密度不位於所述範圍內(否)，則執行操作S337。

在操作S337中，可延伸電性主動圖案。舉例而言，如同在圖11中所示的經延伸的電性主動圖案M16，可在滿足與周圍圖案相關聯的最少邊限條件的範圍內延伸電性主動圖案。

在以上闡述的操作S331至操作S337中，由於適應性地執行了適用於微型化半導體製造製程的金屬填充(即，特殊規則)，因此可改善或解決由設計半導體元件的佈局時的現有金屬填充導致的問題。

在操作S340中，可檢查時序。在偵測到具有不可預期的時序的電性訊號的情形中(否)，再次執行操作S310。亦即，僅藉由再次放置虛設圖案可能難以或無法調整穿過電性主動圖案的電性訊號的時序。因此，藉由佈局設計工具再次設計電性主動圖案。

在操作S350中，可驗證經由操作S310至操作S340設計的佈局。所述驗證操作可包括驗證佈局是否被恰當設定以對應於設計規則、驗證佈局是否恰當地彼此連接而無電性連接斷開、判斷佈局是否與邏輯閘層次網路表匹配等。

同時，不同於圖11中所示，在即使在第二金屬填充之後仍不滿足金屬密度條件的情形中，可考量利用佈局設計工具的任意其他方法代替延伸電性主動圖案。在圖13中示出方法的實例。圖13為示出在第二金屬填充之後被另外執行以滿足金屬密度條件的佈局設計的圖式。

參照圖13，示出了被另外放置的經延伸的虛設圖案M36 及M37。為滿足金屬密度條件，經延伸的虛設圖案M36及M37可被放置於虛設圖案的相對端處，或可被放置於相鄰的虛設圖案之間。將示例性實施例在圖13中示出為放置連接彼此相鄰的第一虛設圖案M22及M23的經延伸的虛設圖案M36、以及放置連接彼此相鄰的第一虛設圖案M23及M24的經延伸的虛設圖案M37。

作為另一選擇或另外，在其他實施例中，經延伸的虛設圖案可被放置於第一虛設圖案與第二虛設圖案之間及/或可被放置於第二虛設圖案之間。即使在此種情形中，仍可關於經延伸的虛設圖案滿足最少邊限條件。

此外，在圖13中所示的實施例中，僅示出了經延伸的虛設圖案M36及M37，但經延伸的虛設圖案M36及M37可與圖11中所示的經延伸的電性主動圖案M16一起放置。此外，可放置圖案，可放置由佈局設計工具自經延伸的虛設圖案M36及M37以及經延伸的電性主動圖案M16中恰當選擇所述圖案。

圖14為示出根據本發明概念的示例性實施例，一種設計佈局的方法的流程圖。圖14所示的實施例最類似於圖12所示的實施例。以下，將主要闡述不同之處。為更好的理解，將參照圖12一起給出闡述。

即使根據本發明概念的示例性實施例放置了電性主動圖案、第一虛設圖案以及第二虛設圖案，仍可發生不滿足金屬密度條件的情形。在此種情形中(操作S435為否)，執行操作S437。在操作S437中，佈局設計工具可偵測是否存在虛設圖案中的可延 伸區域。佈局設計工具可將經延伸的虛設圖案放置於可延伸的區域中。因此，至少二或更多個第一虛設圖案可藉由經延伸的虛設圖案M36及M37連接至彼此。

同時，在以上實施例中作出以下闡述，當即使在第一金屬填充之後仍不滿足金屬填充條件時執行第二金屬填充。在此種情形中，給出以下闡述，在執行第一金屬填充時放置的所有第一虛設圖案具有給定的寬度(即，「w2」)，但可存在所述規則的例外情況。將參考圖15來對此進行闡述。

圖15為示出根據本發明概念的示例性實施例，如何利用佈局設計工具設計半導體元件的佈局的圖式。舉例而言，在圖8中確定出可由佈局設計工具利用的第一金屬填充區域之後，可實作圖15所示的實施例。換言之，可實作圖15所示的實施例代替圖9中所示的第一金屬填充。

參照圖15，在確定出可利用的第一金屬填充區域之後，佈局設計工具可形成第一虛設圖案M21、M22及M25。然而，不同於圖9所示的實施例，佈局設計工具可形成對應於第一虛設圖案的組合(即，圖9所示的M23及M24)的第一虛設圖案M25。第一虛設圖案M25可違反執行一般第一金屬填充的規則。亦即，所有的第一虛設圖案可不具有給定的寬度「w2」。舉例而言，如同在圖15中所示的區域「A」，可存在具有小於「w2」的寬度的區域。

然而，其中將圖9所示的第一虛設圖案M23與第一虛設 圖案M24相連接的第一虛設圖案M25可為實例。在其他實施例中，第一虛設圖案M21及M22可連接至彼此，抑或第一虛設圖案M22及M23可連接至彼此。然後，可執行根據本發明概念的示例性實施例的第二金屬填充。

同時，在圖6至圖15中給出以下闡述，利用具有可嵌入的最大尺寸的第一虛設圖案執行第一金屬填充，且然後執行第二金屬填充。然而，如以下將闡述，可以與以上方式不同的方式執行金屬填充。

圖16為示出根據本發明概念的示例性實施例，一種設計佈局的方法的流程圖。

在操作S510中，可設計電性主動圖案。在操作S520中，可執行金屬填充。在操作S520中執行的金屬填充可類似於參照圖6所述的第一金屬填充。舉例而言，放置於佈局中的虛設圖案可為在圖2A中示出的第一虛設圖案。

在操作S530中，判斷是否滿足金屬密度條件。舉例而言，可對藉由劃分特定層而確定的多個區域中的每一者執行操作S530。若確定出不存在不滿足金屬密度條件的區域(是)，則對所設計的佈局執行時序檢查(S540)以及驗證(S550)。

相反，若確定出存在不滿足金屬密度條件的區域(否)，則可對不滿足金屬密度條件的區域另外執行金屬填充。為此，可將待被另外放置的虛設圖案的尺寸減小一個尺寸(S560)。此處，一個尺寸可指在利用佈局設計工具設計佈局時的柵單元(例如， 解析率的最小單元)。

由於虛設圖案的尺寸減小(即，由於重覆地執行了操作S520、操作S530以及操作S540)，因此可放置具有減小尺寸的虛設圖案的空間可增大。原因在於，隨著虛設圖案的尺寸減小，最少邊限區域變小。

因此，相較於圖13所示的其中第一虛設圖案M21、M22、M23及M24以及第二虛設圖案M31、M32、M33、M34以及M35僅具有三個不同寬度的實施例，在圖16所示的實施例的情形中，可在佈局中放置具有愈來愈多的各種寬度的虛設圖案。因此，可更靈活地執行在不滿足金屬密度時可另外伴隨進行的金屬填充。

圖17為示出根據本發明概念的示例性實施例，用於設計半導體元件的佈局設計系統的方塊圖。參照圖17，佈局設計系統10可包括至少一個處理器11、工作記憶體12、儲存器13及輸入/輸出元件14。此處，可提供佈局設計系統10作為用於設計根據本發明概念的示例性實施例的半導體元件的佈局的專用元件。佈局設計系統10可被配置成驅動各種設計及驗證模擬程式。

處理器11可執行將於佈局設計系統10中執行的軟體(例如，應用程式、作業系統以及元件驅動器)。處理器11可執行加載至工作記憶體12的作業系統OS。處理器11可執行將基於作業系統OS被驅動的各種應用程式。處理器11可執行自儲存器13被加載至工作記憶體12的佈局設計工具。

作業系統OS或應用程式可加載至工作記憶體12。在啟動佈局設計系統10時，儲存於儲存器13中的作業系統影像可依據啟動次序被加載至工作記憶體12。佈局設計系統10的整體輸入/輸出操作可由作業系統OS支援。同樣，可將使用者所選擇或用於提供基本服務的應用程式加載至工作記憶體12。具體而言，根據本發明概念的示例性實施例的用於設計佈局的佈局設計工具可自儲存器13被加載至工作記憶體12。

佈局設計工具可包括偏置功能，所述偏置功能用於將特定佈局圖案的形式及位置改變成與由設計規則所定義者不同。佈局設計工具可在經改變的偏置資料條件下執行設計規則檢查(DRC)。工作記憶體12可包括揮發性記憶體，例如靜態隨機存取記憶體(static random access memory，SRAM)或動態隨機存取記憶體(dynamic random access memory，DRAM)。然而，本發明概念並非僅限於此。

可將對與所設計的佈局相關聯的資料執行光學鄰近修正(OPC)的模擬工具進一步加載至工作記憶體12。

儲存器13被設置為佈局設計系統10的儲存媒體。儲存器13可儲存應用程式、作業系統影像以及各種類型的資料。具體而言，儲存器13可儲存根據本發明概念的示例性實施例的佈局設計工具。

本發明概念的執行第二金屬填充的佈局設計工具可為包括電腦可讀取程式碼的電腦程式產品，抑或可為包括非暫態電 腦可讀取媒體的電腦程式產品。另外或作為另一選擇，本發明概念的執行第二金屬填充的佈局設計工具可為可於網際網路上下載的產品。

舉例而言，儲存器13可以固態驅動機(solid state drive，SSD)、嵌入式多媒體卡(embedded multimedia card，eMMC)或影碟驅動機(hard disk drive，HDD)實作。儲存器13可包括但不限於反及快閃記憶體。舉例而言，儲存器13可包括非揮發性記憶體，例如相變隨機存取記憶體(phase change RAM，PRAM)、磁性隨機存取記憶體(magnetic RAM，MRAM)、電阻式隨機存取記憶體(resistive RAM，ReRAM)或鐵電式隨機存取記憶體(ferroelectric RAM，FRAM)。

輸入/輸出元件14可包括各種元件，所述各種元件可被提供以來自設計者的資訊，或可向設計者提供資訊，例如鍵盤、滑鼠及監控器等。舉例而言，佈局設計工具以及模擬工具的處理程序以及處理結果可經由輸入/輸出元件14進行顯示。

具體而言，可經由輸入/輸出元件14提供根據本發明概念的實施例形成的適應性金屬填充佈局。可基於第一金屬填充以及第二金屬填充來形成適應性金屬填充佈局。另外，可進一步基於在圖11、圖13及圖15中所示的跟進措施來形成適應性金屬填充佈局。可基於適應性金屬填充層藉由遮罩產生設備產生遮罩，且可基於所述遮罩將半導體元件的實際佈局圖案化。

圖18為示出由根據本發明概念的示例性實施例形成的 佈局製造的電子元件的方塊圖。舉例而言，可以智慧型電話、平板電腦、桌上型電腦、膝上型電腦或可穿戴元件來實作電子元件1000。

電子元件1000可包括影像處理元件1100、主處理器1200、工作記憶體1300、儲存器1400、顯示器1500、通訊區塊1600以及使用者介面1700。

影像處理元件1100可包括用於拍攝影像的影像感測器1110以及用於處理所拍攝影像的影像處理器1120。

主處理器1200可控制電子元件1000的總體運作。主處理器1200可驅動基於檔案系統的作業系統OS。主處理器1200可單獨實作，抑或可與包括通訊區塊1600的系統晶片一起實作。舉例而言，主處理器1200可包括應用處理器。

工作記憶體1300可暫時性地儲存用於計算元件1000的操作的資料。舉例而言，可將對儲存於儲存器1400中的資料的邏輯位址與物理位址之間的映射關係進行定義的快閃轉換層FTL加載至工作記憶體1300。舉例而言，工作記憶體1300可包括揮發性記憶體(例如動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(synchronous DRAM，SDRAM)、或類似的揮發性記憶體)、及/或非揮發性記憶體(例如相變隨機存取記憶體(PRAM)、磁阻式隨機存取記憶體(magneto-resistive RAM，MRAM)、電阻式隨機存取記憶體(ReRAM)、鐵電式隨機存取記憶體(FRAM)、或類似的非揮發性記憶體)。

儲存元件1400可儲存資料。舉例而言，儲存器1400可包括非揮發性記憶體，例如快閃記憶體、PRAM、MRAM、ReRAM或FRAM。

顯示器1500可包括顯示面板以及顯示器串列介面(display serial interface，DSI)周邊電路。舉例而言，顯示面板可以例如以下各種元件來實作：液晶顯示(liquid crystal display，LCD)元件、發光二極體(light emitting diode，LED)顯示元件、有機發光二極體(organic LED，OLED)顯示元件、主動矩陣有機發光二極體(active matrix OLED，AMOLED)顯示元件等。嵌入於主處理器1200中的顯示器串列介面主機可經由顯示器串列介面執行與顯示面板的串列通訊。顯示器串列介面周邊電路可包括驅動顯示面板所需的時序控制器、源極驅動器等。

通訊區塊1600可經由天線與外部元件/系統交換訊號。通訊區塊1600的收發器1610以及調變器/解調器(數據機(MODEM))1620可根據例如以下無線通訊協定處理與外部元件/系統交換的訊號：長期演進(long term evolution，LTE)、全球互通微波存取(worldwide interoperability for microwave access，WiMax)、全球行動通訊系統(global system for mobile communication，GSM)、分碼多重存取(code division multiple access，CDMA)、藍芽、近場通訊(near field communication，NFC)、無線保真(wireless fidelity，Wi-Fi)或無線射頻識別(radio frequency identification，RFID)。

使用者介面1700可包括輸入介面中的至少一者，例如鍵盤、滑鼠、小鍵盤、按鈕、觸控面板、觸控螢幕、觸控墊、觸控球、陀螺儀感測器、振動感測器以及加速度感測器。

電子元件1000的組件可基於例如以下各種介面協定中的一或多者來交換資料：通用串列匯流排(universal serial bus，USB)、小型電腦系統介面(small computer system interface，SCSI)、快速周邊組件互連(peripheral component interconnect express，PCIe)、行動快速周邊組件互連(mobile PCIe，M-PCIe)、先進技術附接(advanced technology attachment，ATA)、並行先進技術附接(parallel ATA，PATA)、序列先進技術附接(serial ATA，SATA)、串列附接SCSI(serial attached SCSI，SAS)、整合驅動電子(integrated drive electronics，IDE)、增強型整合驅動電子(enhanced IDE，EIDE)、快速非揮發性記憶體(nonvolatile memory express，NVMe)以及通用快閃儲存器(universal flash storage，UFS)。

可以各種技術封裝利用基於佈局所產生的遮罩實作的電路，其中所述佈局是根據本發明概念的示例性實施例形成的。舉例而言，可利用例如以下封裝來安裝基於本發明概念的佈局的電路：疊層封裝(package on package，PoP)、球柵陣列(ball grid array，BGA)、晶片規模封裝(chip scale package，CSP)、塑膠帶引線晶片載體(plastic leaded chip carrier，PLCC)、塑膠雙直插式封裝(plastic dual in-line package，PDIP)、疊片內晶粒包裝(die in waffle pack)、晶圓內晶粒形式(die in wafer form)、板載晶片(chip on board，COB)、陶瓷雙直插式封裝(ceramic dual in-line package，CERDIP)、塑膠公制方形扁平包裝(metric quad flat pack，MQFP)、小輪廓積體電路(small outline integrated circuit，SOIC)、收縮型小輪廓封裝(shrink small outline package，SSOP)、薄小輪廓封裝(thin small outline package，TSOP)、薄方形扁平包裝(thin quad flatpack，TQFP)、系統級封裝(system in package，SIP)、多晶片封裝(multi-chip package，MCP)、晶圓級製作封裝(wafer-level fabricated package，WFP)或晶圓級處理堆疊封裝(wafer-level processed stack package，WSP)。

根據本發明概念的實施例，可防止隨著微製作技術的發展佈局因不滿足金屬密度條件此事件頻繁發生而被不必要地再次設計。

此外，根據本發明概念的實施例，可提供一種執行適應性金屬填充的電腦程式以及藉由所述電腦程式製造的半導體元件。

儘管參照本發明概念的示例性實施例闡述了本發明概念，但對此項技術中具有通常知識者將顯而易見的是，在不背離由下文申請專利範圍所界定的本發明概念的精神及範圍的條件下，可作出各種變化及潤飾。

S110、S120、S130、S140、S150:操作

Claims (17)

1. 一種電腦可讀取媒體，包括程式碼，所述程式碼在被處理器執行時使得所述處理器執行以下操作：將具有第一寬度以及第一最少邊限區域的電性主動圖案放置於層上；將具有較所述第一寬度寬的第二寬度且具有第二最少邊限區域的第一虛設圖案放置於所述層上；以及因應於所述層的面積對所述電性主動圖案與所述第一虛設圖案的面積之和的第一比率位於參考範圍之外，將具有第三寬度以及第三最少邊限區域的第二虛設圖案放置於所述層上，因應於所述層的所述面積對所述電性主動圖案、所述第一虛設圖案以及所述第二虛設圖案的面積之和的第二比率位於所述參考範圍之內，延伸所述電性主動圖案，其中所述第三寬度與所述第一寬度相同或寬於所述第一寬度並窄於所述第二寬度。
2. 如申請專利範圍第1項所述的電腦可讀取媒體，其中所述第三最少邊限區域的寬度寬於所述第一最少邊限區域的寬度或與所述第一最少邊限區域的寬度相同，且窄於所述第二最少邊限區域的寬度。
3. 如申請專利範圍第1項所述的電腦可讀取媒體，其中所述程式碼在被執行時使得所述處理器將所述第二虛設圖案放置成使得所述第三最少邊限區域不與所述電性主動圖案以及所述第一 虛設圖案中的至少一者相交。
4. 如申請專利範圍第1項所述的電腦可讀取媒體，其中所述程式碼在被執行時更使得所述處理器執行以下操作：因應於所述層的所述面積對所述電性主動圖案、所述第一虛設圖案以及所述第二虛設圖案的面積之和的第二比率位於所述參考範圍之內，延伸所述第一虛設圖案。
5. 如申請專利範圍第1項所述的電腦可讀取媒體，其中所述程式碼在被執行時更使得所述處理器執行以下操作：檢查穿過所述電性主動圖案的電性訊號的時序；以及驗證形成有所述電性主動圖案、所述第一虛設圖案以及所述第二虛設圖案的所述層的佈局。
6. 如申請專利範圍第5項所述的電腦可讀取媒體，其中所述驗證包括設計規則檢查(DRC)、電性規則檢查(ERC)以及佈局對示意圖(LVS)中的至少一者。
7. 如申請專利範圍第1項所述的電腦可讀取媒體，其中所述電性主動圖案被放置於所述層上位於多個路由軌道中的第一路由軌道上，其中所述第一虛設圖案被放置於包括所述多個路由軌道中的二或更多個路由軌道的第二路由軌道上，且其中所述第二虛設圖案被放置於所述多個路由軌道中的任一路由軌道上。
8. 如申請專利範圍第1項所述的電腦可讀取媒體，其中所 述第一最少邊限區域是處於距所述電性主動圖案第一距離之內的區域，其中所述第二最少邊限區域是處於距所述第一虛設圖案第二距離之內的區域，且其中所述第三最少邊限區域是處於距所述第二虛設圖案第三距離之內的區域，其中所述第三距離小於所述第二距離，且與所述第一距離相同或大於所述第一距離。
9. 一種佈局設計方法，包括：利用佈局設計工具將具有第一寬度以及第一最少邊限區域的電性主動圖案放置於層上；利用所述佈局設計工具將具有較所述第一寬度寬的第二寬度且具有第二最少邊限區域的第一虛設圖案放置於所述層上；因應於所述層的面積對所述電性主動圖案與所述第一虛設圖案的面積之和的第一比率位於參考範圍之外，利用所述佈局設計工具將具有第三寬度以及第三最少邊限區域的第二虛設圖案放置於所述層上；基於所述層的所述面積對所述電性主動圖案、所述第一虛設圖案以及所述第二虛設圖案的面積之和的第二比率是否位於所述參考範圍之內，延伸所述電性主動圖案；基於包括所述電性主動圖案、所述第一虛設圖案以及所述第二虛設圖案的佈局來產生遮罩；以及 利用所述遮罩製造半導體元件，其中所述第三寬度與所述第一寬度相同或寬於所述第一寬度並窄於所述第二寬度。
10. 如申請專利範圍第9項所述的方法，其中所述第三最少邊限區域的寬度與所述第一最少邊限區域的寬度相同或寬於所述第一最少邊限區域的寬度，且窄於所述第二最少邊限區域的寬度。
11. 如申請專利範圍第9項所述的方法，其中所述第二虛設圖案被放置成使得所述第三最少邊限區域不與所述電性主動圖案以及所述第一虛設圖案中的至少一者相交。
12. 如申請專利範圍第9項所述的方法，更包括：因應於所述層的所述面積對所述電性主動圖案、所述第一虛設圖案以及所述第二虛設圖案的面積之和的第二比率位於所述參考範圍之內，延伸所述第一虛設圖案。
13. 如申請專利範圍第9項所述的方法，更包括：在放置所述第二虛設圖案之後，檢查穿過所述電性主動圖案的電性訊號的時序；以及驗證所述層的佈局。
14. 一種電腦可讀取媒體，包括程式碼，所述程式碼在被處理器執行時使得所述處理器執行以下操作：將具有第一寬度的電性主動圖案放置於層上；將具有較所述第一寬度寬的第二寬度的第一虛設圖案放置於 所述層上；判斷所述層的面積對所述電性主動圖案與所述第一虛設圖案的面積之和的比率是否位於參考範圍之內；在所述判斷中確定出所述比率位於所述參考範圍之內時，延伸所述電性主動圖案；以及因應於所述判斷，將具有第三寬度的第二虛設圖案放置於所述層上，所述第三寬度與所述第一寬度相同或寬於所述第一寬度並窄於所述第二寬度。
15. 如申請專利範圍第14項所述的電腦可讀取媒體，其中將處於距所述電性主動圖案第一距離之內的區域定義為第一最少邊限區域，其中將處於距所述第一虛設圖案第二距離之內的區域定義為第二最少邊限區域，以及其中將處於距所述第二虛設圖案第三距離之內的區域定義為第三最少邊限區域，其中所述第三最少邊限區域的第三寬度與所述第一最少邊限區域的第一寬度相同或寬於所述第一最少邊限區域的第一寬度，且窄於所述第二最少邊限區域的第二寬度。
16. 如申請專利範圍第15項所述的電腦可讀取媒體，其中所述程式碼在被執行時使得所述處理器將所述第二虛設圖案放置成使得所述第三最少邊限區域不與所述電性主動圖案或所述第一虛設圖案相交。
17. 如申請專利範圍第15項所述的電腦可讀取媒體，其中所述程式碼在被執行時更使得所述處理器執行以下操作：在所述判斷確定出所述比率位於所述參考範圍之內時，延伸所述第一虛設圖案。

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