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TWI793805B - 具有反相器的半導體元件及其製備方法 - Google Patents

具有反相器的半導體元件及其製備方法 Download PDF

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TWI793805B
TWI793805B TW110138336A TW110138336A TWI793805B TW I793805 B TWI793805 B TW I793805B TW 110138336 A TW110138336 A TW 110138336A TW 110138336 A TW110138336 A TW 110138336A TW I793805 B TWI793805 B TW I793805B
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賴俊吉
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南亞科技股份有限公司
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Abstract

本揭露提供一種具有反相器的半導體元件以及該半導體元件的製備方法。該半導體元件具有一基底；一閘極結構，設置在該基底上；一第一雜質區與一第二雜質區，分別設置在該閘極結構的兩側上以及在該基底中；一第一接觸點，設置在該第一雜質區上並包括一第一電阻值；一第二接觸點，設置在該第一雜質區上並包括一第二電阻值，該第二電阻值小於該第一接觸點的該第一電阻值。該第一接觸點經配置以電性耦接到一電源供應器，而第二接觸點經配置以電性耦接到一訊號輸出。該閘極結構、該第一雜質區、該第二雜質區、該第一接觸點以及該第二接觸點一起配置成一反相器。

Description

具有反相器的半導體元件及其製備方法
本申請案主張2021年6月11日申請之美國正式申請案第17/345,915號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及該半導體元件的製備方法。特別是有關於一種具有反相器的半導體元件以及具有該反相器之該半導體元件的製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底；一閘極結構，設置在該基底上；一第一雜質區與一第二雜質區，分別為在該閘極結構的兩側上以及設置在該基底中；一第一接觸點，設置在該第一雜質區上並包括一第一電阻值；以及一第二接觸點，設置在該第一雜質區上並包括一第二電阻值，該第二電阻值小於該第一接觸點的該第一電阻值。該第一接觸點經配置以電性耦接到一電源供應器，而該第二接觸點經配置以電性耦接到一訊號輸出。該閘極結構、該第一雜質區、該第二雜質區、該第一接觸點以及該第二接觸點一起配置成一反相器。
在一些實施例中，該第一接觸點包含氮化鈦或是摻雜多晶矽。
在一些實施例中，中該第二接觸點包含鎢。
在一些實施例中，該半導體元件還包括一阻障層，設置在該第二接觸點與該第一雜質區之間，並設置在該第二接觸點的一側壁上。該阻障層包含氮化鎢。
在一些實施例中，該第一接觸點的一寬度小於該第二接觸點的一寬度。
在一些實施例中，該半導體元件還包括一第三接觸點，設置在該第二雜質區上。該第三接觸點包含鎢。該第三接觸點經配置以電性耦接到一接地電位(ground potential)。
在一些實施例中，該半導體元件還包括一閘極接觸點，設置在該閘極結構上。該閘極接觸點包含鎢。該閘極接觸點經配置以電性耦接到一訊號輸出。
在一些實施例中，該半導體元件還包括一輔助層，設置在 該第一接觸點與該第一雜質區之間。該輔助層包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。
在一些實施例中，該半導體元件還包括複數個閘極間隙子，設置在該基底上以及設置在該閘極結構的兩側上。該複數個閘極間隙子包含氮化矽、氧化矽、氮氧化矽或是氧化氮化矽。
在一些實施例中，該半導體元件還包括複數個輕度摻雜區，設置在該基底中以及在該複數個閘極間隙子下。該複數個輕度摻雜區摻雜有磷、砷、銻或硼。
在一些實施例中，該第一雜質區的一寬度大於該第二雜質區的一寬度。
在一些實施例中，該閘極結構包括一閘極隔離層，設置在該基底上；以及一閘極下導電層，設置在該閘極隔離層上。該閘極接觸點設置在該閘極下導電層上。
在一些實施例中，該半導體元件還包括一閘極上導電層，設置在該閘極接觸點與該閘極下導電層之間。該閘極上導電層包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。
在一些實施例中，該第一接觸點的一側壁大致呈垂直。
在一些實施例中，該半導體元件還包括一罩蓋層，設置在該基底上並覆蓋該閘極結構。
在一些實施例中，該第一接觸點的一側壁大致呈錐形。
在一些實施例中，該半導體元件還包括一井層，設置在該基底中。該第一雜質區與該第二雜質區設置在該井層中。
在一些實施例中，該半導體元件還包括一埋入隔離層，設 置在該基底中。該第一雜質區與該第二雜質區設置在該埋入隔離層上。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一閘極結構在該基底上；分別形成一第一雜質區以及一第二雜質區在該閘極結構的兩側上以及在該基底中；形成一第一接觸點在該第一雜質區上並包括一第一電阻值；以及形成一第二接觸點在該第一雜質區上並包括一第二電阻值，該第二電阻值小於該第一接觸點的該第一電阻值。該第一接觸點經配置以電性耦接到一電源供應器，而該第二接觸點經配置以電性耦接到一訊號輸出。該閘極結構、該第一雜質區、該第二雜質區、該第一接觸點以及該第二接觸點一起配置成一反相器。
在一些實施例中，該第一接觸點包含氮化鈦或摻雜多晶矽，而第二接觸點包含鎢。
由於本揭露該半導體元件的設計，可使用具有高電阻值的該第一接觸點簡單地實現一反相器。實現該反相器的小型設計可節省該半導體元件的實際空間。因此，可降低該半導體元件的製造成本。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1A:半導體元件
1B:半導體元件
1C:半導體元件
1D:半導體元件
1E:半導體元件
1F:半導體元件
10:製備方法
101:基底
103:絕緣層
105:輕度摻雜區
107:第一雜質區
109:第二雜質區
111:輔助層
113:罩蓋層
115:井層
117:埋入隔離層
200:閘極結構
201:閘極隔離層
203:下閘極導電層
205:閘極間隙子
207:閘極上導電層
301:第一接觸點
301-1:下部
301-3:上部
303:第二接觸點
305:第三接觸點
307:閘極接觸點
401:阻障層
501:第一介電層
503:第二介電層
505:第三介電層
507:第四介電層
601:阻障材料
603:導電材料
701:第一開孔
703:第二開孔
AA:主動區
GND:接地電位
S11:步驟
S13:步驟
S15:步驟
S17:步驟
T1:厚度
T2:厚度
T3:厚度
T4:厚度
Vcc:電源供應器
Vin:訊號輸入
Vout:訊號輸出
W1:寬度
W2:寬度
W3:寬度
W4:寬度
Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更 全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。
圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。
圖2是頂視示意圖，例示本揭露一實施例之中間半導體元件。
圖3是剖視示意圖，例示沿著圖2之剖線A-A’的剖面。
圖4是頂視示意圖，例示本揭露一實施例之中間半導體元件。
圖5是剖視示意圖，例示沿著圖4之剖線A-A’的剖面。
圖6是頂視示意圖，例示本揭露一實施例之中間半導體元件。
圖7是剖視示意圖，例示沿著圖6之剖線A-A’的剖面。
圖8是頂視示意圖，例示本揭露一實施例之中間半導體元件。
圖9是剖視示意圖，例示沿著圖8之剖線A-A’的剖面。
圖10是頂視示意圖，例示本揭露一實施例之中間半導體元件。
圖11是剖視示意圖，例示沿著圖10之剖線A-A’的剖面。
圖12到圖18是剖視示意圖，沿著圖10之剖線A-A’，例示本揭露一實施例之半導體元件的一製備流程。
圖19是電路結構圖，例示本揭露一實施例的半導體元件。
圖20到圖23是剖視示意圖，例示本揭露一實施例的各半導體元件。
圖24到圖28是剖視示意圖，例示本揭露另一實施例的半導體元件的一製備流程。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之 間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量 (amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一 元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
應當理解，在本揭露的描述中，文中所提到的功能或步驟可發生不同於各圖式中之順序。舉例來說，連續顯示的兩個圖式實際上可以大致同時執行，或者是有時可以相反順序執行，其取決於所包含的功能或步驟。
圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2是頂視示意圖，例示本揭露一實施例之中間半導體元件。圖3是剖視示意圖，例示沿著圖2之剖線A-A’的剖面。圖4是頂視示意圖，例示本揭露一實施例之中間半導體元件。圖5是剖視示意圖，例示沿著圖4之剖線A-A’的剖面。
請參考圖1到圖5，在步驟S11，可提供一基底101，一絕緣層103可形成在基底101中以界定出一主動區AA，一閘極結構200可形成在主動區AA與絕緣層103上。
請參考圖2及圖3，基底101可為一塊狀(bulk)半導體基底。舉例來說，該塊狀半導體可包含一元素半導體、一化合物半導體，該元素半導體例如矽或鍺，該化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他III-V族化合物半導體或II-VI族化合物半導體。
請參考圖2及圖3，可執行一系列的沉積製程以沉積一墊氧化物層(圖未示)在基底101上，以及沉積一墊氮化物層(圖未示)在該墊氧化物層上。舉例來說，該墊氧化物層可包含氧化矽。舉例來說，該墊氮化物層可包含氮化矽。可執行一微影製程以形成一遮罩層在該墊氮化物層上。該遮罩層可為一光阻層，並可界定出絕緣層103的位置與圖案。
請參考圖2及圖3，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除未被該遮罩層所覆蓋的該墊氧化物層、該墊氮化物層以及基底101，以便形成延伸到基底101的一凹陷。在蝕刻製程之後，可移除該遮罩層。可沉積一隔離材料以填滿該凹陷，並可依序執行一平坦化製程，例如化學機械研磨，以移除多餘材料，直到暴露餘留的基底101為止，且同時形成絕緣層103。舉例來說，該隔離材料可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽或是摻氟矽酸鹽(fluoride-doped silicate)。餘留的基底101可視為主動區AA。
應當理解，在本揭露中，氮氧化矽表示一物質(substance)，其包含矽、氮及氧，而其中氧的一比例大於氮的一比例。氧化氮化矽表示一物質，其包含矽、氧及氮，而其中氮的一比例大於氧的一比例。
應當理解，在本揭露的描述中，主動區AA可包括基底101的一部分以及在基底101之該部分上方與下方的多個空間。描述一元件設置在主動區AA上意指該元件設置在基底101之該部分的一上表面上。描述一元件設置在主動區AA中則意指該元件設置在基底101之該部分中；然而，該元件的一上表面可齊平於基底101之該部分的該上表面。描述一元件設置在主動區AA上方意指該元件設置在基底101之該部分的上表面上 方。
請參考圖4及圖5，可形成一層隔離材料(圖未示)以覆蓋主動區AA與絕緣層103。一層導電材料(圖未示)可依序形成在該層隔離材料上。在一些實施例中，該層隔離材料的製作技術可包含一沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或類似方法。該層隔離材料可具有一厚度，介於大約0.5nm到大約5.0nm之間。較佳者，該層隔離材料的厚度可介於大約0.5nm到大約2.5nm之間。應當理解，取決於環境，可設定該層隔離材料的厚度到一任意範圍。
在一些實施例中，舉例來說，該層隔離材料可為氧化矽。在一些實施例中，舉例來說，該層隔離材料可為一高介電常數的介電材料，例如金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其組合。
在一些實施例中，該層隔離材料可為氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鑭鉿、氧化鑭、氧化鋯、氧化鈦、氧化鉭、氧化釔、氧化鈦鍶、氧化鈦鋇、氧化鋯鋇、氧化矽鑭、氧化矽鋁、氧化鋁、氮化矽、氮氧化矽、氧化碳化矽或其組合。在一些實施例中，該層隔離材料可為一多層結構，舉例來說，其包括一層氧化矽以及另一層高介電常數的介電材料。
在一些實施例中，該層導電材料的製作技術可包含一沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積、噴濺或其他適合的技術。舉例來說，該層導電材料可為多晶矽、多晶矽鍺或其組合。在一些實施例中，舉例來說，該層導電材料可為銅、鎢、鋁或其他適合的導電金 屬。一遮罩層(圖未示)可形成在該層導電材料上。舉例來說，該遮罩層可為一光阻層。該遮罩層可界定出閘極結構200的位置與圖案。
請參考圖4及圖5，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除該層隔離材料與該層導電材料的一些部分。在蝕刻製程之後，該層隔離材料與該層導電材料的該等餘留部分可分別轉變成一閘極隔離層201以及一下閘極導電層203。閘極隔離層201與下閘極導電層203一起配置成閘極結構200。
圖6是頂視示意圖，例示本揭露一實施例之中間半導體元件。圖7是剖視示意圖，例示沿著圖6之剖線A-A’的剖面。圖8是頂視示意圖，例示本揭露一實施例之中間半導體元件。圖9是剖視示意圖，例示沿著圖8之剖線A-A’的剖面。
請參考圖1及圖6到圖9，在步驟S13，複數個輕度摻雜區105可形成在主動區AA中並鄰近閘極結構200的兩側處，且複數個閘極間隙子205可形成在主動區AA與隔離層103上以及在閘極結構200的兩側上。
請參考圖6及圖7，可使用閘極結構200當作一遮罩而執行一植入製程以形成複數個輕度摻雜區105。植入製程的多個摻雜物可包括p型雜質(摻雜物)或n型雜質(摻雜物)。該等p型雜質可添加到一本質半導體，以產生多個價電子的缺陷。在一含矽基底中，例如雜質之p型摻雜物的例子包括硼、鋁、鎵或銦，但並不以此為限。該等n型雜質可添加到一本質半導體，以貢獻多個自由電子給該本質半導體。在一含矽基底中，例如該等雜質之n型摻雜物的例子包括銻、砷及磷，但並不以此為限。
在一些實施例中，可執行一退火製程以活化(activate)複數 個輕度摻雜區105。退火製程可具有一製成溫度，介於大約800℃到大約1250℃之間。退火製程可具有一製程期間(process duration)，介於大約1毫秒(millisecond)到大約500毫秒之間。舉例來說，退火製程可為一快速熱退火、一雷射尖峰退火(laser spike anneal)或是一閃光燈退火(flash lamp anneal)。在半導體元件1A操作期間，複數個輕度摻雜區105可降低熱載子效應(hot carrier effect)。
應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其表示可發生的數值數量上的變異(variation)，舉例來說，其經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。
請參考圖8及圖9，一層隔離材料可共形地形成在如圖7所描述的中間半導體元件上。舉例來說，該層隔離材料的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積或類似技術。舉例來說，該隔離材料可為氮化矽、氧化矽、氮氧化矽、氧化氮化矽、類似物或其組合。可執行一蝕刻製程以移除該層隔離材料的一些部分，且同時形成複數個閘極間隙子205。複數個閘極間隙子205可形成在複數個輕度摻雜區105上。
圖10是頂視示意圖，例示本揭露一實施例之中間半導體元件。圖11是剖視示意圖，例示沿著圖10之剖線A-A’的剖面。圖12到圖18是剖視示意圖，沿著圖10之剖線A-A’的剖面，例示本揭露一實施例之半導體元件1A的一製備流程。
請參考圖1及圖10到圖13，在步驟S15，一第一雜質區107以及一第二雜質區109可形成在主動區AA中，複數個輔助層111可形成在第一雜質區107與第二雜質區109上，一閘極上導電層207可形成在閘極結構200上，而一第一介電層501可形成在基底101與絕緣層103上方。一閘極上導電層，設置在該閘極接觸點與該閘極下導電層之間
請參考圖10及圖11，可使用閘極結構200與複數個閘極間隙子205當作遮罩而執行一植入製程，以形成第一雜質區107與第二雜質區109。第一雜質區107與第二雜質區109分別對應形成在鄰近閘極結構200的兩側處以及在主動區AA中。第一雜質區107的寬度W1大於第二雜質區109的寬度W2。
舉例來說，植入製程的該等摻雜物可為磷、砷、銻或硼。在一些實施例中，第一雜質區107與第二雜質區109之該等摻雜物的濃度可介於大約4×1020atoms/cm3到大約2×1021atoms/cm3之間。第一雜質區107與第二雜質區109之該等摻雜物的濃度可大於複數個輕度摻雜區之該等摻雜物的濃度。第一雜質區107與第二雜質區109可具有一電類型，例如n型或p型。第一雜質區107或第二雜質區109的電類型可相同於複數個輕度摻雜區105的電類型。可執行一退火製程以活化第一雜質區107與第二雜質區109。退火製程可具有一製程溫度，介於大約800℃到大約1250℃之間。退火製程可具有一製程期間，介於大約1毫秒到大約500毫 秒之間。舉例來說，退火製程可為一快速熱退火、一雷射尖峰退火(laser spike anneal)或是一閃光燈退火(flash lamp anneal)。
請參考圖12，一層導電材料(圖未示)可共形地形成在如圖11所描述的中間半導體元件上，以覆蓋第一雜質區107、第二雜質區109、閘極下導電層203、複數個閘極間隙子205以及絕緣層103。舉例來說，該導電材料可包含鈦、鎳、鉑、鉭或鈷。
可依序執行一熱處理。在熱處理期間，該層導電材料的多個金屬原子可與第一雜質區107、第二雜質區109以及閘極下導電層203的多個矽原子進行化學反應，以分別對應形成複數個輔助層111以及閘極上導電層207。複數個輔助層111以及閘極上導電層207可包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。熱處理可為一動態表面退火製程。在熱處理之後，可執行一清洗製程，以移除未反應的導電材料。清洗製程可使用蝕刻劑，例如過氧化氫(hydrogen peroxide)以及SC-1溶液。複數個輔助層111以及閘極上導電層207可具有一厚度，介於大約2nm到大約20nm之間，並可當成歐姆接觸以降低第一雜質區107、第二雜質區109以及閘極下導電層203的接觸電阻。
請參考圖13，第一介電層501可形成在如圖12所描述的中間半導體元件上，以覆蓋複數個輔助層111、閘極上導電層207、複數個閘極間隙子205以極絕緣層103。可執行一平坦化製程，例如化學機械研磨，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。舉例來說，第一介電層501的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積或類似技術。在一些實施例中，第一介電層501可使用一矽酸鹽或一矽源、一些摻雜物源以及一臭氧源進行沉積。舉例來說，該等摻雜物源可 為硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亞磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亞磷酸三甲酯(trimethylphosphite)。舉例來說，矽酸鹽或矽源可為四甲氧基矽烷(tetramethylorthosilicate)。該等摻雜物源可導致多個雜質原子在第一介電層501中，該等雜質原子例如磷或硼。在一些實施例中，無須任何摻雜物源即可形成第一介電層501。
請參考圖1及圖14到圖19，在步驟S17，一第一接觸點301、一第二接觸點303、一第三接觸點305以及一閘極接觸點307可形成在第一介電層501中。
請參考圖14，一遮罩層(圖未示)可形成在第一介電層501上以界定出第二接觸點303、第三接觸點305以及閘及接觸點307的位置與圖案。可執行一蝕刻製程，例如非等向性乾蝕刻製程，以形成複數個第一開孔701。在一些實施例中，複數個第一開孔701的各側壁可大致呈垂直。複數個輔助層111與閘極上導電層207可分別對應藉由複數個第一開孔701而暴露。
應當理解，在本揭露的描述中，若是存在一個垂直面，一表面與該垂直面的偏離不會超過該表面的均方根粗糙度之三倍的話，則該表面為「大致垂直(substantially vertical)」。
請參考圖15，一層阻障材料601可共形地形成在複數個第一開孔701中以及在第一介電層501的上表面上。舉例來說，該層阻障材料601可包含氮化鈦。
在一些實施例中，該層阻障材料601的製作技術可包含化學氣相沉積。在一些實施例中，該層阻障層料601的製備可包括一源氣體 引入步驟、一第一清除步驟、一反應物流動步驟以及一第二清除步驟。該源氣體引入步驟、該第一清除步驟、該反應物流動步驟以及該第二清除步驟可表示成一循環。可執行多個循環以獲得該層阻障材料601的預期厚度。
如圖14所描述的中間半導體元件可載放在一反應腔室中並預熱到一預定溫度。在該源氣體引入步驟中，含有一前驅物以及一還原劑的源氣體可引入到該反應腔室中。應當理解，該前驅物與該還原劑可使用不同進氣閥注入，但並不以此為限。該前驅物可擴散跨經該邊界層並到達如圖14所描述之中間半導體元件的表面(例如第一介電層501的上表面以及複數個第一開孔701的各內壁)。該前驅物可吸附在前述的該表面上並接續在其上遷移。吸附的該前驅物可與在前述的該表面上的該還原劑進行反應，並產生多個固態副產品以及多個氣態副產品。該等固態副產品可在前述的該表面上形成核(nuclei)。該核可生長成多個島狀物，該等島狀物可以在前述的該表面上合併成一連續薄膜。在該第一清除步驟中，例如氬氣的一清除氣體可注入該反應腔室中，以清除掉該等氣態副產品、未反應的前驅物以及未反應的反應物。
在該反應物流動步驟中，該反應物可單獨引入到該反應腔室中，以轉變在前述該表面上的該連續薄膜。在該第二清除步驟中，例如氬氣的一清除氣體可注入該反應腔室中，以清除掉該等氣態副產品以及未反應的反應物。
舉例來說，該前驅物可為四氯化鈦(titanium tetrachloride)。該還原劑可為氫氣(hydrogen gas)。該反應物可為氨水(ammonia)。在該源氣體引入步驟中，四氯化鈦與氫氣可在該表面上進行 反應並形成一鈦膜以及氣態氯化氫(hydrogen chloride)。在該反應物流動步驟中，氨水可與前述形成在該表面上的鈦膜進行反應以形成包含氮化鈦的該層阻障材料601。
在一些實施例中，可用電漿的輔助以使用化學氣相沉積執行該層阻障材料601的製備。舉例來說，電漿的來源可為氬氣、氫氣或其組合。
在一些實施例中，該層阻障材料601的製作技術可包含原子層沉積，例如光輔助原子層沉積或是液態注入原子層沉積。在一些實施例中，該層阻障材料601的製備包括一第一前驅物引入步驟、一第一清除步驟、一第二前驅物引入步驟以及一第二清除步驟。該第一前驅物引入步驟、該第一清除步驟、該第二前驅物引入步驟以及該第二清除步驟可表示成一循環。可執行多個循環以獲得該層阻障材料601的預期厚度。
在一些實施例中，如圖14所描述的中間半導體元件可載放在一反應腔室中。在該第一前驅物引入步驟中，一第一前驅物可引入到該反應腔室中。該第一前驅物可擴散跨經該邊界層並到達如圖14所描述之中間半導體元件的表面。該第一前驅物可吸附在前述的該表面上以在一單一原子層位面形成一單層。在該第一清除步驟中，例如氬氣的一清除氣體可注入該反應腔室中，以清除掉未反應的第一前驅物。
在該第二前驅物引入步驟中，一第二前驅物可引入到該反應腔室中。該第二前驅物可與該單層進行反應，並將該單層轉變成該層阻障材料601。在該第二清除步驟中，例如氬氣的一清除氣體可注入該反應腔室中，以清除掉未反應的第二前驅物以及氣態副產品。相較於化學氣相沉積，因為該第一前驅物與該第二前驅物是分開引入的，所以可以抑制由 氣相反應引起的粒子產生。
舉例來說，該第一前驅物可為四氯化鈦。該第二前驅物可為氨水。吸附的四氯化鈦可形成一鈦單層。在該第二前驅物引入步驟中的氨水可與該鈦單層進行反應，並將該鈦單層轉變成該層阻障材料601。
在一些實施例中，可用電漿的輔助以使用原子層沉積執行該層阻障材料601的製備。舉例來說，電漿的來源可為氬氣、氫氣、氧氣或其組合。在一些實施例中，舉例來說，氧氣源可為水、氧氣或臭氧。在一些實施例中，共反應物(co-reactants)可引入到該反應腔室中。該等共反應物可選自氫、氫電漿、氧、空氣、水、氨水、肼(hydrazines)、烷基肼(alkylhydrazines)、硼烷(boranes)、矽烷(silanes)、臭氧及其組合。
在一些實施例中，該層阻障材料601的製備可使用下列製程狀況執行。基底溫度可介於大約160℃到大約300℃之間。蒸發氣溫度(evaporator temperature)可為大約175℃。該反應腔室的壓力可大約為5mbar。用於該第一前驅物與該第二前驅物的溶劑可為甲苯(toluene)。
請參考圖15，可形成一層導電材料603以填滿複數個第一開孔701。舉例來說，該層導電材料603的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積、噴濺或類似技術。舉例來說，該層導電材料603可為鎢、銅、鋁或類似物。
請參考圖16，可執行一平坦化製程，例如化學機械研磨，直到第一介電層501的上表面暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時形成第二接觸點303、第三接觸點305、閘極接觸點307以及複數個阻障層401。第二接觸點303可形成在第一雜質區107上。第三接觸點305可形成在第二雜質區109上。閘極接觸點 307可形成在閘極下導電層203上。作為一個整體的第二接觸點303與阻障層401可具有一第一電阻值。
請參考圖17，一遮罩層(圖未示)可形成在第一介電層501上以界定出第一接觸點301的位置與圖案。可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成一第二開孔703。在一些實施例中，第二開孔703的側壁可大致呈垂直。形成在第一雜質區107上的輔助層111可藉由第二開孔703而暴露。
請參考圖18，可形成一層導電材料(圖未示)以填滿第二開孔703。舉例來說，該層導電材料的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積、噴濺或類似技術。舉例來說，該導電材料可為氮化鎢、多晶矽、摻雜多晶矽或類似物。可執行一平坦化製程，例如化學機械研磨，直到第一介電層501的上表面暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時形成第一接觸點301。第一接觸點301可具有一寬度W3，其小於第二接觸點303的一寬度W4。第一接觸點301可形成在第一雜質區107上。第一接觸點301可具有一第二電阻值。第一接觸點301的第二電阻值可大於第二接觸點303、第三接觸點305或閘極接觸點307的第一電阻值。
請參考圖18，第一雜質區107、第二雜質區109、閘極結構200、第一接觸點301、第二接觸點303、第三接觸點305以及閘極接觸點307一起配置成一反相器。在一些實施例中，基底101、複數個輕度摻雜區104以及複數個阻障層401亦可視為該反相器的一部分。
圖19是電路結構圖，例示本揭露一實施例的半導體元件1A。
請參考圖19，第一接觸點301可電性耦接到一電源供應器Vcc。第二接觸點303可電性耦接到一訊號輸出Vout。第三接觸點305可電性耦接到一接地電位GND。閘極接觸點307可電性耦接到一訊號輸入Vin。閘極結構200可經由閘極接觸點307而電性耦接到訊號輸入Vin。第一雜質區107可分別經由第二接觸點303與第一接觸點301而電性耦接到訊號輸出Vout與電源供應器Vcc。第二雜質區109可經由第三接觸點305而電性耦接到接地電位GND。
舉例來說，當並未提供訊號輸入Vin(Vin=0)時，則電流可從電源供應器Vcc經由第一雜質區107與第二接觸點303而流到訊號輸出(Vout=1)。舉另一個例子，當提供訊號輸入Vin(Vin=1)時，則電流可從電源供應器Vcc經由第一雜質區107、第一雜質區107與第二雜質區109之間的通道區、第二雜質區109、第三接觸點305而流到接地電位GND。因此，訊號輸出Vout可能不存在(Vout=0)。
圖20到圖23是剖視示意圖，例示本揭露一實施例的各半導體元件1B、1C、1D、1E。
請參考圖20，半導體元件1B可具有類似於如圖18所描述的一結構。在圖20中相同或類似於圖18的元件已被標示成類似元件編號，並省略其重複地描述。
請參考圖20，一井層115可設置在基底101的主動區AA中。複數個輕度摻雜區105、第一雜質區107、第二雜質區109可設置在井層115中。井層115可摻雜有多個摻雜物，例如磷、砷、銻或硼。井層115之該等摻雜物的濃度可小於複數個輕度摻雜區105之該等摻雜物的濃度。井層115可具有一電類型，其不同於第一雜質區107的電類型。
請參考圖21，半導體元件1C可具有類似於如圖18所描述的一結構。在圖21中相同或類似於圖18的元件已被標示成類似元件編號，並省略其重複地描述。
請參考圖21，一埋入隔離層117可設置在基底101中。第一雜質區107與第二雜質區109可設置在埋入隔離層117上。在一些實施例中，埋入隔離層117可為一結晶(crystalline)或非結晶(non-crystalline)介電材料，例如一氧化物及/或一氮化物。在一例子中，舉例來說，埋入隔離層117可為一介電氧化物，例如二氧化矽(silicon dioxide)。在另一例子中，舉例來說，埋入隔離層117可為一介電氮化物，例如氮化矽或氮化硼。在再另一例子中，埋入隔離層117可為一介電氧化物與一介電氮化物的一堆疊。在一些實施例中，二氧化矽與氮化矽或氮化硼以任何順序的一堆疊可用於當作埋入隔離層117。埋入隔離層117可具有一厚度，介於10nm到200nm之間，雖然小於或大於前述厚度範圍的其他厚度可用於當作埋入隔離層117的厚度。埋入隔離層117可降低第一雜質區107與第二雜質區109之間的漏電流。
請參考圖22，半導體元件1D可具有類似於如圖18所描述的一結構。在圖22中相同或類似於圖18的元件已被標示成類似元件編號，並省略其重複地描述。第一接觸點301、第二接觸點303、第三接觸點305以及閘極接觸點307的各側壁可呈錐形。
請參考圖23，半導體元件1E可具有類似於如圖22所描述的一結構。在圖23中相同或類似於圖22的元件已被標示成類似元件編號，並省略其重複地描述。
請參考圖23，可設置一罩蓋層113以覆蓋基底101的主動區 AA、絕緣層103、複數個輔助層111、複數個閘極間隙子205以及閘極上導電層207。舉例來說，罩蓋層113可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽、其他半導體氧化物、其他半導體氮化物或其組合。第一接觸點301、第二接觸點303、第三接觸點305以及閘極接觸點307可沿著罩蓋層113設置以分別對應接觸複數個輔助層111與閘極上導電層207。
圖24到圖28是剖視示意圖，例示本揭露另一實施例之半導體元件1F的一製備流程。請參考圖24，一中間半導體元件可以費似於如圖2到圖13所描述的一程序所製造。第一介電層501可包括多個雜質原子，例如磷或硼。第一介電層501可具有一厚度T1。
請參考圖24，一第二介電層503可形成在第一介電層501上。在一些實施例中，第二介電層503可具有一厚度T2，其小於第一介電層501的厚度T1。舉例來說，第二介電層503的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積。在一些實施例中，第二介電層503可使用一矽酸鹽或一矽源、一些摻雜物源以及一臭氧源進行沉積。舉例來說，該等摻雜物源可為硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亞磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亞磷酸三甲酯(trimethylphosphite)。舉例來說，矽酸鹽或矽源可為四甲氧基矽烷(tetramethylorthosilicate)。該等摻雜物源可導致多個雜質原子在第二介電層503中，該等雜質原子例如磷或硼。在一些實施例中，第一介電層501與第二介電層503的該等摻雜物源可為相同。因此，第一介電層501與第二介電層503可包含相同雜質原子。在一些實施例中，第二介電層503之該等原子的濃度可大於第一介電層501之該等原子的濃度。
請參考圖24，一第三介電層505可形成在第二介電層503上。在一些實施例中，第三介電層505可具有一厚度T3，其大於第二介電層503的厚度T2。在一些實施例中，第三介電層505的厚度T3可大於或等於第一介電層501的厚度T1。在一些實施例中，第三介電層505的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積。在一些實施例中，第三介電層505可使用一矽酸鹽或一矽源、一些摻雜物源以及一臭氧源進行沉積。舉例來說，該等摻雜物源可為硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亞磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亞磷酸三甲酯(trimethylphosphite)。舉例來說，矽酸鹽或矽源可為四甲氧基矽烷(tetramethylorthosilicate)。該等摻雜物源可導致多個雜質原子在第三介電層505中，該等雜質原子例如磷或硼。在一些實施例中，第三介電層505的該等摻雜物源與第二介電層503的該等摻雜物源可為不同。因此，第三介電層505與第二介電層503可包含不同的雜質原子。
請參考圖24，一第四介電層507可形成在第三介電層505上。在一些實施例中，第四介電層507可具有一厚度T4，其大於或等於第三介電層505的厚度T3。第四介電層507的厚度T4可大於第二介電層503的厚度T2。舉例來說，第四介電層507的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積。在一些實施例中，第四介電層507可使用一矽酸鹽或一矽源、一些摻雜物源以及一臭氧源進行沉積。舉例來說，該等摻雜物源可為硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亞磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亞磷酸三甲酯(trimethylphosphite)。舉例來說，矽酸鹽或矽源可為四甲氧基矽烷 (tetramethylorthosilicate)。該等摻雜物源可導致多個雜質原子在第四介電層507中，該等雜質原子例如磷或硼。在一些實施例中，第四介電層507的該等摻雜物源與第三介電層505的該等摻雜物源可為相同。因此，第四介電層507與第三介電層505可包含相同的雜質原子。在一些實施例中，第四介電層507之該等原子的濃度可大於第三介電層505之該等原子的濃度。
請參考圖25，一遮罩層(圖未示)可形成在第四介電層507上以界定出第二接觸點303、第三接觸點305以及閘極接觸點307的位置與圖案。可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個第一開孔701。
由於在蝕刻期間，該等介電層之該等原子的濃度可影響蝕刻行為(etching behavior)，以便確定該等第一開孔701的輪廓。藉由使用該等就電層之該等原子的不同濃度以及介電層之不同堆疊架構，可形成該等第一開孔701，而該等第一開孔701在該等介電層之間具有不同側壁輪廓。一般而言，具有該等原子之低濃度的介電層可導致錐形側壁輪廓。具有該等原子之高濃度的介電層可導致大致呈垂直的側壁輪廓。
為了簡潔、清楚以及便於描述，僅描述一個第一開孔701。第一開孔701可沿著第四介電層507、第三介電層505、第二介電層503以及第一介電層501而形成。由第四介電層507、第三介電層505以及第二介電層503所組成之第一開孔701的側壁可大致呈垂直。由第一介電層501所組成之第一開孔701的側壁可呈錐形。
請參考圖26，該層阻障材料601與該層導電材料603可以類似於如圖15所描述的一程序而形成在複數個第一開孔701中，且在文中不 再重複其描述。
請參考圖27，可執行一平坦化製程，例如化學機械研磨，直到第四介電層507的上表面暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時形成第二接觸點303、第三接觸點305、閘極接觸點307以及複數個阻障層401。
請參考圖28，第一接觸點301可以類似於如圖17及圖18所描述的一程序所形成，且在文中不再重複其描述。第一接觸點301可包括一下部301-1以及一上部301-3。上部301-3可沿著第四介電層507、第三介電層505以及第二介電層503設置。上部301-3的側壁輪廓可大致呈垂直。下部301-1可設置在第一介電層501中。下部301-1的側壁輪廓可呈錐形。第二接觸點303、第三接觸點305以及閘極接觸點307可具有類似於第一接觸點301的各側壁輪廓，且在文中不再重複描述。
本揭露之一實施例提供一種半導體元件，包括一基底；一閘極結構，設置在該基底上；一第一雜質區與一第二雜質區，分別為在該閘極結構的兩側上以及設置在該基底中；一第一接觸點，設置在該第一雜質區上並包括一第一電阻值；以及一第二接觸點，設置在該第一雜質區上並包括一第二電阻值，該第二電阻值小於該第一接觸點的該第一電阻值。該第一接觸點經配置以電性耦接到一電源供應器，而該第二接觸點經配置以電性耦接到一訊號輸出。該閘極結構、該第一雜質區、該第二雜質區、該第一接觸點以及該第二接觸點一起配置成一反相器。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一閘極結構在該基底上；分別形成一第一雜質區以及一第二雜質區在該閘極結構的兩側上以及在該基底中；形成一第一接觸點 在該第一雜質區上並包括一第一電阻值；以及形成一第二接觸點在該第一雜質區上並包括一第二電阻值，該第二電阻值小於該第一接觸點的該第一電阻值。該第一接觸點經配置以電性耦接到一電源供應器，而該第二接觸點經配置以電性耦接到一訊號輸出。該閘極結構、該第一雜質區、該第二雜質區、該第一接觸點以及該第二接觸點一起配置成一反相器。
由於本揭露之該半導體元件的設計，所以可使用具有高電阻值之第一接觸點301而簡易地實現一反相器。實現該反相器的小型設計可節省半導體元件1A的實際空間。因此，可降低半導體元件1A的製造成本。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1A:半導體元件 101:基底 103:絕緣層 105:輕度摻雜區 107:第一雜質區 109:第二雜質區 111:輔助層 200:閘極結構 201:閘極隔離層 203:下閘極導電層 205:閘極間隙子 207:閘極上導電層 301:第一接觸點 303:第二接觸點 305:第三接觸點 307:閘極接觸點 401:阻障層 501:第一介電層 AA:主動區 W3:寬度 W4:寬度 Z:方向

Claims (20)

  1. 一種半導體元件，包括：一基底；一閘極結構，設置在該基底上；一第一雜質區與一第二雜質區，分別為在該閘極結構的兩側上以及設置在該基底中；一第一接觸點，設置在該第一雜質區上並包括一第一電阻值；以及一第二接觸點，設置在該第一雜質區上並包括一第二電阻值，該第二電阻值小於該第一接觸點的該第一電阻值；其中該第一接觸點經配置以電性耦接到一電源供應器，而該第二接觸點經配置以電性耦接到一訊號輸出；其中該閘極結構、該第一雜質區、該第二雜質區、該第一接觸點以及該第二接觸點一起配置成一反相器。
  2. 如請求項1所述之半導體元件，其中該第一接觸點包含氮化鈦或是摻雜多晶矽。
  3. 如請求項1所述之半導體元件，其中該第二接觸點包含鎢。
  4. 如請求項3所述之半導體元件，還包括一阻障層，設置在該第二接觸點與該第一雜質區之間，並設置在該第二接觸點的一側壁上，其中該阻障層包含氮化鎢。
  5. 如請求項4所述之半導體元件，其中該第一接觸點的一寬度小於該第二接觸點的一寬度。
  6. 如請求項5所述之半導體元件，還包括一第三接觸點，設置在該第二雜質區上；其中該第三接觸點包含鎢；其中該第三接觸點經配置以電性耦接到一接地電位。
  7. 如請求項6所述之半導體元件，還包括一閘極接觸點，設置在該閘極結構上；其中該閘極接觸點包含鎢；其中該閘極接觸點經配置以電性耦接到一訊號輸入。
  8. 如請求項7所述之半導體元件，還包括一輔助層，設置在該第一接觸點與該第一雜質區之間；其中該輔助層包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。
  9. 如請求項8所述之半導體元件，還包括複數個閘極間隙子，設置在該基底上以及設置在該閘極結構的兩側上；其中該複數個閘極間隙子包含氮化矽、氧化矽、氮氧化矽或是氧化氮化矽。
  10. 如請求項9所述之半導體元件，還包括複數個輕度摻雜區，設置在該基底中以及在該複數個閘極間隙子下；其中該複數個輕度摻雜區摻雜有磷、砷、銻或硼。
  11. 如請求項10所述之半導體元件，其中該第一雜質區的一寬度大於該第二雜質區的一寬度。
  12. 如請求項11所述之半導體元件，其中該閘極結構包括：一閘極隔離層，設置在該基底上；以及一閘極下導電層，設置在該閘極隔離層上；其中該閘極接觸點設置在該閘極下導電層上。
  13. 如請求項12所述之半導體元件，還包括一閘極上導電層，設置在該閘極結構上；其中該閘極上導電層包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。
  14. 如請求項1所述之半導體元件，其中該第一接觸點的一側壁大致呈垂直。
  15. 如請求項1所述之半導體元件，還包括一罩蓋層，設置在該基底上並覆蓋該閘極結構。
  16. 如請求項1所述之半導體元件，其中該第一接觸點的一側壁大致呈錐形。
  17. 如請求項1所述之半導體元件，還包括一井層，設置在該基底中；其 中該第一雜質區與該第二雜質區設置在該井層中。
  18. 如請求項1所述之半導體元件，還包括一埋入隔離層，設置在該基底中；其中該第一雜質區與該第二雜質區設置在該埋入隔離層上。
  19. 一種半導體元件的製備方法，包括：提供一基底；形成一閘極結構在該基底上；分別形成一第一雜質區以及一第二雜質區在該閘極結構的兩側上以及在該基底中；形成一第一接觸點在該第一雜質區上並包括一第一電阻值；以及形成一第二接觸點在該第一雜質區上並包括一第二電阻值，該第二電阻值小於該第一接觸點的該第一電阻值；其中該第一接觸點經配置以電性耦接到一電源供應器，而該第二接觸點經配置以電性耦接到一訊號輸出；其中該閘極結構、該第一雜質區、該第二雜質區、該第一接觸點以及該第二接觸點一起配置成一反相器。
  20. 如請求項19所述之半導體元件的製備方法，其中該第一接觸點包含氮化鈦或摻雜多晶矽，而第二接觸點包含鎢。
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