TWI793339B

TWI793339B - 電壓調節器以及電壓調節器的控制方法

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Publication number: TWI793339B
Application number: TW108122297A
Authority: TW
Inventors: 黒田忠克; 冨岡勉; 澤井英幸; 出口充康
Original assignee: 日商艾普凌科有限公司
Priority date: 2018-07-13
Filing date: 2019-06-26
Publication date: 2023-02-21
Also published as: KR20200007667A; JP7063753B2; US20200019200A1; TW202006495A; US10591942B2; KR102624799B1; CN110716608A; CN110716608B; JP2020013198A

Abstract

本發明提供一種電壓調節器，於因接地等輸出端子的電壓下降時，減少電壓調節器的差動放大電路的輸入電晶體（以下稱Tr）間的臨限值電壓的變動量的差值，抑制於輸出電壓產生的偏移。本發明包括：電流源，於輸出端子接地時，控制差動放大電路的PMOSTr的第一輸入Tr/第二輸入Tr的閘極（G）·源極（S）間電壓，驅動差動放大電路，所述差動放大電路控制輸出電壓；第一輸入Tr，S經由尾部連接點（T）連接於電流源的電流源輸出端子，於G輸入基準電壓；第二輸入Tr，S連接於T，G連接於輸出端子；第一電壓控制部，插入T與第一輸入Tr的G之間，對應於G電壓控制T電壓；以及第二電壓控制部，插入第一輸入Tr的G、接地點與第二輸入Tr的G之間，對應於第二輸入Tr的G電壓，控制第一輸入Tr的G電壓。

Description

電壓調節器以及電壓調節器的控制方法

本發明是有關於一種電壓調節器以及電壓調節器的控制方法。

電壓調節器於因負載變動等輸出電流發生變化的情況下，亦穩定地從輸出端子供給固定電壓。但是，於負載變動大幅變化而於輸出端子產生過大的過衝電壓的情況下，或者於輸出端子與電源端子短路（以下稱為「短路」）的情況下等，已與輸出端子連接的電壓調節器的差動放大電路的輸入電晶體的閘極電壓上升。從防止因上升的閘極電壓而輸入電晶體的閘極被破壞的觀點來看，有時電壓調節器具有如下的電路構成：即使輸出端子產生過衝或短路，亦抑制輸入電晶體的閘極電壓的過大的上升，防止輸入電晶體的閘極的破壞（例如，參照專利文獻1）。

將所述專利文獻1所示的現有的電壓調節器的構成例示於圖9。於現有的電壓調節器中，於差動放大電路的作為P通道金屬氧化物半導體（P-channel Metal Oxide Semiconductor，PMOS）電晶體的其中一個輸入電晶體111的閘極與源極之間連接有二極體121。藉由該二極體121，於輸出端子120過衝時，電流從輸出端子120經由電阻116、二極體121、另一個輸入電晶體109及N通道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）電晶體108流向電壓調節器的接地。其結果，閘極電壓相對於連接點P的電壓被抑制為二極體121的正向電壓的電壓差，可以抑制輸入電晶體111的閘極電壓。 [現有技術文獻] [專利文獻]

[專利文獻1]日本專利特開2015-138394號公報

[發明所欲解決之課題]

於專利文獻1的電壓調節器中，可以抑制由輸出端子120的過衝導致的輸入電晶體111的閘極的破壞。但是，於專利文獻1的電壓調節器中，於輸出端子120因接地等而電壓下降的情況下，對差動放大電路151的各輸入電晶體111及輸入電晶體109產生不同的偏壓溫度不穩定性（Bias Temperature Instability，BTI）的影響，於輸出端子120的輸出電壓產生偏移。

以下，使用圖9對輸出端子120的電壓下降的情況下的輸出電壓的偏移的產生進行說明。輸入電晶體109中，從恆電壓源110對閘極施加基準電壓VREF。藉由輸出端子120的電壓下降，差動放大電路151的輸入電晶體111的閘極電壓VFB下降至接地電壓附近為止。因此，輸入電晶體111的閘極電壓較施加至輸入電晶體109的閘極的基準電壓VREF大幅度地下降，PMOS電晶體105的汲極電流（尾部（TAIL）電流）幾乎全部流入輸入電晶體111。

所述情況下的輸入電晶體111及輸入電晶體109的各閘極·源極間電壓Vgs（111）及閘極·源極間電壓Vgs（109）分別如以下所示般。 Vgs（111）≒Vth（111） Vgs（109）＝VREF－｜Vgs（111）｜

因此，輸入電晶體109受到正偏壓溫度不穩定性（Positive Bias Temperature Instability，PBTI）的影響。另一方面，輸入電晶體111受到負偏壓溫度不穩定性（Negative Bias Temperature Instability，NBTI）的影響。

於輸出端子120的電壓的下降持續長時間的情況下，由PBTI的影響引起的輸入電晶體109的臨限值電壓的變動與由NBTI的影響引起的輸入電晶體111的臨限值電壓的變動的變動量不同。此處，輸入電晶體111中，施加至閘極的閘極·源極間電壓Vgs（111）為臨限值電壓左右，因此對由NBTI引起的臨限值電壓的變動的影響小。

因此，於製造時，輸入電晶體111及輸入電晶體109的各臨限值電壓相同，但所述臨限值電壓的變動量各不相同，因此結果臨限值電壓成為不同的電壓。藉此，因該臨限值電壓的非平衡，於差動放大電路中不能正常地進行基準電壓VREF與輸出電壓VOUT的差動放大，根據臨限值電壓的電壓差，於輸出電壓產生偏移，無法獲得與基準電壓對應的輸出電壓。

本發明是鑒於此種情況而成者，其目的在於提供一種電壓調節器以及電壓調節器的控制方法，於因接地等輸出端子的電壓下降時，可以減少電壓調節器的差動放大電路的輸入電晶體的各臨限值電壓的變動量的差值，抑制輸出電壓的偏移的產生。 [解決課題之手段]

本發明實施形態的電壓調節器於輸出規定的輸出電壓的輸出端子接地時，控制差動放大電路的作為PMOS電晶體的第一輸入電晶體及第二輸入電晶體的各閘極·源極間電壓，所述差動放大電路進行所述輸出電壓的控制，所述電壓調節器的特徵在於包括：電流源，驅動所述差動放大電路；所述第一輸入電晶體，源極經由尾部連接點連接於所述電流源的電流源輸出端子，於閘極輸入基準電壓；所述第二輸入電晶體，源極連接於所述尾部連接點，閘極連接於所述輸出端子；以及電壓控制部，包括如下電壓控制部中的至少一個：第一電壓控制部，插入所述尾部連接點與所述第一輸入電晶體的閘極之間，對應於所述閘極的電壓控制所述尾部連接點的電壓；第二電壓控制部，插入所述第一輸入電晶體的閘極與接地點之間，對應於所述第二輸入電晶體的閘極的電壓控制所述第一輸入電晶體的閘極的電壓；第三電壓控制部，插入所述尾部連接點與所述第二輸入電晶體的閘極之間，對應於所述閘極的電壓控制所述尾部連接點的電壓；以及第四電壓控制部，插入所述第二輸入電晶體的閘極與接地點之間，對應於所述第二輸入電晶體的閘極的電壓控制所述第二輸入電晶體的閘極的電壓。

本發明實施形態的電壓調節器的控制方法是如下的電壓調節器的控制方法，所述電壓調節器包括：電流源，驅動差動放大電路；作為PMOS電晶體的第一輸入電晶體，源極經由尾部連接點連接於所述電流源的電流源輸出端子，於閘極輸入基準電壓；以及作為PMOS電晶體的第二輸入電晶體，源極連接於所述尾部連接點，閘極連接於輸出端子，其中於輸出規定的輸出電壓的輸出端子接地時，控制差動放大電路的所述第一輸入電晶體及所述第二輸入電晶體的各源極·閘極間電壓，所述差動放大電路進行所述輸出電壓的控制，所述電壓調節器的控制方法的特徵在於包括如下過程中的至少一個：插入所述尾部連接點與所述第一輸入電晶體的閘極之間的第一電壓控制部對應於所述第一輸入電晶體的閘極的電壓，控制所述尾部連接點的電壓的過程、插入所述第一輸入電晶體的閘極與接地點之間的第二電壓控制部對應於所述第二輸入電晶體的閘極的電壓，控制所述第一輸入電晶體的閘極的電壓的過程、插入所述尾部連接點與所述第二輸入電晶體的閘極之間的第三電壓控制部對應於所述第二輸入電晶體的閘極的電壓，控制所述尾部連接點的電壓的過程、以及插入所述第二輸入電晶體的閘極與接地點之間的第四電壓控制部對應於所述第二輸入電晶體的閘極的電壓，控制所述第二輸入電晶體的閘極的電壓的過程。 [發明的效果]

根據本發明，於因接地等輸出端子的電壓下降時，可以減少電壓調節器的差動放大電路的輸入電晶體的各臨限值電壓的變動的變動量的差值，抑制輸出電壓的偏移的產生。

＜第一實施形態＞以下，參照圖式對本發明的第一實施形態進行說明。圖1是表示根據第一實施形態的電壓調節器1的構成例的電路圖。電壓調節器1包括：差動放大電路3、PMOS電晶體34、作為電壓控制部的輸入電晶體閘極·源極間電壓限制電路（第一電壓控制部）201及輸入差動對閘極間電壓限制電路（第二電壓控制部）206、輸入電流限制電路202、以及輸入電流限制電路204。

輸入電晶體閘極·源極間電壓限制電路201插入尾部（TAIL）連接點P1與PMOS電晶體103的閘極之間。於輸出端子TVOUT接地時，輸入電晶體閘極·源極間電壓限制電路201將尾部連接點P1與PMOS電晶體103的閘極的電壓差控制為規定的電壓（絕對值）以下。輸入差動對閘極間電壓限制電路206插入PMOS電晶體103的閘極與接地點之間。於輸出端子TVOUT接地時，輸入差動對閘極間電壓限制電路206控制連接點INP的電壓VINP，以使PMOS電晶體103及PMOS電晶體104的各閘極的電壓差成為規定的電壓以下。各PMOS電晶體103及PMOS電晶體104是差動放大電路3的輸入電晶體。

差動放大電路3分別包括差動輸入電路30、電流鏡電路31、電阻32及NMOS電晶體33。差動輸入電路30分別包括PMOS電晶體102、PMOS電晶體103及PMOS電晶體104。電流鏡電路31是疊接式（cascode）連接的電流鏡電路，分別包括PMOS電晶體311及PMOS電晶體312以及NMOS電晶體313、NMOS電晶體314、NMOS電晶體315及NMOS電晶體316。

PMOS電晶體102構成電流源，源極連接於電源，於閘極被施加偏壓電壓V01，作為電流源輸出端子的汲極連接於尾部連接點P1。 PMOS電晶體104的源極及後閘極連接於尾部連接點P1，閘極藉由連接點INM與輸入電流限制電路204的輸出端子連接。 PMOS電晶體103的源極及後閘極連接於尾部連接點P1，閘極藉由連接點INP與輸入電流限制電路202的輸出端子連接。

輸入電流限制電路202的輸入端子連接於端子TVREF，對該輸入端子供給基準電壓VREF。輸入電流限制電路204的輸入端子連接於輸出端子TVOUT，對該輸入端子供給輸出電壓VOUT。

另外，於電流鏡電路31中，NMOS電晶體313的源極和NMOS電晶體315的汲極的連接點P2與PMOS電晶體104的汲極連接。同樣地，NMOS電晶體314的源極和NMOS電晶體316的汲極的連接點P3與PMOS電晶體103的汲極連接。對NMOS電晶體313及NMOS電晶體314的各閘極施加偏壓電壓V02，對NMOS電晶體315及NMOS電晶體316的各閘極施加偏壓電壓V03。

藉由所述構成，差動電流分別從PMOS電晶體103、PMOS電晶體104供給至各連接點P2及連接點P3。然後，對應於該差動電流，控制PMOS電晶體312的汲極與NMOS電晶體314的汲極的連接點P4的差動電壓。連接點P4的差動電壓被供給至NMOS電晶體33的閘極，於電阻32與NMOS電晶體33的汲極的連接點P5生成放大電壓。PMOS電晶體34中，對閘極供給連接點P5的放大電壓，從輸出端子TVOUT輸出與放大電壓對應的輸出電壓VOUT。

圖2（a）、圖2（b）是表示輸入電晶體閘極·源極間電壓限制電路201的一例的電路圖。於圖2（a）的一例中，輸入電晶體閘極·源極間電壓限制電路201分別包括二極體2011及PMOS電晶體2012。二極體2011的陰極連接於圖1的尾部連接點P1。PMOS電晶體2012的汲極連接於二極體2011的陽極，閘極連接於尾部連接點P1，源極及後閘極分別連接於連接點INP。

於圖2（b）的一例中，輸入電晶體閘極·源極間電壓限制電路201分別包括二極體2013及PMOS電晶體2014。二極體2013的陰極連接於圖1的尾部連接點P1。PMOS電晶體2014的汲極及閘極分別連接於二極體2013的陽極，源極及後閘極連接於連接點INP。

圖3是表示輸入電流限制電路202及輸入電流限制電路204各自的一例的電路圖。各輸入電流限制電路202及輸入電流限制電路204的構成相同，因此使用輸入電流限制電路202來說明各個構成。輸入電流限制電路202包括空乏型的PMOS電晶體2021。PMOS電晶體2021的源極、閘極及後閘極分別連接於端子TVREF（TVOUT），汲極連接於連接點INP（INM）。所述（）內表示輸入電流限制電路204的情況下的連接對象。

圖4（a）、圖4（b）是表示輸入差動對閘極間電壓限制電路206的一例的電路圖。於圖4（a）的一例中，輸入差動對閘極間電壓限制電路206包括PMOS電晶體2061。PMOS電晶體2061的源極及後閘極分別連接於連接點INP，閘極連接於連接點INM，汲極連接於接地點。

於圖4（b）的一例中，輸入差動對閘極間電壓限制電路206分別包括PMOS電晶體2062及PMOS電晶體2063。各PMOS電晶體2062及PMOS電晶體2063的臨限值電壓Vth形成為相同。PMOS電晶體2062的源極及後閘極分別連接於連接點INP，閘極及汲極連接於PMOS電晶體2063的源極。PMOS電晶體2063的閘極連接於連接點INM，汲極連接於接地點。

以下，於輸出端子TVOUT接地，輸出端子TVOUT的電壓（輸出電壓VOUT）下降至接地電壓附近為止的狀態下，對輸入電晶體閘極·源極間電壓限制電路201及輸入差動對閘極間電壓限制電路206的各動作進行說明。另外，對於輸入電晶體閘極·源極間電壓限制電路201使用圖2（a）的電路進行說明，對於輸入差動對閘極間電壓限制電路206使用圖4（b）的電路進行說明。

藉由輸出端子TVOUT接地，連接點INM的電壓VINM追隨於輸出端子TVOUT的電壓的下降而下降。因此，施加至PMOS電晶體104的閘極的電壓亦下降。另一方面，藉由輸入差動對閘極間電壓限制電路206，將連接點INP的電壓VINP箝位為PMOS電晶體2062及PMOS電晶體2063的各臨限值電壓Vth的合計。

即，連接點INP的電壓VINP藉由輸入差動對閘極間電壓限制電路206被箝位為VOUT＋2×Vth的電壓。此處，於輸入差動對閘極間電壓限制電路206流動用於對連接點INP進行箝位的箝位電流，但藉由輸入電流限制電路202，箝位電流被限制為規定的電流值。

另外，藉由連接點INM的電壓VINM下降，施加至PMOS電晶體104的閘極的電壓成為接地電壓附近，藉此於PMOS電晶體104流動電流。因此，尾部連接點P1的電壓下降，但藉由輸入電晶體閘極·源極間電壓限制電路201，尾部連接點P1的電壓被箝位為規定的電壓。即，於尾部連接點P1的電壓低於連接點INP的電壓VINP的情況下，PMOS電晶體2012成為導通狀態，箝位電流從連接點INP流向尾部連接點P1，尾部連接點P1被電壓VINP－臨限值電壓Vth（2012）的電壓箝位。

以下，以輸出電壓VOUT為基準，分別表示所述尾部連接點P1及連接點INP的各電壓被箝位時的、施加至PMOS電晶體103的閘極的閘極·源極間電壓Vgs（103）及施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）。此處，各PMOS電晶體103及PMOS電晶體104與各PMOS電晶體2012、PMOS電晶體2062及PMOS電晶體2063的臨限值電壓形成為相同，因此將各臨限值電壓僅表示為Vth。

PMOS電晶體103的閘極·源極間電壓Vgs（103）從連接點INP的電壓VINP中減去尾部連接點P1的電壓來求得。 Vgs（103）＝（VOUT＋2×Vth）－（VOUT＋2×Vth－Vth）＝Vth 同樣地，PMOS電晶體104的閘極·源極間電壓Vgs（104）從連接點INM的電壓VINM中減去尾部連接點P1的電壓來求得。 Vgs（104）＝（VOUT）－（VOUT＋2×Vth－Vth）＝-Vth

藉由所述計算，PMOS電晶體103的閘極·源極間電壓Vgs（103）成為電壓Vth，對PMOS電晶體103產生PBTI的影響。另一方面，PMOS電晶體104的閘極·源極間電壓Vgs（104）成為電壓-Vth，對PMOS電晶體104產生NBTI的影響。但是，PMOS電晶體103的閘極·源極間電壓Vgs（103）及PMOS電晶體104的閘極·源極間電壓Vgs（104）的各絕對值被抑制於電壓Vth內。

因此，根據本實施形態，藉由輸入電晶體閘極·源極間電壓限制電路201及輸入差動對閘極間電壓限制電路206的各箝位動作，與先前相比，減少由輸出端子TVOUT接地引起的各PMOS電晶體103的閘極·源極間電壓Vgs（103）及PMOS電晶體104的閘極·源極間電壓Vgs（104）的差。藉此，根據本實施形態，大幅度地改善NBTI、PBTI分別對各PMOS電晶體103及PMOS電晶體104的影響的非平衡，能夠減少施加至PMOS電晶體103的閘極的閘極·源極間電壓Vgs（103）及施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）的各變動量的差，可以抑制輸出電壓VOUT的偏移。

＜第二實施形態＞以下，參照圖式對本發明的第二實施形態進行說明。圖5是表示根據第二實施形態的電壓調節器1A的構成例的電路圖。電壓調節器1A與電壓調節器1的構成相同，因此於圖5中省略圖1所示的電流鏡電路31、電阻32、NMOS電晶體33及PMOS電晶體34的各構成。以下，對與第一實施形態不同的構成及動作進行說明。

與第一實施形態不同的構成是差動輸入電路30A。於差動輸入電路30A新包括NBTI抑制電路20。NBTI抑制電路20於輸出端子TVOUT接地時，與第一實施形態相比，進一步降低施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）的絕對值，使NBTI對PMOS電晶體104的影響相對於第一實施形態減少。即，於輸出端子TVOUT接地時，進一步減小PMOS電晶體103的閘極·源極間電壓Vgs（103）與PMOS電晶體104的閘極·源極間電壓Vgs（104）的差。

NBTI抑制電路20分別包括電阻210及作為第六電壓控制部的輸入電晶體閘極·源極間電壓限制電路208。輸入電晶體閘極·源極間電壓限制電路208具有使PMOS電晶體104的閘極·源極間電壓Vgs（104）未滿PMOS電晶體104的臨限值電壓Vth的功能。電阻210插入尾部連接點P1與PMOS電晶體104的源極之間。輸入電晶體閘極·源極間電壓限制電路208插入電阻210和PMOS電晶體104的連接點P6與接地點之間。

圖6（a）、圖6（b）是表示輸入電晶體閘極·源極間電壓限制電路208的一例的電路圖。於圖6（a）的一例中，輸入電晶體閘極·源極間電壓限制電路208包括PMOS電晶體2081。PMOS電晶體2081的源極及後閘極連接於連接點P6，閘極連接於連接點INM，汲極連接於接地點。此處，臨限值電壓Vth（2081）＜臨限值電壓Vth（104），形成PMOS電晶體2081。

於圖6（b）的一例中，輸入電晶體閘極·源極間電壓限制電路208分別包括PMOS電晶體2082及PMOS電晶體2083。PMOS電晶體2082的源極及後閘極分別連接於圖5的連接點P6，閘極及汲極分別連接於PMOS電晶體2083的源極。PMOS電晶體2083的後閘極連接於圖5的連接點P6，閘極連接於連接點INM，汲極連接於接地點。此處，臨限值電壓Vth（2082）＋臨限值電壓Vth（2083）＜臨限值電壓Vth（104），分別形成PMOS電晶體2082及PMOS電晶體2083。

根據圖6（a）的電路，輸入電晶體閘極·源極間電壓限制電路208可以使施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）從第一實施形態的-Vth下降至PMOS電晶體2081的臨限值電壓Vth（2081）為止。即，箝位電流從尾部連接點P1經由電阻210並從PMOS電晶體2081流向接地點，藉此連接點INM與連接點P6的電壓差成為PMOS電晶體2081的臨限值電壓Vth（2081）。藉此，於以輸出電壓VOUT為基準的情況下，PMOS電晶體104的閘極·源極間電壓Vgs（104）被箝位為未滿-Vth（104）。

根據本實施形態，可以將PMOS電晶體104的閘極·源極間電壓Vgs（104）箝位為未滿-Vth（104），可以降低各PMOS電晶體103的閘極·源極間電壓Vgs（103）及PMOS電晶體104的閘極·源極間電壓Vgs（104）的差，與第一實施形態相比，可以改善NBTI、PBTI分別對各PMOS電晶體103及PMOS電晶體104的影響的非平衡。藉此，根據本實施形態，與第一實施形態相比，能夠進一步減少施加至PMOS電晶體103的閘極的閘極·源極間電壓Vgs（103）及施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）的各變動量的差，可以進一步抑制輸出電壓VOUT的偏移。

＜第三實施形態＞以下，參照圖式對本發明的第三實施形態進行說明。圖7是表示根據第三實施形態的電壓調節器1B的構成例的電路圖。電壓調節器1B與電壓調節器1的構成相同，因此於圖7中省略圖1所示的電流鏡電路31、電阻32、NMOS電晶體33及PMOS電晶體34的各構成。以下，對與第一實施形態不同的構成及動作進行說明。

於第三實施形態中，電壓調節器1B除了各輸入電晶體閘極·源極間電壓限制電路201及輸入差動對閘極間電壓限制電路206之外，還分別新包括作為第三電壓控制部的輸入電晶體閘極·源極間電壓限制電路203、作為第四電壓控制部的輸入差動對閘極間電壓限制電路205。設置各輸入電晶體閘極·源極間電壓限制電路203及輸入差動對閘極間電壓限制電路205以減少輸出端子TVOUT短路時的施加至PMOS電晶體103的閘極的閘極·源極間電壓Vgs（103）及施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）的各變動量的差。

輸入電晶體閘極·源極間電壓限制電路203與輸入電晶體閘極·源極間電壓限制電路201的構成相同，插入尾部連接點P1與連接點INM之間。另外，輸入差動對閘極間電壓限制電路205與輸入差動對閘極間電壓限制電路206的構成相同，插入連接點INM與接地點之間。

輸出端子TVOUT短路後，藉由輸入差動對閘極間電壓限制電路205，箝位電流從連接點INM流向接地點，將連接點INM的電壓VINM箝位為VREF＋2×Vth。另外，連接點INM的電壓VINM高於尾部連接點P1的電壓，因此，藉由輸入電晶體閘極·源極間電壓限制電路203，箝位電流從連接點INM流向尾部連接點P1，將尾部連接點P1的電壓箝位為VREF＋2×Vth-Vth。

以下，以基準電壓VREF為基準分別表示所述尾部連接點P1及連接點INM的各電壓被箝位時的、施加至PMOS電晶體103的閘極的閘極·源極間電壓Vgs（103）及施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）。此處，各PMOS電晶體103及PMOS電晶體104、以及各輸入電晶體閘極·源極間電壓限制電路203及輸入差動對閘極間電壓限制電路205的各PMOS電晶體2012、PMOS電晶體2062及PMOS電晶體2063的臨限值電壓形成為相同，因此將各臨限值電壓僅表示為Vth。

PMOS電晶體103的閘極·源極間電壓Vgs（103）從連接點INP的電壓VINP中減去尾部連接點P1的電壓來求得。 Vgs（103）＝（VREF）－（VREF＋2×Vth－Vth）＝-Vth 同樣地，PMOS電晶體104的閘極·源極間電壓Vgs（104）從連接點INM的電壓VINM中減去尾部連接點P1的電壓來求得。 Vgs（104）＝（VREF＋2×Vth）－（VREF＋2×Vth－Vth）＝Vth

藉由所述計算，PMOS電晶體103的閘極·源極間電壓Vgs（103）成為電壓-Vth，對PMOS電晶體103產生NBTI的影響。另一方面，PMOS電晶體104的閘極·源極間電壓Vgs（104）成為電壓Vth，對PMOS電晶體104產生PBTI的影響。但是，PMOS電晶體103的閘極·源極間電壓Vgs（103）及PMOS電晶體104的閘極·源極間電壓Vgs（104）的各絕對值與輸出端子TVOUT接地的第一實施形態同樣地，被抑制於電壓Vth內。

因此，根據本實施形態，不僅於輸出端子TVOUT接地時，於輸出端子TVOUT短路時，亦藉由輸入電晶體閘極·源極間電壓限制電路203及輸入差動對閘極間電壓限制電路205的各箝位操作，與先前相比，減少由輸出端子TVOUT短路引起的各PMOS電晶體103的閘極·源極間電壓Vgs（103）及PMOS電晶體104的閘極·源極間電壓Vgs（104）的差。

藉此，根據本實施形態，於輸出端子TVOUT短路的情況下，亦大幅度地改善NBTI、PBTI分別對各PMOS電晶體103及PMOS電晶體104的影響的非平衡，能夠減少施加至PMOS電晶體103的閘極的閘極·源極間電壓Vgs（103）及施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）的各變動量的差，可以抑制輸出電壓VOUT的偏移。

＜第四實施形態＞以下，參照圖式對本發明的第四實施形態進行說明。圖8是表示根據第四實施形態的電壓調節器1C的構成例的電路圖。電壓調節器1C與電壓調節器1B同樣地與電壓調節器1的構成相同，因此，與圖7同樣地於圖8中省略電流鏡電路31、電阻32、NMOS電晶體33及PMOS電晶體34的各構成。以下，對與第三實施形態不同的構成及動作進行說明。

與第三實施形態不同的構成是差動輸入電路30C。差動輸入電路30C相對於差動輸入電路30還包括NBTI抑制電路20及NBTI抑制電路21。NBTI抑制電路20的構成及動作與第二實施形態相同，因此於本實施形態中省略說明。 NBTI抑制電路21於輸出端子TVOUT短路時，與第三實施形態相比，進一步降低施加至PMOS電晶體103的閘極的閘極·源極間電壓Vgs（103）的絕對值，使NBTI對PMOS電晶體103的影響相對於第三實施形態減少。即，於輸出端子TVOUT短路時，進一步減小PMOS電晶體103的閘極·源極間電壓Vgs（103）與PMOS電晶體104的閘極·源極間電壓Vgs（104）的差。

NBTI抑制電路21分別包括電阻209及作為第五電壓控制部的輸入電晶體閘極·源極間電壓限制電路207。輸入電晶體閘極·源極間電壓限制電路207具有使PMOS電晶體103的閘極·源極間電壓Vgs（103）未滿PMOS電晶體103的Vth的功能。電阻209插入尾部連接點P1與PMOS電晶體103的源極之間。輸入電晶體閘極·源極間電壓限制電路207插入電阻209和PMOS電晶體103的連接點P7與接地點之間。

輸入電晶體閘極·源極間電壓限制電路207例如與輸入電晶體閘極·源極間電壓限制電路208的圖6（a）的電路相同，可以使PMOS電晶體103的閘極·源極間電壓Vgs（103）從第三實施形態的-Vth下降至PMOS電晶體2081的臨限值電壓Vth（2081）為止。即，箝位電流從尾部連接點P1經由電阻209並從PMOS電晶體2081流向接地點，藉此連接點INP與連接點P6的電壓差成為PMOS電晶體2081的臨限值電壓Vth（2081）。藉此，於以基準電壓VREF為基準的情況下，PMOS電晶體103的閘極·源極間電壓Vgs（103）被箝位為未滿-Vth（103）。

根據本實施形態，可以將PMOS電晶體103的閘極·源極間電壓Vgs（103）箝位為未滿-Vth（103），可以降低各PMOS電晶體103的閘極·源極間電壓Vgs（103）及PMOS電晶體104的閘極·源極間電壓Vgs（104）的差，與第一實施形態相比可以改善NBTI、PBTI分別對各PMOS電晶體103及PMOS電晶體104的影響的非平衡。藉此，根據本實施形態，與第三實施形態相比，能夠進一步減少施加至PMOS電晶體103的閘極的閘極·源極間電壓Vgs（103）及施加至PMOS電晶體104的閘極的閘極·源極間電壓Vgs（104）的各變動量的差，可以進一步抑制輸出電壓VOUT的偏移。

以上，參照圖式詳細敘述了本發明的實施形態，但具體的構成並不限於該實施形態，亦包括不脫離本發明的主旨的範圍的設計等。

1、1A、1B、1C‧‧‧電壓調節器 3、151‧‧‧差動放大電路 20、21‧‧‧NBTI抑制電路 30、30A、30C‧‧‧差動輸入電路 31‧‧‧電流鏡電路 32、209、116、210‧‧‧電阻 33、108、313、314、315、316‧‧‧NMOS電晶體 34、102、103、104、105、311、312、2012、2014、2021、2061、2062、2063、2081、2082、2083‧‧‧PMOS電晶體 109、111‧‧‧輸入電晶體 110‧‧‧恆電壓源 120、TVOUT‧‧‧輸出端子 121、2011、2013‧‧‧二極體 201‧‧‧輸入電晶體閘極·源極間電壓限制電路（第一電壓控制部） 202、204‧‧‧輸入電流限制電路 203、207、208‧‧‧輸入電晶體閘極·源極間電壓限制電路 205‧‧‧輸入差動對閘極間電壓限制電路 206‧‧‧輸入差動對閘極間電壓限制電路（第二電壓控制部） INM、INP‧‧‧連接點 P1‧‧‧尾部連接點 P、P2、P3、P4、P5、P6、P7‧‧‧連接點 TVREF‧‧‧端子 V01、V02、V03‧‧‧偏壓電壓 GND‧‧‧接地點

圖1是表示根據第一實施形態的電壓調節器的構成例的電路圖。圖2（a）、圖2（b）是表示輸入電晶體閘極·源極間電壓限制電路的一例的電路圖。圖3是表示輸入電流限制電路的一例的電路圖。圖4（a）、圖4（b）是表示輸入差動對閘極間電壓限制電路的一例的電路圖。圖5是表示根據第二實施形態的電壓調節器的構成例的電路圖。圖6（a）、圖6（b）是表示輸入電晶體閘極·源極間電壓限制電路的一例的電路圖。圖7是表示根據第三實施形態的電壓調節器的構成例的電路圖。圖8是表示根據第四實施形態的電壓調節器的構成例的電路圖。圖9是表示現有的電壓調節器的構成例的電路圖。

1‧‧‧電壓調節器

3‧‧‧差動放大電路

30‧‧‧差動輸入電路

31‧‧‧電流鏡電路

32‧‧‧電阻

33、313、314、315、316‧‧‧NMOS電晶體

34、102、103、104、311、312‧‧‧PMOS電晶體

201‧‧‧輸入電晶體閘極．源極間電壓限制電路

202、204‧‧‧輸入電流限制電路

206‧‧‧輸入差動對閘極間電壓限制電路(第二電壓控制部)

INM、INP、P2、P3、P4、P5‧‧‧連接點

P1‧‧‧尾部連接點

TVOUT‧‧‧輸出端子

TVREF‧‧‧端子

V01、V02、V03‧‧‧偏壓電壓

GND‧‧‧接地點

Claims

一種電壓調節器，於輸出規定的輸出電壓的輸出端子接地時，控制差動放大電路的作為P通道金屬氧化物半導體電晶體的第一輸入電晶體及第二輸入電晶體的各閘極．源極間電壓，所述差動放大電路進行所述輸出電壓的控制，所述電壓調節器的特徵在於包括：電流源，驅動所述差動放大電路；所述第一輸入電晶體，源極經由尾部連接點而連接於所述電流源的電流源輸出端子，於閘極輸入基準電壓；所述第二輸入電晶體，源極連接於所述尾部連接點，閘極連接於所述輸出端子；以及電壓控制部，包括如下電壓控制部中的至少一個：第一電壓控制部，插入所述尾部連接點與所述第一輸入電晶體的閘極之間，對應於所述閘極的電壓控制所述尾部連接點的電壓；第二電壓控制部，插入所述第一輸入電晶體的閘極與接地點之間，對應於所述第二輸入電晶體的閘極的電壓控制所述第一輸入電晶體的閘極的電壓；第三電壓控制部，插入所述尾部連接點與所述第二輸入電晶體的閘極之間，對應於所述閘極的電壓控制所述尾部連接點的電壓；以及第四電壓控制部，插入所述第二輸入電晶體的閘極與接地點之間，對應於所述第二輸入電晶體的閘極的電壓控制所述第二輸入電晶體的閘極的電壓。
如申請專利範圍第1項所述的電壓調節器，其中所述電壓控制部包括所述第一電壓控制部及所述第二電壓控制部，於所述輸出端子接地時，各所述第一電壓控制部及所述第二電壓控制部分別控制所述尾部連接點的電壓、所述第一輸入電晶體的閘極的電壓，將所述第一輸入電晶體的閘極．源極間電壓及所述第二輸入電晶體的閘極．源極間電壓設為規定的電壓差。
如申請專利範圍第2項所述的電壓調節器，其中所述第一電壓控制部限制所述尾部連接點的電壓，所述第二電壓控制部限制所述第一輸入電晶體的閘極的電壓。
如申請專利範圍第2項或第3項所述的電壓調節器，還包括：電阻，插入所述尾部連接點與所述第一輸入電晶體的源極之間；以及第五電壓控制部，插入接地點與所述電阻及所述第一輸入電晶體的源極的連接點之間，所述第五電壓控制部對應於所述第一輸入電晶體的閘極的電壓，將所述第一輸入電晶體的閘極．源極間電壓控制為低於所述第一輸入電晶體的臨限值電壓的電壓。
如申請專利範圍第1項至第3項中任一項所述的電壓調節器，其中所述電壓控制部包括所述第三電壓控制部及所述第四電壓控制部，於所述輸出端子接地時，各所述第三電壓控制部及所述第四電壓控制部分別控制所述尾部連接點的電壓、所述第二輸入電晶體的閘極的電壓，將所述第一輸入電晶體的閘極．源極間電壓及所述第二輸入電晶體的閘極．源極間電壓設為規定的電壓差。
如申請專利範圍第4項所述的電壓調節器，其中所述電壓控制部包括所述第三電壓控制部及所述第四電壓控制部，於所述輸出端子接地時，各所述第三電壓控制部及所述第四電壓控制部分別控制所述尾部連接點的電壓、所述第二輸入電晶體的閘極的電壓，將所述第一輸入電晶體的閘極．源極間電壓及所述第二輸入電晶體的閘極．源極間電壓設為規定的電壓差。
如申請專利範圍第5項所述的電壓調節器，其中所述第三電壓控制部限制所述尾部連接點的電壓，所述第四電壓控制部限制所述第二輸入電晶體的閘極的電壓。
如申請專利範圍第5項所述的電壓調節器，還包括電阻，插入所述尾部連接點與所述第二輸入電晶體的源極之間；以及第六電壓控制部，插入接地點與所述電阻及所述第二輸入電晶體的源極的連接點之間，所述第六電壓控制部對應於所述第二輸入電晶體的閘極的電壓，將所述第二輸入電晶體的閘極．源極間電壓控制為低於所述第二輸入電晶體的臨限值電壓的電壓。
如申請專利範圍第6項所述的電壓調節器，還包括電阻，插入所述尾部連接點與所述第二輸入電晶體的源極之間；以及第六電壓控制部，插入接地點與所述電阻及所述第二輸入電晶體的源極的連接點之間，所述第六電壓控制部對應於所述第二輸入電晶體的閘極的電壓，將所述第二輸入電晶體的閘極．源極間電壓控制為低於所述第二輸入電晶體的臨限值電壓的電壓。
一種電壓調節器的控制方法，所述電壓調節器包括：電流源，驅動差動放大電路；作為P通道金屬氧化物半導體電晶體的第一輸入電晶體，源極經由尾部連接點連接於所述電流源的電流源輸出端子，於閘極輸入基準電壓；以及作為P通道金屬氧化物半導體電晶體的第二輸入電晶體，源極連接於所述尾部連接點，閘極連接於輸出端子，其中於輸出規定的輸出電壓的輸出端子接地時，控制差動放大電路的所述第一輸入電晶體及所述第二輸入電晶體的各閘極．源極間電壓，所述差動放大電路進行所述輸出電壓的控制，所述電壓調節器的控制方法的特徵在於包括如下過程中的至少一個：插入所述尾部連接點與所述第一輸入電晶體的閘極之間的第一電壓控制部對應於所述第一輸入電晶體的閘極的電壓，控制所述尾部連接點的電壓的過程、插入所述第一輸入電晶體的閘極與接地點之間的第二電壓控制部對應於所述第二輸入電晶體的閘極的電壓，控制所述第一輸入電晶體的閘極的電壓的過程、插入所述尾部連接點與所述第二輸入電晶體的閘極之間的第三電壓控制部對應於所述第二輸入電晶體的閘極的電壓，控制所述尾部連接點的電壓的過程、以及插入所述第二輸入電晶體的閘極與接地點之間的第四電壓控制部對應於所述第二輸入電晶體的閘極的電壓，控制所述第二輸入電晶體的閘極的電壓的過程。