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TWI792341B - 半導體裝置及其形成方法 - Google Patents

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TWI792341B
TWI792341B TW110120869A TW110120869A TWI792341B TW I792341 B TWI792341 B TW I792341B TW 110120869 A TW110120869 A TW 110120869A TW 110120869 A TW110120869 A TW 110120869A TW I792341 B TWI792341 B TW I792341B
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fin
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廖思羽
蘇祖輝
范純祥
王育文
葉明熙
黃國彬
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例揭露了一種用於改善在半導體裝置中的通道區的輪廓的方法及其形成的半導體裝置。在一個實施例中，一種半導體裝置的形成方法包括：在半導體基板上形成半導體鰭片，半導體鰭片包括鍺，其中半導體鰭片的第一部分的鍺濃度大於半導體鰭片的第二部分的鍺濃度，第一部分與半導體基板的主表面之間的第一距離小於第二部分與半導體基板的主表面之間的第二距離；以及修整（trimming）半導體鰭片，其中修整半導體鰭片的第一部分的速率大於修整半導體鰭片的第二部分的速率。

Description

半導體裝置及其形成方法
本揭露是關於半導體裝置，特別是關於一種包含半導體鰭片的半導體裝置。
半導體裝置係用於各種電子應用，例如，舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置的製造通常係藉由：依序沉積絕緣或介電層、導電層、及半導體層的材料於半導體基板上；以及在其上方利用微影圖案化各種材料層以形成電路組件及元件。
半導體產業持續藉由不斷的縮小最小部件尺寸以改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，允許更多組件集成至給定的區域。
一種半導體裝置的形成方法，包括：在半導體基板上形成半導體鰭片，半導體鰭片包括鍺，其中半導體鰭片的第一部分的鍺濃度大於半導體鰭片的第二部分的鍺濃度，第一部分與半導體基板的主表面之間的第一距離小於第二部分與半導體基板的主表面之間的第二距離；以及修整(trimming)半導體 鰭片，其中修整半導體鰭片的第一部分的速率大於修整半導體鰭片的第二部分的速率。
一種半導體裝置，包括：半導體基板；第一半導體鰭片，位於半導體基板上，第一半導體鰭片包括矽鍺，第一半導體鰭片的鍺濃度隨著與半導體基板的距離增加而減少；第二半導體鰭片，位於半導體基板上，第二半導體鰭片包括矽，其中第一半導體鰭片的側壁與半導體基板的主表面之間的第一角度比第二半導體鰭片的側壁與半導體基板的主表面之間的第二角度更接近垂直；閘極堆疊，位於第一半導體鰭片上；以及源極/汲極區，至少部分地位於鄰近閘極堆疊的第一半導體鰭片中。
一種半導體裝置，包括：第一通道區，位於半導體基板上，第一通道區包括矽鍺，第一通道區具有第一寬度；第二通道區，位於第一通道區上，第二通道區包括矽鍺，第二通道區具有比第一通道區低的鍺濃度，第二通道區具有第二寬度；第三通道區，位於半導體基板上，第三通道區包括矽，第三通道區具有第三寬度；第四通道區，位於第三通道區上，第四通道區包括矽，第四通道區具有第四寬度，其中第一寬度與第二寬度之間的差值小於第三寬度與第四寬度之間的差值；以及閘極堆疊，圍繞第一通道區與第二通道區。
50,250:基板
50N,50P,250N,250P:區域
51,251:分隔符
52:第一磊晶半導體材料
55:鰭片
58,258:淺溝槽隔離區(STI區)
60,260:虛置介電層
62,262:虛置閘極層
64,264:遮罩層
68:通道區
72,272:虛置閘極
74,274:遮罩
80,280:第一間隔層
81,281:第一間隔物
82,282:第二間隔層
83,283:第二間隔物
86,286:第一凹槽
92,292:磊晶源極/汲極區
94,294:接觸蝕刻停止層(CESL)
96,296:第一層間介電質(第一ILD)
98,298:第二凹槽
100,300:閘極介電層
101,301,303:區域
102,302:閘極電極
102A,302A:襯層
102B,302B:功函數調整層
102C,302C:填充材料
104,304:閘極遮罩
106,306:第二ILD
112,312:閘極接觸件
114,314:源極/汲極接觸件
252A,252B,252C:第一半導體層
253:APT區
254A,254B,254C:第二半導體層
255:奈米結構
256:多層堆疊
288:側壁凹槽
290:第一內間隔物
A-A’,B-B’,C-C’:剖面
D1,D2,D3,D4:深度
H1,H2,H3,H4,H5,H6,H7,H8,H9,H10,H11,H12,H13,H14,H15:高度
P1,P2,P3,P4:節距
T1:厚度
W1,W3,W6,W8,W10,W12,W14,W16,W18,W20,W30,W32:底寬度
W2,W5,W7,W9,W11,W13,W15,W17,W19,W21,W31,W33:頂寬度
W4:中間寬度
W22,W23,W24,W25,W26,W27,W28,W29:平均寬度
θ1,θ2,θ3,θ4,θ5,θ6,θ7,θ8,θ9,θ10,θ11,θ12:角度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖是根據一些實施例，在三維視圖中繪示出包括鰭式場效電晶體(fin field-effect transistors，FinFETs)的半導體裝置的範例。
第2、3A、3B、3C、4A、4B、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、10C、11A、11B、12A、12B、13A、13B、13C、13D、13E、14A、14B、14C、15A、15B、16A、16B、16C、16D、及16E圖是根據一些實施例之半導體裝置的製造中的中間階段的剖面圖。
第17圖是根據一些實施例，在三維視圖中繪示出包括奈米結構場效電晶體(nanostructure field-effect transistors，NSFETs)的半導體裝置的範例。
第18、19A、19B、20A、20B、21、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、26C、27A、27B、27C、28A、28B、28C、28D、29A、29B、29C、30A、30B、30C、31A、31B、31C、31D、31E、32A、32B、32C、32D、33A、33B、33C、33D、33E、33F、34A、34B、35A、35B、35C、及35D圖是根據一些實施例之半導體裝置的製造中的中間階段的剖面圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
各種實施例提供了在具有改善的輪廓的半導體裝置中形成通道區的方法以及藉由前述方法形成的半導體裝置。上述方法可以包括形成具有漸變濃度的半導體材料的通道區以及薄化通道區。在一些實施例中，通道區可以由矽鍺形成，其在通道區的底部具有較高的鍺濃度且在通道區的頂部具有較低的鍺濃度。通道區可以藉由將通道區暴露至鹼或酸溶液來薄化，且鹼或酸溶液可以與氧化劑溶液結合或循環。具有較高的鍺濃度的部分的通道區可以在比具有較低的鍺濃度的部分的通道區更高的速率下薄化，這可以用於提供具有矩形輪廓的通道區。提供具有更接近矩形的輪廓的通道區可減少汲極引發能障降低(drain-induced barrier lowering，DIBL)，改善所形成的半導體裝置的效能並減少其裝置缺陷。
第1圖是根據一些實施例，繪示出FinFETs的一個範例。FinFETs包括位於基板50(例如，半導體基板)上的鰭片55。淺溝槽隔離(shallow trench isolation，STI)區58係設置於基板50中，且鰭片55在相鄰的STI區58上方突出並從相鄰的STI區58之間突出。雖然STI區58係被描述/繪示為與基板50分隔，如此處所使用的用語「基板」可以僅用於指半導體基板，或是指包含STI區的半導體基板。此外，雖然鰭片55與基板50係被繪示為單一、連續的材料，鰭片55及/或 基板50可以包括單一個材料或複數個材料。在本發明實施例中，鰭片55是指在相鄰的STI區58之間延伸的部分。
閘極介電層100沿著鰭片55的側壁且位於鰭片55的頂表面上，且閘極電極102位於閘極閘極介電層100上。磊晶源極/汲極區92係設置於鰭片55、閘極介電層100、及閘極電極102的兩側。第1圖更繪示了用於後續圖式的參考剖面。剖面A-A’係沿著閘極電極102的縱軸，且係在例如垂直於FinFETs的磊晶源極/汲極區92之間的電流方向的方向上。剖面B-B’與剖面A-A’垂直，且沿著鰭片55的縱軸，且係在例如FinFETs的磊晶源極/汲極區92之間的電流方向的方向上。剖面C-C’與剖面A-A’平行，且延伸穿過FinFETs的磊晶源極/汲極區92。為了清楚起見，後續圖式參考這些參考剖面。
此處討論的一些實施例是在使用閘極後製製程(gate-last process)所形成的鰭式場效電晶體(FinFETs)及奈米結構(例如，奈米片、奈米線、全繞式閘極(gate-all around)等)場效電晶體(NSFETs)的脈絡下討論。在一些實施例中，可以使用閘極先製製程(gate-first process)。此外，一些實施例包含用於平面裝置的面向。
第2至16B圖是根據一些實施例之半導體裝置的製造中的中間階段的剖面圖。第2、3A、3B、4A、4B、5、13C、16C、16D、16E圖繪示了第1圖中繪示的參考剖面A-A’，包括區域50N及區域50P。第6A、11A、12A、13A、14A、15A、及16A圖係在區域50N或區域50P中沿著繪示於第1圖的參考剖面A-A’所繪示。第6B、7B、8B、9B、10B、11B、12B、13B、13D、13E、14B、14C、15B、及16B圖係沿著繪示於第1圖的類似剖面B-B’所繪示。第7A、8A、9A、10A、及10C圖係沿著繪示於第1圖的參考剖面C-C’所繪示。
在第2圖中，提供了基板50。基板50可以是半導體基板，例如塊體(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板等，其可以是摻雜的(例如，以p型或n型摻質摻雜)或未摻雜的。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板是形成於絕緣層上的一層半導體材料。絕緣層可以是例如埋藏氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層提供於基板上，基板通常是矽或玻璃基板。也可以使用其他基板，例如多層或漸變基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)及/或磷化砷化鎵銦(gallium indium arsenide phosphidee)；或前述之組合。
基板50具有區域50N及區域50P。區域50N能夠用於形成n型裝置，例如NMOS電晶體，例如n型FinFETs。區域50P能夠用於形成p型裝置，例如PMOS電晶體，例如p型FinFETs。區域50N可以與區域50P實體隔離(由分隔符(divider)51所繪示)，且可以在區域50N與區域50P之間設置任何數目的裝置部件(例如，其他主動裝置、摻雜區、隔離結構等)。
進一步在第2圖中，在區域50P中的部分的基板50可以被第一磊晶半導體材料52取代。可以在區域50N上形成圖案化遮罩(未另外繪示)，例如圖案化光阻。圖案化光阻可以藉由利用旋轉塗佈等製程將光阻層沉積於基板50上來形成。接著可以藉由將光阻層暴露至圖案化能量源(例如，圖案化光源)並且顯影光阻層以移除光阻層之暴露的或未暴露的部分來圖案化光阻層，藉此形 成圖案化光阻。接著蝕刻在區域50P中的基板50以利用適合的蝕刻製程形成第一開口，蝕刻製程為例如非等向性蝕刻製程(例如，乾蝕刻製程)等。圖案化光阻可以接著被移除。
接著形成第一磊晶半導體材料52以填充第一開口。第一磊晶半導體材料52可以藉由磊晶成長製程來沉積，例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)等。第一磊晶半導體材料52可以包括半導體材料，例如矽鍺等。
第一磊晶半導體材料52可以被形成為具有漸變的鍺濃度。舉例而言，在一些實施例中，第一磊晶半導體材料52的鍺濃度可以逐漸且連續地從第一磊晶半導體材料52的頂表面增加到第一磊晶半導體材料52的底表面。在一些實施例中，在第一磊晶半導體材料52中的鍺的原子百分比可以是從在第一磊晶半導體材料52的頂表面的約0%到在第一磊晶半導體材料52的底表面的約90%。在一些實施例中，在第一磊晶半導體材料52中的鍺的原子百分比可以是從在第一磊晶半導體材料52的頂表面的約8%到在第一磊晶半導體材料52的底表面的約32%。在一些實施例中，在第一磊晶半導體材料52的頂表面的鍺的原子百分比對在第一磊晶半導體材料52的底表面的鍺的原子百分比的比例可以在從約1：2到約1：8的範圍內，或是在從約1：3到約1：5的範圍內。如以下進一步詳述，包括具有所規定的鍺的原子百分比的比例之第一磊晶半導體材料52可導致鰭片(例如以下關於第3A至4B圖所討論的鰭片55)具有改善的矩形輪廓，可導致較佳的閘極控制、減少的鰭片寬度變化、以及減少的汲極引發能障負載。
在第一磊晶半導體材料52係藉由CVD來沉積的實施例中，可以藉 由在第一磊晶半導體材料52的沉積時逐漸減少含鍺前驅物(例如鍺烷(germane，GeH4)等)相對於含矽前驅物(例如二氯矽烷(H2Cl2Si)、矽烷(SiH4)等)的流速以在第一磊晶半導體材料52中達到漸變的鍺濃度。舉例而言，在開始用於沉積第一磊晶半導體材料52的沉積製程時，鍺前驅物的流速對矽前驅物的流速的比例可以是從約1到約9，或是從約1到約3；在結束用於沉積第一磊晶半導體材料52的沉積製程時，鍺前驅物的流速對矽前驅物的流速的比例可以是從約0到約1，或是從約0到約0.5。在沉積第一磊晶半導體材料52後，可以藉由例如化學機械研磨(chemical mechanical polish，CMP)的製程將區域50N中的基板50的頂表面以及區域50P中的第一磊晶半導體材料52平坦化。第一磊晶半導體材料52的厚度T1可以是從約10nm到約200nm，或是從約40nm到約60nm。
在第3A圖中，在基板50及第一磊晶半導體材料52中形成鰭片55。鰭片55為半導體條(strips)。在一些實施例中，可以藉由在基板50及第一磊晶半導體材料52中蝕刻溝槽以在基板50及第一磊晶半導體材料52中形成鰭片55。蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)等、或前述之組合。蝕刻可以是非等向性的。
鰭片55可以藉由任何適合的方法來圖案化。舉例而言，鰭片55可以利用一或多個微影製程來圖案化，包括雙重圖案化或多重圖案化製程。在一些實施例中，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用 剩餘的間隔物以圖案化鰭片55。在一些實施例中，遮罩(或其他膜層)可以維持在鰭片55上。如第3A圖所繪示，在區域50N及區域50P兩者中的鰭片55可以具有漸縮的(tapered)輪廓，其中在鰭片55的底部的寬度大於在鰭片55的頂部的寬度。
在區域50N中，鰭片55(包括從基板50的平坦頂表面延伸的鰭形(fin-shaped)部分的基板50)可以具有從約2.2nm到約100nm、從約25nm到約35nm、或從約28nm到約32nm的底寬度W1；從約2nm到約50nm、從約20nm到約30nm、或從約23nm到約27nm的頂寬度W2；從約0.5到約2、或從約0.7到約0.9之頂寬度W2對底寬度W1的比例；以及從約10nm到約200nm、或從約70nm到約90nm的高度H1。在區域50N中的鰭片55可以以從約2nm到約100nm、或從約25nm到約35nm的節距P1來間隔。在區域50N中的鰭片55的側壁與基板50的頂表面之間的角度θ1可以是從約70°到約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。在區域50P中，鰭片55(包括從基板50的平坦頂表面延伸的鰭形部分的第一磊晶半導體材料52及基板50)可以具有從約2.2nm到約100nm、從約25nm到約35nm、或從約28nm到約32nm的底寬度W3；從約2.2nm到約80nm、從約23nm到約33nm、或從約26nm到約30nm之在基板50與第一磊晶半導體材料52之間的界面的中間寬度W4；從約2nm到約50nm、從約20nm到約30nm、或從約23nm到約27nm的頂寬度W5；以及從約10nm到約200nm、或從約70nm到約90nm的高度H2。頂寬度W5對中間寬度W4的比例可以是從約2到約0.5、或從約0.8到約1.0；中間寬度W4對底寬度W3的比例可以是從約2到約0.5、或從約0.8到約1.0。在區域50P中的鰭片55可以以從約2nm到約100nm、或從約25nm到約35nm的節距P2來間隔。在區域50P中的鰭片55的側壁與基板50的頂表面之間的角度θ2可以是從約70°到 約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。
第3B圖繪示了一個實施例，其中在形成鰭片55後以及在形成STI區(例如以下關於第4A圖所討論的STI區58)前進行薄化製程以薄化鰭片55。在第3B圖所繪示的實施例中，在區域50N中的鰭片55可以暴露至用於薄化區域50P中的鰭片55的蝕刻劑，且在區域50P中的鰭片55可以暴露至用於薄化區域50N中的鰭片55的蝕刻劑。
在第3B圖中，在區域50N中露出的部分的鰭片55以及形成於基板50中的部分之在區域50P中露出的鰭片55可以利用在第一蝕刻製程中的第一蝕刻化學品(etching chemicals)進行蝕刻。在第一蝕刻製程時，在區域50N及區域50P兩者中的鰭片55可以暴露至第一蝕刻化學品。為了使在區域50P中由第一磊晶半導體材料52形成的部分鰭片55的蝕刻最小化，可以期望第一蝕刻選擇性較高，其中第一蝕刻選擇性為：在區域50N中的鰭片55以及在區域50P中形成於基板50中的部分鰭片55(例如，由矽形成的部分鰭片55)的蝕刻速率(有時稱為修整速率)對在區域50P中由第一磊晶半導體材料52形成的部分鰭片55(例如，由矽鍺形成的部分鰭片55)的蝕刻速率的比例。舉例而言，第一蝕刻選擇性可以高於約5，且可以在從約5到約20的範圍內，或更高。第一蝕刻製程可以在從約5℃到約100℃的溫度下進行，例如約室溫(例如，約23℃)。鰭片55可以暴露至第一蝕刻化學品從約10秒到約5分鐘的時間，或從約45秒到約75秒的時間。
在一些實施例中，第一蝕刻化學品可以包括溶解在第一溶劑的第一蝕刻劑。第一蝕刻化學品可以沒有氧化劑。第一蝕刻劑可以包括鹼或酸。在第一蝕刻劑包括鹼的實施例中，第一蝕刻劑可以包括金屬氫氧化物(Mn+(OH-)n)、胺衍生物、銨衍生物、前述之組合等。金屬氫氧化物可以包括 氫氧化鈉(NaOH)、氫氧化鉀(KOH)、氫氧化鋰(LiOH)、氫氧化銣(RbOH)、氫氧化銫(CsOH)、前述之組合等。胺衍生物可以包括胺(NH3)、氫氧化胺(NH4OH)、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH，(CH3)4N(OH))、四乙基氫氧化銨(tetraethyl ammonium hydroxide，TEAH，(C2H5)4N(OH))、三甲基十四烷基氫氧化銨(trimethyltetradecylammonium hydroxide，TTAH，(CH3)3(C14H29)N(OH))、四丁基氫氧化銨(tetrabutylammonium hydroxide，TBAH，(C4H9)4N(OH))、前述之組合等。在第一蝕刻劑為鹼的實施例中，第一蝕刻化學品的pH值可以是從約7到約13，或從約8到約10。第一蝕刻劑可以在第一蝕刻化學品中以約0.01M到約20M或約0.5M到約1.5M的濃度存在。
在第一蝕刻劑包括酸的實施例中，第一蝕刻劑可以包括氫氯酸(HCl)、氫氟酸(HF)、硫酸(H2SO4)、磷酸(H3PO4)、硝酸(HNO3)、羧酸衍生物(CnH2n+1COOH)、前述之組合等。在第一蝕刻劑為酸的實施例中，第一蝕刻化學品的pH值可以是從約0到約7或從約1到約3。第一蝕刻劑可以在第一蝕刻化學品中以從約0.01M到約20M或從約0.5M到約1.5M的濃度存在。
第一溶劑可以用於幫助混合與供給第一蝕刻劑。第一溶劑本身可以不參與蝕刻反應。在一個特定的實施例中，第一蝕刻溶劑可以是例如去離子水等的溶劑。然而，可以使用任何適合的溶劑。
第一蝕刻化學品可以更包括離子或非離子表面活性劑，例如四級銨(NR4 +)、硫酸鹽(SO4 2-)、磺酸鹽(R-SO3 -)、磷酸鹽(-PO4 3-)、羧酸鹽(R-COO-)、醇乙氧基化物(alcohol ethoxylates)、烷基酚乙氧基化物(alkyl phenol ethoxylates)、脂肪酸乙氧基化物(fatty acid ethoxylates)、脂肪胺乙氧基化物(fatty amine ethoxylates)、乙二醇脂、甘油脂、前述之組合等，其可以被添加 以降低第一蝕刻化學品的表面張力。表面活性劑可以在第一蝕刻化學品中以從約0.0001M到約1M或從0.005M到約0.02M的濃度存在。
在以第一蝕刻製程蝕刻鰭片55之前，鰭片55具有漸縮的輪廓，其中在鰭片55的底部的寬度大於在鰭片55的頂部的寬度(如前述關於第3A圖的討論)。第一蝕刻製程可以在鰭片55的頂部與鰭片55的底部具有相同的蝕刻速率，使得在區域50N中的鰭片55與在區域50P中形成於基板50中的部分鰭片55在以第一蝕刻製程蝕刻鰭片55後依然具有漸縮的輪廓。
在以第一蝕刻製程蝕刻區域50N及區域50P中的鰭片55後，在區域50N中的鰭片55可以具有從約10nm到約200nm或從約60nm到約80nm的高度H5；從約2.2nm到約100nm、從約15nm到約25nm、或從約18nm到約22nm的底寬度W10；從約2nm到約50nm、從約10nm到約20nm、或從約13nm到約17nm的頂寬度W11；以及從約0.5到約2、或從約0.65到約0.85之頂寬度W11對底寬度W10的比例。在區域50N中的鰭片55的側壁與基板50的頂表面之間的角度θ5可以是從約70°到約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。在區域50P中形成於基板50中的部分鰭片55可以具有從約2.2nm到約100nm、從約15nm到約25nm、或從約18nm到約22nm的底寬度W12；從約2nm到約80nm、從約13nm到約23nm、或從約16nm到約20nm的頂寬度W13；以及從約0.5到約2、或從約0.8到約1.0之頂寬度W13對底寬度W12的比例。在區域50P中形成於基板50中的部分鰭片55的側壁與基板50的頂表面之間的角度θ6可以是從約70°到約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。
進一步在第3B圖中，由第一磊晶半導體材料52形成之在區域50P中露出的部分的鰭片55可以利用在第二蝕刻製程中的第二蝕刻化學品進行蝕 刻，其中第二蝕刻製程是與第一蝕刻製程分開的。在第二蝕刻製程時，在區域50P及區域50N兩者中的鰭片55可以暴露至第二蝕刻化學品。為了使在區域50N中的鰭片55以及在區域50P中形成於基板50中的部分鰭片55的蝕刻最小化，可以期望第二蝕刻選擇性較高，其中第二蝕刻選擇性為：由第一磊晶半導體材料52形成之在區域50P中的部分的鰭片55的蝕刻速率對在區域50N中的鰭片55以及在區域50P中形成於基板50中的部分鰭片55的蝕刻速率的比例。舉例而言，第二蝕刻選擇性可以高於約5，且可以在從約5到約20的範圍內，或更高。第二蝕刻製程可以在從約5℃到約100℃的溫度下進行，例如約室溫(例如，約23℃)。
在一些實施例中，第二蝕刻化學品可以包括氧化劑以及溶解在第二溶劑中的第二蝕刻劑。鰭片55可以同時暴露至氧化劑與第二蝕刻劑。在鰭片55同時暴露至氧化劑與第二蝕刻劑的實施例中，鰭片55可以暴露至第二蝕刻化學品從約30秒到約2分鐘或從約45秒到約75秒。在一些實施例中，第二蝕刻劑可以與第一蝕刻劑相同。舉例而言，在一些實施例中，第二蝕刻劑可以是鹼或酸。
在第二蝕刻劑包括鹼的實施例中，第二蝕刻劑可以包括金屬氫氧化物(Mn+(OH-)n)、胺衍生物、銨衍生物、前述之組合等。金屬氫氧化物可以包括氫氧化鈉(NaOH)、氫氧化鉀(KOH)、氫氧化鋰(LiOH)、氫氧化銣(RbOH)、氫氧化銫(CsOH)、前述之組合等。胺衍生物可以包括胺(NH3)、氫氧化胺(NH4OH)、四甲基氫氧化銨(TMAH，(CH3)4N(OH))、四乙基氫氧化銨(TEAH，(C2H5)4N(OH))、三甲基十四烷基氫氧化銨(TTAH，(CH3)3(C14H29)N(OH))、四丁基氫氧化銨(TBAH，(C4H9)4N(OH))、前述之組合等。在第二蝕刻劑為鹼的實施例中，第二蝕刻化學品的pH值可以是從約7到約13，或從約8到約10。第二蝕刻劑可以在第二蝕刻化學品中以約0.01M到約20M 或約0.5M到約1.5M的濃度存在。
在第二蝕刻劑包括酸的實施例中，第二蝕刻劑可以包括氫氯酸(HCl)、氫氟酸(HF)、硫酸(H2SO4)、磷酸(H3PO4)、硝酸(HNO3)、羧酸衍生物(CnH2n+1COOH)、前述之組合等。在第二蝕刻劑為酸的實施例中，第二蝕刻化學品的pH值可以是從約0到約7或從約1到約3。第二蝕刻劑可以在第二蝕刻化學品中以從約0.01M到約20M或從約0.5M到約1.5M的濃度存在。
氧化劑可以包括臭氧化去離子水(ozonated de-ionized water，DIO3)、過氧化氫(H2O2)、其他非金屬的氧化劑、前述之組合等。氧化試劑可以在第二蝕刻化學品中以從約0.0001M到約1M或從約0.0005M到約0.002M的濃度存在。除了第二蝕刻劑以外還包括氧化劑可允許第一磊晶半導體材料52相對於區域50N中的鰭片55以及在區域50P中形成於基板50中的部分鰭片55被選擇性蝕刻。氧化劑可以用於氧化在區域50P中的鰭片55，在鰭片55中形成氧化矽鍺，且第二蝕刻劑可以接著用於蝕刻氧化矽鍺材料，薄化在區域50P中的鰭片55。另一方面，在區域50N中，氧化劑可以用於氧化鰭片55，在鰭片55中形成氧化矽，其中氧化矽是以較慢的速率被第二蝕刻劑蝕刻。矽也可以在比矽鍺慢的速率下被氧化，使得形成於區域50N中的鰭片55中以及區域50P中形成於基板50中的部分鰭片55中的任何氧化矽層比形成於區域50P中的鰭片55中的氧化層更薄。因此，在區域50N中的鰭片55以及區域50P中形成於基板50中的部分鰭片55實質上未被薄化，且在區域50P中的鰭片55被薄化。
第二溶劑可以用於幫助混合與供給氧化劑及第二蝕刻劑。第二溶劑本身可以不參與蝕刻反應。在一個特定的實施例中，第二蝕刻溶劑可以是例如去離子水、醋酸(CH3COOH)等的溶劑。在氧化劑包括臭氧化的去離子水的 實施例中，去離子水也可以作為溶劑。可以使用任何適合的溶劑。
第二蝕刻化學品可以更包括離子或非離子表面活性劑，例如四級銨(NR4+)、硫酸鹽(SO4 2-)、磺酸鹽(R-SO3-)、磷酸鹽(-PO4 3-)、羧酸鹽(R-COO-)、醇乙氧基化物、烷基酚乙氧基化物、脂肪酸乙氧基化物、脂肪胺乙氧基化物、乙二醇脂、甘油脂、前述之組合等，其可以被添加以降低第二蝕刻化學品的表面張力。表面活性劑可以在第二蝕刻化學品中以從約0.0001M到約1M或從0.005M到約0.02M的濃度存在。
在一個特定的實施例中，第二蝕刻化學品可以包括氫氟酸(HF)、過氧化氫(H2O2)、及醋酸(CH3COOH)。醋酸可以是溶解有氫氟酸及過氧化氫的溶劑。過氧化氫可以是氧化劑，其用於氧化區域50P中的鰭片55。氫氟酸可以是用於薄化區域50P中的鰭片55的第二蝕刻劑。氫氟酸：過氧化氫：醋酸的體積比可以是約1：2：3。
在進一步的實施例中，鰭片55可以暴露至氧化劑，接著在循環製程中可以移除氧化劑且可以將鰭片55暴露至第二蝕刻劑以薄化鰭片55。將鰭片55暴露至氧化劑可以氧化在區域50N及區域50P中的鰭片55。相對於形成於區域50N中的鰭片55中以及區域50P中形成於基板50中的部分鰭片55中的氧化物，將鰭片55暴露至蝕刻劑可以選擇性蝕刻形成於第一磊晶半導體材料52中的氧化物。
用於循環製程的氧化劑可以與用於鰭片55同時暴露至氧化劑與第二蝕刻劑的製程的上述氧化劑相同。舉例而言，氧化劑可以包括臭氧化去離子水(DIO3)、過氧化氫(H2O2)、其他非金屬的氧化劑、前述之組合等。氧化試劑(oxidizing agent)可以在氧化劑(oxidant)中以從約0.0001M到約1M或 從約0.0005M到約0.002M的濃度存在。如以上所討論，露出鰭片55可以氧化區域50P中的鰭片55。區域50N中的鰭片55也可以被氧化，但可以在比區域50P中的鰭片55慢的速率下被氧化。
用於循環製程的第二蝕刻劑可以與第一蝕刻劑相同或類似。第二蝕刻劑可以以從約0.01M到約20M或從約0.5M到約1.5M的濃度存在。將鰭片55暴露至第二蝕刻劑以薄化鰭片55。如以上所討論，區域50N中的鰭片55可以在比區域50P中的鰭片55慢的速率下被薄化。
對於各個循環而言，鰭片55可以暴露至氧化劑從約10秒到約2分鐘或從約45秒到約75秒的時間，且鰭片55可以暴露至第二蝕刻劑從約10秒到約5分鐘或從約45秒到約75秒的時間。循環蝕刻製程可以重複最多20循環、最多10循環、4到6循環等。將鰭片55暴露至氧化劑，接著循環製程中的第二蝕刻劑可以對於第一磊晶半導體材料52的蝕刻提供較佳的控制。這導致了所形成的FinFETs之改善的閘極控制、減少鰭片寬度變化，且導致DIBL減少。
第二蝕刻製程可以具有取決於第一磊晶半導體材料52中的鍺濃度的蝕刻速率。舉例而言，隨著第一磊晶半導體材料52中的鍺濃度增加，第二蝕刻製程可以具有較高的蝕刻速率。如以上關於第2圖的討論中所討論，第一磊晶半導體材料52可以具有漸變的鍺濃度，其中鍺濃度在第一磊晶半導體材料52的底表面較高且往第一磊晶半導體材料52的頂表面逐漸且連續地減少。因此，相較於第一磊晶半導體材料52的頂部，第一磊晶半導體材料52的底部可以以較高的蝕刻速率藉由第二蝕刻製程來蝕刻。在第一磊晶半導體材料52的底部的蝕刻速率(例如，最大蝕刻速率)對在第一磊晶半導體材料52的頂部的蝕刻速率(例如，最小蝕刻速率)的比例可以是從約1到約3或從約1.25到約1.75。
在以第二蝕刻製程蝕刻區域50P中的鰭片55之前，鰭片55可以具有漸縮的輪廓，其中在鰭片55的底部的寬度大於在鰭片55的頂部的寬度(如以上關於第3A圖的討論中所討論)。以第二蝕刻製程蝕刻第一磊晶半導體材料52導致第一磊晶半導體材料52在以第二蝕刻製程蝕刻第一磊晶半導體材料之後具有更接近矩形的輪廓，其中第二蝕刻製程在第一磊晶半導體材料52的底部具有比在第一磊晶半導體材料52的頂部更高的蝕刻速率。
在以第二蝕刻製程蝕刻第一磊晶半導體材料52後，由第一磊晶半導體材料52形成之區域50P中的部分的鰭片55可以具有從約5nm到約100nm或從約60nm到約80nm的高度H6；從約2.2nm到約100nm、從約10nm到約20nm、或從約13nm到約17nm的底寬度W14；從約2nm到約50nm、從約10nm到約20nm、或從約13到約17nm的頂寬度W15；以及從約0.8到約1.2或從約0.9到約1.1之頂寬度W15對底寬度W14的比例。在區域50P中由第一磊晶半導體52形成的部分鰭片55的側壁與基板50的頂表面之間的角度θ7可以是從約80°到約100°、從約85°到約95°、或從約88°到約92°。區域50P中的鰭片55可以具有從約10nm到約200nm或從約70nm到約90nm的高度H7。
在區域50P中將鰭片55形成為具有漸變的鍺濃度並且在區域50P中利用蝕刻製程薄化鰭片55可導致區域50P中的鰭片55具有更接近矩形的輪廓並改善用於蝕刻區域50P中的鰭片55的製程的控制，其中上述蝕刻製程隨著鍺濃度的增加而具有較高的蝕刻速率。在FinFETs中包括鰭片55可導致較佳的閘極控制、減少的鰭片寬度變化、以及減少的DIBL。
第3C圖繪示了另一個實施例，其中在形成鰭片55之後且形成STI區(例如以下關於第4A圖所討論的STI區58)之前進行薄化製程以薄化鰭片55。 在第3C圖所繪示的實施例中，區域50N中的鰭片55可以在薄化區域50P中的鰭片55時被遮蔽，且區域50P中的鰭片55可以在薄化區域50N中的鰭片55時被遮蔽。
在第3C圖中，區域50N中的鰭片55在區域50P中的鰭片55被保護時暴露至第一蝕刻化學品。區域50P中的鰭片55可以藉由在區域50P上形成圖案化遮罩(未另外繪示)來保護，例如圖案化光阻。圖案化光阻可以藉由利用旋轉塗佈等製程在基板50上沉積光阻層來形成。光阻層可以接著藉由將光阻層暴露至圖案化能量源(例如，圖案化光源)並且顯影光阻層以移除光阻層之暴露的或未暴露的部分來圖案化，藉此形成圖案化光阻。接著藉由將鰭片55暴露至第一蝕刻化學品以薄化區域50N中的鰭片55。圖案化光阻可以接著被移除。在一些實施例中，區域50N中的鰭片55也可以在區域50P中的鰭片55暴露至第二蝕刻化學品時被保護，上述暴露是利用與用於保護區域50P中的鰭片55相同或類似的製程來進行。用於蝕刻區域50N中的鰭片55的第一蝕刻化學品及製程以及用於蝕刻區域50P中的鰭片55的第二蝕刻化學品及製程可以與上述參照第3B圖的化學品及製程相同或類似。
在蝕刻區域50N及區域50P中的鰭片55之後，區域50N中的鰭片55可以與以上關於第3B圖所討論之區域50N中的鰭片55具有相同的尺寸。區域50P中形成於基板50中的部分鰭片55可以與以上關於第3A圖所討論之區域50P中形成於基板50中的部分鰭片55具有相同或類似的尺寸。舉例而言，形成於基板50P中的部分之區域50P中的鰭片55的寬度可以是以上關於第3A圖所討論的寬度的約10nm內。由第一磊晶半導體材料52形成的部分之區域50P中的鰭片55可以具有從約5nm到約100nm或從約60nm到約80nm的高度H8；從約2.2nm到約100nm、從約10nm到約20nm、或從約13nm到約17nm的底寬度W16；從約2nm到約50nm、從 約10nm到約20nm、或從約13nm到約17nm的頂寬度W17；以及從約0.8到約1.2或從約0.9到約1.1之頂寬度W17對底寬度W16的比例。在區域50P中由第一磊晶半導體52形成的部分鰭片55的側壁與基板50的頂表面之間的角度θ8可以是從約80°到約100°、從約85°到約95°、或從約88°到約92°。區域50P中的鰭片55可以具有從約10nm到約200nm或從約70nm到約90nm的高度H9。
在區域50P中將鰭片55形成為具有漸變的鍺濃度並且在區域50P中利用蝕刻製程薄化鰭片55可導致區域50P中的鰭片55具有更接近矩形的輪廓並改善用於蝕刻區域50P中的鰭片55的製程的控制，其中上述蝕刻製程隨著鍺濃度的增加而具有較高的蝕刻速率。在FinFETs中包括鰭片55可導致較佳的閘極控制、減少的鰭片寬度變化、以及減少的DIBL。使用各種遮罩以在蝕刻區域50P中的鰭片55時保護區域50N中的鰭片55，且在蝕刻區域50N中的鰭片55時保護區域50P中的鰭片55可對於區域50N及區域50P中的鰭片輪廓允許額外的控制。
第4A圖繪示了一個實施例，其中直到淺溝槽隔離(STI)區58形成後才薄化鰭片55。舉例而言，如以下關於第4B圖所討論，薄化製程可以在形成STI區58後進行，或是如以下關於第13C至13E圖所討論，可以在移除虛置閘極堆疊(例如包括虛置閘極72及虛置介電層60的虛置閘極堆疊，如以下關於第6A及6B圖所討論)後進行。然而，應當理解的是，在第4A圖及後續圖式中進行的步驟可以對以上參照第3B及3C圖所述之已薄化的鰭片55進行。
在第4A圖中，將淺溝槽隔離(STI)區58形成為鄰近鰭片55。STI區58可以藉由在基板50上及相鄰的鰭片55之間形成絕緣材料(未另外繪示)來形成。絕緣材料可以是：氧化物(例如氧化矽)、氮化物等、或前述之組合，且可以藉由高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDP-CVD)、流動式CVD(flowable CVD，FCVD)(例如，在遠端電漿系統中進行基於CVD的材料沉積，且進行後固化(post curing)以將所沉積的材料轉換為另一個材料，例如氧化物)等、或前述之組合。可以使用藉由任何可接受的製程形成的其他絕緣材料。在所繪示的實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成了絕緣材料，可以進行退火製程。在一些實施例中，形成絕緣材料，使得過量的絕緣材料覆蓋鰭片55。絕緣材料可以包括單層或可以使用多層。舉例而言，在一些實施例中，可以先將襯層(未另外繪示)形成為沿著基板50及鰭片55的表面。之後，可以將例如以上所討論的填充材料形成於襯層上。
接著對絕緣材料施加移除製程以移除鰭片55上的過量的絕緣材料。在一些實施例中，可以使用例如化學機械研磨(CMP)的平坦化製程、回蝕製程、前述之組合等。平坦化製程可以平坦化絕緣材料及鰭片55。平坦化製程露出鰭片55，使得鰭片55與絕緣材料的頂表面在平坦化製程完成後等高。
接著凹蝕絕緣材料以形成如第4A圖所繪示的STI區58。凹蝕絕緣材料，使得鰭片55與基板50的上部從相鄰的STI區58之間突出。此外，STI區58的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面(例如凹陷(dishing))、或前述之組合。STI區58的頂表面可以藉由適當的蝕刻形成為平坦的、凸的、及/或凹的。STI區58可以使用可接受的蝕刻製程來凹蝕，例如對於絕緣材料的材料具有選擇性的蝕刻製程(例如，相較於鰭片55與基板50的材料，在較快的速率下蝕刻絕緣材料的材料)。舉例而言，可以利用使用例如稀氫氟酸(dilute hydrofluoric，dHF)的氧化物移除。STI區58的高度H11可以是從約30nm到約100nm或從約55nm到約75nm。
此外在第4A圖中，可以在鰭片55及/或基板50中形成適當的井(未另外繪示)。在一些實施例中，可以在區域50N中形成P井，且可以在區域50P中形成N井。在一些實施例中，在區域50N及區域50P兩者中形成P井或N井。
在具有不同井類型的實施例中，利用光阻或其他遮罩(未另外繪示)，可以達到用於區域50N及區域50P之不同的佈植步驟。舉例而言，可以在區域50N中的鰭片55及STI區58上形成光阻。圖案化光阻以露出基板50的區域50P，例如PMOS區。光阻可以藉由使用旋轉塗佈技術來形成，且可以利用可接受的微影技術來圖案化。一旦圖案化了光阻，在區域50P中進行n型雜質佈植，且光阻可以作為遮罩以實質上防止n型雜質佈植至區域50N中，例如NMOS區。n型雜質可以是磷、砷、銻等，在區域中佈植至等於或小於1x1018原子/cm3的濃度，例如約1x1016原子/cm3及約1x1018原子/cm3之間的濃度。在佈植後，移除光阻，例如藉由可接受的灰化(ashing)製程。
在區域50P的佈植之後，在區域50P的鰭片55及STI區58上形成光阻。圖案化光阻以露出基板50的區域50N，例如NMOS區。光阻可以藉由使用旋轉塗佈技術來形成，且可以利用可接受的微影技術來圖案化。一旦圖案化了光阻，在區域50N中進行p型雜質佈植，且光阻可以作為遮罩以實質上防止p型雜質佈植至區域50P中，例如PMOS區。p型雜質可以是硼、氟化硼、銦等，在區域中佈植至等於或小於1x1018原子/cm3的濃度，例如約1x1016原子/cm3及約1x1018原子/cm3之間的濃度。在佈植後，移除光阻，例如藉由可接受的灰化製程。
在區域50N及區域50P的佈植後，可以進行退火以修復佈植損傷並活化所佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可以在成長時原位摻雜，且可以省略佈植，儘管原位摻雜及佈植摻雜可以一起使用。
第4B圖繪示了一個實施例，其中在形成STI區58之後進行了薄化製程以薄化鰭片55，而不是如以上參照第3B及3C圖所討論，在形成鰭片55之後且形成STI區58之前進行。在第4B圖所繪示的實施例中，區域50N中的鰭片55可以暴露至用於薄化區域50P中的鰭片55的蝕刻劑，且區域50P中的鰭片55可以暴露至用於薄化區域50N中的鰭片55的蝕刻劑。
在第4B圖所繪示的實施例中，在區域50N及區域50P兩者中的鰭片55在與上述關於第3B圖的製程相同或類似的製程中暴露至第一蝕刻化學品及第二蝕刻化學品。在第一蝕刻製程之後，區域50N中的鰭片55(包括從基板50的平坦頂表面延伸之鰭形部分的基板50)可以具有從約5nm到約100nm或從約60nm到約80nm的高度H3；從約2.2nm到約80nm、從約17nm到約27nm、或從約20nm到約24nm的底寬度W6；從約2nm到約50nm、從約10nm到約20nm、或從約13到約17nm的頂寬度W7；以及從約0.5到約2或從約0.6到約0.8之頂寬度W7對底寬度W6的比例。區域50N中的鰭片55的側壁與基板50的頂表面之間的角度θ3可以是從約70°到約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。在第二蝕刻製程之後，區域50P中的鰭片55(包括從基板50的平坦頂表面延伸之鰭形部分的第一磊晶半導體材料52與基板50)可以具有從約5nm到約100nm或從約60nm到約80nm的高度H4；從約2.2nm到約80nm、從約10nm到約20nm、或從約13nm到約17nm的底寬度W8；從約2nm到約50nm、從約10nm到約20nm、或從約13到約17nm的頂寬度W9；以及從約0.8到約1.2或從約0.9到約1.1之頂寬度W9對底寬度W8的比例。在一些實施例中，區域50P中的鰭片55的底寬度W8可以在區域50P中的鰭片55的頂寬度W9的10nm以內、5nm以內、或1nm以內。區域50P中的鰭片55的側壁與基板50的頂表面之間的角度θ4可以是從約80°到約100°、從 約85°到約95°、或從約88°到約92°。
區域50N及區域50P中由STI區58圍繞的部分的鰭片55可以在進行薄化製程後維持不變。舉例而言，設置於STI區58的頂表面下方的部分的鰭片55可以具有與以上關於第3A圖所討論的寬度類似或相同的寬度。如第4B圖所示，由於薄化製程，鰭片55在與STI區58的頂表面等高處的寬度可以有階梯變化(step change)。
在區域50P中將鰭片55形成為具有漸變的鍺濃度並且在區域50P中利用蝕刻製程薄化鰭片55可導致區域50P中的鰭片55具有更接近矩形的輪廓並改善用於蝕刻區域50P中的鰭片55的製程的控制，其中上述蝕刻製程隨著鍺濃度的增加而具有較高的蝕刻速率。在FinFETs中包括鰭片55可導致較佳的閘極控制、減少的鰭片寬度變化、以及減少的DIBL。
第5圖繪示了一個實施例，其中直到虛置閘極堆疊(例如以下關於第6A及6B圖所討論之包括虛置閘極72及虛置介電層60的虛置閘極堆疊)形成後才薄化鰭片55。舉例而言，如以下關於第13C至13E圖所討論，薄化製程可以在移除虛置閘極堆疊後進行。然而，應當理解的是，在第5圖及後續圖式中進行的步驟可以對以上參照第3B、3C、及4B圖所述之已薄化的鰭片55進行。
在第5圖中，虛置介電層60形成於鰭片55及基板50上。虛置介電層60可以是例如氧化矽、氮化矽、前述之組合等，且可以根據可接受的技術來沉積或熱成長。在虛置介電層60上形成虛置閘極層62，且在虛置閘極層62上形成遮罩層64。虛置閘極層62可以沉積在虛置介電層60上且接著藉由例如CMP的製程來平坦化。遮罩層64可以沉積在虛置閘極層62上。虛置閘極層62可以是導電的或非導電的材料，且可以選自包括非晶矽、多晶矽(polysilicon)、多晶矽 鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛置閘極層62可以藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺鍍沉積、或其他技術領域中已知且所使用之用於沉積所選的材料的技術。虛置閘極層62可以由相對於STI區58的材料具有高蝕刻選擇性的其他材料所形成。遮罩層64可以包括例如氮化矽、氮氧化矽等。在這個範例中，單一的虛置閘極層62及單一的遮罩層64係形成為跨過區域50N及區域50P。應當注意的是，虛置介電層60係為了說明之目的而顯示為僅覆蓋鰭片55及基板50。在一些實施例中，可以沉積虛置介電層60，使得虛置閘極介電層60覆蓋STI區58，且延伸至虛置閘極層62與STI區58之間。
第6A至16E圖繪示了實施例裝置的製造中的各種額外步驟。第6A至13B以及第14A至16B圖繪示了在區域50N或區域50P中的部件。舉例而言，繪示於第6A至13B圖以及第14A至16B圖中的結構可以應用於區域50N及區域50P兩者。區域50N及區域50P的結構的差異(如果有)在對應各個圖式的段落中描述。舉例而言，繪示於第13C至13E以及第16C至16E圖的結構描述了區域50N及區域50P之間的差異。
在第6A及6B圖中，遮罩層64(參見第5圖)可以利用可接受的微影及蝕刻技術來圖案化以形成遮罩74。可接受的蝕刻技術可以用於將遮罩74的圖案轉移至虛置閘極層62以形成虛置閘極72。在一些實施例中，遮罩74的圖案也可以被轉移至虛置介電層60。虛置閘極72覆蓋鰭片55的各個通道區68。遮罩74的圖案可以用於將各個虛置閘極72與鄰近的虛置閘極實體分隔。虛置閘極72也可以具有與各個鰭片55的縱向實質上垂直的縱向。虛置介電層60、虛置閘極72、及遮罩74可以合稱為「虛置閘極堆疊」。
在第7A及7B圖中，第一間隔層80及第二間隔層82形成於第6A及6B圖中所繪示的結構上。在第7A及7B圖中，第一間隔層80形成於STI區58的頂表面上、鰭片55及遮罩74的頂表面及側壁上、以及虛置閘極74及虛置介電層60的側壁上。第二間隔層82沉積於第一間隔層80上。第一間隔層80可以藉由熱氧化來形成，或是藉由CVD、ALD等製程來沉積。第一間隔層80可以由氧化矽、氮化矽、氮氧化矽等材料所形成。第二間隔層82可以藉由CVD、ALD等製程來沉積。第二間隔層82可以由氧化矽、氮化矽、氮氧化矽等材料所形成。
在第8A及8B圖中，蝕刻第一間隔層80與第二間隔層82以形成第一間隔物81與第二間隔物83。第一間隔層80與第二間隔層82可以利用適合的蝕刻製程來蝕刻，例如非等向性蝕刻製程(例如，乾蝕刻製程)等。第一間隔物81與第二間隔物83可以設置於鰭片55、虛置介電層60、虛置閘極72、及遮罩74的側壁上。因為用於蝕刻第一間隔層80及第二間隔層82的蝕刻製程，也因為鰭片55與虛置閘極堆疊之間的不同的高度，第一間隔物81及第二間隔物83可以具有與鄰近之鰭片55及虛置閘極堆疊不同的高度。具體來說，如第8A及8B圖所繪示，在一些實施例中，第一間隔物81及第二間隔物83可以部分地在鰭片55及虛置閘極堆疊的側壁往上延伸。在一些實施例中，第一間隔物81及第二間隔物83可以延伸至虛置閘極堆疊的頂表面。
在形成第一間隔物81及第二間隔物83後，可以進行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未另外繪示)的佈植。在具有不同裝置類型的一些實施例中，與以上第4圖中所討論的佈植類似，可以在露出區域50P時在區域50N上形成例如光阻的遮罩，且可以將適當類型(例如，p型)的雜質佈植至區域50P中之露出的鰭片55及基板50。接著可以移除遮罩。接著，可 以在露出區域50N時在區域50P上形成例如光阻的遮罩，且可以將適當類型(例如，n型)的雜質佈植至區域50N中之露出的鰭片55及基板50。接著可以移除遮罩。n型雜質可以是任何的以上討論的n型雜質，且p型雜質可以是任何的以上討論的p型雜質。輕摻雜源極/汲極區可以具有從約1x1015原子/cm3到約1x1019原子/cm3的雜質濃度。退火製程可以用於修復佈植損傷並活化所佈植的雜質。
值得注意的是，以上揭露大致描述了形成間隔物及LDD區的製程。可以使用其他製程及順序。舉例而言，可以使用較少的或額外的間隔物，可以使用不同順序的步驟(例如，可以在形成第二間隔物83之前形成第一間隔物81、可以形成或移除額外的間隔物、及/或類似製程及順序)。此外，n型及p型裝置可以利用不同的結構及步驟來形成。
在第9A及9B圖中，在鰭片55及基板50中形成第一凹槽86。如第9A圖所繪示，STI區58的頂表面可以與基板50的頂表面等高。可以蝕刻基板50，使得第一凹槽86的底表面設置於STI區58的頂表面上方或下方。第一凹槽86可以藉由利用非等向性蝕刻製程蝕刻鰭片55及基板50來形成，上述非等向性蝕刻製程為例如RIE、NBE等。第一間隔物81、第二間隔物83、及遮罩74在用於形成第一凹槽86的蝕刻製程時遮蔽部分的鰭片55及基板50。單一個蝕刻製程或多個蝕刻製程可以用於形成第一凹槽86。可以使用定時(timed)蝕刻製程以在第一凹槽86到達期望的深度後停止第一凹槽86的蝕刻。
在第10A~10C圖中，將磊晶源極/汲極區92形成於第一凹槽86中以對鰭片55的通道區68施加應力，藉此改善效能。如第10B圖所繪示，在第一凹槽86中形成磊晶源極/汲極區92，使得各個虛置閘極72設置於磊晶源極/汲極區92的各個相鄰的對之間。在一些實施例中，第一間隔層81係用於藉由適當的水平距 離使磊晶源極/汲極區92與虛置閘極72分隔，使得磊晶源極/汲極區92不使後續形成之所形成的FinFETs的閘極短路。
例如NMOS區之區域50N中的磊晶源極/汲極區92可以藉由遮蔽例如PMOS區之區域50P來形成。接著，在第一凹槽86中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可以包括任何可接受的材料，例如對於n型FinFETs適當的材料。舉例而言，如果鰭片55是矽，磊晶源極/汲極區92可以包括對鰭片55施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。磊晶源極/汲極區92可以具有從鰭片55的各個表面升起的表面，且可以具有小面(facets)。
例如PMOS區之區域50P中的磊晶源極/汲極區92可以藉由遮蔽例如NMOS區之區域50N來形成。接著，在第一凹槽86中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可以包括任何可接受的材料，例如對於p型FinFETs適當的材料。舉例而言，如果鰭片55是矽，磊晶源極/汲極區92可以包括對鰭片55施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫(germanium tin)等。磊晶源極/汲極區92可以具有從鰭片55的各個表面升起的表面，且可以具有小面。
可以以摻質佈植磊晶源極/汲極區92、鰭片55、及/或基板50以形成源極/汲極區，與先前討論之用於形成輕摻雜源極/汲極區的製程類似，接著進行退火。源極/汲極區可以具有約1x1019原子/cm3及約1x1021原子/cm3之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區92可以在成長時原位摻雜。
作為用於在區域50N及區域50P中形成磊晶源極/汲極區92的磊晶製程的結果，磊晶源極/汲極區92的上表面具有水平往外擴展至超過鰭片55的側壁的小面。在一些實施例中，這些小面造成同一個FinFET之鄰近的磊晶源極/汲 極區92合併，如第10A圖所繪示。在一些實施例中，鄰近的磊晶源極/汲極區92在磊晶製程完成後維持分隔，如第10C圖所繪示。在第10A及10C圖所繪示的實施例中，第一間隔物81可以形成為覆蓋延伸至STI區58上方的部分的鰭片55的側壁，藉此阻擋磊晶成長。在一些實施例中，可以調整用於形成第一間隔物81的間隔物蝕刻以移除間隔物材料，藉此允許磊晶成長區延伸至STI區58的表面。
在第11A及11B圖中，分別在第6A及10B圖所繪示的結構上沉積第一層間介電質(interlayer dielectric，ILD)96(第7A~10C圖的製程不改變第6A圖所繪示的剖面，上述剖面繪示了虛置閘極72以及由虛置閘極72保護的多層堆疊56)。第一ILD96可以由介電材料所形成，且可以藉由任何適合的方法來沉積，例如CVD、電漿輔助CVD(plasma-enhanced CVD，PECVD)、或FCVD。介電材料可以包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphor-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可以使用藉由任何可接受的製程所形成的其他絕緣材料。在一些實施例中，在第一ILD96與磊晶源極/汲極區92、遮罩74、及第一間隔物81之間設置接觸蝕刻停止層(contact etch stop layer，CESL)94。CESL94可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其具有與上方的第一ILD96不同的蝕刻速率。
在第12A及12B圖中，可以進行例如CMP的平坦化製程以使第一ILD96的頂表面與虛置閘極72或遮罩74的頂表面等高。平坦化製程也可以移除虛置閘極72上的遮罩74、以及沿著遮罩74的側壁的部分的第一間隔物81。在平坦化製程後，虛置閘極72、第一間隔物81、及第一ILD96的頂表面等高。因此，虛置閘極72的頂表面透過第一ILD96露出。在一些實施例中，遮罩74可以留下，在 此情況下，平坦化製程使第一ILD96的頂表面與遮罩74及第一間隔物81的頂表面等高。
在第13A及13B圖中，虛置閘極72、及遮罩74(如果存在)在蝕刻步驟中被移除，使得第二凹槽98形成。第二凹槽98中的部分的虛置介電層60也可以被移除。在一些實施例中，只移除了虛置閘極，虛置介電層60留下且由第二凹槽98露出。在一些實施例中，虛置介電層60係從晶粒的第一區域(例如，核心邏輯區)中的第二凹槽98中移除，且在晶粒的第二區域(例如，輸入/輸出區)的第二凹槽98中留下。在一些實施例中，虛置閘極72是藉由非等向性乾蝕刻製程來移除。舉例而言，蝕刻製程可以包括利用反應氣體的乾蝕刻製程，上述反應氣體在比蝕刻第一ILD96或第一間隔物81快的速率下選擇性蝕刻虛置閘極72。各個第二凹槽98露出各個鰭片55的通道區68及/或位於各個鰭片55的通道區68的上方。各個通道區68係設置於相鄰的對的磊晶源極/汲極區92之間。在移除期間，虛置介電層60可以在虛置閘極72被蝕刻時用作蝕刻停止層。接著可以在移除虛置閘極72後將虛置介電層60可選地移除。
第13C至13E圖繪示了一個實施例，其中薄化製程係在移除虛置閘極堆疊後進行以薄化鰭片55，而不是如以上參照第3B及3C圖所討論地在形成鰭片55後且形成STI區58之前進行，也不是如以上參照第4B圖所討論地在形成STI區58後進行。在第13C至13E圖所繪示的實施例中，區域50N中的鰭片55可以暴露至用於薄化區域50P中的鰭片55的蝕刻劑，且區域50P中的鰭片55可以暴露至用於薄化區域50N中的鰭片55的蝕刻劑。
在第13C至13E圖所繪示的實施例中，在區域50N及區域50P兩者中的鰭片55在與上述關於第3B圖的製程相同或類似的製程中暴露至第一蝕刻化 學品與第二蝕刻化學品。在第一蝕刻製程後，區域50N中的鰭片55可以具有與以上關於第4B圖所討論的區域50N中的鰭片55相同的尺寸。在第二蝕刻製程後，由第一磊晶半導體材料52形成的部分之區域50P中的鰭片55可以具有與以上關於第4B圖所討論的由第一磊晶半導體材料52形成的部分之區域50P中的鰭片相同的尺寸。
如第13D及13E圖所繪示，鰭片55的薄化可以凹蝕鰭片55的頂表面在第二間隔物82之間露出的部分。在第13D圖中，在由區域50N中的基板50形成的鰭片55的頂部中形成凹槽。在第13E圖中，在由區域50P中的第一磊晶半導體材料形成的鰭片55的頂部中形成凹槽。凹槽的深度可以在第二間隔物83之間的點為最大。凹槽的深度可以在靠近第二間隔物83處變得較淺。區域50N中的鰭片55可以被凹蝕至在區域50N中的鰭片55的最上表面下方之從約2nm到約50nm、從約5nm到約15nm、或從約8nm到約12nm的深度D2。區域50P中的鰭片55可以被凹蝕至在區域50P中的鰭片55的最上表面下方之從約2nm到約50nm、從約5nm到約15nm、或從約8nm到約12nm的深度D3。
在區域50P中將鰭片55形成為具有漸變的鍺濃度並且在區域50P中利用蝕刻製程薄化鰭片55可導致區域50P中的鰭片55具有更接近矩形的輪廓並改善用於蝕刻區域50P中的鰭片55的製程的控制，其中上述蝕刻製程隨著鍺濃度的增加而具有較高的蝕刻速率。在FinFETs中包括鰭片55可導致較佳的閘極控制、減少的鰭片寬度變化、以及減少的DIBL。
第14A至14C圖繪示了一個實施例，其中在移除虛置閘極堆疊後不薄化鰭片55。在第14A及14B圖中，閘極介電層100及閘極電極102係形成為用於替換閘極(replacement gates)。第14C圖繪示了第14B圖的區域101的詳細視圖。 閘極介電層100係順應性地沉積於第二凹槽98中，例如順應性地沉積於鰭片55及第一間隔物81的頂表面及側壁上、以及STI區58、第一ILD96、第二間隔物83、及CESL94的頂表面上。根據一些實施例，閘極介電層100包括氧化矽、氮化矽、或前述之多層。在一些實施例中，閘極介電層100包括高介電常數(high-k)介電材料，且在這些實施例中，閘極介電層可以具有高於約7.0的介電常數(k)值，且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽、以及前述之組合。閘極介電層100的形成方法可以包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD等。在部分的虛置介電層60留在第二凹槽98中的實施例中，閘極介電層100包括虛置介電層60的材料(例如，SiO2)。
閘極電極102分別沉積在閘極介電層100上，且填充剩餘部分的第二凹槽98。閘極電極102可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述之組合、或前述之多層。舉例而言，雖然在第14B圖中繪示了單一層的閘極電極102，閘極電極102可以包括任何數目的襯層102A、任何數目的功函數調整層102B、以及填充材料102C，如第14C圖所繪示。在填充第二凹槽98後，可以進行例如CMP的平坦化製程以移除過量部分的閘極介電層100及閘極電極102的材料，其中過量部分係位於第一ILD96的頂表面上。閘極電極102及閘極介電層100之剩餘部分的材料因此形成所形成的FinFETs的替換閘極。閘極電極102及閘極介電層100可以合稱為「閘極堆疊」。閘極及閘極堆疊可以沿著鰭片55的通道區68的側壁延伸。
閘極介電層100在區域50N及區域50P中的形成可以同時發生，使得在各個區域中的閘極介電層100由相同的材料形成，且閘極電極102的形成可以同時發生，使得閘極電極102在各個區域中由相同的材料形成。在一些實施例 中，在各個區域中的閘極介電層100可以由不同的製程形成，使得閘極介電層100可以是不同的材料；及/或在各個區域中的閘極電極102可以由不同的製程形成，使得閘極電極102可以是不同的材料。在使用不同的製程時，可以使用各種遮蔽步驟以遮蔽或露出適當的區域。
在第15A及15B圖中，在第一ILD96上沉積第二ILD106。在一些實施例中，第二ILD106是由FCVD所形成的流動式(flowable)薄膜。在一些實施例中，第二ILD106係由介電材料所形成，例如PSG、BSG、BPSG、USG等，且可以藉由任何適合的方法來沉積，例如CVD、PECVD等。在一些實施例中，在形成第二ILD106之前，凹蝕閘極堆疊(包括閘極介電層100及對應之上方的閘極電極102)，使得凹槽形成於閘極堆疊的正上方且位於相對部分的第一間隔物81之間。閘極遮罩104包括一或多層的介電材料，例如氮化矽、氮氧化矽等，且閘極遮罩104填充於凹槽中，接著藉由平坦化製程以移除延伸至第一ILD96上之過量部分的介電材料。後續形成的閘極接觸件(例如閘極接觸件，如以下關於第16A及16B圖所討論)穿過閘極遮罩104以接觸凹蝕的閘極電極102的頂表面。
在第16A及16B圖中，將閘極接觸件112及源極/汲極接觸件114形成為穿過第二ILD106及第一ILD96。將用於源極/汲極接觸件114的開口形成為穿過第一ILD96及第二ILD106，且將用於閘極接觸件112的開口形成為穿過第二ILD106及閘極遮罩104。開口可以利用可接受的微影及蝕刻技術來形成。例如擴散阻障層、黏著層等的襯層以及導電材料形成於開口中。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以進行例如CMP的平坦化製程以將過量的材料從第二ILD106的表面移除。留下的襯層及導電材料在開口中形成源極/汲極接觸件114及閘極接觸件 112。可以進行退火製程以在磊晶源極/汲極區92與源極/汲極接觸件114之間的界面形成矽化物。源極/汲極接觸件114與磊晶源極/汲極區92實體且電性耦合，且閘極接觸件112與閘極電極102實體且電性耦合。源極/汲極接觸件114與閘極接觸件112可以在不同的製程中形成，或是可以在同一個製程中形成。雖然是顯示為形成於同一個剖面，應當理解的是，各個源極/汲極接觸件114與閘極接觸件112可以在不同的剖面中形成，藉此可以避免接觸件的短路(shorting)。
第16C至16E圖繪示了在鰭片55在各種階段被薄化的實施例中的第16A及16B圖的結構。第16C圖繪示了第3B圖的實施例，其中鰭片55在形成STI區58之前被同時薄化。形成於STI區58的頂表面上方及下方的部分之區域50N中的鰭片55可以具有連續的側壁，其相對於基板50的主表面以相同的角度傾斜。形成於STI區58的頂表面上方及下方的部分之區域50P中的鰭片55可以具有相對於基板50的主表面以不同的角度傾斜的側壁。舉例而言，如第16C圖所繪示，在STI區58的頂表面上方且區域50P中由第一磊晶半導體材料52形成的部分鰭片55的側壁可以比在STI區58的頂表面下方且區域50P中形成於基板50中的部分鰭片55的側壁更垂直。
第16D圖繪示了第3C圖的實施例，其中區域50P中的鰭片55在薄化區域50N中的鰭片55時被遮蔽，且區域50N中的鰭片55在薄化區域50P中的鰭片55時被遮蔽。形成於STI區58的頂表面上方及下方的部分之區域50N中的鰭片55可以具有連續的側壁，其相對於基板50的主表面以相同的角度傾斜。區域50P中形成於第一磊晶半導體材料52中以及形成於基板50中的部分鰭片55可以具有相對於基板50的主表面以不同的角度傾斜且具有寬度上的階梯差異(step difference)的側壁。舉例而言，如第16D圖所繪示，形成於第一磊晶半導體材料 52中的部分之區域50P中的鰭片55的側壁可以比區域50P中形成於基板50中的部分鰭片55的側壁更垂直。此外，在形成於第一磊晶半導體材料52中的部分的鰭片55的寬度與形成於基板50中的部分的鰭片55的寬度之間可以具有階梯差異，且形成於第一磊晶半導體材料52中的部分的鰭片55具有比形成於基板50中的部分的鰭片55更小的寬度。
第16E圖繪示了第4B或13C至13E圖的實施例，其中鰭片55是在形成STI區58之後或是移除虛置閘極堆疊之後被薄化。形成於STI區58的頂表面上方及下方的部分之區域50N中的鰭片55可以具有相對於基板50的主表面以不同的角度傾斜的側壁，且具有框度上的階梯差異。舉例而言，如第16E圖所繪示，形成STI區58的頂表面下方的部分之區域50N中的鰭片55的側壁可以比形成於STI區58的頂表面上方的部分之區域50N中的鰭片55的側壁更垂直。此外，形成於STI區58的頂表面下方的部分的鰭片55的寬度與形成於STI區58的頂表面上方的部分的鰭片55的寬度之間可以具有階梯差異，且形成於STI區58的頂表面下方的部分的鰭片55具有比形成於STI區58的頂表面上方的部分的鰭片55更大的寬度。
形成於STI區58的頂表面上方及下方的部分之區域50P中的鰭片55可以具有相對於基板50的主表面以不同的角度傾斜的側壁，且可以具有寬度上的階梯差異。舉例而言，如第16E圖所繪示，形成於STI區58的頂表面上方的部分之區域50P中的鰭片55(例如，形成於第一磊晶半導體材料52中的部分的鰭片55)的側壁可以比形成於STI區58的頂表面下方的部分之區域50P中的鰭片55(例如，形成於基板50中的部分的鰭片55)的側壁更垂直。此外，形成於STI區58的頂表面下方的部分的鰭片55的寬度與形成於STI區58的頂表面上方的部分 的鰭片55的寬度之間可以具有階梯差異，且形成於STI區58的頂表面下方的部分的鰭片55具有比形成於STI區58的頂表面上方的部分的鰭片55更大的寬度。
如以上所討論，形成於區域50P中的鰭片55具有漸變的鍺濃度，且在區域50P中利用蝕刻製程薄化鰭片55可導致區域50P中的鰭片55具有更接近矩形的輪廓並改善用於蝕刻區域50P中的鰭片55的製程的控制，其中上述蝕刻製程隨著鍺濃度的增加而具有較高的蝕刻速率。在FinFETs中包括鰭片55可導致較佳的閘極控制、減少的鰭片寬度變化、以及減少的DIBL。
第17圖是根據一些實施例，繪示出奈米結構(例如，奈米片、奈米線、全繞式閘極等)場效電晶體(NSFETs)的範例。NSFETs包括基板250(例如，半導體基板)上的奈米結構255。奈米結構255包括第二半導體層254A~254C，其作為奈米結構255的通道區。淺溝槽隔離(STI)區258設置於基板250中，且奈米結構255設置於相鄰的STI區258上方及其之間。雖然STI區258是被描述/繪示為與基板50分隔，如此處所使用的用語「基板」可以是單獨指半導體基板，或是指半導體基板與STI區的結合。
閘極介電層300沿著奈米結構255的頂表面、側壁、及底表面，例如各個第二半導體層254A~254C的頂表面、側壁、及底表面上，且沿著部分的基板250的頂表面及側壁。閘極電極302位於閘極介電層300上。磊晶源極/汲極區292設置於奈米結構255、閘極介電層300、及閘極電極302的兩側。第17圖更繪示了用於後續圖式的參考剖面。剖面A-A’係沿著閘極電極302的縱軸，且係在例如垂直於NSFETs的磊晶源極/汲極區92之間的電流方向的方向上。剖面B-B’與剖面A-A’垂直，且沿著鰭片55的縱軸，且係在例如NSFETs的磊晶源極/汲極區92之間的電流方向的方向上。剖面C-C’與剖面A-A’平行，且延伸穿過NSFETs的磊 晶源極/汲極區92。為了清楚起見，後續圖式參考這些參考剖面。
第18至35D圖為根據一些實施例之NSFETs的製造中的中間階段的剖面圖。第18、19A、19B、20A、20B、21、31D、35C、及35D圖繪示了第17圖中繪示的參考剖面A-A’，且包括區域250N及區域250P。第22A、29A、30A、31A、32A、32C、33A、33C、33E、34A、及35A圖是在區域250N或區域250P中沿著第17圖中繪示的參考剖面A-A’所繪示。第22B、23B、24B、25B、26B、26C、27B、27C、28B、28C、29B、29C、30B、30C、31B、31C、31E、32B、32D、33B、33D、33F、34B、及35B圖是沿著第17圖中繪示的類似參考剖面B-B’所繪示。第23A、24A、25A、26A、27A、28A、及28D圖是沿著第17圖中所繪示的參考剖面C-C’所繪示。
在第18圖中，提供用於NSFETs的基板250。基板250可以是半導體基板，例如塊體半導體、絕緣體上半導體(SOI)基板等，其可以是摻雜的(例如，以p型或n型摻質摻雜)或未摻雜的。基板250可以是晶圓，例如矽晶圓。一般來說，SOI基板是形成於絕緣層上的一層半導體材料。絕緣層可以是例如埋藏氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層提供於基板上，基板通常是矽或玻璃基板。也可以使用其他基板，例如多層或漸變基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或前述之組合。
基板250具有區域250N及區域250P。區域250N可以用於形成n型裝置，例如NMOS電晶體，例如n型NSFETs。區域250P可以用於形成p型裝置， 例如PMOS電晶體，例如p型NSFETs。區域250N可以與區域250P實體分隔(如分隔符251所繪示)，且可以在區域250N與區域250P之間沉積任何數目的裝置部件(例如，其他主動裝置、摻雜區、隔離結構等)。
基板250可以以p型或n型雜質輕度摻雜。可以對基板250的上部進行抗衝穿(anti-punch-through，APT)佈植以形成APT區253。在APT佈植時，可以在區域250N與區域250P中佈植摻質。摻質可以具有與源極/汲極區(例如磊晶源極/汲極區292，如以下關於第28A~28D圖所討論)的導電型態相反的導電型態以在各個區域250N與區域250P中形成。APT區253可以延伸至所形成的NSFETs中的後續形成的源極/汲極區下，其中NSFETs將在後續製程中形成。APT區253可以用於減少從源極/汲極區到基板250的漏電。在一些實施例中，APT區253中的摻雜濃度可以是從約1x1018原子/cm3到約1x1019原子/cm3。為了簡單且清晰起見，APT區253不在後續圖式中繪示。
進一步在第18圖中，在基板250上形成多層堆疊256。多層堆疊256包括不同半導體材料之交替的第一半導體層252及第二半導體層254。第一半導體層252可以由第一半導體材料形成，包括例如矽鍺(SiGe)等。第二半導體材料254可以由第二半導體材料形成，包括例如矽(Si)、矽碳(silicon carbon，SiC)等。在一些實施例中，第一半導體層252可以由第二半導體材料形成，且第二半導體層254可以由第一半導體材料形成。為了說明之目的，多層堆疊256包括三個第一半導體層252(例如，第一半導體層252A~252C)以及三個第二半導體層254(例如，第二半導體層254A~254C)。在一些實施例中，多層堆疊256可以包括任何數目的第一半導體層252與第二半導體層254。多層堆疊256的各個膜層可以利用以下製程磊晶成長，例如化學氣相沉積(CVD)、原子層沉積 (ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)等。各個第一半導體層252A~252C可以具有從約2nm到約50nm、從約15nm到約25nm、或從約18nm到約22nm的厚度。各個第二半導體層254A~254C可以具有從約2nm到約50nm、從約15nm到約25nm、或從約18nm到約22nm的厚度。
第一半導體層252A~252C可以以漸變的鍺濃度形成。舉例而言，在一些實施例中，各個第一半導體層252A~252C的鍺濃度可以逐漸且連續地從膜層的底表面減少至膜層的頂表面。在第一半導體層252A中的鍺的原子百分比的範圍可以是從在第一半導體層252A的底表面的約90百分比到在第一半導體層252A的頂表面的約40百分比，從在第一半導體層252A的底表面的約32百分比到在第一半導體層252A的頂表面的約15百分比等。在第一半導體層252B中的鍺的原子百分比的範圍可以是從在第一半導體層252B的底表面的約60百分比到在第一半導體層252B的頂表面的約20百分比，從在第一半導體層252B的底表面的約25百分比到在第一半導體層252B的頂表面的約8百分比等。在第一半導體層252C中的鍺的原子百分比的範圍可以是從在第一半導體層252C的底表面的約50百分比到在第一半導體層252C的頂表面的約0百分比，從在第一半導體層252C的底表面的約20百分比到在第一半導體層252C的頂表面的約8百分比等。
在一些實施例中，在各個第一半導體層252A~252C的頂表面之鍺的原子百分比對在各個第一半導體層252A~252C的底表面之鍺的原子百分比的比例可以在從約1：1到約1：4或從約1：2到約1：3。在第一半導體層252C的頂表面之鍺的原子百分比對在第一半導體層252A的底表面之鍺的原子百分比的比例可以在從約1：2到約1：8或從約1：3到約1：5。如以下進一步詳述，包括具有指定的(prescribed)鍺的原子百分比的比例的第一半導體層252A~252C可導致奈米結 構(例如奈米結構255，如以下關於第19A至20B圖所討論)具有改善的矩形輪廓，並導致較佳的閘極控制、減少的奈米結構寬度變化、以及減少的汲極引發能障負載。
在第一半導體層252A~252C係藉由CVD來沉積的實施例中，可以藉由在第一半導體層252A~252C的沉積時逐漸減少含鍺前驅物(例如鍺烷(GeH4)等)相對於含矽前驅物(例如二氯矽烷(H2Cl2Si)、矽烷(SiH4)等)的流速以在第一半導體層252A~252C中達到漸變的鍺濃度。舉例而言，在開始用於沉積第一半導體層252A的沉積製程時，鍺前驅物的流速對矽前驅物的流速的比例可以是從約1到約9，或是從約1到約3；在結束用於沉積第一半導體層252C的沉積製程時，鍺前驅物的流速對矽前驅物的流速的比例可以是從約0到約1，或是從約0到約0.5。
為了說明之目的，在完成的NSFET裝置中，第二半導體層254將被描述為形成區域250N中的通道區，且第一半導體層252將被描述為形成區域250P中的通道區。第一半導體層252可以是區域250N中的犧牲層，且第二半導體層254可以是區域250P中的犧牲層，且犧牲層可以接著被移除。在一些實施例中，第一半導體層252可以形成區域250N及區域250P中的通道區，且第二半導體層254可以是犧牲層。在一些實施例中，第二半導體層254可以形成區域250N及區域250P中的通道區，且第一半導體層252可以是犧牲層。
在第19A圖中，在多層堆疊256中形成奈米結構255並蝕刻基板250。在一些實施例中，奈米結構255可以藉由在多層堆疊256及基板250中蝕刻溝槽來形成。蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、或前述之組合。蝕刻可以是非等向性的。
奈米結構255及基板250可以藉由任何適合的方法來圖案化。舉例而言，奈米結構255及基板250可以利用一或多個微影製程來圖案化，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物以圖案化奈米結構255及基板250。在一些實施例中，遮罩(或其他膜層)可以在圖案化奈米結構255及基板250後維持在奈米結構255上。如第19A圖所繪示，在區域250N及區域250P兩者中的奈米結構255可以具有漸縮的輪廓，其中在奈米結構255的底部的寬度大於在奈米結構255的頂部的寬度。
在區域250N中，奈米結構255可以具有從約2.2nm到約100nm、從約25nm到約35nm、或從約28nm到約32nm的底寬度W18；從約2nm到約50nm、從約20nm到約30nm、或從約23nm到約27nm的頂寬度W19；從約0.5到約2、或從約0.7到約0.9之頂寬度W19對底寬度W18的比例。在區域250N中的奈米結構255可以以從約2nm到約50nm、或從約15nm到約25nm的節距P3來間隔。在區域250N中的奈米結構255的側壁與基板250的頂表面之間的角度θ9可以是從約70°到約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。在區域250P中，奈米結構255可以具有從約2.2nm到約100nm、從約25nm到約35nm、或從約28nm到約32nm的底寬度W20；從約2nm到約50nm、從約20nm到約30nm、或從約23nm到約27nm之頂寬度W21；以及從約從約0.5到約2、或從約0.7到約0.9之頂寬度W21對底寬度W20的比例。在區域250P中的奈米結構255可以以從約2nm到約50nm、或從 約15nm到約25nm的節距P4來間隔。在區域250P中的奈米結構255的側壁與基板250的頂表面之間的角度θ10可以是從約70°到約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。區域250N及區域250P中的奈米結構255可以具有從約10nm到約200nm或從約70nm到約90nm的高度H10。基板250可以被蝕刻至在基板250的頂表面下方之從約30nm到約100nm或從約60nm到約70nm的深度D1。
第19B圖繪示了一個實施例，其中在形成奈米結構255之後且形成STI區(例如STI區258，如以下關於第20A圖所討論)之前進行薄化製程以薄化奈米結構255。在第19B圖所繪示的實施例中，區域250N中的奈米結構255可以暴露至用於薄化區域250P中的奈米結構255的蝕刻劑，且區域250P中的奈米結構255可以暴露至用於薄化區域250N中的鰭片的蝕刻劑。
在第19B圖中，在區域250N及區域250P中露出的部分的第二半導體層254A~254C可以在第一蝕刻製程中利用第一蝕刻化學品來蝕刻。在第一蝕刻製程時，在區域250N及區域250P兩者中的第一半導體層252A~252C以及第二半導體層254A~254C可以暴露至第一蝕刻化學品。第一蝕刻選擇性，即第二半導體層254A~254C(由例如矽形成)的蝕刻速率(有時稱為修整速率)對第一半導體層252A~252C(由例如矽鍺形成)的蝕刻速率的比例，理想上為較高，藉此最小化第一半導體層252A~252C的蝕刻。舉例而言，第一蝕刻選擇性可以高於約5，且可以在從約5到約20的範圍，或更高。第一蝕刻製程可以在從約5℃到約100℃的溫度範圍內進行，例如約室溫(例如約23℃)。奈米結構255可以暴露至第一蝕刻化學品從約10秒到約5分鐘或從約45秒到約75秒的時間範圍。
在一些實施例中，第一蝕刻化學品可以包括溶解在第一溶劑的第一蝕刻劑。第一蝕刻化學品可以沒有氧化劑。第一蝕刻劑可以包括鹼或酸。在 第一蝕刻劑包括鹼的實施例中，第一蝕刻劑可以包括金屬氫氧化物(Mn+(OH-)n)、胺衍生物、銨衍生物、前述之組合等。金屬氫氧化物可以包括氫氧化鈉(NaOH)、氫氧化鉀(KOH)、氫氧化鋰(LiOH)、氫氧化銣(RbOH)、氫氧化銫(CsOH)、前述之組合等。胺衍生物可以包括胺(NH3)、氫氧化胺(NH4OH)、四甲基氫氧化銨(TMAH，(CH3)4N(OH))、四乙基氫氧化銨(TEAH，(C2H5)4N(OH))、三甲基十四烷基氫氧化銨(TTAH，(CH3)3(C14H29)N(OH))、四丁基氫氧化銨(TBAH，(C4H9)4N(OH))、前述之組合等。在第一蝕刻劑為鹼的實施例中，第一蝕刻化學品的pH值可以是從約7到約13，或從約8到約10。第一蝕刻劑可以在第一蝕刻化學品中以約0.01M到約20M或約0.5M到約1.5M的濃度存在。
在第一蝕刻劑包括酸的實施例中，第一蝕刻劑可以包括氫氯酸(HCl)、氫氟酸(HF)、硫酸(H2SO4)、磷酸(H3PO4)、硝酸(HNO3)、羧酸衍生物(CnH2n+1COOH)、前述之組合等。在第一蝕刻劑為酸的實施例中，第一蝕刻化學品的pH值可以是從約0到約7或從約1到約3。第一蝕刻劑可以在第一蝕刻化學品中以從約0.01M到約20M或從約0.5M到約1.5M的濃度存在。
第一溶劑可以用於幫助混合與供給第一蝕刻劑。第一溶劑本身可以不參與蝕刻反應。在一個特定的實施例中，第一蝕刻溶劑可以是例如去離子水等的溶劑。然而，可以使用任何適合的溶劑。
第一蝕刻化學品可以更包括離子或非離子表面活性劑，例如四級銨(NR4 +)、硫酸鹽(SO4 2-)、磺酸鹽(R-SO3 -)、磷酸鹽(-PO4 3-)、羧酸鹽(R-COO-)、醇乙氧基化物(alcohol ethoxylates)、烷基酚乙氧基化物(alkyl phenol ethoxylates)、脂肪酸乙氧基化物(fatty acid ethoxylates)、脂肪胺乙氧基化物 (fatty amine ethoxylates)、乙二醇脂、甘油脂、前述之組合等，其可以被添加以降低第一蝕刻化學品的表面張力。表面活性劑可以在第一蝕刻化學品中以從約0.0001M到約1M或從0.0005M到約0.002M的濃度存在。
在以第一蝕刻製程蝕刻第二半導體層254A~254C之前，各個第二半導體層254A~254C具有漸縮的輪廓，其中在第二半導體層254A~254C的底部的寬度大於在第二半導體層254A~254C的頂部的寬度(如先前關於第19A圖的討論中所討論)。第一蝕刻製程可以在第二半導體層254A~254C的頂部與第二半導體層254A~254C的底部具有相同的蝕刻速率，使得第二半導體層254A~254C在以第一蝕刻製程蝕刻奈米結構255後依然具有漸縮的輪廓。第一蝕刻製程可以蝕刻第二半導體層254C的頂表面也可以蝕刻其側壁，使得第二半導體層254C具有小於第二半導體層254A~254B的高度。
在以第一蝕刻製程蝕刻區域250N及區域250P中的奈米結構255之後，第二半導體層254A~254B可以具有從約2nm到約50nm、從約15nm到約25nm、或從約18nm到約22nm的高度H13，且第二半導體層254C可以具有從約2nm到約30nm、從約10nm到約20nm、或從約13nm到約17nm的高度H14。在一些實施例中，奈米結構255的寬度可以在區域250N中與在區域250P中不同。舉例而言，在區域250N中，第二半導體層254A的平均寬度W22可以是從約2.2nm到約80nm、從約12nm到約22nm、或從約15nm到約19nm；第二半導體層254B的平均寬度W23可以是從約2.2nm到約80nm、從約11nm到約21nm、或從約14nm到約18nm；第二半導體層254C的平均寬度W24可以是從約2.2nm到約80nm、從約10nm到約20nm、或從約13nm到約17nm。寬度W24對寬度W23的比例可以是從約0.5到約2或從約0.8到約1.0，寬度W23對寬度W22的比例可以是從約0.5到約2或從約0.8到約 1.0，且寬度W24對寬度W22的比例可以是從約0.25到約4或從約0.64到約1.0。在區域250P中，第二半導體層254A的平均寬度W25可以是從約2.2nm到約80nm、從約12nm到約22nm、或從約15nm到約19nm；第二半導體層254B的平均寬度W26可以是從約2.2nm到約80nm、從約11nm到約21nm、或從約14nm到約18nm；第二半導體層254C的平均寬度W27可以是從約2.2nm到約80nm、從約10nm到約20nm、或從約13nm到約17nm。寬度W27對寬度W26的比例可以是從約0.5到約2或從約0.8到約1.0，且寬度W26對寬度W25的比例可以是從約0.5到約2或從約0.8到約1.0。
形成於區域250N中的基板250中的部分的奈米結構255可以具有從約2.2nm到約100nm、從約15nm到約25nm、或從約18nm到約22nm的底寬度W30以及從約2.2nm到約80nm、從約13nm到約23nm、或從約16nm到約20nm的頂寬度W31。頂寬度W31對底寬度W30的比例可以是從約0.5到約2或從約0.8到約1.0。在區域250N中的基板250中的部分之奈米結構255的側壁與基板250的頂表面之間的角度θ11可以是從約70°到約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。在區域250P中的基板250中的部分之奈米結構255可以具有從約2.2nm到約100nm、從約15nm到約25nm、或從約18nm到約22nm的底寬度W32以及從約2.2nm到約80nm、從約13nm到約23nm、或從約15nm到約20nm的頂寬度W33。在區域250P中的基板250中的部分之奈米結構255的側壁與基板250的頂表面之間的角度θ12可以是從約70°到約85°、從約78°到約82°、從約95°到約120°、或從約98°到約102°。頂寬度W33對底寬度W32的比例可以是從約0.5到約2或從約0.8到約1.0。
進一步在第19B圖中，第一半導體層252A~252C在區域250N及區域250P中露出的部分可以在與第一蝕刻製程分隔的第二蝕刻製程中利用第二蝕 刻化學品蝕刻。在第二蝕刻製程時，在區域250N及區域250P兩者中的第一半導體層252A~252C及第二半導體層254A~254C可以暴露至第二蝕刻化學品。第二蝕刻選擇性，即第一半導體層252A~252C(由例如矽鍺所形成)的蝕刻速率(有時稱為修整速率)對第二半導體層254A~254C(由例如矽所形成)的蝕刻速率的比例，理想上是較高，藉此最小化第二半導體層254A~254C的蝕刻。舉例而言，第二蝕刻選擇性可以高於約5，且可以在從約5到約20的範圍，或更高。第二蝕刻製程可以在從約5℃到約100℃的溫度範圍下進行，例如約室溫(例如約23℃)。
在一些實施例中，第二蝕刻化學品可以包括氧化劑以及溶解在第二溶劑中的第二蝕刻劑。奈米結構255可以同時暴露至氧化劑及第二蝕刻劑。在奈米結構255同時暴露至氧化劑及第二蝕刻劑的實施例中，奈米結構255可以暴露至第二蝕刻化學品從約30秒到約2分鐘或從約45秒到約75秒的時間。在一些實施例中，第二蝕刻劑可以與第一蝕刻劑相同。第二蝕刻劑可以是鹼或酸。
在第二蝕刻劑包括鹼的實施例中，第二蝕刻劑可以包括金屬氫氧化物(Mn+(OH-)n)、胺衍生物、銨衍生物、前述之組合等。金屬氫氧化物可以包括氫氧化鈉(NaOH)、氫氧化鉀(KOH)、氫氧化鋰(LiOH)、氫氧化銣(RbOH)、氫氧化銫(CsOH)、前述之組合等。胺衍生物可以包括胺(NH3)、氫氧化胺(NH4OH)、四甲基氫氧化銨(TMAH，(CH3)4N(OH))、四乙基氫氧化銨(TEAH，(C2H5)4N(OH))、三甲基十四烷基氫氧化銨(TTAH，(CH3)3(C14H29)N(OH))、四丁基氫氧化銨(TBAH，(C4H9)4N(OH))、前述之組合等。在第一蝕刻劑為鹼的實施例中，第二蝕刻化學品的pH值可以是從約7到約13，或從約8到約10。第二蝕刻劑可以在第二蝕刻化學品中以約0.01M到約20M 或約0.5M到約1.5M的濃度存在。
在第二蝕刻劑包括酸的實施例中，第一蝕刻劑可以包括氫氯酸(HCl)、氫氟酸(HF)、硫酸(H2SO4)、磷酸(H3PO4)、硝酸(HNO3)、羧酸衍生物(CnH2n+1COOH)、前述之組合等。在第二蝕刻劑為酸的實施例中，第二蝕刻化學品的pH值可以是從約0到約7或從約1到約3。第二蝕刻劑可以在第二蝕刻化學品中以從約0.01M到約20M或從約0.5M到約1.5M的濃度存在。
氧化劑可以包括臭氧化去離子水(DIO3)、過氧化氫(H2O2)、其他非金屬的氧化劑、前述之組合等。氧化試劑可以在第二蝕刻化學品中以從約0.0001M到約1M或從約0.0005M到約0.002M的濃度存在。除了第二蝕刻劑以外，包括氧化劑可允許第一半導體層252A~252C相對於第二半導體層254A~254C被選擇性蝕刻。氧化劑可以用於氧化第一半導體層252A~252C，形成第一半導體層252A~252C中的矽鍺氧化物，且第二蝕刻劑可以接著用於蝕刻矽鍺氧化物材料，薄化第一半導體層252A~252C。另一方面，在區域250N中，氧化劑可以用於氧化第二半導體層254A~254C，在第二半導體層254A~254C中形成氧化矽，且氧化矽係藉由第二蝕刻劑以較慢的速率蝕刻。矽也可以在比矽鍺慢的速率下被蝕刻，使得形成於第二半導體層254A~254C中的任何氧化矽層比形成於第一半導體層252A~252C中的氧化物更薄。因此，第二半導體層254A~254C實質上未被薄化，而第一半導體層252A~252C被薄化。
第二溶劑可以用於幫助混合與供給第二蝕刻劑。第二溶劑本身可以不參與蝕刻反應。在一個特定的實施例中，第二蝕刻溶劑可以是例如去離子水、醋酸(CH3COOH)等的溶劑。在氧化劑包括臭氧化去離子水的實施例中，去離子水也可以作為溶劑。可以使用任何適合的溶劑。
第二蝕刻化學品可以更包括離子或非離子表面活性劑，例如四級銨(NR4+)、硫酸鹽(SO4 2-)、磺酸鹽(R-SO3-)、磷酸鹽(-PO4 3-)、羧酸鹽(R-COO-)、醇乙氧基化物、烷基酚乙氧基化物、脂肪酸乙氧基化物、脂肪胺乙氧基化物、乙二醇脂、甘油脂、前述之組合等，其可以被添加以降低第二蝕刻化學品的表面張力。表面活性劑可以在第二蝕刻化學品中以從約0.01M到約20M或從0.5M到約1.5M的濃度存在。
在一個特定的實施例中，第二蝕刻化學品可以包括氫氟酸(HF)、過氧化氫(H2O2)、及醋酸(CH3COOH)。醋酸可以是溶解有氫氟酸及過氧化氫的溶劑。過氧化氫可以是氧化劑，其用於氧化第一半導體層252A~252C。氫氟酸可以是用於薄化第一半導體層252A~252C的第二蝕刻劑。氫氟酸：過氧化氫：醋酸的體積比可以是約1：2：3。
在進一步的實施例中，奈米結構255可以暴露至氧化劑，接著可以移除氧化劑，且奈米結構255可以在循環製程中暴露至第二蝕刻劑以薄化奈米結構255的第二半導體層254A~254C。將奈米結構255暴露至氧化劑可以氧化區域250N及區域250P中的奈米結構255。相對於形成於第二半導體層254A~254C中的氧化物，將奈米結構255暴露至第二蝕刻劑可以選擇性移除形成於第一半導體層252A~252C中的氧化物。
使用於循環製程的氧化劑可以與使用於上述製程中的上述氧化劑相同，其中在上述製程中奈米結構255同時暴露至上述氧化劑與第二蝕刻劑。舉例而言，氧化劑可以包括臭氧化去離子水(DIO3)、過氧化氫(H2O2)、其他非金屬氧化劑、前述之組合等。氧化試劑可以在氧化劑中以從約0.0001M到約1M或從約0.0005M到約0.002M的濃度存在。如以上所討論，露出奈米結構255可 以氧化第一半導體層252A~252C。第二半導體層254A~254C也可以被氧化，但可以在比第一半導體層252A~252C慢的速率下被氧化。
用於循環製程的第二蝕刻劑可以與第一蝕刻劑相同或類似。第二蝕刻劑可以以從約0.01M到約20M或從約0.5M到約1.5M的濃度存在。將奈米結構255暴露至第二蝕刻劑以薄化第二半導體層254A~254C。如以上所討論，第一半導體層252A~252C可以在比第二半導體層254A~254C慢的速率下被薄化。
對於各個循環而言，奈米結構255可以暴露至氧化劑從約10秒到約5分鐘或從約45秒到約75秒的時間，且鰭片55可以暴露至第二蝕刻劑從約10秒到約5分鐘或從約45秒到約75秒的時間，且奈米結構255可以暴露至第二蝕刻劑從約10秒到約5分鐘或從約45秒到約75秒的時間。循環蝕刻製程可以重複最多20循環、最多10循環、4到6循環等。將奈米結構255暴露至氧化劑，接著循環製程中的第二蝕刻劑可以對於第一半導體層252A~252C的蝕刻提供較佳的控制。這導致了所形成的FinFETs之改善的閘極控制、減少鰭片寬度變化，且導致DIBL減少。
第二蝕刻製程可以具有取決於第一半導體層252A~252C中的鍺濃度的蝕刻速率。舉例而言，隨著第一半導體層252A~252C中的鍺濃度增加，第二蝕刻製程可以具有較高的蝕刻速率。如以上關於第18圖的討論中所討論，各個第一半導體層252A~252C可以具有漸變的鍺濃度，其中鍺濃度在各個第一半導體層252A~252C的底表面較高且往各個第一半導體層252A~252C的頂表面逐漸且連續地減少。因此，相較於第一半導體層252A~252C的頂部，第一半導體層252A~252C的底部可以以較高的蝕刻速率藉由第二蝕刻製程來蝕刻。在第一半導體層252A的底表面的蝕刻速率(例如，最大蝕刻速率)對在第一半導體層 252C的頂表面的蝕刻速率(例如，最小蝕刻速率)的比例可以是從約0.5到約2或從約0.75到約1.25。
在以第二蝕刻製程蝕刻第一半導體層252A~252C之前，第一半導體層252A~252C具有漸縮的輪廓，其中在各個第一半導體層252A~252C的底部的寬度大於在各個第一半導體層252A~252C的頂部的寬度(如先前關於第19A圖的討論中所討論)以在各個第一半導體層252A~252C的底部具有比在各個第一半導體層252A~252C的頂部更高的蝕刻速率的第二蝕刻製程蝕刻第一半導體層252A~252C導致第一半導體層252A~252C在以第二蝕刻製程蝕刻第一半導體層252A~252C後具有較接近矩形的輪廓。
在以第二蝕刻製程蝕刻第一半導體層252A~252C後，區域250N中的各個第一半導體層252A~252C可以具有從約2.2nm到約80nm、從約23nm到約33nm、或從約26nm到約30nm的平均寬度W28。頂部第一半導體層252C對底部第一半導體層252A之寬度W28的比例可以是從約0.8到約1.2或從約0.9到約1.1。區域250P中的各個第一半導體層252A~252C可以具有從約2.2nm到約80nm、從約23nm到約33nm、或從約26nm到約30nm的平均寬度W29。頂部第一半導體層252C對底部第一半導體層252A之寬度W29的比例可以是從約0.8到約1.2或從約0.9到約1.1。區域250N及區域250P中的各個第一半導體層252A~252C可以具有從約2nm到約50nm、從約15nm到約25nm、或從約18nm到約22nm的高度H15。
將第一半導體層252A~252C形成為具有漸變的鍺濃度並利用隨著鍺濃度增加而具有較高的蝕刻速率的蝕刻製程薄化第一半導體層252A~252C可導致第一半導體層252A~252C具有較接近矩形的輪廓且改善用於蝕刻第一半導體層252A~252C的製程的控制。在NSFETs中包括第一半導體層252A~252C可導 致較佳的閘極控制、減少的奈米結構寬度變化、以及減少的DIBL。
第20A圖繪示了一個實施例，其中在形成淺溝槽隔離(STI)區258後不薄化奈米結構255。舉例而言，如以下關於第20B圖所討論，可以在形成STI區258後進行薄化製程，或是如以下關於第31D及31E圖所討論，在移除虛置閘極堆疊(例如包括虛置閘極272及虛置介電層260的虛置閘極堆疊，如以下關於第22A及22B圖所討論)後進行薄化製程。然而，應當理解的是，第20A圖及後續圖式中進行的步驟可以是對奈米結構255進行，其中奈米結構255已如上述參照第19B圖所示被薄化。
在第20A圖中，將淺溝槽隔離(STI)區258形成為鄰近奈米結構255及圖案化的部分的基板250。STI區258可以藉由在基板250上以及相鄰的奈米結構255/圖案化的部分的基板250之間形成絕緣材料(未另外繪示)來形成。絕緣材料可以是氧化物，例如氧化矽、氮化物等、或前述之組合，且可以藉由高密度電漿化學氣相沉積(HDP-CVD)、流動式CVD(FCVD)(例如，在遠端電漿系統中進行基於CVD的材料沉積，且進行後固化以將所沉積的材料轉換為另一個材料，例如氧化物)等、或前述之組合。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成了絕緣材料，可以進行退火製程。在一些實施例中，形成絕緣材料，使得過量的絕緣材料覆蓋奈米結構255。絕緣材料可以包括單層或可以使用多層。舉例而言，在一些實施例中，可以先將襯層(未另外繪示)形成為沿著基板250及奈米結構255的表面。之後，可以將例如以上所討論的填充材料形成於襯層上。
接著對絕緣材料施加移除製程以移除奈米結構255上的過量的絕 緣材料。在一些實施例中，可以使用例如化學機械研磨(CMP)的平坦化製程、回蝕製程、前述之組合等。平坦化製程可以平坦化絕緣材料及奈米結構255。平坦化製程露出奈米結構255，使得奈米結構255與絕緣材料的頂表面在平坦化製程完成後等高。
接著凹蝕絕緣材料以形成如第20A圖所繪示的STI區258。凹蝕絕緣材料，使得奈米結構255與基板50的上部從相鄰的STI區258之間突出。此外，STI區258的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面(例如凹陷)、或前述之組合。STI區258的頂表面可以藉由適當的蝕刻形成為平坦的、凸的、及/或凹的。STI區258可以使用可接受的蝕刻製程來凹蝕，例如對於絕緣材料的材料具有選擇性的蝕刻製程(例如，相較於奈米結構255與基板250的材料，在較快的速率下蝕刻絕緣材料的材料)。舉例而言，可以利用使用例如稀氫氟酸(dHF)的氧化物移除。STI區258的高度H12可以是從約30nm到約100nm或從約55nm到約75nm。
第20B圖繪示了一個實施例，其中在形成STI區258後進行薄化製程以薄化奈米結構255，而不是如以上參照第19B圖所討論地在形成奈米結構255後且形成STI區258之前。在第20B圖所繪示的實施例中，區域250N中的奈米結構255可以暴露至用於薄化區域250P中的奈米結構255的蝕刻劑，且區域250P中的奈米結構255可以暴露至用於薄化區域250N中的奈米結構255的蝕刻劑。
在第20B圖所繪示的實施例中，在區域250N及區域250P兩者中的奈米結構255在與上述關於第19B圖的製程相同或類似的製程中暴露至第一蝕刻化學品及第二蝕刻化學品。在第一蝕刻製程後，區域250N及區域250P中的第二半導體層254A~254C可以具有與以上關於第19B圖所討論的第二半導體層 254A~254C相同或類似的尺寸。在第二蝕刻製程後，區域250N及區域250P中的第一半導體層252A~252C可以具有與以上關於第19B圖所討論的第一半導體層252A~252C相同或類似的尺寸。舉例而言，第一半導體層252A~252C的尺寸及第二半導體層254A~254C的尺寸可以在以上關於第19B圖所討論的尺寸的約10nm以內。
將第一半導體層252A~252C形成為具有漸變的鍺濃度並利用隨著鍺濃度增加而具有較高的蝕刻速率的蝕刻製程薄化第一半導體層252A~252C可導致第一半導體層252A~252C具有較接近矩形的輪廓且改善用於蝕刻第一半導體層252A~252C的製程的控制。在NSFETs中包括第一半導體層252A~252C可導致較佳的閘極控制、減少的奈米結構寬度變化、以及減少的DIBL。
區域250N及區域250P中由STI區258圍繞的部分的奈米結構255可以在進行薄化製程後維持不變。舉例而言，設置於STI區258的頂表面下方的奈米結構255可以具有與以上關於第19A圖所討論的寬度類似或相同的寬度。如第20B圖所繪示，由於薄化製程，在奈米結構255與STI區258的頂表面齊平處可以有寬度上的階梯變化。
第21圖繪示了一個實施例，其中直到虛置閘極堆疊(例如包括虛置閘極272及虛置介電層260的虛置閘極堆疊，如以下關於第22A及22B圖所討論)形成後才薄化奈米結構255。舉例而言，如以下關於第31D及31E圖所討論，可以在移除虛置閘極堆疊後進行薄化製程。然而，應當理解的是，在第21圖及後續圖式中進行的步驟可以是對奈米結構255進行，其中奈米結構255已如以上關於第19B或20B圖所示地被薄化。
在第21圖中，在奈米結構255及基板250上形成虛置介電層260。 虛置介電層260可以是例如氧化矽、氮化矽、前述之組合等，且可以根據可接受的技術沉積或熱成長。虛置閘極層262形成於虛置介電層260上，且遮罩層264形成於虛置閘極層262上。虛置閘極層262可以沉積在虛置介電層260上，且接著藉由例如CMP的製程平坦化。遮罩層264可以沉積在虛置閘極層262上。虛置閘極層262可以是導電或非導電的材料，且可以選自包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛置閘極層262可以藉由物理氣相沉積(PVD)、CVD、濺鍍沉積、或其他技術領域中已知且所使用之用於沉積所選的材料的技術。虛置閘極層262可以由相對於STI區258的材料具有高蝕刻選擇性的其他材料所形成。遮罩層264可以包括例如氮化矽、氮氧化矽等。在這個範例中，單一的虛置閘極層262及單一的遮罩層264係形成為跨過區域250N及區域250P。應當注意的是，虛置介電層260係僅為了說明之目的而顯示為僅奈米結構255及基板250。在一些實施例中，可以沉積虛置介電層60，使得虛置閘極介電層260覆蓋STI區258，且延伸至虛置閘極層262與STI區258之間。
第22A至35D圖繪示了實施例裝置的製造中的各種額外步驟。第22A至25B、26A、27A、28A、28D、29A、30A、31A、31E、34A、及35A圖繪示了在區域250N或區域250P中的部件。舉例而言，繪示於第22A至25B、26A、27A、28A、28D、29A、30A、31A、31E、34A、及35A圖中的結構可以應用於區域250N及區域250P兩者。區域250N及區域250P的結構的差異(如果有)在對應各個圖式的段落中描述。舉例而言，第26B、27B、28B、29B、30B、31B、32A、32B、33A、33B、33E、33F、34B、及35B圖繪示了區域250N中的結構，第26C、27C、28C、29C、30C、31C、32C、32D、33C、及33D繪示了區域250P 中的結構，且第31D、35C、及35D圖繪示了區域250N及區域250P中的結構。
在第22A及22B圖中，遮罩層264(參見第21圖)可以利用可接受的微影及蝕刻技術來圖案化以形成遮罩274。可接受的蝕刻技術可以用於將遮罩274的圖案轉移至虛置閘極層262以形成虛置閘極272。在一些實施例中，遮罩274的圖案也可以被轉移至虛置介電層260。虛置閘極272覆蓋奈米結構255的各個通道區。在一些實施例中，通道區可以形成於在區域250N中包括第二半導體材料的第二半導體層254A~254C中，且通道區可以形成於在區域250P中包括第一半導體材料的第一半導體層252A~252C中。遮罩274的圖案可以用於將各個虛置閘極272與鄰近的虛置閘極272實體分隔。虛置閘極272可以具有與各個奈米結構255的縱向實質上垂直的縱向。虛置介電層260、虛置閘極272、及遮罩274可以合稱為「虛置閘極堆疊」。
在第23A及23B圖中，第一間隔層280及第二間隔層282形成於第25A及25B圖中所繪示的結構上。在第26A及26B圖中，第一間隔層280形成於STI區258的頂表面上、奈米結構255及遮罩274的頂表面及側壁上、以及虛置閘極272及虛置介電層260的側壁上。第二間隔層282沉積於第一間隔層280上。第一間隔層280可以藉由熱氧化來形成，或是藉由CVD、ALD等製程來沉積。第一間隔層280可以由氧化矽、氮化矽、氮氧化矽等材料所形成。第二間隔層282可以藉由CVD、ALD等製程來沉積。第二間隔層282可以由氧化矽、氮化矽、氮氧化矽等材料所形成。
在第24A及24B圖中，蝕刻第一間隔層280與第二間隔層282以形成第一間隔物281與第二間隔物283。第一間隔層280與第二間隔層282可以利用適合的蝕刻製程來蝕刻，例如非等向性蝕刻製程(例如，乾蝕刻製程)等。第一 間隔物281與第二間隔物283可以設置於奈米結構255、虛置介電層260、虛置閘極272、及遮罩274的側壁上。因為用於蝕刻第一間隔層280及第二間隔層282的蝕刻製程，也因為奈米結構255與虛置閘極堆疊之間的不同的高度，第一間隔物281及第二間隔物283可以具有與鄰近之奈米結構255及虛置閘極堆疊不同的高度。具體來說，如第24A及24B圖所繪示，在一些實施例中，第一間隔物281及第二間隔物283可以部分地在奈米結構255及虛置閘極堆疊的側壁往上延伸。舉例而言，第一間隔物281及第二間隔物283可以設置於虛置閘極272的頂表面上方且遮罩274的頂表面下方。
在第25A及25B圖中，第一凹槽286形成於奈米結構255及基板250中。第一凹槽286可以延伸穿過第一半導體層252A~252C及第二半導體層254A~254C。在一些實施例中，第一凹槽286也可以延伸至基板250中。如第28A圖所繪示，STI區258的頂表面可以與基板250的頂表面等高。在一些實施例中，可以蝕刻基板250，使得第一凹槽286的底表面設置於STI區258等的頂表面下方。第一凹槽286可以藉由利用一或多個非等向性蝕刻製程蝕刻奈米結構255及/或基板250來形成，上述非等向性蝕刻製程為例如RIE、NBE等。第一間隔物281、第二間隔物283、及遮罩274在用於形成第一凹槽286的蝕刻製程時遮蔽部分的奈米結構255及基板250。單一的蝕刻製程可以用於蝕刻各個膜層的多層堆疊256。在一些實施例中，多個蝕刻製程可以用於蝕刻多層堆疊256的膜層。定時蝕刻製程可以用於在第一凹槽286到達期望的深度後停止第一凹槽286的蝕刻。
在第26A至26C圖中，蝕刻部分的多層堆疊256的第一半導體層252A~252C及第二半導體層254A~254C的側壁已形成側壁凹槽288。舉例而言，如第26B及26C圖所分別繪示，蝕刻由第一半導體材料形成之區域250N中的第一 半導體層252A~252C的側壁以及由第二半導體材料形成之區域250P中的第二半導體層254A~254C的側壁以形成側壁凹槽288。可以在區域250P上形成例如光阻的遮罩，且在區域250N的第一半導體層252A~252C中形成側壁凹槽288。遮罩可以接著被移除。接著，可以在區域250N上形成例如光阻的遮罩，且在區域250P的第二半導體層254A~254C中形成側壁凹槽288。遮罩可以接著被移除。
雖然第一半導體層252A~252C以及第二半導體層254A~254C之鄰近側壁凹槽288的側壁在第26B及26C圖中是繪示為筆直的，側壁可以是凹的或凸的。側壁可以利用等向性蝕刻製程蝕刻，例如濕蝕刻、乾蝕刻等。用於蝕刻第一半導體層252A~252C的蝕刻劑可以對第一半導體材料具有選擇性，使得與第一半導體層252A~252C相比，第二半導體層254A~254C及基板250維持相對未蝕刻。類似地，用於蝕刻第二半導體層254A~254C的蝕刻劑可以對第二半導體材料具有選擇性，使得與第二半導體層254A~254C相比，第一半導體層254A~254C及基板250維持相對未蝕刻。
在第27A至27C圖中，在側壁凹槽288中形成第一內間隔物290。第一內間隔物290可以藉由在第26A至26C圖繪示的基板上沉積內間隔層(未另外繪示)來形成。內間隔層可以藉由順應性的沉積製程來沉積，例如CVD、ALD等。內間隔層可以包括例如氮化矽或氮氧化矽的材料，儘管可以使用任何適合的材料，例如具有小於約3.5的k值的低介電常數(low-k)材料。內間隔層可以接著被蝕刻以形成第一內間隔物290。雖然第一內間隔物290的外側壁是繪示為與第27B圖中的第二半導體層254A~254C的側壁齊平，且與第27C圖中的第一半導體層252A~252C的側壁齊平，第一內間隔物290的外側壁可以延伸超過或凹陷自第二半導體層254A~254C及第一半導體層252A~252C的側壁。此外，雖然第一內間 隔物290的外側壁是在第27B及27C圖中被繪示為筆直的，第一內間隔物290的外側壁可以是凹的或凸的。內間隔層可以藉由非等向性蝕刻製程蝕刻，例如RIE、NBE等。
第一內間隔物290可以用於防止後續的蝕刻製程對後續形成的源極/汲極區(例如磊晶源極/汲極區292，如以下關於第28A至28D圖所討論)的損害。第一內間隔物290也可以將後續形成的閘極電極(例如閘極電極302，如以下關於第33A至33F圖所討論)從後續形成的磊晶源極/汲極區292絕緣，可以防止所形成的NSFETs短路。
在第28A至28D圖中，磊晶源極/汲極區292形成於第一凹槽286中以對奈米結構255的第二半導體層254A~254C以及第一半導體層252A~252C施加應力，藉此改善效能。如第28B及28C圖所繪示，磊晶源極/汲極區292形成於第一凹槽286中，使得各個虛置閘極272設置於各個相鄰的對的磊晶源極/汲極區292之間。在一些實施例中，第一間隔物282係用於使磊晶源極/汲極區292與虛置閘極272分隔適當的水平距離，使得磊晶源極/汲極區292不會使所形成的NSFETs之後續形成的閘極短路。
例如NMOS區之區域250N中的磊晶源極/汲極區292可以藉由遮蔽例如PMOS區之區域250P來形成。接著，在第一凹槽286中磊晶成長磊晶源極/汲極區292。磊晶源極/汲極區292可以包括任何可接受的材料，例如對於n型NSFETs適當的材料。舉例而言，如果第二半導體層254A~254C是矽，磊晶源極/汲極區292可以包括對第二半導體層254A~254C施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。磊晶源極/汲極區292可以具有從多層堆疊256的各個表面升起的表面，且可以具有小面。
的磊晶源極/汲極區292可以藉由遮蔽例如NMOS區之區域250N來形成。接著，在第一凹槽286中磊晶成長磊晶源極/汲極區292。磊晶源極/汲極區292可以包括任何可接受的材料，例如對於p型NSFETs適當的材料。舉例而言，如果第二半導體層254A~254C是矽鍺，磊晶源極/汲極區292可以包括對第二半導體層254A~254C施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫等。磊晶源極/汲極區292也可以具有從多層堆疊256的各個表面升起的表面，且可以具有小面。
可以以摻質佈植磊晶源極/汲極區292以形成源極/汲極區，與先前討論之用於形成輕摻雜源極/汲極區的製程類似，接著進行退火。源極/汲極區可以具有約1x1019原子/cm3及約1x1021原子/cm3之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區292可以在成長時原位摻雜。
作為用於在區域250N及區域250P中形成磊晶源極/汲極區292的磊晶製程的結果，磊晶源極/汲極區292的上表面具有水平往外擴展至超過奈米結構255的側壁的小面。在一些實施例中，這些小面造成同一個FinFET之鄰近的磊晶源極/汲極區292合併，如第28A圖所繪示。在一些實施例中，鄰近的磊晶源極/汲極區292在磊晶製程完成後維持分隔，如第28D圖所繪示。在第28A及28D圖所繪示的實施例中，第一間隔物281可以形成為覆蓋延伸至STI區258上方的部分的奈米結構255與基板250的側壁，藉此阻擋磊晶成長。在一些實施例中，可以調整用於形成第一間隔物281的間隔物蝕刻以移除間隔物材料，藉此允許磊晶成長區延伸至STI區258的表面。
在第29A至29C圖中，分別在第22A、28B、及28C圖所繪示的結 構上沉積第一層間介電質(ILD)296(第23A至28D圖的製程不改變第22A圖所繪示的剖面，上述剖面繪示了虛置閘極272以及由虛置閘極272保護的多層堆疊256)。第一ILD296可以由介電材料所形成，且可以藉由任何適合的方法來沉積，例如CVD、電漿輔助CVD(PECVD)、或FCVD。介電材料可以包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)等。可以使用藉由任何可接受的製程所形成的其他絕緣材料。在一些實施例中，在第一ILD296與磊晶源極/汲極區292、遮罩274、及第一間隔物281之間設置接觸蝕刻停止層(CESL)294。CESL294可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其具有與上方的第一ILD296不同的蝕刻速率。
在第30A至30C圖中，可以進行例如CMP的平坦化製程以使第一ILD296的頂表面與虛置閘極272或遮罩274的頂表面等高。平坦化製程也可以移除虛置閘極272上的遮罩274、以及沿著遮罩274的側壁的部分的第一間隔物281。在平坦化製程後，虛置閘極272、第一間隔物281、及第一ILD296的頂表面等高。因此，虛置閘極272的頂表面透過第一ILD296露出。在一些實施例中，遮罩274可以留下，在此情況下，平坦化製程使第一ILD296的頂表面與遮罩274及第一間隔物281的頂表面等高。
在第31A至31C圖中，虛置閘極272、及遮罩274(如果存在)在蝕刻步驟中被移除，使得第二凹槽298形成。第二凹槽298中的部分的虛置介電層260也可以被移除。在一些實施例中，虛置閘極272係藉由非等向性乾蝕刻製程來移除。舉例而言，蝕刻製程可以包括利用反應氣體的乾蝕刻製程，上述反應氣體在比蝕刻第一ILD296或第一間隔物281快的速率下選擇性蝕刻虛置閘極 272。各個第二凹槽298露出部分的多層堆疊256及/或部分的多層堆疊256的上方。作為通道區之部分的多層堆疊256係設置於相鄰的對的磊晶源極/汲極區292之間。在移除期間，虛置介電層260可以在虛置閘極272被蝕刻時用作蝕刻停止層。接著可以在移除虛置閘極272後將虛置介電層260移除。
第31D及31E圖繪示了一個實施例，其中薄化製程係在移除虛置閘極堆疊後進行以薄化奈米結構255，而不是如以上參照第19B圖所討論地在形成奈米結構255後且形成STI區258之前進行，也不是如以上參照第20B圖所討論地在形成STI區258後進行。在第31D及31E圖所繪示的實施例中，區域250N中的奈米結構255可以暴露至用於薄化區域250P中的奈米結構255的蝕刻劑，且區域250P中的奈米結構255可以暴露至用於薄化區域250N中的奈米結構255的蝕刻劑。
在第31D及31E圖所繪示的實施例中，在區域250N及區域250P兩者中的奈米結構255在與上述關於第19B圖的製程相同或類似的製程中暴露至第一蝕刻化學品與第二蝕刻化學品。在第一蝕刻製程後，區域250N及區域250P中的第二半導體層254A~254C可以具有與以上關於第19B圖所討論的第二半導體層254A~254C相同的尺寸。在第二蝕刻製程後，區域250N及區域250P中的第一半導體層252A~252C可以具有與以上關於第19B圖所討論的第一半導體層252A~252C相同的尺寸。
如第31E圖所繪示，奈米結構255的薄化可以凹蝕第二半導體層254C的頂表面在第二間隔物283之間露出的部分。在第31E圖中，在第二半導體層254C的頂部中形成凹槽。凹槽的深度可以在第二間隔物283之間的點為最大。凹槽的深度可以在靠近第二間隔物283處變得較淺。第二半導體層254C可以被凹 蝕至在區域250N及區域250P中的第二半導體層254C的最上表面下方之從約5nm到約50nm、從約5nm到約15nm、或從約8nm到約12nm的深度D4。
將第一半導體層252A~252C形成為具有漸變的鍺濃度並利用隨著鍺濃度增加而具有較高的蝕刻速率的蝕刻製程薄化第一半導體層252A~252C可導致第一半導體層252A~252C具有較接近矩形的輪廓且改善用於蝕刻第一半導體層252A~252C的製程的控制。在NSFETs中包括第一半導體層252A~252C可導致較佳的閘極控制、減少的奈米結構寬度變化、以及減少的DIBL。
第32A至32D圖繪示了一個實施例，其中奈米結構255在移除虛置閘極堆疊後不被薄化。在第32A至32D圖中，第一半導體層252A~252C從區域250N被移除，且第二半導體層254A~254C從區域250P被移除，且延伸第二凹槽98。在從區域250N移除第一半導體層252A~252C時可以在區域250P上形成例如光阻的遮罩。接著可以移除遮罩。接著，在從區域250P移除第二半導體層254A~254C時可以在區域250N上形成例如光阻的遮罩。接著可以移除遮罩。
多層堆疊256的膜層可以藉由等向性蝕刻製程來移除，例如濕蝕刻等。用於移除第一半導體層252A~252C的蝕刻劑可以對第二半導體材料254A~254C的材料具有選擇性，而用於蝕刻第二半導體層254A~254C的蝕刻劑可以對第一半導體層252A~252C具有選擇性。在第一半導體層252A~252C包括第一半導體材料(例如SiGe等)且第二半導體層254A~254C包括第二半導體材料(例如Si、SiC等)的一些實施例中，四甲基氫氧化銨(TMAH)、氫氧化胺(NH4OH)等可以用於移除區域250N中的多層堆疊的膜層，且稀氫氧化胺-過氧化氫混合物(diluted ammonium hydroxide-hydrogen peroxide mixture，APM)、硫酸-過氧化氫(sulfuric acid-hydrogen peroxide mixture，SPM)等可以用於移除區域250P中 的多層堆疊256的膜層。例如由氫氣(H2)等形成的電漿可以用於移除第一半導體層252A~252C。包括氫氟酸(HF)及過氧化氫(H2O2)的溶液、包括氫氟酸、硝酸(HNO3)、及水(H2O)的溶液等可以用於移除第二半導體層254A~254C。
在第33A至33D圖中，閘極介電層300及閘極電極302係形成為用於替換閘極。第33E圖繪示了第33A圖的區域301的詳細視圖。第33F圖繪示了第33B圖的區域303的詳細視圖。在第33A及33B圖中繪示的區域250N中，閘極介電層300係順應性地沉積於第二凹槽298中，例如順應性地沉積於STI區258的頂表面上、基板250的頂表面上、以及第二半導體層254A~254C的頂表面、側壁、及底表面上。在區域250P中，繪示於第33C及33D圖中，閘極介電層300係順應性地沉積於第二凹槽298中，例如順應性地沉積於STI區258的頂表面以及第一半導體層252A~252C的頂表面、側壁、及底表面上。
根據一些實施例，閘極介電層300包括氧化矽、氮化矽、或前述之多層。在一些實施例中，閘極介電層300包括高介電常數介電材料，且在這些實施例中，閘極介電層300可以具有高於約7.0的介電常數值，且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽、以及前述之組合。閘極介電層300的形成方法可以包括分子束沉積(MBD)、ALD、PECVD等。在部分的虛置介電層260留在第二凹槽298中的實施例中，閘極介電層300包括虛置介電層260的材料(例如，SiO2)。
閘極電極302分別沉積在閘極介電層300上，且填充剩餘部分的第二凹槽298。閘極電極302可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述之組合、或前述之多層。舉例而言，雖然在第33A至33D圖中繪示了單一層的閘極電極302，閘極電極302可以包括任何數 目的襯層302A、任何數目的功函數調整層302B、以及填充材料302C，如第33E及33F圖所繪示。在填充第二凹槽298後，可以進行例如CMP的平坦化製程以移除過量部分的閘極介電層300及閘極電極302的材料，其中過量部分係位於第一ILD296的頂表面上。閘極電極302及閘極介電層300之剩餘部分的材料因此形成所形成的NSFETs的替換閘極。閘極電極302及閘極介電層300可以合稱為「閘極堆疊」。閘極及閘極堆疊可以沿著奈米結構255的通道區268的側壁延伸。
閘極介電層300在區域250N及區域250P中的形成可以同時發生，使得在各個區域中的閘極介電層300由相同的材料形成，且閘極電極302的形成可以同時發生，使得閘極電極302在各個區域中由相同的材料形成。在一些實施例中，在各個區域中的閘極介電層300可以由不同的製程形成，使得閘極介電層300可以是不同的材料；及/或在各個區域中的閘極電極302可以由不同的製程形成，使得閘極電極302可以是不同的材料。在使用不同的製程時，可以使用各種遮蔽步驟以遮蔽或露出適當的區域。
在第34A及34B圖中，在第一ILD296上沉積第二ILD306。在一些實施例中，第二ILD306是由FCVD所形成的流動式薄膜。在一些實施例中，第二ILD306係由介電材料所形成，例如PSG、BSG、BPSG、USG等，且可以藉由任何適合的方法來沉積，例如CVD、PECVD等。在一些實施例中，在形成第二ILD306之前，凹蝕閘極堆疊(包括閘極介電層300及對應之上方的閘極電極302)，使得凹槽形成於閘極堆疊的正上方且位於相對部分的第一間隔物281之間。閘極遮罩304包括一或多層的介電材料，例如氮化矽、氮氧化矽等，且閘極遮罩304填充於凹槽中，接著藉由平坦化製程以移除延伸至第一ILD296上之過量部分的介電材料。後續形成的閘極接觸件(例如閘極接觸件312，如以下關於第 35A及35B圖所討論)穿過閘極遮罩304以接觸凹蝕的閘極電極302的頂表面。
在第35A及35B圖中，將閘極接觸件312及源極/汲極接觸件314形成為穿過第二ILD306及第一ILD296。將用於源極/汲極接觸件314的開口形成為穿過第一ILD296及第二ILD306，且將用於閘極接觸件312的開口形成為穿過第二ILD306及閘極遮罩304。開口可以利用可接受的微影及蝕刻技術來形成。例如擴散阻障層、黏著層等的襯層以及導電材料形成於開口中。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以進行例如CMP的平坦化製程以將過量的材料從第二ILD306的表面移除。留下的襯層及導電材料在開口中形成源極/汲極接觸件314及閘極接觸件312。可以進行退火製程以在磊晶源極/汲極區292與源極/汲極接觸件314之間的界面形成矽化物。源極/汲極接觸件314與磊晶源極/汲極區292實體且電性耦合，且閘極接觸件312與閘極電極302實體且電性耦合。源極/汲極接觸件314與閘極接觸件312可以在不同的製程中形成，或是可以在同一個製程中形成。雖然是顯示為形成於同一個剖面，應當理解的是，各個源極/汲極接觸件314與閘極接觸件312可以在不同的剖面中形成，藉此可以避免接觸件的短路。
第35C至35D圖繪示了在奈米結構255在各種階段被薄化的實施例中的第35A及35B圖的結構。第35C圖繪示了第19B圖中的實施例，其中奈米結構255在形成STI區258之前被薄化。區域250N中的形成於STI區258的頂表面上方的部分的奈米結構255(例如，由第二半導體層254A~254C形成的部分奈米結構255)以及形成於STI區258的頂表面下方的部分的奈米結構255(例如，形成於基板250中的部分的奈米結構255)可以具有相對於基板50的主表面以相同的角度傾斜的側壁。區域250P中的形成於STI區258的頂表面上方及下方的部分的奈 米結構255可以具有相對於基板50的主表面以相同的角度傾斜的側壁。舉例而言，如第35C圖所繪示，在STI區258的頂表面上方且由第一半導體層252A~252C形成的部分之區域250P中的奈米結構255的側壁可以比在STI區258的頂表面下方且形成於基板250中的部分之區域250P中的奈米結構255的側壁更垂直。
第35D圖繪示了第20B或31D及31E圖的實施例，其中奈米結構255在形成STI區258後或移除虛置閘極堆疊後被薄化。形成於STI區258的頂表面上方及下方的部分之區域250N中的奈米結構255可以具有相對於基板250的主表面以不同的角度傾斜的側壁。舉例而言，形成於STI區258的頂表面下方且形成於基板250中的部分之區域250N中的奈米結構255的側壁可以比形成於STI區258的頂表面上方且形成於第二半導體層254A~254C中的部分之區域250N中的奈米結構255的側壁更垂直。
形成於STI區258的頂表面上方及下方的部分之區域250P中的奈米結構255可以具有相對於基板250的主表面在不同的角度下傾斜的側壁，且在寬度上具有階梯變化。舉例而言，如第35D圖所繪示，形成於STI區258的頂表面上方的部分之區域250P中的奈米結構255(例如，形成於第一半導體層252A~252C中的部分的奈米結構255)的側壁可以比形成於STI區258的頂表面下方的部分之區域250P中的奈米結構255(例如，形成於基板250中的部分的奈米結構255)的側壁更垂直。此外，形成於STI區258的頂表面下方的部分的奈米結構255與形成於STI區258的頂表面上方的部分的奈米結構255的寬度之間可以具有階梯變化，且形成於STI區258的頂表面下方的部分的奈米結構255具有比形成於STI區258的頂表面上方的部分的奈米結構255更大的寬度。
如以上所討論，將第一半導體層252A~252C形成為具有漸變的鍺 濃度並利用隨著鍺濃度增加而具有較高的蝕刻速率的蝕刻製程薄化第一半導體層252A~252C可導致第一半導體層252A~252C具有較接近矩形的輪廓且改善用於蝕刻區域250N及區域250P中的奈米結構255的製程的控制。接著第一半導體層252A~252C在區域250P中用作通道區。在NSFETs中包括第一半導體層252A~252C可導致較佳的閘極控制、減少的奈米結構寬度變化、以及減少的DIBL。
根據一個實施例，一種半導體裝置的形成方法包括：在半導體基板上形成半導體鰭片，半導體鰭片包括鍺，其中半導體鰭片的第一部分的鍺濃度大於半導體鰭片的第二部分的鍺濃度，第一部分與半導體基板的主表面之間的第一距離小於第二部分與半導體基板的主表面之間的第二距離；以及修整半導體鰭片，其中修整半導體鰭片的第一部分的速率大於修整半導體鰭片的第二部分的速率。在一個實施例中，在修整半導體鰭片前之半導體鰭片的側壁與半導體基板的主表面之間的第一角度與在修整半導體鰭片後之半導體鰭片的側壁與半導體基板的主表面之間的第二角度不同。在一個實施例中，半導體鰭片的第一部分的修整速率與半導體鰭片的第二部分的修整速率的比例是從1到3。在一個實施例中，修整半導體鰭片包括將半導體鰭片暴露於氧化劑。在一個實施例中，修整半導體鰭片包括將半導體鰭片暴露於氧化劑，接著在循環製程中將半導體鰭片暴露於鹼或酸。在一個實施例中，上述方法更包括形成淺溝槽隔離區，淺溝槽隔離區圍繞半導體鰭片的至少一部分，其中在形成淺溝槽隔離區後修整半導體鰭片。在一個實施例中，上述方法更包括形成淺溝槽隔離區，淺溝槽隔離區圍繞至少一部分的半導體鰭片，其中在形成淺溝槽隔離區前修整半導體鰭片。在一個實施例中，上述方法更包括：在半導體鰭片上形成虛置閘極； 以及移除虛置閘極以露出半導體鰭片，其中在移除虛置閘極後修整半導體鰭片。
根據另一個實施例，一種半導體裝置包括：半導體基板；第一半導體鰭片，位於半導體基板上，第一半導體鰭片包括矽鍺，第一半導體鰭片的鍺濃度隨著與半導體基板的距離增加而減少；第二半導體鰭片，位於半導體基板上，第二半導體鰭片包括矽，其中第一半導體鰭片的側壁與半導體基板的主表面之間的第一角度比第二半導體鰭片的側壁與半導體基板的主表面之間的第二角度更接近垂直；閘極堆疊，位於第一半導體鰭片上；以及源極/汲極區，至少部分地位於鄰近閘極堆疊的第一半導體鰭片中。在一個實施例中，第一角度是從85°到95°。在一個實施例中，第二角度是從70°到85°或從95°到120°。在一個實施例中，第一半導體鰭片的第一部分中的鍺的原子百分比與第一半導體鰭片的第二部分中的鍺的原子百分比的比例是從1：2到1：8。在一個實施例中，第一部分具有第一寬度，其中第二部分具有第二寬度，且其中第二寬度比第一寬度大不足1nm。在一個實施例中，半導體裝置更包括圍繞一部分的第一半導體鰭片的淺溝槽隔離區，其中在淺溝槽隔離區上方延伸的部分的第一半導體鰭片的最頂寬度與在淺溝槽隔離區上方延伸的部分的第一半導體鰭片的最底寬度的比例是從0.8到1.2。在一個實施例中，半導體裝置更包括圍繞一部分的第一半導體鰭片的淺溝槽隔離區，其中第一半導體鰭片在淺溝槽隔離區的頂表面具有寬度的階梯變化。在一個實施例中，第一半導體鰭片包括位於淺溝槽隔離區的頂表面上方的多個第一筆直側壁以及位於淺溝槽隔離區的頂表面下方的多個第二筆直側壁，其中第一筆直側壁與半導體基板的主表面之間的第三角度比第二筆直側壁與半導體基板的主表面之間的第四角度更接近垂直。
根據又另一個實施例，一種半導體裝置包括：第一通道區，位於 半導體基板上，第一通道區包括矽鍺，第一通道區具有第一寬度；第二通道區，位於第一通道區上，第二通道區包括矽鍺，第二通道區具有比第一通道區低的鍺濃度，第二通道區具有第二寬度；第三通道區，位於半導體基板上，第三通道區包括矽，第三通道區具有第三寬度；第四通道區，位於第三通道區上，第四通道區包括矽，第四通道區具有第四寬度，其中第一寬度與第二寬度之間的差值小於第三寬度與第四寬度之間的差值；以及閘極堆疊，圍繞第一通道區與第二通道區。在一個實施例中，第一通道區具有漸變的鍺濃度，隨著與半導體基板的距離增加而減少，且其中第二通道區具有漸變的鍺濃度，隨著與半導體基板的距離增加而減少。在一個實施例中，第二寬度與第一寬度的比例是從0.9到1.1。在一個實施例中，第四寬度與第三寬度的比例是從0.64到1.0。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
50:基板
50N,50P:區域
52:第一磊晶半導體材料
55:鰭片
58:淺溝槽隔離區(STI區)
68:通道區
100:閘極介電層
102:閘極電極
104:閘極遮罩
106:第二ILD
112:閘極接觸件

Claims (14)

  1. 一種半導體裝置的形成方法，包括：在一半導體基板上形成一半導體鰭片，該半導體鰭片包括鍺，其中該半導體鰭片的一第一部分的鍺濃度大於該半導體鰭片的一第二部分的鍺濃度，該第一部分與該半導體基板的一主表面之間的第一距離小於該第二部分與該半導體基板的該主表面之間的第二距離；形成一淺溝槽隔離區，該淺溝槽隔離區圍繞該半導體鰭片的至少一部分；以及修整(trimming)該半導體鰭片，其中修整該半導體鰭片的該第一部分的速率大於修整該半導體鰭片的該第二部分的速率，其中該半導體鰭片包括位於該淺溝槽隔離區的該頂表面上方的多個第一筆直側壁以及位於該淺溝槽隔離區的該頂表面下方的多個第二筆直側壁，其中該些第一筆直側壁與該半導體基板的該主表面之間的第一角度比該些第二筆直側壁與該半導體基板的該主表面之間的第二角度更接近垂直。
  2. 如請求項1之半導體裝置的形成方法，其中在修整該半導體鰭片前之該半導體鰭片的一側壁與該半導體基板的該主表面之間的第一角度與在修整該半導體鰭片後之該半導體鰭片的該側壁與該半導體基板的該主表面之間的第二角度不同。
  3. 如請求項1或2之半導體裝置的形成方法，其中該半導體鰭片的該第一部分的修整速率與該半導體鰭片的該第二部分的修整速率的比例是從1到3。
  4. 如請求項1之半導體裝置的形成方法，其中修整該半導體鰭片包 括將該半導體鰭片暴露於一氧化劑。
  5. 如請求項1或2之半導體裝置的形成方法，其中修整該半導體鰭片包括將該半導體鰭片暴露於一氧化劑，接著在一循環製程(cyclical process)中將該半導體鰭片暴露於鹼或酸。
  6. 如請求項1或2之半導體裝置的形成方法，其中在形成該淺溝槽隔離區之前或之後修整該半導體鰭片。
  7. 如請求項1或2之半導體裝置的形成方法，更包括：在該半導體鰭片上形成一虛置閘極；以及移除該虛置閘極以露出該半導體鰭片，其中在移除該虛置閘極後修整該半導體鰭片。
  8. 一種半導體裝置，包括：一半導體基板；一第一半導體鰭片，位於該半導體基板上，該第一半導體鰭片包括矽鍺，該第一半導體鰭片的鍺濃度隨著與該半導體基板的距離增加而減少；一第二半導體鰭片，位於該半導體基板上，該第二半導體鰭片包括矽，其中該第一半導體鰭片的側壁與該半導體基板的一主表面之間的一第一角度比該第二半導體鰭片的側壁與半導體基板的該主表面之間的一第二角度更接近垂直；一閘極堆疊，位於該第一半導體鰭片上；一源極/汲極區，至少部分地位於鄰近該閘極堆疊的該第一半導體鰭片中；以及一淺溝槽隔離區，圍繞一部分的該第一半導體鰭片，其中該第一半導體鰭片包括位於該淺溝槽隔離區的該頂表面上方的多個第 一筆直側壁以及位於該淺溝槽隔離區的該頂表面下方的多個第二筆直側壁，其中該些第一筆直側壁與該半導體基板的該主表面之間的第三角度比該些第二筆直側壁與該半導體基板的該主表面之間的第四角度更接近垂直。
  9. 如請求項8之半導體裝置，其中該第一半導體鰭片的一第一部分中的鍺的原子百分比與該第一半導體鰭片的一第二部分中的鍺的原子百分比的比例是從1：2到1：8。
  10. 如請求項8或9之半導體裝置，更包括圍繞一部分的該第一半導體鰭片的一淺溝槽隔離區，其中在該淺溝槽隔離區上方延伸的部分的該第一半導體鰭片的最頂寬度與在該淺溝槽隔離區上方延伸的部分的該第一半導體鰭片的最底寬度的比例是從0.8到1.2。
  11. 如請求項8或9之半導體裝置，其中該第一半導體鰭片在該淺溝槽隔離區的一頂表面具有寬度的階梯變化(step change)。
  12. 一種半導體裝置，包括：一奈米結構，包括：一第一通道區，位於一半導體基板上，該第一通道區包括矽鍺，該第一通道區具有一第一寬度；以及一第二通道區，位於該第一通道區上，該第二通道區包括矽鍺，該第二通道區具有比該第一通道區低的鍺濃度，該第二通道區具有一第二寬度；一第三通道區，位於該半導體基板上，該第三通道區包括矽，該第三通道區具有一第三寬度；一第四通道區，位於該第三通道區上，該第四通道區包括矽，該第四通道區具有一第四寬度，其中該第一寬度與該第二寬度之間的差值小於該第三寬度與 該第四寬度之間的差值；一閘極堆疊，圍繞該第一通道區與該第二通道區；以及一淺溝槽隔離區，圍繞一部分的該奈米結構，其中該奈米結構包括位於該淺溝槽隔離區的該頂表面上方的多個第一筆直側壁以及位於該淺溝槽隔離區的該頂表面下方的多個第二筆直側壁，其中該些第一筆直側壁與該半導體基板的該主表面之間的第一角度比該些第二筆直側壁與該半導體基板的該主表面之間的第二角度更接近垂直。
  13. 如請求項12之半導體裝置，其中該第一通道區具有漸變的(gradient)鍺濃度，隨著與該半導體基板的距離增加而減少，且其中該第二通道區具有漸變的鍺濃度，隨著與該半導體基板的距離增加而減少。
  14. 如請求項12或13之半導體裝置，其中該第二寬度與該第一寬度的比例是從0.9到1.1，且該第四寬度與該第三寬度的比例是從0.64到1.0。
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