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TWI792136B - 半導體裝置結構 - Google Patents

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TWI792136B
TWI792136B TW109147147A TW109147147A TWI792136B TW I792136 B TWI792136 B TW I792136B TW 109147147 A TW109147147 A TW 109147147A TW 109147147 A TW109147147 A TW 109147147A TW I792136 B TWI792136 B TW I792136B
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盧超群
黃立平
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鈺創科技股份有限公司
新加坡商發明創新暨合作實驗室有限公司
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Abstract

半導體裝置結構包含一矽基底，一電晶體，以及一互連結構。該矽基底具有一矽表面。該電晶體包含一閘極結構，一第一導通區，一第二導通區，以及位於該矽表面之下的一通道。該互連結構延伸到該電晶體之外且耦接於該電晶體的第一導通區。該互連結構被設置在該矽表面下方且通過一隔離區與該矽基底隔離。

Description

半導體裝置結構
本發明是有關於一種半導體裝置結構，尤指一種可在矽基底中嵌入矽表面下互連結構(underground interconnection)且該矽表面下互連結構同時具有高導電率且有效優化地隔離該矽基底的半導體裝置結構。
在現有最先進的積體電路中，該積體電路通過導電互連結構(例如：金屬線，多晶矽線等)連接多個電晶體，以幫助信號在該多個電晶體中的閘極(gate)、源極(source)以及汲極(drain)之間傳輸。該金屬線依靠許多接觸孔和連接插銷分別與該多個電晶體中的閘極、源極以及汲極進行連接，如此將使減小面積，功耗和雜訊的芯片設計目標以及提高該積體電路的性能面臨了巨大的挑戰和困難，尤其是因為要滿足摩爾定律而必須在芯片上大幅縮小該積體電路的尺寸時，更是如此。
接著以面積增加造成的挑戰和困難為例，與用於將金屬線連接到源極或汲極的接觸孔的尺寸相比，該多個電晶體中的源極或汲極必須設計具有較大擴散面積以使受限於光刻工具(lithographic tools)而不可避免的光刻未對準(photolithographic misalignment)不會造成該接觸孔在該源極或汲極的下邊緣之外形成。然而該較大的擴散面積無可避免地會增加該多個電晶體的擴散面積以 及該電晶體所在的芯片面積，如此將衍生出較大的寄生電容使得包含該電晶體的電路的交流(alternating current,ac)性能顯著地降低，導致該電晶體的電路消耗更高的功率且具有更大的雜訊。
因此，如何導入使用較少面積以連接一電晶體到對應該電晶體的一第一互連結構(金屬)層以發送和接收訊號的自對準接觸結構和技術已成為進一步有效縮小該電晶體的尺寸和改善該電晶體的性能的一項重要課題。
本發明公開了一種利用新技術(包含新製程積體)的電晶體的結構發明，其中該技術實現了在矽基底中嵌入矽表面下互連結構(underground interconnection)，且該矽表面下互連結構同時具有高導電率且有效優化地隔離該矽基底。該矽表面下互連結構可以通過緊湊的自對準垂直(或橋接)連接到電晶體的源極或汲極，進而導致許多元件和電路設計的創新。例如，該矽表面下互連結構可分別垂直連接至許多不同的源極或汲極，以及該矽表面下互連結構的其他端可連接至不同的信號源，例如電壓源或接地源。另外，芯片架構可更進一步引入垂直分布在該矽基底中不同層或不同電平的電源電壓，其中在該矽表面下必須嵌入必要的隔離以隔開該不同層或不同電平的電源，且該芯片架構可以相應地提高電晶體和電路的性能(例如速度，功率和雜訊等)，幷降低該矽表面上的設計複雜度(例如，目前複雜的芯片設計可能需要使用該矽表面上的十層互連結構中的第十層互連結構作為供電電源，但是需要該第十層互連結構下方的九層互連結構來傳輸信號，其中該十層互連結構堆疊起來非常複雜，且會占用相當大的接觸面積等)。舉個例形容本發明：在該矽表面下方的導線與該矽表面上方的導線之間建立不同的階梯，其中該矽表面下方的導線可以設計為具有不同的 深度以允許該矽表面下方的導線分布在該芯片中以提供各種信號(例如該電壓源的信號或該接地源的信號)，而不會以相當大或過大的尺寸在該矽基底中相互碰撞。
本發明的一實施例公開一種半導體裝置結構。該半導體裝置結構包含一矽基底，一電晶體，和一互連結構。該矽基底具有一矽表面。該電晶體包含一閘極結構，一第一導通區，一第二導通區，以及位於該矽表面之下的一通道。該互連結構延伸到該電晶體之外且耦接於該電晶體的第一導通區。該互連結構被設置在該矽表面下方且通過一隔離區與該矽基底隔離。
在本發明的另一實施例中，該半導體裝置結構另包含另一電晶體以及一信號線，其中該信號線電連接至該另一電晶體，其中該信號線分布在該矽表面的下方以及與該互連結構分開。
在本發明的另一實施例中，在該矽表面和該互連結構的上表面之間的一距離不同於在該矽表面和該信號線的上表面之間的一距離。
在本發明的另一實施例中，該半導體裝置結構另包含另一電晶體以及一電源線，其中該電源線電連接至該另一電晶體，其中該電源線分布在該矽表面的下方以及與該互連結構分開。
在本發明的另一實施例中，該電源線該電源線耦接於一電壓源或一接地源。
本發明的另一實施例公開一種半導體裝置結構。該半導體裝置結構包含一矽基底，一電晶體，以及一互連結構。該矽基底具有一矽表面。該電晶體包含一閘極結構，一第一導通區，一第二導通區，以及位於該矽表面之下的一通道。該互連結構延伸到該電晶體之外以及耦接於該電晶體的閘極結構。該互連結構包含在該矽表面之上的一上部分，且該互連結構的上部分的側壁對齊該閘極結構的側壁。
在本發明的另一實施例中，該半導體裝置結構另包含一第一間隔層和一第二間隔層，其中該第一間隔層覆蓋該閘極結構的第一側壁且位於該矽表面上方；以及該第二間隔層覆蓋該閘極結構的第二側壁且位於該矽表面上方。
在本發明的另一實施例中，該第一間隔層鄰接該互連結構的上部分的側壁。
在本發明的另一實施例中，該半導體裝置結構另包含一介電層，其中該介電層設置在該第一間隔層，該第二間隔層和該閘極結構下方。
在本發明的另一實施例中，該閘極結構的至少一部分從該矽表面向下延伸，且該通道的至少一部分位於該介電層的底部下方且沿著該介電層的底部延伸。
本發明的另一實施例公開一種半導體裝置結構。該半導體裝置結構包含一矽基底，一電晶體，以及一互連結構。該矽基底具有一矽表面。該電晶體包含一閘極結構、一第一導通區、一第二導通區、以及位於該矽表面之下的 一通道。該互連結構延伸到該電晶體之外且通過一橋接觸電連接至該電晶體的第一導通區。該橋接觸的一第一側壁對齊該第一導通區的一邊緣且該橋接觸的一第二側壁對齊該互連結構的一邊緣。
在本發明的另一實施例中，該橋接觸包含一上部分以及一下部分，其中該橋接觸的上部分鄰接該矽基底且該橋接觸的下部分與該矽基底分隔開來。
在本發明的另一實施例中，該半導體裝置結構另包含一第一隔離層，其中該第一隔離層至少覆蓋該第一側壁，該第二側壁，以及該橋接觸的下部分的底部。
在本發明的另一實施例中，該第一隔離層另覆蓋該橋接觸的下部分的一第三側壁，且一第二隔離層另覆蓋該橋接觸的下部分的一第四側壁，其中該下部分的第三側壁平行於該下部分的第四側壁，且該第二隔離層的寬度不同於該第一隔離層的寬度。
在本發明的另一實施例中，該互連結構設置在該矽表面之下，且該橋接觸的下部分鄰接該互連結構。
本發明的另一實施例公開一種半導體裝置結構。該半導體裝置結構包含一矽基底，一第一電晶體，以及一互連結構。該矽基底具有一矽表面。該第一電晶體包含一閘極結構、一第一導通區、一第二導通區、以及位於該矽表面之下的一通道。該互連結構通過一橋接觸電連接至該第一電晶體的第一導通 區。該互連結構位於該矽表面下方且一隔離帽設置在該橋接觸之上以隔離該橋接觸。該橋接觸包含一上部分以及一下部分，且該橋接觸的下部分的至少一第一側壁鄰接一隔離層，且該隔離帽的一邊緣對齊該隔離層的一邊緣。
在本發明的另一實施例中，該半導體裝置結構另包含一第一間隔層，其中該第一間隔層設置於該第一電晶體的第一導通區和閘極結構之間，且該隔離帽與該第一電晶體的第一導通區接觸。
在本發明的另一實施例中，該半導體裝置結構另包含一第二電晶體，其中該第二電晶體相鄰於該第一電晶體，該第二電晶體包含一閘極結構、一第一導通區、以及一第二導通區，以及該第二電晶體的第一導通區與該隔離帽接觸且通過該橋接觸電連接於該互連結構。
在本發明的另一實施例中，該半導體裝置結構另包含一第三電晶體，其中該第三電晶體相鄰於該第一電晶體，該第三電晶體包含一閘極結構、一第一導通區、以及一第二導通區，以及該第三電晶體的第二導通區與該第一電晶體的第二導通區分隔開來。
本發明的另一實施例公開一種半導體裝置結構。該半導體裝置結構包含一矽基底，一溝槽，以及一第一間隔層和一第二間隔層。該矽基底具有一矽表面。該溝槽的至少一部分形成在該矽表面之下。該第一間隔層覆蓋該溝槽的第一側，以及該第二間隔層覆蓋該溝槽的第二側。該第一間隔層的材料不同於該第二間隔層的材料。
在本發明的另一實施例中，該溝槽的第一側對稱於該溝槽的第二側。
本發明的另一實施例公開一種半導體裝置結構。該半導體裝置結構包含一矽基底，一第一互連結構，以及一第二互連結構。該矽基底具有一矽表面。該第一互連結構設置於該矽表面之下。該第二互連結構設置於該矽表面之下。從該矽表面到該第一互連結構的深度和從該矽表面到該第二互連結構的深度相同，且該第一互連結構和該第二互連結構分隔開來。
在本發明的另一實施例中，該第一互連結構的材料和該第二互連結構的材料相同。
本發明的另一實施例公開一種半導體裝置結構。該半導體裝置結構包含一矽基底，一第一電晶體，一橋接觸，以及一互連結構。該矽基底具有一矽表面。該第一電晶體包含一閘極結構、一第一導通區、一第二導通區、以及位於該矽表面之下的一通道。該橋接觸包含一上部分以及一下部分，其中該橋接觸電連接至該第一電晶體的第一導通區。該互連結構位於該矽表面下方且與該橋接觸的下部分接觸。
在本發明的另一實施例中，該第一電晶體是一n型金氧半電晶體且該第一導通區包含一n+摻雜區。
在本發明的另一實施例中，該第一電晶體是一p型金氧半電晶體且該第一導通區包含一p+摻雜區。
本發明的另一實施例公開一種半導體裝置結構。該半導體裝置結構包含一矽基底，一n型金氧半電晶體，一p型金氧半電晶體，一橋接觸，以及一互連結構。該矽基底具有一矽表面。該n型金氧半電晶體包含一閘極結構、一第一導通區、以及位於該矽表面之下的一第一通道。該p型金氧半電晶體包含一閘極結構、一第二導通區、以及位於該矽表面之下的一第二通道。該橋接觸包含一上部分以及一下部分，其中該橋接觸電連接至該n型金氧半電晶體的第一導通區以及該p型金氧半電晶體的第二導通區。該互連結構位於該矽表面下方且與該橋接觸的下部分接觸。
在本發明的另一實施例中，該n型金氧半電晶體的第一導通區包含一n+摻雜區且該p型金氧半電晶體的第二導通區包含一p+摻雜區。
在本發明的另一實施例中，該橋接觸的材料和該互連結構的材料相同。
202:p型基底
204:襯墊氧化層
206:襯墊氮化層
208、HSS-1/2、HSS-1/3:半導體表面
210:溝槽
304:STI-第一氧化層
306、702、1106:光阻層
502:第一氧化層
504:第一氧化/STI層
602:金屬層
902、UGBL:矽表面下位元線
1002、CVD-STI-Oxide2:第二氧化層
1102:第三氧化層
1104:第二氮化層
1302:U形通道
1304:高介電常數絕緣層
1402:第三氮化層
1404:第四氧化層
1602:第四氮化層
1604:第五氧化層
1606:第五氮化層
1608:第六氧化層
1702:旋塗電介質
1802:第七氧化層
1804:旋塗電介質層
1902:第八氧化層
2202:n+多晶矽插銷
2402:n+多晶矽層
2502:第九氧化層
AQ1、AQ2、AQ3:存取電晶體
Drain-1:第一汲極
Drain-2:第二汲極
Hole-1/2、Hole-1/3:孔洞
NLDD:n型輕摻雜汲極
2602、2604:電容
Source-1:第一源極
Source-3:第三源極
STI:淺溝槽隔離
Wordline-1:第一字元線
Wordline-2:第二字元線
Wordline-3:第三字元線
10-80、102-160:步驟
圖1A是本發明的一實施例所公開的一種動態隨機存取記憶體記憶單元陣列的製造方法的流程圖。
圖1B-1G是說明圖1A的示意圖。
圖2是說明沉積襯墊氮化層和襯墊氧化層以及形成淺溝槽隔離後的上視圖和沿著該X方向的剖面圖的示意圖。
圖3是說明沉積該第一氮化層以形成該第一氮化間隔層，且沉積該STI-第一氧化 層以及該光阻層的示意圖。
圖4是說明蝕刻掉該上邊緣第一氮化間隔層且該光阻層沒有覆蓋該STI-第一氧化層的示意圖。
圖5是說明剝離該光阻層以及該STI-第一氧化層，且生成該第一氧化層的示意圖。
圖6是說明沉積該金屬層在該溝槽中且通過該化學機械平坦化技術平坦化的示意圖。
圖7是說明沉積該光阻層的示意圖。
圖8是說明蝕刻該金屬層對應於該主動區的末端的示意圖。
圖9是說明移除該光阻層且該金屬層被回蝕以形成該矽表面下位元線的示意圖。
圖10是說明沉積該第二氧化層被在該溝槽中的示意圖。
圖11是說明沉積該第三氧化層、該第二氮化層以及該光阻層，且移除該第三氧化層、該第二氮化層以及該光阻層的不必要部分的示意圖。
圖12是說明蝕刻該襯墊氮化層但保留襯墊氧化層的示意圖。
圖13是說明形成該U型凹槽且形成該高介電常數絕緣層以作為該存取電晶體的閘極結構的示意圖。
圖14是說明沉積該第三氮化層以及該第四氧化層被，然後拋光該第三氮化層以及該第四氧化層的示意圖。
圖15是說明蝕刻掉該第二氮化層以及該第三氧化層的示意圖。
圖16是說明沉積且通過該各向異性蝕刻技術蝕刻該第四氮化層、該第五氧化層以及該第五氮化層，以及沉積該第六氧化層的示意圖。
圖17是說明沉積該旋塗式介電材料以產生該孔洞的示意圖。
圖18是說明在該孔洞內沉積該第七氧化層以及且在該第七氧化層之上沉積該旋塗電介質層的示意圖。
圖19是說明移除該旋塗電介質層、該襯墊氧化層、以及該矽材料以產生另一孔洞的示意圖。
圖20是說明沿著該Y2方向的剖面圖的示意圖。
圖21是說明移除該另一孔洞內該另一內側壁上的該下邊緣第一氮化間隔層的示意圖。
圖22是說明沉積且蝕刻該n+多晶矽以在該另一孔洞內留下該n+多晶矽插銷的示意圖。
圖23是說明移除該第八氧化層的上部分以在該另一孔洞內產生該第八氧化間隔層的示意圖。
圖24A是說明產生該頸型環繞導電n+多晶矽和該n+多晶矽插銷的示意圖。
圖24B是說明實現該垂直連接(橋)和該W-2插銷的另一種方式的示意圖。
圖25A是說明在該n+多晶矽插銷上熱生長該第九氧化層的示意圖。
圖25B是說明在該W-2插銷上局部熱生長該第九氧化層的示意圖。
圖26是說明移除該第六氧化層和該第五氮化間隔層，然後利用該n型摻雜物注入以產生該存取電晶體的汲極和源極的示意圖。
圖27是說明實現該矽表面下互連結構的原理的示意圖。
圖28是說明該動態隨機存取記憶體記憶單元陣列的上視圖的示意圖。
為了說明本發明適用於包含邏輯、數位、類比、記憶體等的積體電路，以下描述是以記憶體為例說明以輕鬆掌握本發明的核心技術。現今有許多使用不同類型的記憶單元的半導體記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)、靜態隨機存取記憶體(static random access memory，SRAM)，以及包括NOR、NAND、三維(3D)NAND的非易失性 (nonvolatile)閃存等)都需要位元線和字元線。另外，本發明另公開一種用於排列該位元線和該字元線的新架構，其中有關該新架構的核心技術被認為是可以良好地應用於上述記憶體。另外，在本發明之後的實施例中，本發明舉動態隨機存取記憶體為例來說明本發明的核心技術且該動態隨機存取記憶體的製造方法可作為本發明的一種實現方法。現今最常用於該動態隨機存取記憶體的記憶單元之一是1T1C單元，其中該1T1C單元內的一存取電晶體(1T)的閘極結構是連接到一字元線，該存取電晶體(1T)的汲極是連接到一位元線，以及該存取電晶體(1T)的源極連接到該1T1C單元內的一電容(1C)。
為了增加記憶體在一芯片的密度，該1T1C單元需要儘量被縮小，也就是說該1T1C單元的所有幾何尺度需要被縮小到一個較小的維度且該電容的設計也必須進展到三維(3D)結構以增加該電容的電容值(例如在該存取電晶體(1T)之上形成堆迭電容或在該存取電晶體(1T)的矽表面之下形成一溝槽電容)。然而隨著該1T1C單元被要求縮小時，以下半導體製程技術所面對的困難將變得更難以解決：
(1)由於該1T1C單元的幾何尺度被縮小，所以該1T1C單元的總面積減少，導致該1T1C單元中被用以允許形成多種必要的接觸(例如在該電容和該存取電晶體(1T)的源極之間的接觸，以及在該位元線和該存取電晶體(1T)的汲極之間的接觸)的表面積小很多。(2)即使該電容(1C)是由該三維(3D)結構製成，該電容(1C)的電容值還是會減小。例如如果在該存取電晶體(1T)的矽表面之上所形成的堆迭電容太高，則該1T1C單元的矽表面將非常粗糙和具有不良的表面樣貌，以及如果在該存取電晶體(1T)的矽表面之下形成溝槽電容，則該溝槽電容需要被製造得非常深使得相關的蝕刻(etching)和重新填充(refilling)的製程變得困難。(3) 該字元線、該位元線和該電容的三種結構很難布局(laid out)在同一平面，特別是幾何傳導機制要求該三種結構必須互相垂直或接近垂直，且在該三種結構中彼此的形成順序(例如在該位元線之後形成該電容的順序或在該電容之後形成該位元線的順序)將使該布局變得更困難。(4)因為上述(3)造成從該電容到該存取電晶體(1T)的源極的連接區域非常小，所以一些自對準(self-alignment)很難在需要被連接的不同結構之間實現。(5)當該1T1C單元的幾何尺度繼續縮小時，由於該1T1C單元的幾何形狀的縮小將不完全取決於光刻尺度的縮小(lithographic scaling)和對準等製程，所以用於製造該1T1C單元的積體製程變得越來越難以實現具有自對準特性的臨界層(critical layer)和幾何圖案(geometrical pattern)。
因此，本發明公開了(1)一種該位元線在矽表面(horizontal silicon surface,HSS)之下的新結構，(2)一種用於連結該存取電晶體(1T)的閘極結構和該字元線到具有自對準可能性的關鍵垂直連接的新結構，(3)一種用於使垂直橋材料(vertical bridge material)連結該存取電晶體(1T)的汲極到矽表面下互連結構(underground interconnection)的新結構，(4)一種使該存取電晶體(1T)的汲極通過圍繞該字元線的間隔層自對準到具有所需距離的通道的新結構，其中所需距離是由圍繞該字元線的間隔層決定，(5)一種通過自對準在該矽表面下互連結構之上製作絕緣帽以將該矽表面下互連結構與所有其他導電層隔離開來的新結構，以及(6)實現本發明的所有新穎製程方法。
接著，請參照圖1A-1F，2-28，其中圖1A是本發明的一實施例所公開的一種動態隨機存取記憶體記憶單元(1T1C cell)陣列的製造方法的流程圖，詳細步驟如下： 步驟10：開始；步驟20：基於p型基底，定義該動態隨機存取記憶體記憶單元陣列的主動區並形成淺溝槽隔離(shallow trench isolation，STI)；步驟30：沿著該主動區的側壁，形成不對稱的間隔層；步驟40：在該不對稱的間隔層和該p型基底的矽表面之下，形成矽表面下位元線(underground bit line)；步驟50：形成該動態隨機存取記憶體記憶單元陣列的U型電晶體(或存取電晶體)的字元線和閘極結構；步驟60：定義以及隔離該動態隨機存取記憶體記憶單元陣列的U型電晶體的汲極(也就是第一導通區)和源極(也就是第二導通區)；步驟70：在該矽表面下位元線和該U型電晶體(或該存取電晶體)的汲極之間形成連結，且摻雜該汲極和該源極；步驟80：結束。
請參照圖1B和圖2，步驟20包含：步驟102：沉積襯墊氧化層204和襯墊氮化層206；步驟104：定義該動態隨機存取記憶體記憶單元陣列的主動區，且移除對應該主動區之外的半導體表面208(也就是矽表面)的矽材料以產生溝槽210；步驟106：在溝槽210沉積且回蝕(etch back)氧化層214以在半導體表面208之下形成該淺溝槽隔離。
請參照圖1C和圖3-5，步驟30包含：步驟108：沉積和回蝕第一氮化層以形成第一氮化間隔層； 步驟110：沉積STI-第一氧化層304在溝槽210中且通過化學機械平坦化(chemical mechanical polishing，CMP)技術平坦化；步驟112：沉積光阻層306在STI-第一氧化層304和襯墊氮化層206之上；步驟114：完全蝕刻沒有被光阻層306覆蓋的上邊緣第一氮化間隔層以及STI-第一氧化層304；步驟116：剝離光阻層306和STI-第一氧化層304，且生成第一氧化層502。
請參照圖1D和圖6-10，步驟40包含：步驟118：沉積金屬層602在溝槽210中且通過該化學機械平坦化技術平坦化；步驟120：沉積光阻層702；步驟122：蝕刻對應該主動區的末端的金屬層602以分隔多條導線；步驟124：移除光阻層702且回蝕金屬層602以形成矽表面下位元線902；步驟126：沉積第二氧化層1002被在溝槽210中且通過該化學機械平坦化技術平坦化。
請參照圖1E和圖11-15，步驟50包含：步驟128：沉積第三氧化層1102，第二氮化層1104，以及圖案化的光阻層1106，以及移除第三氧化層1102和第二氮化層1104的不必要部份；步驟130：移除圖案化的光阻層1106，襯墊氮化層206，以及襯墊氧化層204； 步驟132：蝕刻半導體表面208以形成U形凹槽，在該U形凹槽內形成高介電常數絕緣層1304，以及沉積閘極材料1306然後回蝕以形成該存取電晶體的字元線和閘極結構；步驟134：沉積第三氮化層1402，隨後沉積第四氧化層1404，然後回蝕第四氧化層1404；步驟136：蝕刻掉第二氮化層1104和第三氧化層1102。
請參照圖1F和圖16-20，步驟60包含：步驟138：移除襯墊氮化層206，以及回蝕第二氧化層1002至半導體表面208；步驟140：沉積以及各向異性蝕刻(anisotropic etch)第四氮化層1602，第五氧化層1604，以及第五氮化層1606，以及沉積第六氧化層1608；步驟142：沉積旋塗電介質(spin-on dielectrics，SOD)1702，通過該化學機械平坦化技術平坦化沉積旋塗電介質1702，沉積光阻以露出作為該源極的區域的旋塗電介質1702，以及蝕刻作為該汲極的區域的旋塗電介質1702、襯墊氧化層204以及矽材料以產生孔洞Hole-1/3，以及移除光阻；步驟144：沉積以及回蝕第七氧化層1802，然後沉積以及回蝕旋塗電介質層1804；步驟146：沉積光阻以露出作為該汲極的區域，蝕刻靠近作為該汲極的區域的旋塗電介質1702、襯墊氧化層204以及矽材料以產生孔洞Hole-1/2，移除光阻，以及熱生成(thermally grow)第八氧化層1902。
請參照圖1G和圖21-26，步驟70包含：步驟148：移除該第一氮化間隔層的下邊緣以露出矽表面下位元線 902(UGBL)的側壁；步驟150：沉積導電材料(例如n+多晶矽2202或其他金屬材料(例如鎢))以接觸矽表面下位元線902(UGBL)的側壁，然後回蝕n+多晶矽2202留下n+多晶矽插銷(n+ polysilicon plug)；步驟152：移除第八氧化層1902的上部分以露出該汲極的側壁；步驟154：生成可讓該汲極和n+多晶矽2202接觸的連接材料以使該汲極電連接矽表面下位元線902(UGBL)；步驟156：在該連接材料之上生成隔離材料(例如第九氧化層2502)；步驟158：移除旋塗電介質層1804、第六氧化層1608和第五氮化層1606，然後利用n型摻雜物注入(n-type dopant implantation)製造出該存取電晶體的該汲極和該源極；步驟160：結束。
上述製造方法的詳細說明如下。上述製造方法是從p型矽片(也就是p型基底202)開始。在步驟102中，如圖2(a)所示，在半導體表面208(也就是水平矽表面)之上形成襯墊氧化層204，然後在襯墊氧化層204之上沉積襯墊氮化層206。
在步驟104中，光刻光罩技術(photolithographic mask technique)可定義該動態隨機存取記憶體記憶單元陣列的主動區，其中如圖2(a)所示，因為該動態隨機存取記憶體記憶單元陣列的主動區對應襯墊氧化層204和襯墊氮化層206，所以在主動區圖案之外的半導體表面208將因此而暴露。因為在該主動區圖案之外的半導體表面208被暴露，所以對應該主動區圖案之外的半導體表面208的矽材料可被各向異性蝕刻技術(anisotropic etching technique)移除以製造出溝槽(或 渠道)210，其中例如溝槽210可在半導體表面208之下達到250奈米深。
在步驟106中，沉積氧化層214以填滿溝槽210，然後回蝕氧化層214以在溝槽210內形成在半導體表面208之下的該淺溝槽隔離。另外，圖2(b)是對應圖2(a)的上視圖，以及圖2(a)是沿著如圖2(b)所示的X方向的切割線的剖面圖。另外，如圖2(a)所示，在本發明的一實施例中，該淺溝槽隔離具有約50奈米的厚度，以及如果低於半導體表面208的溝槽210具有250奈米的深度，則該淺溝槽隔離的上表面距離半導體表面208約200奈米深。
在步驟108中，如圖3(a)所示，沉積該第一氮化層和利用該各向異性蝕刻技術回蝕該第一氮化層以沿著溝槽210的兩邊緣(也就是上邊緣和下邊緣)形成該第一氮化間隔層。在步驟110中，如圖3(a)，在溝槽210內的該淺溝槽隔離之上沉積STI-第一氧化層304以填充溝槽210。然後通過該化學機械平坦化技術平坦化STI-第一氧化層304以使STI-第一氧化層304的上表面和襯墊氮化層206的上表面平齊。
在步驟112中，如圖3(a)所示，利用光刻技術通過光阻層306保護沿著溝槽210的下邊緣的該第一氮化間隔層(也就是下邊緣第一氮化間隔層)，但是移除沿著溝槽210的上邊緣的該第一氮化間隔層(也就是該上邊緣第一氮化間隔層)。也就是說在光阻層306沉積在STI-第一氧化層304和襯墊氮化層206之上後，因為移除在該上邊緣第一氮化間隔層上的光阻層306但保留該下邊緣第一氮化間隔層上的光阻層306，所以不會移除該下邊緣第一氮化間隔層但可移除該上邊緣第一氮化間隔層。另外，圖3(b)是對應圖3(a)的上視圖，以及圖3(a)是沿著如圖3(b)所示的Y方向的切割線的剖面圖。在步驟114中，如圖4所示，可通過蝕刻製 程蝕刻掉沒有被光阻層306覆蓋的該上邊緣第一氮化間隔層以及STI-第一氧化層304。
在步驟116中，如圖5所示，剝離光阻層306和STI-第一氧化層304，其中STI-第一氧化層304具有遠高於熱生成氧化層和沉積氧化層的蝕刻速率。然後熱生成第一氧化層502以形成第一氧化間隔層，其中該第一氧化間隔層覆蓋溝槽210的上邊緣，第一氧化層502不會長超過襯墊氮化層206，以及僅有非常薄的氧化層(稱為第一氧化/STI層504)形成在該淺溝槽隔離之上。如圖5所示，步驟116導致非對稱的間隔層(也就是該下邊緣第一氮化間隔層(也就是請求項20所述的第一間隔層)和該第一氧化間隔層(也就是請求項20所述的第二間隔層))分別形成在溝槽210的兩對稱邊緣(也就是溝槽210的上邊緣和下邊緣)。例如，該第一氧化間隔層的厚度是4奈米以及該下邊緣第一氮化間隔層的厚度是3奈米。另一方面，該非對稱的間隔層也是沿著該主動區的側壁形成。該非對稱的間隔層(如圖5所示)的結構和上述相關的步驟是本發明的第一主要技術特徵，其稱為在溝槽(或渠道)的兩對稱邊緣上的非對稱的間隔層(asymmetric spacers on two symmetrical edges of a trench or a canal,ASoSE)。
在步驟118中，如圖6所示，沉積金屬層602(或需要承受後續製程條件的導電材料)以填滿溝槽210且通過該化學機械平坦化技術平坦化以使金屬層602的上表面與襯墊氮化層206的上表面平齊(如圖6所示)。另外，在本發明的一實施例中，金屬層602可以是鎢(其縮寫為W)。
在步驟120中，如圖7所示，沉積光阻層702以覆蓋該下邊緣第一氮化間隔層和該第一氧化間隔層，但暴露該下邊緣第一氮化間隔層和該第一氧化間 隔層對應該主動區的末端的兩邊緣。
在步驟122中，如圖8所示，蝕刻金屬層602對應該主動區的末端直到暴露第一氧化/STI層504的上表面以分隔多條導線(也就是金屬層602)。
在步驟124中，如圖9(a)所示，在移除光阻層702之後，回蝕溝槽210內的金屬層602至合理厚度以形成矽表面下位元線902，其中矽表面下位元線902的上表面遠低於半導體表面208(例如，矽表面下位元線902的厚度約為40奈米)。另外，如圖9(a)所示，矽表面下位元線902位於該淺溝槽隔離的上表面之上以及矽表面下位元線902的兩側壁分別受限於該非對稱間隔層(也就是說該下邊緣第一氮化間隔層和該第一氧化間隔層)。另外，圖9(a)是沿著如圖9(b)所示的Y方向的切割線的剖面圖。
在步驟126中，如圖10(沿著如圖9(b)所示的Y方向的切割線的剖面圖)所示，第二氧化層1002(也稱為CVD-STI-oxide2)需要有足夠的厚度以填充矽表面下位元線902上方的溝槽210，然後通過該化學機械平坦化技術拋光第二氧化層1002以保留第二氧化層1002的部分，其中第二氧化層1002被保留的部分的高度和襯墊氮化層206的上表面平齊，受限於襯墊氮化層206，以及覆蓋該下邊緣第一氮化間隔層和該第一氧化間隔層。如圖10所示，步驟126可使矽表面下位元線902(也就是請求項1所述的互連結構)嵌入至溝槽210內所有絕緣體(也就是請求項1所述的隔離區)中且受限於該所有絕緣體(之後矽表面下位元線902將連接至該動態隨機存取記憶體記憶單元陣列的存取電晶體的汲極)，其中如圖10所示的結構稱為絕緣體包圍的矽表面下位元線(underground bit-lines,UGBL)，且該矽表面下位元線(UGBL)是本發明的第二主要技術特徵。
以下的說明將介紹如何同時通過自對準方法(self-alignment method)形成該動態隨機存取記憶體記憶單元(1T1C單元)陣列的存取電晶體和字元線以及形成字元線連接該存取電晶體的所有相關閘極結構。如此，該動態隨機存取記憶體記憶單元(1T1C單元)陣列的存取電晶體的閘極結構和字元線將被連接成為一體的金屬(例如鎢(W))。
在步驟128中，如圖11(a)所示，首先沉積第三氧化層1102，第二氮化層1104，以及圖案化的光阻層1106。然後利用該光刻技術移除第三氧化層1102和第二氮化層1104的不必要部份。另外，可通過第三氧化層1102和第二氮化層1104的複合層定義電晶體/字元線圖案(transistor/word line pattem)，其中第三氧化層1102和第二氮化層1104的複合層是由垂直於該主動區方向的方向上的多個條狀的第三氧化層1102和第二氮化層1104所組成。因此，如圖11(a)和圖11(b)所示，用於定義該存取電晶體和該字元線的縱向(該Y方向)條紋(由第三氧化層1102和第二氮化層1104組成)，以及用於定義該主動區的交叉點方形(cross-point square)將被形成，其中該交叉點方形是位於兩縱向條紋之間的交叉點空間(cross-point space)，以及圖11(a)是沿著如圖11(b)所示的X方向的切割線的剖面圖。
如圖11(b)所示，圖11(b)所示的上視圖顯示了位於襯墊氮化層206和襯墊氧化層204之上的具有第三氧化層1102和第二氮化層1104所組成的縱向條紋的織物狀棋盤圖案(fabric-like checkerboard pattern)，以及也顯示了在水平方向(也就是如圖11(b)所示的X方向)上的該主動區(被襯墊氮化層206和襯墊氧化層204覆蓋)和該淺溝槽隔離。如圖11(b)所示，該主動區允許該存取電晶體通過一種自對準技術(self-alignment technique)製成。這種用於在一個製程步驟中製造該 存取電晶體的閘極結構和該字元線的自對準結構的織物狀棋盤圖案是本發明的第三主要技術特徵。
在步驟130中，如圖12(a)所示，保留光阻層1106，蝕刻掉襯墊氮化層206，以及保留襯墊氧化層204，以及如圖12(b)所示，移除光阻層1106和襯墊氧化層204。因此，半導體表面208暴露在如圖12(b)所示的交叉點方形區域(cross-point square area)，其中該交叉點方形區域對應該主動區(位於圖11(a)和圖11(b)所示的交叉點方形)。
在步驟132中，如圖13所示，通過該各向異性蝕刻技術蝕刻暴露在該交叉點方形區域的半導體表面208以形成該U形凹槽，其中該U形凹槽是用於形成該存取電晶體的U形通道1302，以及例如從半導體表面208開始算起該U形凹槽的垂直深度可達約60奈米，也就是說U型通道1302是位於半導體表面208之下。因為該存取電晶體的該U形凹槽是暴露在外，所以可通過合理設計的硼(p型摻雜劑)的濃度來摻雜該U形凹槽內的U型信道1302以實現信道摻雜，其中該通道摻雜是為了使該存取電晶體在隨後的高介電常數金屬-閘極結構(high-k metal-gate structure)形成之後具有所需的臨界值電壓(threshold voltage)。之後在該U形凹槽的底部和側壁形成高介電常數絕緣層1304，其中高介電常數絕緣層1304是作為該存取電晶體的閘極介電層，且如圖13所示，高介電常數絕緣層1304的兩邊緣的上表面是高於半導體表面208。然後選擇適合於字元線導電率幷且可以實現目標功函數(targeted work-function)性能的閘極材料1306，以使該存取電晶體具有較低的臨界值電壓(選擇閘極材料1306的目的是將升壓後的字元線電壓降到盡可能低但仍能提供足夠的驅動力以完成用以恢復(restore)該電容(1C)的足夠電荷量，以及在另一方面是有利於更快的電荷轉移以進行信號偵測)。
沉積閘極材料1306(也就是適合的閘極材料)，其中閘極材料1306足以填充兩相鄰縱向條紋(由第三氧化層1102和第二氮化層1104組成)之間的該U形凹槽(如圖13所示)。例如，閘極材料1306可以是用以形成該高介電常數金屬-閘極結構的鎢(W)，其中如果U型通道1302具有合適的摻雜濃度，則該高介電常數金屬-閘極結構可允許該存取電晶體具有所需的較低臨界值電壓。然後蝕刻閘極材料1306以產生夾在該兩相鄰縱向條紋(由第三氧化層1102和第二氮化層1104組成)之間的縱向(該Y方向)字元線。
本發明所公開的具有U形通道1302的該存取電晶體(以下稱為U型電晶體)是不同於現有技術所公開的常用於埋入式字元線設計(buried word line design)中的嵌入式電晶體(recessed transistor)。該U型電晶體的主體沿著該Y方向(也就是通道寬度方向)的兩邊被第二氧化層1002(也就是CVD-STI-Oxide2)限制住，以及該U型電晶體的通道長度包含U形通道1302對應該U型電晶體的汲極的一邊的深度，U形通道1302的底部的長度，以及U形通道1302對應該U型電晶體的源極的一邊的深度。例如，如果該U形凹槽的垂直深度為60奈米以及該U形凹槽沿著該X方向(也就是通道長度方向)的開口為7奈米，該U型電晶體的U形通道1302的總長度可達127奈米。相較之下，該嵌入式電晶體的通道長度必須更多地取決於該嵌入式電晶體的閘極材料被嵌入的深度以及該嵌入式電晶體的源極結和汲極結所形成的深度。
由於該U型電晶體和該嵌入式電晶體之間的結構差異，所以可以更好地控制U形通道1302的通道長度(尤其特別的是當U形通道1302的通道長度不取決於該U型電晶體的閘極結構高度時)。另外，因為半導體表面208是固定的，所 以該U型電晶體的汲極和源極的摻雜濃度分布具有更少的元件設計參數變化(device-design-parameter variation)而可控性更高，這將在之後有關如何完成該U型電晶體的汲極和源極時有更詳細地描述。另外，在該縱向方向上，通過該兩相鄰縱向條紋(由第三氧化層1102和第二氮化層1104組成)之間的自對準同時形成該U型電晶體的閘極結構和該字元線是一種使該字元線不低於半導體表面208的方式，其中不低於半導體表面208的該字元線具有與現有技術中常用的埋入式字元線相當不同的設計與性能參數。另外，通過回蝕使該字元線(也就是閘極材料1306)的高度被設計成低於該複合層(由第三氧化層1102和第二氮化層1104組成)的高度。另外，該U型電晶體的閘極結構自對準地連接到該字元線的結構設計是本發明的第四主要技術特徵。
在步驟134中，如圖14所示，沉積第三氮化層1402，以及隨後沉積第四氧化層1404，其中第三氮化層1402和第四氧化層1404堆疊在一起使其總厚度足以填充該兩相鄰縱向條紋(由第三氧化層1102和第二氮化層1104組成)之間的空間。然後，回蝕(或拋光)第四氧化層1404以使第四氧化層1404的上表面平齊第二氮化層1104的上表面從而在該字元線(也就是閘極材料1306)的正上方形成由第四氧化層1404和第三氮化層1402組成的複合層。
在步驟136中，如圖15所示，通過該各向異性蝕刻技術蝕刻掉第二氮化層1104，以及保留該字元線之上的第四氧化層1404/第三氮化層1402。然後，也通過該各向異性蝕刻技術蝕刻掉第三氧化層1102以暴露襯墊氮化層206。如圖15所示的閘極結構(例如第四氧化層1404/第三氮化層1402/閘極材料1306)同時實現了在該U形凹槽內的該U型電晶體的閘極結構以及在該縱向方向(也就是該Y方向)上的該字元線。
在步驟138中，如圖16所示，去除襯墊氮化層206以留下襯墊氧化層204。回蝕第二氧化層1002(也就是該第二氧化層)以使第二氧化層1002的上表面平齊襯墊氧化層204的上表面。
在步驟140中，如圖16所示，沉積第四氮化層1602以及通過該各向異性蝕刻技術蝕刻第四氮化層1602以生成具有精心設計的厚度的第四氮化間隔層(也就是說如請求項7所述的第一間隔層和第二間隔層)。然後，沉積第五氧化層1604以及通過該各向異性蝕刻技術蝕刻第五氧化層1604以生成第五氧化間隔層。然後，沉積第五氮化層1606以及通過該各向異性蝕刻技術蝕刻第五氮化層1606以生成第五氮化間隔層。然後，沉積第六氧化層1608在如圖16所示的整個表面。因此，總結而言，第六氧化層1608是在該第五氮化間隔層之外，該第五氮化間隔層是在該第五氧化間隔層之外，以及該第五氧化間隔層是在該第四氮化間隔層之外，以及上述所有間隔層都圍繞且沿著該閘極結構(第四氧化層1404/第三氮化層1402/閘極材料1306)。
如圖16，17所示，為了方便和清楚地描述具有該字元線和該位元線的該動態隨機存取記憶體記憶單元陣列，位於中心的字元線標注為第一字元線Wordline-1(對應存取電晶體AQ1)，比鄰第一字元線Wordline-1左邊的字元線標注為第二字元線Wordline-2(對應比鄰存取電晶體AQ1左邊的存取電晶體AQ2)，以及襯墊氧化層204仍然覆蓋第一字元線Wordline-1和第二字元線Wordline-2之間作為該汲極的區域以保留給存取電晶體AQ1的第一汲極Drain-1以及存取電晶體AQ2的第二汲極Drain-2。比鄰第一字元線Wordline-1右邊的字元線標注為第三字元線Wordline-3(對應比鄰存取電晶體AQ1右邊的存取電晶體AQ3)，以及襯墊氧 化層204仍然覆蓋第一字元線Wordline-1和第三字元線Wordline-3之間作為該源極的區域以保留給存取電晶體AQ1的第一源極Source-1以及存取電晶體AQ3的第三源極Source-3。另外，以第一字元線Wordline-1和存取電晶體AQ1為例，如圖16所示，第一字元線Wordline-1顯然耦接存取電晶體AQ1的閘極結構，其中第一字元線Wordline-1(也就是請求項6所述的互連結構)包含位於p型基底202的半導體表面208之上的上部分，以及第一字元線Wordline-1的上部分的側壁顯然對齊存取電晶體AQ1的閘極結構的側壁。
在步驟142中，如圖17所示，沉積旋塗電介質1702，其中旋塗電介質1702的厚度足以填充在上述字元線(第一字元線Wordline-1、第二字元線Wordline-2和第三字元線Wordline-3)之間的空間(作為該汲極的區域和作為該源極的區域)，以及通過該化學機械平坦化技術拋光旋塗電介質1702以使旋塗電介質1702的上表面與第四氧化層1404的上表面平齊。另外，第六氧化層1608也被拋光以使第六氧化層1608的上表面也與第四氧化層1404的上表面平齊。沉積該光阻以覆蓋作為該汲極(第一汲極Drain-1以及第二汲極Drain-2)的區域的旋塗電介質1702，以及暴露作為該源極(第一源極Source-1以及第三源極Source-3)的區域的旋塗電介質1702做後續處理。然後，圍繞上述字元線(第一字元線Wordline-1、第二字元線Wordline-2和第三字元線Wordline-3)的第六氧化層1608可作為自對準掩膜(self-alignment mask)以移除作為該源極(第一源極Source-1以及第三源極Source-3)的區域的旋塗電介質1702，以及蝕刻掉在作為該源極的區域的中心的襯墊氧化層204以暴露出半導體表面208。然後，如圖17所示，通過該各向異性蝕刻挖掘和移除作為該源極的區域的半導體表面HSS-1/3(半導體表面208的部分)的矽材料以產生孔洞Hole-1/3(例如，孔洞Hole-1/3的深度為140奈米)，其中孔洞Hole-1/3的兩對邊被該下邊緣第一氮化間隔層和該第一氧化間隔層圍繞以及 孔洞Hole-1/3的另外兩對邊被p型基底202圍繞。
如圖17所示，在第一字元線Wordline-1和第二字元線Wordline-2之間的半導體表面HSS-1/2(半導體表面208的部分)是作為第一汲極Drain-1(也就是存取電晶體AQ1的汲極)以及第二汲極Drain-2(也就是存取電晶體AQ2的汲極)的區域，以及也作為垂直連接存取電晶體AQ1、AQ2至矽表面下位元線902的區域。另外，在第一字元線Wordline-1和第三字元線Wordline-3之間的半導體表面HSS-1/3(半導體表面208的部分)是作為第一源極Source-1(也就是存取電晶體AQ1的源極)以及第三源極Source-3(也就是存取電晶體AQ3的源極)的區域，但是因為第一源極Source-1和第三源極Source-3將分別連接至單元存儲節點CSN1、CSN3，所以第一源極Source-1和第三源極Source-3必須是分開無法連接。另外，因為旋塗電介質1702具有非常高的蝕刻速率而不會損害其他已存在的材料且旋塗電介質1702可抵抗光阻以外的其他熱製程，所以才在步驟142使用旋塗電介質1702。另外，因為所需的圖案已轉移到旋塗電介質1702，所以所有不必要的光阻均須移除以使旋塗電介質1702平坦化(如圖17所示)。
在步驟144中，如圖18所示，沉積第七氧化層1802，其中第七氧化層1802的厚度足以填充孔洞Hole-1/3以及通過各向同性蝕刻技術(isotropic etch technique)準確地移除半導體表面208之上的第七氧化層1802以在孔洞Hole-1/3內形成第七氧化層垂直隔離，其中該第七氧化層垂直隔離的上表面與半導體表面208平齊。然後沉積旋塗電介質層1804，其中旋塗電介質層1804的厚度足以填充孔洞Hole-1/3中第七氧化層1802的上表面的空間，以及通過該化學機械平坦化技術移除旋塗電介質層1804頂端的旋塗電介質材料直到旋塗電介質層1804的上表面與第四氧化層1404的上表面平齊。
在步驟146中，如圖19所示，沉積圖案化的光阻以覆蓋作為該汲極的區域，以及露出作為該汲極的區域。然後移除對應孔洞Hole-1/2的旋塗電介質1702以及下方的襯墊氧化層204以暴露出半導體表面208。然後，通過該各向異性蝕刻挖掘和移除對應半導體表面HSS-1/2(半導體表面208的部分)的矽材料以產生孔洞Hole-1/2(例如，孔洞Hole-1/2的深度為200奈米)，其中孔洞Hole-1/2的兩對邊分別被p型基底202圍繞，孔洞Hole-1/2的第三邊被該下邊緣第一氮化間隔層圍繞，以及孔洞Hole-1/2的第四邊被該第一氧化間隔層圍繞，其中第二氧化層1002可另外由外部限制孔洞Hole-1/2的第三邊和第四邊。然後，移除該光阻以及熱生成第八氧化層1902(也就是請求項13所述的第一隔離層)以覆蓋孔洞Hole-1/2的四個內側壁中的三個內側壁以及孔洞Hole-1/2的底部，其中孔洞Hole-1/2的四個內側壁中不同於該三個內側壁的另一內側壁是由該下邊緣第一氮化間隔層覆蓋。另外，圖20是沿著Y2方向的該動態隨機存取記憶體記憶單元陣列的剖面圖，其中該Y2方向沿著孔洞Hole-1/2的中心延伸幷垂直於該X方向。另外，如圖20所示，該主動區被夾在第二氧化層1002(CVD-STI-Oxide2)，矽表面下位元線902(UGBL)，該第一氧化間隔層，以及該下邊緣第一氮化間隔層之間。
在步驟148中，如圖21所示，通過該各向同性蝕刻技術移除孔洞Hole-1/2內該另一內側壁上的該下邊緣第一氮化間隔層(由於該下邊緣第一氮化間隔層非常薄以及因為第六氧化層1608是該第五氮化間隔層(對應第五氮化層1606)的良好保護，所以該各向同性蝕刻技術不會損害半導體表面208之上的其他結構，且也不會移除孔洞Hole-1/2內的第八氧化層1902)。
在步驟150中，如圖22所示，沉積非常重摻雜的n+多晶矽2202(或鎢)， 其中n+多晶矽2202(或鎢)的厚度足以填充孔洞Hole-1/2從而使n+多晶矽2202(或鎢)的上方形成平坦表面，然後通過該各向同性蝕刻技術去除半導體表面208上的n+多晶矽2202(或鎢)以在孔洞Hole-1/2內留下n+多晶矽(或鎢)插銷，其中該n+多晶矽(或鎢)插銷的上表面和半導體表面208平齊。如圖22所示，在孔洞Hole-1/2內，該n+多晶矽(或鎢)插銷是通過其側壁連接至矽表面下位元線902(UGBL)的側壁，而這種連接方式是本發明的第五項主要技術特徵，其中該n+多晶矽(或鎢)插銷和矽表面下位元線902(UGBL)是以側壁自對準方式(sidewall self-alignment way)連接的導電材料，但通過第八氧化層1902與p型基底202完全隔離。
在步驟152中，如圖23所示，通過該各向異性蝕刻技術移除適量的第八氧化層1902的上部分(例如第八氧化層1902的上部分低於半導體表面208以下20奈米的高度被移除)以在孔洞Hole-1/2內產生第八氧化間隔層，其中該第八氧化間隔層的高度低於該n+多晶矽(或鎢)插銷的高度(例如，該第八氧化間隔層的高度低於半導體表面208約20奈米)。
在步驟154中，如圖24A所示，當利用n+多晶矽插銷2202(也就是請求項11所述的橋接觸)為例時，可通過使用n+多晶矽插銷2202所提供的矽種子和選擇性外延生長(selective epitaxy growth,SEG)技術生長n+多晶矽材料的薄層，如此導致連接到孔洞Hole-1/2的兩側的半導體表面208上的頸型(neck-type)環繞導電n+多晶矽(即n+多晶矽材料的薄層)可分別作為存取電晶體AQ1的第一汲極Drain-1和存取電晶體AQ2的第二汲極Drain-2，以及也可作為在矽表面下位元線902(UGBL)(也就是請求項11所述的互連結構)和存取電晶體AQ1、AQ2之間的導電橋接觸(conductive bridge contact)，其中該頸型環繞導電n+多晶矽也稱為n+環(n+ Collar)。然後，在步驟156中，如圖25A所示，在n+多晶矽插銷2202上局部熱 生長第九氧化層2502(也就是隔離帽)以覆蓋半導體表面HSS-1/2(半導體表面208的部分)，但留下該n+環作為(或接觸)存取電晶體AQ1的第一汲極Drain-1和存取電晶體AQ2的第二汲極Drain-2。在矽表面下位元線902(UGBL)和第一汲極Drain-1(或第二汲極Drain-2)之間形成該導電橋接觸的上述連接方法是本發明的第六主要技術特徵，其中第一汲極Drain-1和第二汲極Drain-2是氧化物(也就是該隔離帽)覆蓋(oxide-capped)的n+汲極。
另外，請參照圖24B，圖24B是說明本發明的另一實施例所公開的實現垂直連接(橋)以及存取電晶體AQ1的第一汲極Drain-1(或存取電晶體AQ2的第二汲極Drain-2)的另一方式，以及該垂直連接(橋)以及存取電晶體AQ1的第一汲極Drain-1(或存取電晶體AQ2的第二汲極Drain-2)如何連接至矽表面下位元線902(UGBL)的示意圖。通過遵循上述步驟以熱生長第八氧化層1902幷在孔洞Hole-1/2內移除該下邊緣第一氮化間隔層，但接下來的步驟幷不是在孔洞Hole-1/2內沉積n+多晶矽2202，而是通過沉積或任何其他方式形成一層厚的鎢或其他金屬材料以填充孔洞Hole-1/2，然後將鎢或其他金屬材料回蝕以在孔洞Hole-1/2內留下插銷(稱為W-2插銷)。該W-2插銷通過其在孔洞Hole-1/2的側壁上的開口連接矽表面下位元線902(UGBL)。該W-2插銷的高度比半導體表面208低一個設計好的距離(例如20奈米)，通過該各向異性蝕刻技術移除在孔洞Hole-1/2內未被該W-2插銷覆蓋的第八氧化層1902的部分。然後，沉積n+多晶矽層2402以填充孔洞Hole-1/2，然後回蝕n+多晶矽層2402以使n+多晶矽層2402的高度和半導體表面208平齊，如此導致連接到孔洞Hole-1/2的兩側的半導體表面208上的頸型環繞導電n+多晶矽(也稱為n+環)可分別作為存取電晶體AQ1的第一汲極Drain-1和存取電晶體AQ2的第二汲極Drain-2，以及也可作為在矽表面下位元線902(UGBL)和存取電晶體AQ1、AQ2之間的導電橋接觸。然後，如圖25B所示， 在該W-2插銷上局部熱生長第九氧化層2502(也就是該隔離帽)以覆蓋半導體表面HSS-1/2(半導體表面208的部分)，但留下該n+環作為存取電晶體AQ1的第一汲極Drain-1和存取電晶體AQ2的第二汲極Drain-2。
使用該W-2插銷分別將矽表面下位元線902(UGBL)與n型摻雜的汲極或源極(或p型摻雜的汲極或源極)連接的優點是：(1)相同類型的垂直橋材料(也就是該W-2插銷)可在互補式金氧半(complementary metal-oxide-semiconductor,CMOS)中用於連接該互補式金氧半所包含的n型金氧半(n-type metal-oxide-semiconductor,NMOS)的第一導通區(也就是汲極)和該互補式金氧半所包含的p型金氧半的第二導通區(也就是汲極)；(2)因為使用相同材料，所以該W-2插銷和矽表面下位元線902(UGBL)之間的接觸(contact)具有低電阻。
在步驟158中，如圖26所示，移除第六氧化層1608和該第五氮化間隔層，然後該n型摻雜物注入可通過襯墊氧化層204在p型基底202內產生具有n-p結的汲極或源極(也就是存取電晶體AQ1的第一汲極Drain-1和第一源極Source-1，存取電晶體AQ2的第二汲極Drain-2，以及存取電晶體AQ3的第三源極Source-3)。另外，需要快速熱退火(rapid thermal annealing,RTA)製程步驟激活該n型摻雜劑以消除由於離子注入引起的任何缺陷。另外，可在該第五氧化間隔層和該第四氮化間隔層之下形成n型輕摻雜汲極(n-type lightly doped drains,NLDD)。
圖27和圖28是分別說明該動態隨機存取記憶體記憶單元陣列的剖面圖和上視圖的示意圖。如圖27和圖28所示，圖27和圖28公開了一種通過自對準垂直連接(self-aligned vertical connector)實現用於連接至該存取電晶體(例如存取 電晶體AQ1和存取電晶體AQ2)的汲極(例如第一汲極Drain-1以及第二汲極Drain-2)的矽表面下互連結構(underground interconnection)的原理。另外，第一源極Source-1和第三源極Source-3分別連接至電容2602、2604，其中可以使用常用來製造堆疊電容或溝槽電容的方法來產生電容2602、2604以完成該動態隨機存取記憶體記憶單元陣列中的動態隨機存取記憶體單元(1T1C單元)。另外，圖28中沿著圖20所述的Y2方向的該動態隨機存取記憶體記憶單元陣列的剖面圖可以顯示矽表面下位元線902(UGBL)的位置。另外，包含在該動態隨機存取記憶體記憶單元陣列中的其他電晶體可電連接信號線(未繪示於圖28，例如該信號線可為耦接電壓源或接地源的電源線)，其中該信號線分布在半導體表面208之下幷與矽表面下位元線902(UGBL)分開，以及半導體表面208與矽表面下位元線902(UGBL)的上表面之間的距離是不同於半導體表面208與該信號線的上表面之間的距離。
同樣地，根據上述原理，許多其他記憶單元或元件結構也可以考慮使用矽表面下位元線902(UGBL)和/或自對準連接的閘極結構和字元線結構幷通過該矽表面下互連結構將存取電晶體AQ1、AQ2有效地連接到同一芯片上的任何地方，從而實現所需的功能。p型矽基底202中的這種受到良好隔離的互連結構/導線也可以應用在其他類型的電晶體，例如鰭式場效應電晶體(fin field-effect transistor,FinFET)，三閘極(Tri-gate)電晶體和平面電晶體(planar transistor)等。
綜上所述，因為本發明在該矽表面下方引入了該受到良好隔離的互連結構/導線，所以除了僅在該半導體表面之上使用該互連結構之外，該互連結構/導線還能夠在該矽基底內該電晶體的底部連接該電晶體。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
UGBL:矽表面下位元線
CVD-STI-Oxide2:第二氧化層
1404:第四氧化層
1602:第四氮化層
1604:第五氧化層
1802:第七氧化層
2502:第九氧化層
AQ1、AQ2、AQ3:存取電晶體
Drain-1:第一汲極
Drain-2:第二汲極
Source-1:第一源極
Source-3:第三源極
Wordline-1:第一字元線
Wordline-2:第二字元線
Wordline-3:第三字元線

Claims (29)

  1. 一種半導體裝置結構，包含：一矽基底，具有一矽表面；一電晶體，包含一閘極結構、一第一導通區、一第二導通區、以及位於該矽表面之下的一通道；以及一互連結構，延伸到該電晶體之外且耦接於該電晶體的第一導通區；其中該互連結構被設置在該矽表面下方且通過一隔離區與該矽基底隔離。
  2. 如請求項1所述的半導體裝置結構，另包含：另一電晶體以及一信號線，其中該信號線電連接至該另一電晶體，其中該信號線分布在該矽表面的下方以及與該互連結構分開。
  3. 如請求項2所述的半導體裝置結構，其中在該矽表面和該互連結構的上表面之間的一距離不同於在該矽表面和該信號線的上表面之間的一距離。
  4. 如請求項2所述的半導體裝置結構，另包含：另一電晶體以及一電源線，其中該電源線電連接至該另一電晶體，其中該電源線分布在該矽表面的下方以及與該互連結構分開。
  5. 如請求項4所述的半導體裝置結構，其中該電源線耦接於一電壓源或一接地源。
  6. 一種半導體裝置結構，包含：一矽基底，具有一矽表面；一電晶體，包含一閘極結構、一第一導通區、一第二導通區、以及位於該矽表面之下的一通道；以及一互連結構，延伸到該電晶體之外以及耦接於該電晶體的閘極結構；其中該互連結構包含在該矽表面之上的一上部分，且該互連結構的上部分的側壁對齊該閘極結構的側壁。
  7. 如請求項6所述的半導體裝置結構，另包含：一第一間隔層，覆蓋該閘極結構的第一側壁且位於該矽表面上方；以及一第二間隔層，覆蓋該閘極結構的第二側壁且位於該矽表面上方。
  8. 如請求項7所述的半導體裝置結構，其中該第一間隔層鄰接該互連結構的上部分的側壁。
  9. 如請求項7所述的半導體裝置結構，另包含：一介電層，設置在該第一間隔層，該第二間隔層和該閘極結構下方。
  10. 如請求項9所述的半導體裝置結構，其中該閘極結構的至少一部分從該矽表面向下延伸，且該通道的至少一部分位於該介電層的底部下方且沿著該介電層的底部延伸。
  11. 一種半導體裝置結構，包含：一矽基底，具有一矽表面； 一電晶體，包含一閘極結構、一第一導通區、一第二導通區、以及位於該矽表面之下的一通道；以及一互連結構，延伸到該電晶體之外且通過一橋接觸電連接至該電晶體的第一導通區；其中該橋接觸的一第一側壁對齊該第一導通區的一邊緣且該橋接觸的一第二側壁對齊該互連結構的一邊緣。
  12. 如請求項11所述的半導體裝置結構，其中該橋接觸包含一上部分以及一下部分，其中該橋接觸的上部分鄰接該矽基底且該橋接觸的下部分與該矽基底分隔開來。
  13. 如請求項12所述的半導體裝置結構，另包含：一第一隔離層，至少覆蓋該第一側壁，該第二側壁，以及該橋接觸的下部分的底部。
  14. 如請求項13所述的半導體裝置結構，其中該第一隔離層另覆蓋該橋接觸的下部分的一第三側壁，且一第二隔離層另覆蓋該橋接觸的下部分的一第四側壁，其中該下部分的第三側壁平行於該下部分的第四側壁，且該第二隔離層的寬度不同於該第一隔離層的寬度。
  15. 如請求項12所述的半導體裝置結構，其中該互連結構設置在該矽表面之下，且該橋接觸的下部分鄰接該互連結構。
  16. 一種半導體裝置結構，包含： 一矽基底，具有一矽表面；一第一電晶體，包含一閘極結構、一第一導通區、一第二導通區、以及位於該矽表面之下的一通道；以及一互連結構，通過一橋接觸電連接至該第一電晶體的第一導通區；其中該互連結構位於該矽表面下方且一隔離帽設置在該橋接觸之上以隔離該橋接觸；其中該橋接觸包含一上部分以及一下部分，且該橋接觸的下部分的至少一第一側壁鄰接一隔離層，且該隔離帽的一邊緣對齊該隔離層的一邊緣。
  17. 如請求項16所述的半導體裝置結構，另包含：一第一間隔層，設置於該第一電晶體的第一導通區和閘極結構之間，且該隔離帽與該第一電晶體的第一導通區接觸。
  18. 如請求項17所述的半導體裝置結構，另包含：一第二電晶體，相鄰於該第一電晶體，其中該第二電晶體包含一閘極結構、一第一導通區、以及一第二導通區，以及該第二電晶體的第一導通區與該隔離帽接觸且通過該橋接觸電連接於該互連結構。
  19. 如請求項18所述的半導體裝置結構，另包含：一第三電晶體，相鄰於該第一電晶體，其中該第三電晶體包含一閘極結構、一第一導通區、以及一第二導通區，以及該第三電晶體的第二導通區與該第一電晶體的第二導通區分隔開來。
  20. 一種半導體裝置結構，包含： 一矽基底，具有一矽表面；一溝槽，其中該溝槽的至少一部分形成在該矽表面之下；以及一第一間隔層且一第二間隔層，其中該第一間隔層覆蓋該溝槽的第一側，以及該第二間隔層覆蓋該溝槽的第二側；其中該第一間隔層的材料不同於該第二間隔層的材料。
  21. 如請求項20所述的半導體裝置結構，其中該溝槽的第一側對稱於該溝槽的第二側。
  22. 一種半導體裝置結構，包含：一矽基底，具有一矽表面；一第一互連結構，設置於該矽表面之下；以及一第二互連結構，設置於該矽表面之下；其中從該矽表面到該第一互連結構的深度和從該矽表面到該第二互連結構的深度相同，且該第一互連結構和該第二互連結構分隔開來。
  23. 如請求項22所述的半導體裝置結構，其中該第一互連結構的材料和該第二互連結構的材料相同。
  24. 一種半導體裝置結構，包含：一矽基底，具有一矽表面；一第一電晶體，包含一閘極結構、一第一導通區、一第二導通區、以及位於該矽表面之下的一通道；一橋接觸，包含一上部分以及一下部分，其中該橋接觸電連接至該第一電 晶體的第一導通區；以及一互連結構，位於該矽表面下方且與該橋接觸的下部分接觸。
  25. 如請求項24所述的半導體裝置結構，其中該第一電晶體是一n型金氧半電晶體且該第一導通區包含一n+摻雜區。
  26. 如請求項24所述的半導體裝置結構，其中該第一電晶體是一p型金氧半電晶體且該第一導通區包含一p+摻雜區。
  27. 一種半導體裝置結構，包含：一矽基底，具有一矽表面；一n型金氧半電晶體，包含一閘極結構、一第一導通區、以及位於該矽表面之下的一第一通道；一p型金氧半電晶體，包含一閘極結構、一第二導通區、以及位於該矽表面之下的一第二通道；一橋接觸，包含一上部分以及一下部分，其中該橋接觸電連接至該n型金氧半電晶體的第一導通區以及該p型金氧半電晶體的第二導通區；以及一互連結構，位於該矽表面下方且與該橋接觸的下部分接觸。
  28. 如請求項27所述的半導體裝置結構，其中該n型金氧半電晶體的第一導通區包含一n+摻雜區且該p型金氧半電晶體的第二導通區包含一p+摻雜區。
  29. 如請求項27所述的半導體裝置結構，其中該橋接觸的材料和該互 連結構的材料相同。
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