TWI791324B

TWI791324B - 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置

Info

Publication number: TWI791324B
Application number: TW110142149A
Authority: TW
Inventors: 蔡昆華
Original assignee: 鯨鏈科技股份有限公司
Priority date: 2021-11-12
Filing date: 2021-11-12
Publication date: 2023-02-01
Also published as: TW202319885A

Abstract

本發明公開一種晶圓對晶圓技術之輸入及輸出電路以及晶片裝置。輸入及輸出電路包括多組第一連接節點組、多組第二連接節點組、多組連接結構組、多個輸入輸出驅動電路以及一多工電路。多組第一連接節點組與多組第二連接節點組是對應設置的。多組連接結構組設置在多組第一連接節點組以及多組第二連接節點組之間。多工電路根據多組第一連接節點組、多組第二連接節點組以及連接結構組各自的一傳輸狀態，利用一部分或是全部的多組第一連接節點組、多組第二連接節點以及連接結構組進行訊號傳輸。

Description

晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置

本發明涉及一種輸入及輸出電路與晶片裝置，特別是涉及一種高良率的輸入及輸出電路與晶片裝置。

晶圓堆疊製程(wafer on wafer)以及晶片級電路(chip level circuits design)的需求在現今半導體製程逐漸增加。如圖1所示，第一電路2以及第二電路3可以通過輸入及輸出電路1進行堆疊，設置在基板SB上。但是晶圓堆疊製程或是晶片級電路的輸入及輸出電路設計則會影響最終產品的良率高低。

因此，如何提供一種高良率的輸入及輸出電路與晶片裝置，來克服上述的缺陷，已成為該項事業所欲解決的重要課題之一。

本發明所要解決的技術問題在於，針對現有技術的不足提供一種輸入及輸出電路，適用於連接一第一電路以及一第二電路，所述輸入及輸出電路設置在所述第一電路以及所述第二電路之間，所述輸入及輸出電路包括：多組第一連接節點組，所述多組第一連接節點組設置在所述第一電路的一側；多組第二連接節點組，所述多組第二連接節點組設置在所述第二電路的一側，所述多組第一連接節點組與所述多組第二連接節點組是對應設置的，每一組所述第一連接節點組對應設置一組所述第二連接節點組；多組連接結構組，設置在所述多組第一連接節點組以及所述多組第二連接節點組之間；以及多個輸入輸出驅動電路，每一所述輸入輸出驅動電路電性連接一組所述第一連接節點組；一多工電路，連接所述多個輸入輸出驅動電路；其中，所述多工電路根據所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組各自的一傳輸狀態，利用一部分或是全部的所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組進行訊號傳輸。

本發明還公開了一種晶片裝置，包括：一第一電路，包括一控制電路；一第二電路；以及一輸入及輸出電路，包括：多個第一連接節點組；多個第二連接節點組；多個連接結構組，所述多組連接結構組分別連接所述多組第一連接節點組以及所述多組第二連接節點組；多個輸入輸出驅動電路，設置在所述第一電路中，每一所述輸入輸出驅動電路電性連接一組所述第一連接節點組；以及一多工電路，連接所述多個輸入輸出驅動電路；其中，所述控制電路電性連接所述多工電路；其中，每一所述第一連接節點組與對應的所述第二連接節點組之間設置一個所述連接結構組，所述多個第一連接節點組設置在所述第一電路的一側，所述多個第二連接節點組設置在所述第二電路的一側，所述多組第一連接節點組與所述多組第二連接節點組對應設置；其中，所述多工電路根據所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組各自的一傳輸狀態，利用一部分或是全部的所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組進行訊號傳輸。

本發明的其中一有益效果在於，本發明所提供的輸入及輸出電路以及晶片裝置，可以利用多工電路選擇能夠正常傳輸的連接節點、連接結構或是輔助連接節點，替代非正常傳輸狀態的連接節點、連接結構或是輔助連接節點，以有效提高晶圓電路之間的連接電路的利用率，也可以因此提升晶片裝置的良率。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。

以下是通過特定的具體實施例來說明本發明所公開有關“輸入及輸出電路以及晶片裝置”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。

[第一實施例]

請參閱圖2、圖3，圖2是本發明第一實施例的輸入及輸出電路的示意圖。圖3是本發明第一實施例的輸入及輸出電路的另一示意圖。

本實施例中，提供了一種輸入及輸出電路1，適用於連接一第一電路2以及一第二電路3。輸入及輸出電路1設置在第一電路2以及第二電路3之間。

輸入及輸出電路1包括多組第一連接節點組11、多組第二連接節點組12、多組連接結構組13、多個輸入輸出驅動電路14以及一多工電路15。

所述第一電路2還包括一控制電路21以及一儲存電路22。控制電路21電性連切儲存電路22。

多組第一連接節點組11設置在第一電路2的一側。多組第二連接節點組12設置在第二電路3的一側。多組第一連接節點組11與多組第二連接節點組12是對應設置的。每一組第一連接節點組11會對應設置一組第二連接節點組12。多組連接結構組13則是設置在多組第一連接節點組11以及多組第二連接節點組12之間。

多個輸入輸出驅動電路14是設置在第一電路中，每一輸入輸出驅動電路14則會電性連接一組第一連接節點組11。多工電路15連接多個輸入輸出驅動電路14。

多工電路15根據多組第一連接節點組11、多組第二連接節點組12以及連接結構組13各自的一傳輸狀態，利用一部分或是全部的多組第一連接節點組11、多組第二連接節點組12以及連接結構組13進行訊號傳輸。

也就是，第一電路2的控制電路21是電性連接多工電路15。控制電路21根據多組第一連接節點組11、多組第二連接節點組12以及連接結構組13各自的傳輸狀態，提供一多工控制訊號至多工電路15。也就是，多工電路15接收多工控制訊號並根據多工控制訊號以開啟或是關閉多工電路15的多個連結通道，以利用一部分或是全部的多組第一連接節點組11、多組第二連接節點組12以及連接結構組13進行訊號傳輸。多工電路15包括多個連結通道，可以接收控制電路21的多工控制訊號進行開啟與關閉。此外，控制電路21還可以通過多工電路15開啟的連結通道提供控制訊號給多個輸入輸出驅動電路14，以傳送控制訊號至第二電路3。也就是，根據多組第一連接節點組11、多組第二連接節點組12以及連接結構組13各自的一傳輸狀態，控制電路21會發送多工控制訊號到多工電路15，以利用多工電路15關閉連接處在非正常傳輸狀態的一個或是多個多組第一連接節點組11、一個或是多個多組第二連接節點組12以及一個或是多個所述多組連接結構組13的對應的一個或是多個輸入輸出驅動電路14，以開啟處在正常傳輸狀態的多組第一連接節點組11、多組第二連接節點組12以及多組連接結構組13對應的多組輸入輸出驅動電路14進行訊號傳輸。

也就是，如圖2所示，最上端的第一連接節點組11、第二連接節點組12以及連接結構組13是處於非正常傳輸狀態(NG state)，此時多工電路15就可以調整其他的第一連接節點組11、第二連接節點組12以及連接結構組13替代最上端的非正常傳輸狀態的第一連接節點組11、第二連接節點組12以及連接結構組13以傳輸控制訊號。

如圖1所示，每一組第一連接節點組11是包括一個第一連接節點11A。每一組第二連接節點組12包括一個第二連接節點12A。每一組連結結構組13包括一個連結結構13A。

此外，如圖3所示，第一連接節點組11包括多個第一連接節點A，而且第一連接節點組11的多個第一連接節點11A是互相連接的。第二連接節點組12包括多個第二連接節點12A，第二連接節點組12的多個第二連接節點12A是互相連接的。連接結構組13則是包括多個連接結構13A。

如圖2所示，在本實施例中，每一輸入輸出驅動電路14包括一輸出端。在輸入輸出驅動電路21的輸出端則會電性連接一阻抗R。作為輸出控制訊號時的電壓調控阻抗，一般稱為下拉阻抗(pull low resistor)。在其他實施例中，阻抗R也可以不做設置。

在本實施例中，多個輸入輸出驅動電路14可以連接一控制電路21或是一邏輯電路(圖未示)，在本發明不做限制。第二電路3則可以包括多個記憶體電路31、一控制電路或是一應用電路，在本發明中也不做限制。也就是，設置在第二電路3的多個第二連接節點12A連接的電路並沒有任何限制。

也就是，第一電路2與第二電路3在進行堆疊程序的時候，會進行對位後再進行連結：例如晶圓鍵合(wafer bonding)、打線 (wire bonding)，以進行第一電路2與第二電路3的堆疊設置。在電路對位的時候，精度相當重要。第一電路2與第二電路3之間的距離，則會影響輸入及輸出電路1連結第一電路2與第二電路3的良率。在本實施例中，連結結構13A可以是例如晶圓鍵合結構(wafer bonding)或是打線結構(wire bonding)。

在本實施例中，第一電路2的儲存電路22是用於儲存多工電路15的一通道狀態。在電子技術中，多工電路15可以是一多工器（Data Selector）或是一多路復用器（multiplexer, MUX）。多工電路15可以從多個類比或數位輸入訊號中分別提供一個通道進行輸出的元件。

在本實施例中，第一電路2與第二電路3可以是晶圓級電路(wafer)、晶片級電路(chip)或是一般尺度的電路等。輸入輸出驅動電路21則是互補式金屬氧化物半導體輸入端口(CMOS IO logic)。

多工電路15的數量可以根據實際需求進行調整，而輸入輸出驅動電路14的數量也可以根據實際需求進行調整，在本發明中不做限制。儲存電路22是一快閃記憶體、一唯讀記憶體、一可規化唯讀記憶體、一電可改寫唯讀記憶體、一可擦可規化唯讀記憶體或是一電可擦可規化唯讀記憶體。

[第二實施例]

請參閱圖4，圖4是本發明第二實施例的輸入及輸出電路的示意圖。

類似地，輸入及輸出電路1與輸入及輸出電路1’的結構類似，主要差異是在：輸入及輸出電路1’還包括一第一輔助連接節點16、一第二輔助連接節點17以及一輔助連接結構18。

第一輔助連接節點16設置在第一電路2的一側。第二輔助連接節點17設置在第二電路3的一側。第一輔助連接節點16與第二輔助連接節點17是對應設置的。輔助連接結構18設置在第一輔助連接節點16以及第二輔助連接節點17之間，並連接第一輔助連接節點16以及第二輔助連接節點17。

在本實施例中，第一輔助連接節點16也電性連接一輸入輸出控制電路14，而且第一輔助連接節點16連接的輸入輸出控制電路14也連接至多工電路15。

因此，當多組第一連接節點組11的其中一個第一連接節點組11、對應的多個第二連接節點組12的其中一個第二連接節點組12以及對應設置的所述連接結構組是在一非正常傳輸狀態時，多工電路15可以選擇第一輔助連接節點16以及第二輔助連接節點17，以傳輸處在非正常傳輸狀態的第一連接節點組11以及對應的第二連接節點組12的一控制訊號。

此外，此時多工電路15也可以調整其他的第一連接節點組11、第二連接節點組12以及連接結構組13替代非正常傳輸狀態的第一連接節點組11、第二連接節點組12以及連接結構組13以傳輸控制訊號。

[第三實施例]

請參閱圖5以及圖6，圖5是本發明第三實施例的晶片裝置的示意圖。圖6是本發明第三實施例的晶片裝置的另一示意圖。

本實施例中，提供一種晶片裝置C1。晶片裝置C1包括一輸入及輸出電路C11、一第一電路C12以及一第二電路C13。

第一電路C12包括一控制電路C121。

輸入及輸出電路C11包括多個第一連接節點組C111、多個第二連接節點組C112、多個連接結構組C113、多個輸入輸出驅動電路C114以及一多工電路 C115。

多組連接結構組C113分別連接多組第一連接節點組C111以及多組第二連接節點組C112。

多個輸入輸出驅動電路C114設置在多組第一連接節點組C111的一側。

一個輸入輸出驅動電路C114電性連接一組第一連接節點組C111。

多工電路C115則是連接多個輸入輸出驅動電路C114。控制電路C121電性連接多工電路C115。

每一組第一連接節點組C111與對應的第二連接節點組C112之間設置一個連接結構組C113。多個第一連接節點組C111設置在第一電路C12的一側。多個第二連接節點組設置在所述第二電路C13的一側。多組第一連接節點組C111與多組第二連接節點組C112對應設置。

多工電路C115根據多組第一連接節點組C111、多組第二連接節點組C112以及連接結構組C115各自的一傳輸狀態，利用一部分或是全部的多組第一連接節點組C111、多組第二連接節點組C112以及連接結構組C113進行訊號傳輸。多工電路C115包括多個連結通道，可以接收控制電路C121的多工控制訊號進行開啟與關閉。也就是，多工電路C115接收多工控制訊號並根據多工控制訊號以開啟或是關閉多工電路C115的多個連結通道，以利用一部分或是全部的多組第一連接節點組C111、多組第二連接節點組C112以及連接結構組C113進行訊號傳輸。此外，控制電路C121是通過多工電路C115開啟的連結通道提供控制訊號給多個輸入輸出驅動電路C114，以傳送控制訊號至第二電路C13。也就是，根據多組第一連接節點組C111、多組第二連接節點組C112以及連接結構組C113各自的一傳輸狀態，控制電路C121會發送多工控制訊號到多工電路C115，以利用多工電路C115，關閉連接處在非正常傳輸狀態的一個或是多個多組第一連接節點組C111、一個或是多個多組第二連接節點組C112以及一個或是多個所述多組連接結構組C113的對應的一個或是多個輸入輸出驅動電路C114，以開啟處在正常傳輸狀態的多組第一連接節點組C111、多組第二連接節點組C112以及多組連接結構組C113對應的多組輸入輸出驅動電路C114進行訊號傳輸。

也就是，如圖4所示，最上端的第一連接節點組C111、第二連接節點組C112以及連接結構組C113是處於非正常傳輸狀態(NG state)，此時多工電路C115就可以調整其他的第一連接節點組C111、第二連接節點組C112以及連接結構組C113替代最上端的非正常傳輸狀態的第一連接節點組C111、第二連接節點組C112以及連接結構組C113以傳輸控制訊號。

如圖4所示，每一組第一連接節點組C111包括一個第一連接節點C111A。每一組第二連接節點組C112包括一個第二連接節點C112A。每一組連結結構組C113包括一個連結結構C113A。

如圖5所示，在本實施例中，每一組第一連接節點組C111與對應的一組第二連接節點組C112之間設置一組連接結構組C113。第一連接節點組C111包括多個第一連接節點C111A。第一連接節點組C111的多個第一連接節點C111A互相連接。第二連接節點組C112包括多個第二連接節點C112A。第二連接節點組C112的多個第二連接節點C112A互相連接。連接結構組C113包括多個連接結構C113A。

在本實施例中，第一電路C12與第二電路C13可以是晶圓級電路(wafer)、晶片級電路(chip)或是一般尺度的電路等。輸入輸出驅動電路C114則是互補式金屬氧化物半導體輸入端口(CMOS IO logic)。

在本實施例中，輸入輸出驅動電路C114包括一輸出端。輸入輸出驅動電路C114的輸出端電性連接一阻抗R。

如圖1所示，在本實施例中，每一輸入輸出驅動電路C114包括一輸出端。在輸入輸出驅動電路C114的輸出端則會電性連接一阻抗R。作為輸出控制訊號時的電壓調控阻抗，一般稱為下拉阻抗(pull low resistor)。在其他實施例中，阻抗R也可以不做設置。

在本實施例中，連接結構組C113的連接結構C113A是一晶圓鍵合結構(wafer bonding)或是一打線結構(wire bonding)。

也就是，第一電路C12與第二電路C13在進行堆疊程序的時候，會進行對位後再進行連結：例如晶圓鍵合(wafer bonding)、打線 (wire bonding)，以進行第一電路C12與第二電路C13的堆疊設置。在電路對位的時候，精度相當重要。第一電路C12與第二電路C13之間的距離，則會影響輸入及輸出電路C11連結第一電路C12與第二電路C13的良率。在本實施例中，連結結構C113A可以是例如晶圓鍵合結構(wafer bonding)或是打線結構(wire bonding)。

也就是，第一電路C12與第二電路C13在進行堆疊程序的時候，會進行對位後再進行連結：例如晶圓鍵合(wafer bonding)、打線 (wire bonding)，以進行第一電路C12與第二電路C13的堆疊設置。在電路對位的時候，精度相當重要。第一電路C12與第二電路C13之間的距離，則會影響輸入及輸出電路1連結第一電路C12與第二電路C13的良率。在本實施例中，連結結構C113A可以是例如晶圓鍵合結構(wafer bonding)或是打線結構(wire bonding)。

此外晶片裝置C1的第一電路C12與第二電路C13的數量也可以根據實際需求調整，輸入及輸出電路的數量可以根據實際需求進行調整。儲存電路C122是一快閃記憶體、一唯讀記憶體、一可規化唯讀記憶體、一電可改寫唯讀記憶體、一可擦可規化唯讀記憶體或是一電可擦可規化唯讀記憶體。

[第四實施例]

請參閱圖7，圖7是本發明第四實施例的晶片裝置的示意圖。

本實施例的晶片裝置C1’與第三實施例的晶片裝置C1的主要結構類似，主要差異在於晶片裝置C1’還包括一第一輔助連接節點C116’、一第二輔助連接節點C117’以及一輔助連接結構C118’。

第一輔助連接節點C116’設置在第一電路C12’的一側。第二輔助連接節點C117’設置在第二電路C13’的一側。第一輔助連接節點C116’與第二輔助連接節點C117’是對應設置的。輔助連接結構C118’設置在第一輔助連接節點C116’以及第二輔助連接節點C117’之間，並連接第一輔助連接節點C116’以及第二輔助連接節點C117’。

其中，當多組第一連接節點組C111’的其中一個第一連接節點組C111’、對應的多個第二連接節點組C112’的其中一個第二連接節點組C112’以及對應設置的連接結構組C113’是在一非正常傳輸狀態時，多工電路C115’可以將第一輔助連接節點C116’以及第二輔助連接節點C117被連接至非正常傳輸狀態的第一連接節點組C111’以及對應的第二連接節點組C112’，以傳輸處在非正常傳輸狀態的第一連接節點組C111’以及對應的第二連接節點組C112’的一控制訊號。

此外，此時多工電路C115’也可以調整其他的第一連接節點組C111’、第二連接節點組C112’以及連接結構組C113替代最上端的非正常傳輸狀態的第一連接節點組C111’、第二連接節點組C112’以及連接結構組C113’以傳輸控制訊號。

第一電路C12’還包括一儲存電路C122’。控制電路C121’電性連接儲存電路C122’。多工電路C115’的一通道狀態是儲存在儲存電路C122’中。在電子技術中，多工電路C115可以是一多工器（Data Selector）或是一多路復用器（multiplexer, MUX）。多工電路C115可以從多個類比或數位輸入訊號中分別提供一個通道進行輸出的元件。

其中，當每一第一連接節點組C111’包括多個第一連接節點C111A’時，第一連接節點組C111’的多個第一連接節點C111A’是互相連接的。當每一第二連接節點組C112’包括多個第二連接節點C112A’時，第二連接節點組C112’的多個第二連接節點C112A’是互相連接的。

類似地，在本實施例中，每一輸入輸出驅動電路C114’包括一輸出端。在輸入輸出驅動電路C114’的輸出端則會電性連接一阻抗R。作為輸出控制訊號時的電壓調控阻抗，一般稱為下拉阻抗(pull low resistor)。在其他實施例中，阻抗R也可以不做設置。

在本實施例中，多個輸入輸出驅動電路C114’可以連接一控制電路21或是一邏輯電路(圖未示)，在本發明不做限制。第二電路C13’則可以包括多個記憶體電路C131’、一控制電路或是一應用電路，在本發明中也不做限制。也就是，設置在第二電路C13’的多個第二連接節點C112A’連接的電路並沒有任何限制。此外晶片裝置C1的第一電路C12與第二電路C13的數量也可以根據實際需求調整，輸入及輸出電路的數量可以根據實際需求進行調整。

[實施例的有益效果]

本發明的其中一有益效果在於，本發明所提供的輸入及輸出電路以及晶片裝置，可以利用多工電路關閉非正常傳輸的連接節點、連接結構或是輔助連接節點，利用正常傳輸狀態的連接節點、連接結構或是輔助連接節點，以有效提高晶圓電路之間的連接電路的利用率，也可以因此提升電路或是晶片裝置的效能。

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

1,1’,C11,C11’:輸入及輸出電路 2,2’,C12,C12’:第一電路 3,3’,C13,C13’:第二電路 11,11’,C111,C111’:第一連接節點組 12,12’,C112,C112’:第二連接節點組 13,13’,C113,C113’:連接結構組 14,14’,C114,C114’:輸入輸出驅動電路 15,15’,C115,C115’:多工電路 21,21’,C121,C121’:控制電路 22,22’,C122,C122’:儲存電路 R:阻抗 31,31’,C131,C131’:記憶體電路 16’,C116’:第一輔助連接節點 17’,C117’:第二輔助連接節點 18’,C118’:輔助連接結構 C1,C1’:晶片裝置 11A,11A’,C111A,C111A’:第一連接節點 12A,12A’,C112A,C112A’:第二連接節點 13A,13A’,C113A,C113A’:連接結構 SB:基板

圖1是多個電路通過輸入及輸出電路進行堆疊的示意圖。

圖2是本發明第一實施例的輸入及輸出電路的示意圖。

圖3是本發明第一實施例的輸入及輸出電路的另一示意圖。

圖4是本發明第二實施例的輸入及輸出電路的示意圖。

圖5是本發明第三實施例的晶片裝置的示意圖。

圖6是本發明第三實施例的晶片裝置的另一示意圖。

圖7是本發明第四實施例的晶片裝置的示意圖。

1:輸入及輸出電路

2:第一電路

3:第二電路

11:第一連接節點組

12:第二連接節點組

13:連接結構組

14:輸入輸出驅動電路

15:多工電路

21:控制電路

22:儲存電路

R:阻抗

31:記憶體電路

11A:第一連接節點

12A:第二連接節點

13A:連接結構

Claims

一種輸入及輸出電路，適用於連接一第一電路以及一第二電路，所述輸入及輸出電路設置在所述第一電路以及所述第二電路之間，所述輸入及輸出電路包括：多組第一連接節點組，所述多組第一連接節點組設置在所述第一電路的一側；多組第二連接節點組，所述多組第二連接節點組設置在所述第二電路的一側，所述多組第一連接節點組與所述多組第二連接節點組是對應設置的，每一組所述第一連接節點組對應設置一組所述第二連接節點組；多組連接結構組，設置在所述多組第一連接節點組以及所述多組第二連接節點組之間；多個輸入輸出驅動電路，每一所述輸入輸出驅動電路電性連接一組所述第一連接節點組；以及一多工電路，連接所述多個輸入輸出驅動電路；其中，根據所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組各自的一傳輸狀態，所述多工電路選擇一部分或是全部的所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組進行訊號傳輸。
如請求項1所述的輸入及輸出電路，其中，所述第一電路還包括一控制電路，所述控制電路電性連接所述多工電路，所述控制電路根據所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組各自的所述傳輸狀態，提供一控制訊號至所述多工電路，所述多工電路接收所述控制訊號並根據所述控制訊號以開啟或是關閉所述多工電路的多個連結通道，以利用一部分或是全部的所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組進行訊號傳輸。
如請求項2所述的輸入及輸出電路，其中，每一組所述第一連接節點組與對應的一組所述第二連接節點組之間設置一組所述連接結構組，所述第一連接節點組包括一個或是多個第一連接節點，當所述第一連接節點組包括所述多個第一連接節點時，所述第一連接節點組的所述多個第一連接節點互相連接，所述第二連接節點組包括一個或是多個第二連接節點，當所述第二連接節點組包括所述多個第二連接節點時，所述第二連接節點組的所述多個第二連接節點互相連接，所述連接結構組包括多個連接結構。
如請求項2所述的輸入及輸出電路，還包括：一第一輔助連接節點，設置在所述第一電路的一側；一第二輔助連接節點，設置在所述第二電路的一側，所述第一輔助連接節點與所述第二輔助連接節點是對應設置的；以及一輔助連接結構，分別設置在所述第一輔助連接節點以及所述第二輔助連接節點之間，並連接所述第一輔助連接節點以及所述第二輔助連接節點；其中，當所述多組第一連接節點組的其中之一、對應的所述多個第二連接節點組以及對應設置的所述連接結構組是在一非正常傳輸狀態時，所述多工電路選擇所述第一輔助連接節點以及所述第二輔助連接節點，以傳輸處在所述非正常傳輸狀態的所述第一連接節點組以及對應的所述第二連接節點組的一控制訊號。
如請求項2所述的輸入及輸出電路，其中，第一電路還包括一儲存電路，所述控制電路電性連接所述儲存電路，所述多工電路的一通道狀態是儲存在所述儲存電路中。
一種晶片裝置，包括：一第一電路，包括一控制電路；一第二電路；以及一輸入及輸出電路，包括：多個第一連接節點組；多個第二連接節點組；多個連接結構組，所述多組連接結構組分別連接所述多組第一連接節點組以及所述多組第二連接節點組；多個輸入輸出驅動電路，設置在所述第一電路中，每一所述輸入輸出驅動電路電性連接一組所述第一連接節點組；以及一多工電路，連接所述多個輸入輸出驅動電路；其中，所述控制電路電性連接所述多工電路；其中，每一所述第一連接節點組與對應的所述第二連接節點組之間設置一個所述連接結構組，所述多個第一連接節點組設置在所述第一電路的一側，所述多個第二連接節點組設置在所述第二電路的一側，所述多組第一連接節點組與所述多組第二連接節點組對應設置；其中，根據所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組各自的一傳輸狀態，利用所述多工電路，關閉連接處在非正常傳輸狀態的一個或是多個所述多組第一連接節點組、一個或是多個所述多組第二連接節點組以及一個或是多個所述多組連接結構組的對應的一個或是多個所述輸入輸出驅動電路，以開啟處在正常傳輸狀態的所述多組第一連接節點組、所述多組第二連接節點組以及所述多組連接結構組對應的所述多組輸入輸出驅動電路進行訊號傳輸。
如請求項6所述的晶片裝置，其中，所述第一電路還包括一控制電路，所述控制電路電性連接所述多工電路，所述控制電路根據所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組各自的所述傳輸狀態，提供一控制訊號至所述多工電路，所述多工電路接收所述控制訊號並根據所述控制訊號以開啟或是關閉所述多工電路的多個連結通道，以利用一部分或是全部的所述多組第一連接節點組、所述多組第二連接節點組以及所述連接結構組進行訊號傳輸。
如請求項6所述的晶片裝置，其中，每一組所述第一連接節點組與對應的一組所述第二連接節點組之間設置一組所述連接結構組，所述第一連接節點組包括一個或是多個第一連接節點，當所述第一連接節點組包括所述第一連接節點時，所述第一連接節點組的所述多個第一連接節點互相連接，所述第二連接節點組包括一個或是多個第二連接節點，當所述第二連接節點組包括所述第二連接節點時，所述第二連接節點組的所述多個第二連接節點互相連接，所述連接結構組包括一個或是多個連接結構。
如請求項6所述的晶片裝置，還包括：一第一輔助連接節點，設置在所述第一電路的一側；一第二輔助連接節點，設置在所述第二電路的一側，所述第一輔助連接節點與所述第二輔助連接節點是對應設置的；以及一輔助連接結構，分別設置在所述第一輔助連接節點以及所述第二輔助連接節點之間，並連接所述第一輔助連接節點以及所述第二輔助連接節點；其中，當所述多組第一連接節點組的其中之一、對應的所述多個第二連接節點組以及對應設置的所述連接結構組是在一非正常傳輸狀態時，所述多工電路選擇所述第一輔助連接節點以及所述第二輔助連接節點，以傳輸處在所述非正常傳輸狀態的所述第一連接節點組以及對應的所述第二連接節點組的一控制訊號。
如請求項6所述的晶片裝置，其中，第一電路還包括一儲存電路，所述控制電路電性連接所述儲存電路，所述多工電路的一通道狀態是儲存在所述儲存電路中。