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TWI791201B - 記憶體元件及其製作方法 - Google Patents

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TWI791201B
TWI791201B TW110109309A TW110109309A TWI791201B TW I791201 B TWI791201 B TW I791201B TW 110109309 A TW110109309 A TW 110109309A TW 110109309 A TW110109309 A TW 110109309A TW I791201 B TWI791201 B TW I791201B
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賴二琨
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旺宏電子股份有限公司
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Abstract

一種記憶體元件，包括基板、堆疊、通道層以及記憶層。基板具有一上表面。堆疊設置於基板上，其中堆疊包括沿著一第一方向依序堆疊於基板之上表面上的一第一絕緣層、一第一導電層、一第二絕緣層、一第二導電層及一第三絕緣層。通道層沿著第一方向穿過堆疊，其中在沿著垂直於第一方向之平面的橫截面中，通道層為環狀。記憶層設置於通道層與第二導電層之間。

Description

記憶體元件及其製作方法
本發明是有關於一種半導體結構及其製作方法，且特別是有關於一種記憶體元件及其製作法。
一般而言，快閃記憶裝置可分為反或閘(NOR)或反及閘(NAND)快閃記憶裝置。其中，反或閘記憶裝置藉由將每個記憶胞的一端連接至接地，另一端連接至位元線，典型地提供較快的程式化與讀取速度。在一些實施例中，反及閘快閃記憶體或反或閘快閃記憶體係為二維型態，記憶胞存在於一基板的二維陣列中。然而，隨著現在的應用越來越多，二維結構的尺寸限制已不敷使用。因此，為提供更高之儲存容量的記憶體裝置，目前仍亟需研發一種具有良好電特性(例如是具有良好的資料保存可靠性和操作速度)的三維記憶體元件。
在本揭露中，提供一種記憶體元件及其製作方法，以解決至少一部分上述問題。
根據本發明之一實施例，提出一種記憶體元件。記憶體元件包括基板、堆疊、通道層以及記憶層。基板具有一上表面。堆疊設置於基板上，其中堆疊包括沿著一第一方向依序堆疊於基板之上表面上的一第一絕緣層、一第一導電層、一第二絕緣層、一第二導電層及一第三絕緣層。通道層沿著第一方向穿過堆疊，其中在一上視圖中，通道層為環狀。記憶層設置於通道層與第二導電層之間。
根據本發明之又一實施例，提出一種記憶體元件之製作方法。方法包括下列步驟。首先，提供一基板，其中基板具有一上表面。其次，形成一疊層本體於基板上。其中疊層本體包括依序沿著一第一方向堆疊於該基板之該上表面上的一第一絕緣層、一第一導電層、一第二絕緣層、一犧牲層及一第三絕緣層。形成一第一開口，第一開口穿過疊層本體。在第一開口中形成一通道層，其中在一上視圖中，通道層為環狀。移除犧牲層。在犧牲層被移除的位置形成一第二導電層。此後，形成一記憶層於通道層與第二導電層之間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
在下文的詳細描述中，為了便於解釋，係提供各種的特定細節以整體理解本揭露之實施例。然而，應理解的是，一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下，為了簡化圖式，已知的結構及元件係以示意圖表示。
以下將說明所述記憶體元件及其製作方法。為易於解釋，以下的實施例將特別以三維反或閘記憶體元件(3D NOR memory device)為例。然而，本發明並不受限於此。相較於二維反或閘記憶體元件而言，本案之三維反或閘記憶體元件具有更高之儲存容量，可減少元件的所需面積。
第1圖至第18A圖繪示根據本揭露之一實施例之記憶體元件10之製作方法的剖面圖，例如是對應第一方向(例如是Z軸方向)與第二方向(例如是X軸方向)所形成的平面；第18B圖繪示對應第18A圖之A-A’連線的記憶體元件10之局部上視圖，例如是對應第二方向(例如是X軸方向)與第三方向(例如是Y軸方向)所形成的平面。第一方向、第二方向與第三方向彼此交錯，例如是彼此垂直，然本發明並不限於此。
請參照第1圖，提供一基板110，並在基板110的上表面110a上形成一疊層本體S1’，疊層本體S1’包括依序(例如是藉由沉積製程)沿著第一方向堆疊於基板110之上表面110a上的一第一絕緣層122、一第一導電層130、一第二絕緣層124、一犧牲層140、一第三絕緣層126及一第四絕緣層128。
在一些實施例中，基板110可為矽基板或其他合適的基板，可摻雜有P型摻雜物。第一絕緣層122、第二絕緣層124、第三絕緣層126及第四絕緣層128可由氧化物所形成，例如是二氧化矽。第一導電層130可由導電材料所形成，此導電材料例如是鎢(W)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)、摻雜或未摻雜的多晶矽(poly-silicon)或其他合適的材料。在一些實施例中，第一導電層130可為n型摻雜的多晶矽層。犧牲層140可由氮化矽(SiN)所形成。
請參照第2圖，形成複數個第一開口152，每個第一開口152穿過疊層本體S1’並將一部分基板110暴露於外，然本發明並不限於此。在一些實施例中，第一開口152可藉由蝕刻製程所形成，例如是乾蝕刻製程。在一些實施例中，基板110可受到過蝕刻(overetched)，使第一開口152的底部低於基板110之上表面110a。
請參照第3圖，藉由一氧化製程將由第一開口152所暴露出的第一導電層130的一側表面形成氧化物層132，並將由第一開口152所暴露出的基板110的表面形成氧化物層(未繪示)。在一些實施例中，第一導電層130為n型摻雜的多晶矽層，基板110為矽基板，經由氧化製程及高溫，第一開口152所暴露出的第一導電層130的側表面形成包括二氧化矽的氧化物層132，並將由第一開口152所暴露出的基板110的表面形成包括二氧化矽的氧化物層(未繪示)。此後，藉由一蝕刻製程移除在基板110的表面所形成的氧化物層，並保留氧化物層132。亦即，若基板110為矽基板，亦將受到氧化。蝕刻製程可為反應性離子蝕刻(Reactive Ion Etching, RIE)，然本發明並不以此為限。在一些實施例中，蝕刻製程可移除一小部分的氧化物層132。
請參照第4圖，藉由一磊晶成長製程形成覆蓋氧化物層132、第一開口152及第四絕緣層128的磊晶成長層112’。磊晶成長層112’例如是矽的磊晶成長層。
請參照第5圖，藉由一平坦化製程移除位於第一開口152之外的磊晶成長層112’。平坦化製程例如是化學機械平坦化(Chemical-Mechanical Planarization, CMP)製程。
請參照第6圖，藉由一蝕刻製程移除部分的磊晶成長層112’，以形成沿著第一方向延伸的複數個第二開口154。亦即，每個第二開口154形成於第四絕緣層128與剩餘的磊晶成長層112’之間。每個第二開口154的底面例如是高於犧牲層140的頂面。在本實施例中，位於第二開口154之下之磊晶成長層112’的頂面是共平面於第三絕緣層126的頂面，然本發明並不限於此。在一些其他的實施例中，磊晶成長層112’的上表面位於第三絕緣層126與第四絕緣層128的高度範圍之內。
請參照第7圖，藉由一沉積製程填充一絕緣材料於第二開口154中，絕緣材料可以是氧化物或氮化物。此後，藉由一蝕刻製程移除部分的絕緣材料，以形成位於第二開口154之側壁上的間隙壁162。間隙壁162的材料可以是氧化物、氮化物、氮氧化矽(SiON)、氮化硼(BN)、氮化鈦(TiN)或氮化鉭(TaN)。間隙壁162可以是介電間隙壁或導體間隙壁，較佳是介電間隙壁。當間隙壁162的材料是氧化物時，藉由沉積法所形成的間隙壁162之氧化物的純度是小於藉由氧化製程所形成之氧化物層132之氧化物的純度。
請參照第8圖，藉由一蝕刻製程形成複數個第三開口156，第三開口156穿過部分的磊晶成長層112’，保留位於第一開口152之側壁上的磊晶成長層112’，並暴露基板110。亦即是移除未受到間隙壁162所保護的磊晶成長層112’ 以形成第三開口256，並在第一開口152中形成環狀的通道層112(如第18B圖之上視圖所示)。選擇性地，若欲降低通道層112的厚度T1，可藉由一氧化製程將通道層112的表面形成氧化物。或者，可使用等向性矽蝕刻(iso-tropical silicon etching)以使通道層112變薄。在一些實施例中，通道層112的厚度T1可介於20Å與500Å之間。在較佳實施例中，通道層112的厚度T1可介於20Å與200Å之間。相較於通道層在上視圖中為實心或柱狀的比較例而言，本案之通道層112在上視圖中為環狀，具有較薄的厚度T1，可讓閘極(例如是記憶閘極與控制閘極，詳述如後)具有較佳的控制力。
請參照第9圖，形成通道層112之後，再藉由介電材料164’(例如二氧化矽、氮化矽或其他合適的介電材料)填充第三開口156，並在第三開口156中形成一空氣間隙(air gap)164h。在其他實施例中，介電材料164’之中可不具有空氣間隙164h。
此後，請參照第10圖，在回蝕間隙壁162及鄰近於間隙壁162的介電材料164’之後，剩餘部分的介電材料164’形成介電柱164。間隙壁162可被蝕刻或未被蝕刻。此後在介電柱164上方形成銲墊166，銲墊166與通道層112形成一電性接觸。銲墊166的材料例如是N +多晶矽或N +多晶矽/金屬矽化物(salicide)。在一些實施例中，在形成銲墊166之後間隙壁162可被保留下來而未被蝕刻。在本實施例中，銲墊166接觸通道層112的頂表面，然本發明之銲墊166的接觸位置並不限於此，只要銲墊166設置於犧牲層140之上且接觸通道層112皆落入本發明之範圍，例如，銲墊166可接觸通道層112之側面的一部分。
請參照第11圖，銲墊166形成之後，形成覆蓋層134來覆蓋疊層本體S1’以及銲墊166。在本發明的其中一實施例中，覆蓋層134包括氧化物。
請參照第12圖，藉由一蝕刻製程形成穿過疊層本體S1’之一溝槽158，溝槽158可暴露部分的基板110。
此後，請參照第13圖，移除犧牲層140。在本實施例之中，係採用磷酸(H 3PO 4)溶液通過溝槽158將犧牲層140予以移除。
接著，請參照第14圖，在犧牲層140被移除的位置依序形成記憶層168及第二導電層172。記憶層168及第二導電層172可分別藉由沉積製程所形成。一部分的記憶層168沿著第一方向延伸，設置於第二導電層172與通道層112之間；其他部分的記憶層168沿著第二方向延伸，設置於第二導電層172與第二絕緣層124之間以及第二導電層172與第三絕緣層126之間。記憶層168可以是氧化物-摻雜有材料DM的氧化鉿-氧化物(O X/HfO Xdoped with DM/O X)記憶層、氧化物-氮化物-氧化物(ONO)記憶層、氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)記憶層、氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(ONONONO)記憶層或其他合適的記憶層。其中，材料DM可以是矽(Si)、氧化鋯(ZrO X)、鋁(Al)、釔(Y)、鎘(Cd)、鑭(La)或其他具有記憶視窗(memory window)及非揮發記憶體特性之材料。
第二導電層172可為多層結構，例如第二導電層172包括第一導電結構172a及第二導電結構172b，第一導電結構172a設置於記憶層168與第二導電結構172b之間。舉例而言，第一導電結構172a的材料可包括氮化鈦(TiN)或氮化鉭(Tantalum Nitride, TaN)，第二導電結構172b的材料可包括鎢(W)，然本發明並不限於此。此後，藉由一回蝕製程移除多餘的記憶層168及第二導電層172，暴露溝槽158。在蝕刻製程或回蝕製程中所產生的缺口(concave)可藉由沉積氧化物填補，再藉由蝕刻製程移除多餘的氧化物。
接著，請參照第15圖，填充絕緣材料(例如是氧化物)於溝槽158中之後，移除部分的絕緣材料，以暴露一部分的溝槽158及一部分的基板110，並形成位於溝槽158中的隔離結構182。隔離結構182例如是藉由沉積製程所形成，隔離結構182的材料可包括氧化物。
請參照第16圖，填充導電材料於溝槽158之中，接著，可藉由一平坦化製程(例如是化學機械平坦化製程)移除多餘的導電材料，以形成電性接觸於基板110的導電柱184。隔離結構182環繞導電柱184。導電柱184可為多層結構，例如雙層結構。舉例而言，導電柱184的外層的材料可包括氮化鈦(TiN)，導電柱184的內層的材料可包括鎢(W)，然本發明並不限於此。在一實施例中，導電柱184可作為源極線。
請參照第17圖，形成一介電填充層186於覆蓋層134、隔離結構182及導電柱184上。介電填充層186的材料可包括氧化物。
此後，請參照第18A圖，形成電性接觸於銲墊166及導電柱184的接觸插塞188。接觸插塞188包括第一插塞188a及第二插塞188b，第一插塞188a穿過部分的介電填充層186及覆蓋層134，以電性接觸於銲墊166，第二插塞188b穿過部分的介電填充層186，以電性接觸於導電柱184。接觸插塞188的材料包括導電材料，例如是鎢或其他合適的導電材料。
依據上述製作步驟，本揭露提供一種記憶體元件10，如第18A及18B圖所示。記憶體元件10包括基板110、堆疊S1、覆蓋層134、介電填充層186、氧化物層132、記憶層168、通道層112、介電柱164、銲墊166、隔離結構182、導電柱184以及接觸插塞188。堆疊S1設置於基板110之上表面110a上，覆蓋層134及介電填充層186則依序設置於堆疊S1上。堆疊S1包括依序沿著第一方向堆疊於基板110之上表面110a上的第一絕緣層122、第一導電層130、第二絕緣層124、第二導電層172、第三絕緣層126及第四絕緣層128。
在一些實施例中，基板110可為矽基板或其他合適的基板，可摻雜有P型摻雜物。第一絕緣層122、第二絕緣層124、第三絕緣層126及第四絕緣層128可由氧化物所形成，例如是二氧化矽。第一導電層130可由導電材料所形成，此導電材料例如是鎢(W)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)、摻雜或未摻雜的多晶矽(poly-silicon)或其他合適的材料。在一些實施例中，第一導電層130可為n型摻雜的多晶矽層。
在本實施例中，第二導電層172可為多層結構，如第14圖之放大圖所示。第二導電層172包括第一導電結構172a及第二導電結構172b，第一導電結構172a設置於記憶層168與第二導電結構172b之間。舉例而言，第一導電結構172a的材料可包括氮化鈦(TiN)或氮化鉭(TaN)，第二導電結構172b的材料可包括鎢(W)，然本發明並不限於此。
如第18A圖所示，通道層112及介電柱164沿著第一方向穿過部分的堆疊S1，亦即是穿過部分的第一絕緣層122、第一導電層130、第二絕緣層124、第二導電層172及第三絕緣層126。通道層112環繞介電柱164，且設置於介電柱164與記憶層168之間。介電柱164可具有一空氣間隙164h。銲墊166可設置於介電柱164與通道層112上，且銲墊166可電性接觸於通道層112。氧化物層132可環繞部分的通道層112，例如是設置於第一導電層130與通道層112之間。氧化物層132例如是直接對第一導電層130進行氧化製程所形成的氧化物。通道層112可為磊晶成長層，例如是矽的磊晶成長層。在如第18B圖所示的上視圖中(亦即沿著垂直於第一方向的平面的橫截面圖)，通道層112為環狀，具有一內表面112s1及一外表面112s2，內表面112s1相對於外表面112s2，內表面112s1可接觸於介電柱164，外表面112s2可接觸於第一絕緣層122、氧化物層132、第二絕緣層124、記憶層168及第三絕緣層126。通道層112的厚度T1定義為內表面112s1與外表面112s2之間的平均厚度。在一些實施例中，通道層112的厚度T1可介於20Å與500Å之間。在較佳的實施例中，通道層112的厚度T1可介於20Å與200Å之間。在本實施例中，環狀的通道層112可以是圓形，然本發明並不以此為限，環狀的通道層112可以是橢圓形、多邊形或其他合適的形狀。
相較於通道層在上視圖中為實心或柱狀的比較例(用於形成通道層之第一開口的尺寸相同於本案之第一開口152的尺寸)而言，本案之通道層112在上視圖(例如是第18B圖)中為環狀，具有較薄的厚度T1，可使得次臨限擺幅(Subthreshold Swing, S.S.)下降，隨機電報雜訊(Random telegraph noise)亦可降低，且程式化/抹除視窗(P/E window)可較大，亦即是可讓閘極具有較佳的控制力，更有利於記憶體之操作，記憶體例如是具有多階儲存單元(Multi-Level Cell, MLC)或三階儲存單元(Triple-Level Cell, TLC)。
在本實施例中，一部分的記憶層168沿著第一方向延伸，設置於第二導電層172與通道層112之間；其他部分的記憶層168沿著第二方向延伸，設置於第二導電層172與第二絕緣層124之間以及第二導電層172與第三絕緣層126之間，然本發明並不限於此。記憶層168可以是氧化物-摻雜有材料DM的氧化鉿-氧化物(O X/HfO Xdoped with DM/O X)記憶層、氧化物-氮化物-氧化物(ONO)記憶層、氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)記憶層、氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(ONONONO)記憶層或其他合適的記憶層。其中，材料DM可以是矽(Si)、氧化鋯(ZrO X)、鋁(Al)、釔(Y)、鎘(Cd)、鑭(La)或其他具有記憶視窗(memory window)及非揮發記憶體特性之材料。
根據一實施例中，隔離結構182與導電柱184沿著第一方向穿過覆蓋層134及堆疊S1，且隔離結構182環繞導電柱184。接觸插塞188電性接觸於銲墊166及導電柱184的。接觸插塞188包括第一插塞188a及第二插塞188b，第一插塞188a穿過部分的介電填充層186及覆蓋層134，以電性接觸於銲墊166，第二插塞188b穿過部分的介電填充層186，以電性接觸於導電柱184。接觸插塞188的材料包括導電材料，例如是鎢或其他合適的導電材料。
在一些實施例中，導電柱184可作為源極線；第一導電層130可做為控制閘極(control gate)；第二導電層172可作為記憶閘極(memory gate)。
第19圖至第36A圖繪示根據本揭露之又一實施例之記憶體元件20之製作方法的剖面圖，例如是對應第一方向(例如是Z軸方向)與第二方向(例如是X軸方向)所形成的平面；第36B圖繪示對應第36A圖之B-B’連線的記憶體元件20之局部上視圖，例如是對應第二方向(例如是X軸方向)與第三方向(例如是Y軸方向)所形成的平面。在記憶體元件20中，相同於記憶體元件10的元件是使用相同的元件符號，類似於記憶體元件10的元件是使用類似的元件符號，相同或類似的元件可為相同或類似的材料，具備相同或類似的特性，重複的內容將不再詳細描述。
請參照第19圖，提供一基板110，並在基板110的上表面110a上形成一疊層本體S2’，疊層本體S2’包括依序(例如是藉由沉積製程)沿著第一方向堆疊於基板110之上表面110a上的一第一絕緣層122、一第一導電層130、一第二絕緣層124、一犧牲層140、一第三絕緣層126及一第四絕緣層128。此後，形成複數個第一開口152，每個第一開口152穿過疊層本體S1’並將一部分基板110暴露於外，然本發明並不限於此。在一些實施例中，第一開口152可藉由蝕刻製程所形成，例如是乾蝕刻製程。在一些實施例中，基板110可受到過蝕刻(overetched)，使第一開口152的底部低於基板110之上表面110a。
請參照第20圖，在形成第一開口152之後，形成延伸於疊層本體S2之上及第一開口152之中的一記憶材料層268'。記憶材料層268'例如是藉由一沉積製程所形成。
請參照第21圖，藉由一蝕刻製程移除多餘的記憶材料層268'，以形成設置於第一開口152之側壁上的記憶層268。每個記憶層268沿著第一方向延伸，穿過疊層本體S2’，亦即是穿過第一絕緣層122、第一導電層130、第二絕緣層124、犧牲層140、第三絕緣層126及第四絕緣層128。記憶層268的材料是相同或類似於記憶層168的材料，此處將不再重複描述。
接著，請參照第22圖，藉由一磊晶成長製程形成覆蓋記憶層268、第一開口152及第四絕緣層128的磊晶成長層212’。磊晶成長層212’例如是矽的磊晶成長層。
請參照第23圖，藉由一平坦化製程移除位於第一開口152之外的磊晶成長層212’。平坦化製程例如是化學機械平坦化(Chemical-Mechanical Planarization, CMP)製程。
請參照第24圖，藉由一蝕刻製程移除部分的磊晶成長層212’，以形成沿著第一方向延伸的複數個第二開口254。每個第二開口254可設置於對應第二絕緣層128的記憶層268以及剩餘的磊晶成長層212’之間。每個第二開口254的底面例如是高於犧牲層140的頂面。
請參照第25圖，藉由一沉積製程填充一絕緣材料於第二開口254中，絕緣材料可以是氧化物或氮化物。此後，藉由一蝕刻製程移除部分的絕緣材料，以形成位於第二開口254之側壁上的間隙壁262。間隙壁262的材料可以是氧化物、氮化物、氮氧化矽(SiON)、氮化硼(BN)、氮化鈦(TiN)或氮化鉭(TaN)。間隙壁162可以是介電間隙壁或導體間隙壁，較佳是介電間隙壁。
請參照第26圖，藉由一蝕刻製程形成複數個第三開口256，第三開口256穿過部分的磊晶成長層212’，保留位於第一開口252之側壁上的磊晶成長層212’，並暴露基板110。亦即是移除未受到間隙壁262所保護的磊晶成長層212’，以形成第三開口256，並在第一開口152中形成環狀的通道層212。選擇性地，若欲降低通道層212的厚度T1，可藉由一氧化製程將通道層212的表面形成氧化物。或者，可使用等向性矽蝕刻(iso-tropical silicon etching)以使通道層212變薄。在一些實施例中，通道層212的厚度T2可介於20Å與500Å之間。在較佳實施例中，通道層212的厚度T2可介於20Å與200Å之間。相較於通道層在上視圖中為實心或柱狀的比較例而言，本案之通道層212在上視圖中為環狀(如第36B圖所示)，具有較薄的厚度T2，可讓閘極(例如是記憶閘極與控制閘極，詳述如後)具有較佳的控制力。
請參照第27圖，形成通道層212之後，再藉由介電材料264’(例如二氧化矽、氮化矽或其他合適的介電材料)填充第三開口256，並在第三開口256中形成一空氣間隙264h。在其他實施例中，介電材料264’之中可不具有空氣間隙264h。
此後，請參照第28圖，在回蝕間隙壁262及鄰近於間隙壁262的介電材料264’之後，剩餘部分的介電材料264’形成介電柱264。間隙壁262可被蝕刻或未被蝕刻。此後在介電柱264上方形成銲墊266，銲墊266與通道層212形成一電性接觸。銲墊266的材料例如是N +多晶矽或N +多晶矽/金屬矽化物(salicide)。在一些實施例中，在形成銲墊266之後間隙壁262可被保留下來而未被蝕刻。在本實施例中，銲墊266接觸通道層212的頂表面，然本發明之銲墊266的接觸位置並不限於此，只要銲墊266設置於犧牲層140之上且接觸通道層212皆落入本發明之範圍，例如，銲墊266可接觸通道層212之側面的一部分。
請參照第29圖，銲墊266形成之後，形成覆蓋層234來覆蓋疊層本體S2’、記憶層268以及銲墊266。在本發明的一實施例中，覆蓋層234包括氧化物。
請參照第30圖，藉由一蝕刻製程形成穿過疊層本體S2’之一溝槽258，溝槽258可暴露部分的基板110。
此後，請參照第31圖，移除犧牲層140。在本實施例之中，係採用磷酸(H 3PO 4)溶液通過溝槽258將犧牲層140予以移除。
接著，請參照第32圖，在犧牲層140被移除的位置形成第二導電層272。第二導電層272可藉由沉積製程所形成。
第二導電層272可為多層結構，例如第二導電層272包括第一導電結構272a及第二導電結構272b，第一導電結構272a設置於記憶層268與第二導電結構272b之間。舉例而言，第一導電結構272a的材料可包括氮化鈦(TiN)，第二導電結構272b的材料可包括鎢(W)，然本發明並不限於此。此後，藉由一回蝕製程移除多餘的第二導電層272，暴露溝槽258。在蝕刻製程或回蝕製程中所產生的缺口(concave)可藉由沉積氧化物填補，再藉由蝕刻製程移除多餘的氧化物。
接著，請參照第33圖，填充絕緣材料(例如是氧化物)於溝槽258中之後，移除部分的絕緣材料，以暴露一部分的溝槽258及一部分的基板110，並形成位於溝槽258中的隔離結構282。隔離結構282例如是藉由沉積製程所形成，隔離結構282的材料可包括氧化物。
請參照第34圖，填充導電材料於溝槽258之中，接著，可藉由一平坦化製程(例如是化學機械平坦化製程)移除多餘的導電材料，以形成電性接觸於基板110的導電柱284。隔離結構282環繞導電柱284。導電柱284可為多層結構，例如雙層結構。舉例而言，導電柱284的外層的材料可包括氮化鈦(TiN)，導電柱284的內層的材料可包括鎢(W)，然本發明並不限於此。導電柱284可作為源極線。
請參照第35圖，形成一介電填充層286於覆蓋層234、隔離結構282及導電柱284上。介電填充層286的材料可包括氧化物。
此後，請參照第36A及36B圖，形成電性接觸於銲墊266及導電柱284的接觸插塞288。接觸插塞288包括第一插塞288a及第二插塞288b，第一插塞288a穿過部分的介電填充層286及覆蓋層234，以電性接觸於銲墊266，第二插塞288b穿過部分的介電填充層286，以電性接觸於導電柱284。
依據上述製作步驟，本揭露提供一種記憶體元件20，如第36A及36B圖所示。記憶體元件20包括基板110、堆疊S2、覆蓋層234、介電填充層286、記憶層268、通道層212、介電柱264、銲墊266、隔離結構282、導電柱284以及接觸插塞288。堆疊S2設置於基板110之上表面110a上，覆蓋層234及介電填充層286則依序設置於堆疊S2上。堆疊S2包括依序沿著第一方向堆疊於基板110之上表面110a上的第一絕緣層122、第一導電層130、第二絕緣層124、第二導電層272、第三絕緣層126及第四絕緣層128。
在本實施例中，第二導電層272可為多層結構，如第32圖之放大圖所示。第二導電層272包括第一導電結構272a及第二導電結構272b，第一導電結構272a設置於記憶層268與第二導電結構272b之間。舉例而言，第一導電結構272a的材料可包括氮化鈦(TiN)，第二導電結構272b的材料可包括鎢(W)，然本發明並不限於此。
如第36A及36B圖所示，通道層212及介電柱264沿著第一方向穿過部分的堆疊S1，亦即是穿過部分的第一絕緣層122、第一導電層130、第二絕緣層124、第二導電層272及第三絕緣層126。通道層212環繞介電柱264，且設置於介電柱264與記憶層268之間。介電柱264可具有一空氣間隙264h。銲墊266可設置於介電柱264與通道層212上，且銲墊266可電性接觸於通道層212。通道層212可為磊晶成長層，例如是矽的磊晶成長層。通道層212為環狀，具有一內表面212s1及一外表面212s2，內表面212s1相對於外表面212s2，內表面212s1可接觸於介電柱264，外表面212s2可接觸記憶層268。通道層212的厚度T2定義為內表面212s1與外表面212s2之間的平均厚度。在一些實施例中，通道層212的厚度T2可介於20Å與500Å之間。在較佳的實施例中，通道層212的厚度T2可介於20Å與200Å之間。在本實施例中，環狀的通道層212可以是圓形，然本發明並不以此為限，環狀的通道層212可以是橢圓形、多邊形或其他合適的形狀。
請參照第36A圖，通道層212直接連接於或直接接觸於設置於通道層212之下的基板110。
第36C圖繪示根據本揭露之又一實施例之記憶體元件20’的剖面圖。在記憶體元件20’中，相同於記憶體元件20的元件係使用相同的元件符號，類似於記憶體元件20的元件係使用類似的元件符號。相同或類似的元件可以是相同或類似的材料，且具有相同或類似的特性，重複的內容將不再詳細描述。
請參照第36C圖，記憶體元件20與20’的不同之處在於，記憶體元件20’更包括下剩餘部分213，下剩餘部分213設置於通道層212’’及介電柱264’’之下。亦即，通道層212’’並沒有直接連接於或接觸於設置於通道層212’’之下的基板110。下剩餘部分213設置於通道層212’’與基板110之間。下剩餘部分213直接連接於通道層212’’及基板110。通道層212’’的材料可相同於下剩餘部分213的材料(例如是多晶矽)，且通道層212’’與下剩餘部分213可藉由無邊界的形式連接，亦即，通道層212’’及下剩餘部分213可以是一整體結構。下剩餘部分213的頂表面213s可沿著第一方向(亦即Z軸方向)向下凹陷。
相較於通道層在上視圖中為實心或柱狀的比較例(用於形成通道層之第一開口的尺寸相同於本案之第一開口152的尺寸)而言，本案之通道層212在上視圖(例如是第36B圖)中為環狀，具有較薄的厚度T2，可使得次臨限擺幅(Subthreshold Swing, S.S.)下降，隨機電報雜訊(Random telegraph noise)亦可降低，且程式化/抹除視窗(P/E window)可較大，亦即是可讓閘極具有較佳的控制力，更有利於記憶體之操作，記憶體例如是具有多階儲存單元(Multi-Level Cell, MLC)或三階儲存單元(Triple-Level Cell, TLC)。
在本實施例中，記憶層268沿著第一方向延伸，穿過堆疊S2(亦即是穿過第一絕緣層122、第一導電層130、第二絕緣層124、第二導電層272、第三絕緣層126及第四絕緣層128)。記憶層268設置於第一絕緣層122與通道層112之間、第一導電層130與通道層212之間、第二絕緣層124與通道層212之間、第二導電層272與通道層212之間、第三絕緣層126與通道層212之間、以及第四絕緣層128與銲墊266之間，且記憶層268環繞通道層212及銲墊266。記憶層268的材料可相同於記憶層168的材料，此處將不再重複描述。
根據一實施例中，隔離結構282與導電柱284沿著第一方向穿過覆蓋層234及堆疊S2，且隔離結構282環繞導電柱284。接觸插塞188電性接觸於銲墊266及導電柱284。接觸插塞288包括第一插塞288a及第二插塞288b，第一插塞288a穿過部分的介電填充層286及覆蓋層234，以電性接觸於銲墊266，第二插塞288b穿過部分的介電填充層286，以電性接觸於導電柱284。接觸插塞288的材料包括導電材料，例如是鎢或其他合適的導電材料。
在一些實施例中，導電柱284可作為源極線；第一導電層130可做為控制閘極(control gate)；第二導電層272可作為記憶閘極(memory gate)。
第37圖至第38圖繪示根據本揭露之一實施例之記憶體元件30之製作方法的剖面圖，例如是對應第一方向(例如是Z軸方向)與第二方向(例如是X軸方向)所形成的平面。
在進行如第19圖及相關段落所示的製程步驟之後，藉由一氧化製程將由第一開口152所暴露出的第一導電層130的一側表面形成氧化物層332，並將由第一開口152所暴露出的基板110的表面形成氧化物層(未繪示)。此後，藉由一蝕刻製程移除在基板110的表面所形成的氧化物層，並保留氧化物層332，如第37圖所示。若第一絕緣層122、第二絕緣層124、第三絕緣層126及第四絕緣層128的材料包括氧化物，則藉由沉積法所形成的第一絕緣層122、第二絕緣層124、第三絕緣層126及第四絕緣層128之氧化物的純度是小於藉由氧化製程所形成之氧化物層332之氧化物的純度。
接著，進行如第20~35圖及相關段落所示的步驟。此後，請參照第38圖，形成電性接觸於銲墊266及導電柱284的接觸插塞288。接觸插塞288包括第一插塞288a及第二插塞288b，第一插塞288a穿過部分的介電填充層286及覆蓋層234，以電性接觸於銲墊266，第二插塞288b穿過部分的介電填充層286，以電性接觸於導電柱284。
依據上述製作步驟，本揭露提供一種記憶體元件30，如第38圖所示。記憶體元件30包括基板110、堆疊S2、覆蓋層234、介電填充層286、氧化物層332、記憶層268、通道層212、介電柱264、銲墊266、隔離結構282、導電柱284以及接觸插塞288。記憶體元件30之結構是類似於記憶體元件20的結構，其差異在於記憶體元件30更包括氧化物層322，相同元件具有相同的特性，重複之處將不再詳細描述。
在一實施例中，氧化物層332可環繞部分的記憶層268及通道層212，例如是設置於第一導電層130與記憶層268之間。
本揭露提供一種記憶體元件及其製作方法。記憶體元件包括基板、堆疊、通道層以及記憶層。基板具有一上表面。堆疊設置於基板上，其中堆疊包括沿著一第一方向依序堆疊於基板之上表面上的一第一絕緣層、一第一導電層、一第二絕緣層、一第二導電層及一第三絕緣層。通道層沿著第一方向穿過堆疊，其中在一上視圖中，通道層為環狀。記憶層設置於通道層與第二導電層之間。
相較於二維反或閘記憶體元件而言，本案之三維反或閘記憶體元件具有更高之儲存容量，可減少元件的所需面積。再者，相較於通道層在上視圖中為實心或柱狀的比較例而言，本案之通道層在上視圖中為環狀，具有較薄的厚度，可使得次臨限擺幅下降，隨機電報雜訊亦可降低，且程式化/抹除視窗可較大，亦即是可讓閘極具有較佳的控制力，更有利於記憶體之操作。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10,20,20’,30:記憶體元件 110:基板 110a:上表面 112,212: 通道層 112’,212’,212’’:磊晶成長層 112s1,212s1:內表面 112s2,212s2:外表面 122:第一絕緣層 124:第二絕緣層 126:第三絕緣層 128:第四絕緣層 130:第一導電層 132,332:氧化物層 134,234:覆蓋層 140:犧牲層 152:第一開口 154,254:第二開口 156,256:第三開口 158,258:溝槽 162,262:間隙壁 164,264,264’’:介電柱 164’,264’:介電材料 164h,264h:空氣間隙 166,266:銲墊 168,268:記憶層 172,272:第二導電層 172a,272a:第一導電結構 172b,272b:第二導電結構 182,282:隔離結構 184,284:導電柱 186,286:介電填充層 188,288:接觸插塞 188a,288a:第一插塞 188b,288b:第二插塞 213:下剩餘部分 213s:頂表面 268’:記憶材料層 S1,S2:堆疊 S1’,S2’:疊層本體 T1,T2:厚度
第1圖至第18A圖繪示根據本揭露之一實施例之記憶體元件之製作方法的剖面圖； 第18B圖繪示對應第18A圖之A-A’連線的記憶體元件之局部上視圖； 第19圖至第36A圖繪示根據本揭露之又一實施例之記憶體元件之製作方法的剖面圖； 第36B圖繪示對應第36A圖之B-B’連線的記憶體元件之局部上視圖； 第36C圖繪示根據本揭露之又一實施例之記憶體元件的剖面圖；以及 第37圖至第38圖繪示根據本揭露之又一實施例之記憶體元件之製作方法的剖面圖。
10:記憶體元件
110:基板
110a:上表面
112:通道層
112s1:內表面
112s2:外表面
122:第一絕緣層
124:第二絕緣層
126:第三絕緣層
128:第四絕緣層
130:第一導電層
132:氧化物層
134:覆蓋層
164:介電柱
164h:空氣間隙
166:銲墊
168:記憶層
172:第二導電層
182:隔離結構
184:導電柱
186:介電填充層
188:接觸插塞
188a:第一插塞
188b:第二插塞
S1:堆疊
T1:厚度

Claims (10)

  1. 一種記憶體元件，包括：一基板，具有一上表面；一堆疊，設置於該基板上，其中該堆疊包括沿著一第一方向依序堆疊於該基板之該上表面上的一第一絕緣層、一第一導電層、一第二絕緣層、一第二導電層及一第三絕緣層；一通道層，沿著該第一方向穿過該堆疊，其中該通道層是由該基板的該上表面向上磊晶成長而成，且在沿著垂直於該第一方向之平面的一截面圖中，該通道層為環狀；一記憶層，設置於該通道層與該第二導電層之間；以及一導電柱，電性接觸於該基板，其中該導電柱作為源極線，該第一導電層作為控制閘極，該第二導電層作為記憶閘極。
  2. 如請求項1所述之記憶體元件，更包括一介電柱，其中該介電柱穿過該堆疊，且該通道層環繞該介電柱。
  3. 如請求項2所述之記憶體元件，其中該通道層設置於該介電柱與該記憶層之間。
  4. 如請求項2所述之記憶體元件，其中該通道層具有一內表面及一外表面，該內表面相對於該外表面，其中該內表面接觸於該介電柱，該外表面接觸於該記憶層。
  5. 如請求項2所述之記憶體元件，其中該通道層直接連接於該基板。
  6. 如請求項1所述之記憶體元件，更包括一下剩餘部分，該下剩餘部分設置於該通道層之下。
  7. 一種記憶體元件之製作方法，包括：提供一基板，其中該基板具有一上表面；形成一疊層本體於該基板上，其中該疊層本體包括依序沿著一第一方向堆疊於該基板之該上表面上的一第一絕緣層、一第一導電層、一第二絕緣層、一犧牲層及一第三絕緣層；形成一第一開口，該第一開口穿過該疊層本體；在該第一開口中形成一通道層，其中該通道層是藉由一磊晶成長製程由該基板的該上表面向上磊晶成長而成，在沿著垂直於該第一方向之平面的橫截面中，該通道層為環狀；移除該犧牲層；在該犧牲層被移除的位置形成一第二導電層；以及形成一記憶層於該通道層與該第二導電層之間。
  8. 如請求項7所述之記憶體元件之製作方法，其中該通道層的形成步驟更包括：藉由該磊晶成長製程形成覆蓋該第一開口之一磊晶成長層；移除一部分的該磊晶成長層，以形成一第二開口，其中該第二開口的底面是高於該犧牲層的頂面；形成位於該第二開口之側壁上的一間隙壁；以及 移除未受到該間隙壁所保護的該磊晶成長層，以形成暴露該基板的一第三開口，並形成該通道層。
  9. 如請求項8所述之記憶體元件之製作方法，更包括：藉由一介電材料填充該第三開口；以及回蝕該間隙壁及鄰近於該間隙壁的該介電材料，剩餘部分的該介電材料形成一介電柱，其中該通道層環繞該介電柱。
  10. 如請求項7所述之記憶體元件之製作方法，更包括：藉由一氧化製程將由該第一開口所暴露出的該第一導電層的一側表面形成一氧化物層。
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