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TWI790608B - 設置接觸插塞的不對稱磊晶區域 - Google Patents

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TWI790608B
TWI790608B TW110116427A TW110116427A TWI790608B TW I790608 B TWI790608 B TW I790608B TW 110116427 A TW110116427 A TW 110116427A TW 110116427 A TW110116427 A TW 110116427A TW I790608 B TWI790608 B TW I790608B
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fin
epitaxial
region
fins
semiconductor
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沙哈吉 Ｂ 摩爾
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

根據本發明的一些實施例，一種方法包含形成延伸至一半導體基板中之隔離區域，及在該等隔離區域上方形成第一複數個突出鰭片及一第二突出鰭片。該第一複數個突出鰭片包含最遠離該第二突出鰭片之一外鰭片，及最靠近該第二突出鰭片之一內鰭片。該方法進一步包含：蝕刻該第一複數個突出鰭片以形成第一凹槽；自該等第一凹槽生長第一磊晶區域，其中該等第一磊晶區域經合併以形成一經合併磊晶區域；蝕刻該第二突出鰭片以形成一第二凹槽；及自該第二凹槽生長一第二磊晶區域。該經合併磊晶區域之一頂表面在面向該第二磊晶區域之一側上比在背對該第二磊晶區域之一側上低。

Description

設置接觸插塞的不對稱磊晶區域
本發明實施例係有關設置接觸插塞的不對稱磊晶區域。
在形成鰭片式場效電晶體時，通常藉由形成半導體鰭片、使半導體鰭片凹陷以形成凹槽及起始於該等凹槽生長磊晶區域來形成源極/汲極區域。自相鄰半導體鰭片之凹槽生長之磊晶區域可彼此合併，且所得磊晶區域可具有平坦頂表面。形成電連接至源極/汲極區域之源極/汲極接觸插塞。
本發明的一實施例係關於一種方法，其包括：形成延伸至一半導體基板中之隔離區域；在該等隔離區域上方形成第一複數個突出鰭片及一第二突出鰭片，其中該第一複數個突出鰭片包括最遠離該第二突出鰭片之一外鰭片及最靠近該第二突出鰭片之一內鰭片；蝕刻該第一複數個突出鰭片以形成第一凹槽；自該等第一凹槽生長第一磊晶區域，其中該等第一磊晶區域經合併以形成一經合併磊晶區域；蝕刻該第二突出鰭片以形成一第二凹槽；及自該第二凹槽生長一第二磊晶區域，其中該經合併磊晶區域之一頂表面在面向該第二磊晶區域之一側上比在背對該第二磊晶區域之一側上低。
本發明的一實施例係關於一種裝置，其包括：一半導體基板；第一複數個隔離區域及第二複數個隔離區域，其等延伸至該半導體基板中；一第一條帶群組，其包括介於該第一複數個隔離區域之間的第一複數個半導體條帶；一第二條帶群組，其包括介於該第二複數個隔離區域之間的至少一第二半導體條帶；一第一鰭片群組，其包括與該對應第一複數個半導體條帶重疊之第一複數個半導體鰭片；一第二鰭片群組，其包括與該至少一第二半導體條帶重疊之至少一第二半導體鰭片；複數個磊晶區域，各包括填充延伸至該第一複數個半導體鰭片之一者中之一第一凹槽之一部分，其中該複數個磊晶區域經合併以形成一經合併磊晶區域；及一第二磊晶區域，其包括填充延伸至該至少一第二半導體鰭片中之一第二凹槽之一第二部分，其中該經合併磊晶區域之一頂表面朝向該第二磊晶區域傾斜，其中該頂表面之較靠近該第二磊晶區域之第一部分低於該頂表面之較遠離該第二磊晶區域之第二部分。
本發明的一實施例係關於一種裝置，其包括：複數個半導體鰭片；複數個閘極堆疊，其等在該複數個半導體鰭片之頂表面及側壁上；複數個磊晶區域，各介於該複數個半導體鰭片之兩者之間且接合該兩者之側壁，其中該複數個磊晶區域經合併為一經合併磊晶區域，且該複數個磊晶區域中之一最外磊晶區域在該複數個磊晶區域中最短；一個矽化物區域，其接觸該經合併磊晶區域之一頂表面；及一接觸插塞，其在該矽化物區域上方且接觸該矽化物區域。
以下揭露內容提供用於實施本揭露之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅供例示且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間，使得該第一構件與該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指定所論述之各項實施例及/或組態之間的一關係。
此外，為便於描述，可在本文中使用諸如「下伏」、「在…下方」、「下」、「上覆」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本文中使用之空間相對描述符同樣可相應地解釋。
提供鰭式場效電晶體(FinFET)及其形成方法。根據本揭露之一些實施例，一經合併磊晶區域(其係一FinFET之一源極/汲極區域)具有一不對稱輪廓，其中自不同鰭片生長之磊晶區域具有不同高度，且該經合併磊晶區域之頂表面傾斜。因此，當形成一源極/汲極矽化物區域及一源極/汲極接觸插塞以連接至磊晶區域時，磊晶區域使其頂表面及側壁兩者接觸該源極/汲極矽化物區域，且因此降低接觸電阻。本文中所論述之實施例係提供能夠製成或使用本揭露之標的物之實例，且一般技術者將易於理解，可在保持於不同實施例之預期範疇內時進行修改。貫穿各種視圖及闡釋性實施例，相同元件符號係用於指定相同元件。儘管方法實施例可被論述為以一特定順序執行，但其他方法實施例可以任何邏輯順序執行。
圖1、圖2、圖3A、圖3B、圖3C、圖4A、圖4B、圖5至圖8、圖9A、圖9B、圖10、圖11A及圖11B繪示根據本揭露之一些實施例之在形成FinFET及對應源極/汲極區域時之中間階段之剖面圖。在圖14中所展示之程序流程中亦示意性地反映對應程序。
圖1繪示一初始結構之一透視圖。該初始結構包含進一步包含基板20之晶圓10。基板20可為一半導體基板，其可為一矽基板、一矽鍺基板或由其他半導體材料形成之一基板。基板20之頂表面可具有一(100)表平面。基板20可摻雜有一p型或一n型雜質。諸如淺溝槽隔離(STI)區域之隔離區域22可經形成以自基板20之一頂表面延伸至基板20中。各自程序係繪示為圖14中所展示之程序流程中之程序202。基板20之介於相鄰STI區域22之間的部分被稱為半導體條帶24N及24P (其等亦個別地且統稱為半導體條帶24)。根據一些實施例，半導體條帶24N及24P之頂表面與STI區域22之頂表面可彼此實質上齊平。
STI區域22可包含一襯層氧化物(未展示)，該襯層氧化物可為透過基板20之一表面層之熱氧化形成之一熱氧化物。襯層氧化物亦可為使用(例如)原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)或化學氣相沉積(CVD)形成之一經沉積氧化矽層。STI區域22亦可包含該襯層氧化物上方之一介電質材料，其中該介電質材料可使用可流動化學氣相沉積(FCVD)、旋塗或類似者形成。
晶圓10包含彼此相鄰之一第一裝置區域及一第二裝置區域。該等裝置區域之各者係用於在其中形成一FinFET。形成於第一裝置區域及第二裝置區域之各者中之FinFET可為一n型FinFET或一p型FinFET。在一實例性實施例中，第一裝置區域係用於形成一n型FinFET，且第二裝置區域係用於形成一p型FinFET。因此，第一裝置區域及第二裝置區域分別被稱為裝置區域100N及100P。為將n型裝置區域100N及p型裝置區域100P中之構件彼此區分，形成於n型裝置區域100N中之構件可用其後接著字母「N」之一元件符號指代，且形成於p型裝置區域100P中之構件可用其後接著字母「P」之一元件符號指代。例如，n型裝置區域100N中之半導體條帶24被稱為24N，且p型裝置區域100P中之半導體條帶24被稱為24P。根據一些實施例，半導體條帶24N係由矽(無鍺)形成或包括矽(無鍺)，而半導體條帶24P係用矽鍺替換。根據替代實施例，半導體條帶24N及24P之兩者係由矽(無鍺)形成或包括矽(無鍺)。
參考圖2，使STI區域22凹陷，使得半導體條帶24N及24P之頂部分突出高於STI區域22之頂表面22A以分別形成突出鰭片24N’及24P’。各自程序係繪示為圖14中所展示之程序流程中之程序204。半導體條帶24N及24P之在STI區域22中之部分仍被稱為半導體條帶。可使用其中可使用HF及NH3 之一混合物作為蝕刻氣體之一乾式蝕刻程序來執行蝕刻。亦可使用NF3 及NH3 之一混合物作為蝕刻氣體來執行蝕刻。在蝕刻程序期間，可產生電漿。亦可包含氬氣。根據本揭露之替代實施例，使用一濕式蝕刻程序執行STI區域22之凹陷。例如，蝕刻化學物可包含HF溶液。
根據一些實施例，可藉由任何合適方法形成/圖案化用於形成FinFET之鰭片。例如，可使用一或多個光微影程序來圖案化鰭片，包含雙重圖案化或多重圖案化程序。通常，雙重圖案化或多重圖案化程序組合光微影及自對準程序，從而容許產生具有(例如)小於使用一單個、直接光微影程序可以其他方式獲得之間距之間距之圖案。例如，在一項實施例中，在一基板上方形成一犧牲層且使用一光微影程序圖案化該犧牲層。使用一自對準程序在經圖案化之犧牲層旁邊形成間隔件。接著移除犧牲層，且剩餘間隔件或心軸接著可用於圖案化鰭片。
參考圖3A、圖3B及圖3C，在突出鰭片24N’及24P’之頂表面及側壁上形成虛設閘極堆疊30。各自程序係繪示為圖14中所展示之程序流程中之程序206。圖3B中所展示之剖面係自圖3A中之參考剖面B1-B1及B2-B2獲得。在圖3B及後續圖11B中，可繪示STI區域22之頂表面22A (亦參考圖3A)之層級，且半導體鰭片24’高於頂表面22A。STI區域22之底表面22B (亦參考圖3A)亦繪示於剖面圖中。STI區域22定位於22A與22B之間的層級處，且由於其等在與所繪示不同之平面中而在圖3B及圖11B中未展示。
圖3C中所展示之剖面係自圖3A中之參考剖面C-C獲得，惟圖3A繪示裝置區域100P之一部分除外。根據一些實施例，突出鰭片24N’可彼此緊密地定位以形成一鰭片群組。突出鰭片24P’亦可彼此緊密地定位以形成一鰭片群組。相同鰭片群組中之鰭片之間的群組內間距S1 (圖3C)小於相鄰鰭片群組之間的群組間間距S2。根據一些實施例，鰭片群組之兩者係多鰭片之鰭片群組，如圖3C中所展示。根據替代實施例，鰭片群組之一者係一單鰭片群組。例如，可未形成圖3C中之最右鰭片，且因此在左側上存在一2鰭片之鰭片群組，且在右側上存在一單鰭片之鰭片群組。根據一些實施例，鰭片群組之各者亦可包含兩個以上鰭片。
虛設閘極堆疊30可包含虛設閘極介電質32 (圖3B)及虛設閘極介電質32上方之虛設閘極電極34。虛設閘極電極34可使用(例如)非晶矽或多晶矽形成，且亦可使用其他材料。虛設閘極堆疊30之各者亦可包含虛設閘極電極34上方之一個(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、碳氮化矽或類似者形成。虛設閘極堆疊30亦具有垂直於突出鰭片24’之縱向方向之縱向方向。
接著，在虛設閘極堆疊30之側壁上形成閘極間隔件38 (圖3A及圖3C)。各自程序亦係繪示為圖14中所展示之程序流程中之程序206。根據本揭露之一些實施例，閘極間隔件38係由介電質材料(諸如碳氮氧化矽(SiCN)、氮化矽、氧碳-氮氧化矽(SiOCN)或類似者)形成，且可具有包含複數個介電質層之一單層結構或一多層結構。該形成程序包含沉積保形間隔件層，且接著執行非等向性蝕刻程序以形成閘極間隔件38 (及鰭片間隔件39)。根據本揭露之一些實施例，閘極間隔件38係多層閘極間隔件。例如，閘極間隔件38之各者可包含一SiN層，及該SiN層上方之一SiOCN層。圖3A及圖3C亦繪示形成於突出鰭片24’之側壁上之鰭片間隔件39。各自程序亦係繪示為圖14中所展示之程序流程中之程序206。
根據本揭露之一些實施例，鰭片間隔件39 (包含39A、39B及39C)係藉由用於形成閘極間隔件38之相同程序形成。例如，在用於形成閘極間隔件38之程序中，經沉積用於形成閘極間隔件38之(若干)毯覆式介電質層在經蝕刻時可使一些部分留在突出鰭片24N’及24P’之側壁上，從而形成鰭片間隔件39。
參考圖4A及圖4B，形成一第一磊晶遮罩40N。圖4B繪示圖4A中之參考剖面B2-B2。各自程序係繪示為如圖14中所展示之程序流程200中的程序208。根據一些實施例，磊晶遮罩40N係由一介電質材料形成，該介電質材料可係由SiON、SiOCN、AlO、SiN、SiOC、SiO2 或類似者形成或包括彼等。磊晶遮罩40N之材料亦不同於鰭片間隔件39及STI區域22之材料。根據本揭露之一些實施例，使用諸如原子層沉積(ALD)、化學氣相沉積(CVD)或類似者之一保形沉積程序來沉積磊晶遮罩40N。根據一些實施例，形成可由一光阻劑形成或包括一光阻劑之蝕刻遮罩42N。可或可不形成諸如底部抗反射塗層(BARC)之其他層作為蝕刻遮罩42N之部分。圖案化蝕刻遮罩42N以覆蓋n型FinFET區域100N，且使p型FinFET區域100P保持暴露。接著執行一蝕刻程序以移除磊晶遮罩40N之在p型FinFET區域100P中的部分，而未移除磊晶遮罩40N之在n型FinFET區域100N中的部分。該蝕刻程序係一等向性蝕刻，其可為一乾式蝕刻程序或一濕式蝕刻程序。
接著，透過蝕刻使突出鰭片24P’凹陷，且因此形成凹槽44P。各自程序係繪示為如圖14中所展示之程序流程200中的程序210。亦移除蝕刻遮罩42N，且可在蝕刻突出鰭片24P’之前或之後移除蝕刻遮罩42N。根據一些實施例，執行突出鰭片24P’之蝕刻直至凹槽44P延伸至低於鰭片間隔件39 (圖4A)之頂端且高於STI區域22之頂表面之一層級。如圖4A中所展示，展示虛線以表示突出鰭片24P’之經蝕刻部分。虛線亦展示突出鰭片24P’之在虛設閘極堆疊30正下方之部分的頂表面及側壁(參考圖3B)。
根據本揭露之一些實施例，透過一乾式蝕刻步驟來執行突出鰭片24’之凹陷。可使用程序氣體(諸如C2 F6 ；CF4 ；SO2 ；HBr、Cl2 及O2 之混合物；HBr、Cl2 、O2 及CF2 等之混合物或類似者)來執行該乾式蝕刻。蝕刻可為非等向性的。根據本揭露之一些實施例，如圖4B中所展示，突出鰭片24’之面向凹槽44P的側壁係實質上垂直的，且與閘極間隔件38之外側壁實質上齊平。突出鰭片24’之面向凹槽44P的側壁可在突出鰭片24P’的(110)表平面上。
根據一些實施例，在突出鰭片24’之蝕刻期間，亦蝕刻鰭片間隔件39且減小其等高度。可在使鰭片24’凹陷的同時執行鰭片間隔件39之蝕刻，其中將用於蝕刻鰭片間隔件39之一(若干)蝕刻氣體添加至用於使突出鰭片24’凹陷之蝕刻氣體中。根據一些實施例，鰭片間隔件39包含鰭片群組中之最外鰭片之外側上之外鰭片間隔件，諸如鰭片間隔件39A及39C (圖4A)。鰭片間隔件39進一步包含內鰭片間隔件(諸如鰭片間隔件39B1及39B2)，其中該等內鰭片間隔件介於相同鰭片群組中之鰭片之間。貫穿描述，外鰭片間隔件39包含面向相鄰鰭片群組之鰭片間隔件39C，及背對相鄰鰭片群組之鰭片間隔件39A。
根據一些實施例，調整用於蝕刻鰭片間隔件39之程序條件使得外間隔件39A之高度H1高於內間隔件39B1及39B2 (其等歸因於小鰭片內間距而彼此連接)之高度H2及H3。此外，調整用於蝕刻鰭片間隔件之程序使得內間隔件39B1及39B2之高度H2及H3大於外間隔件39C之高度H4，使得達成關係(H1 ＞ H2及H3 ＞ H4)。高度H2可大於、等於或小於高度H3。高度H1、H2、H3及H4之比率亦可在所要範圍內。根據一些實施例，比率H1/H2及H1/H3可大於約1.05，且可在約10 nm與約30 nm之間的範圍內。比率H2/H4及H3/H4可大於約1.2，且可在約5 nm與約20 nm之間的範圍內。
鰭片間隔件之蝕刻可使用含氟氣體(諸如CF4 、O2 及N2 之混合物；NF3 及O2 之混合物；SF6 ；SF6 及O2 之混合物或類似者)來執行，且可包含用於轟擊外間隔件39A之一氣體(諸如氬氣)。經調整程序條件包含但不限於：蝕刻氣體及轟擊氣體之分壓、偏壓電壓及/或類似者。此外，可使用負載效應來幫助達成鰭片間隔件之所要高度。例如，可調整比率S2/S1 (其為群組間間距S2對群組內間距S1之比率)以調整負載效應，使得可調整高度H1、H2、H3及H4。
根據一些實施例，在蝕刻突出鰭片24P’之後，執行一額外蝕刻程序以進一步蝕刻鰭片間隔件39，且調整突出鰭片39之高度。根據替代實施例，略過蝕刻。亦可使用一非等向性蝕刻程序使用(例如)類似於鰭片間隔件之形成中之程序氣體來執行蝕刻程序(若執行)。根據一些實施例，鰭片間隔件39之形成可能無法達成關係(H1 ＞ H2及H3 ＞ H4)。例如，在鰭片間隔件39之前述形成中，高度H2及H3可不利地小於高度H4。因此執行蝕刻程序以調整鰭片間隔件高度。替代性地，可能已藉由鰭片間隔件39之前述形成達成關係(H1 ＞ H2及H3 ＞ H4)，但鰭片間隔件高度H1、H2、H3及H4之間的比率不令人滿意。因此，可執行額外蝕刻程序以將比率調整至所要值。
圖5繪示根據一些實施例之可包含磊晶層48PA、48PB及48PC之(若干)磊晶區域48P之形成。各自程序係繪示為如圖14中所展示之程序流程200中之程序212。透過選擇性磊晶程序來形成磊晶層48PA、48PB及48PC。可使用RPCVD、PECVD或類似者來執行磊晶層48PA、48PB及48PC之沉積。根據一些實施例，透過一非保形沉積程序來執行磊晶層48PA之沉積，使得磊晶層48PA之底部分比側部分厚。根據一些實施例，磊晶層48PA、48PB及48PC係由SiGeB形成或包括SiGeB。程序氣體可包含：含矽氣體，諸如矽烷、二矽烷(Si2 H6 )、二氯矽烷(DCS)或類似者；含鍺氣體，諸如鍺烷(GeH4 )、乙鍺烷(Ge2 H6 )或類似者；及含摻雜物之程序氣體，諸如B2 H6 或類似者。磊晶層48PA可具有在約1 x 1020 /cm3 與約6 x 1020 /cm3 之間的範圍內之硼濃度。鍺原子百分比可在約15%與約40%之間的範圍內，且可為梯度的，其中上部分具有高於各自下部分之鍺原子百分比。
磊晶層48PB可具有高於磊晶層48PA中之硼濃度之一硼濃度。例如，根據一些實施例，磊晶層48PB中之硼濃度可在約6 x 1020 /cm3 與約3 x 1021 /cm3 之間的範圍內。此外，磊晶層48PB中之鍺原子百分比高於磊晶層48PA中之鍺原子百分比。例如，根據一些實施例，磊晶層48PB中之鍺原子百分比可在約40%與約60%之間的範圍內。
磊晶層48PB之頂端靠近突出鰭片24P’之頂端。圖11B繪示圖5中之參考剖面B2-B2之剖面圖，圖5展示磊晶層48PB之相對端與突出鰭片24P’之頂表面齊平，而磊晶層48PB之頂表面之中間部分可低於、齊平於或略高於突出鰭片24P’之頂表面。如圖5中所展示，合併自相鄰凹槽生長之磊晶層48PB，其中在磊晶層48PB下方密封氣隙46P。經合併磊晶層48PB之頂表面可具有一非平坦輪廓(亦被稱為具有一波狀(凹)形狀)，其中相鄰鰭片24P’ (及對應凹槽44P)之間的中間部分低於在其相對側上之部分。此外，磊晶層48PB之較靠近突出鰭片24N’之左部分比磊晶層48PB之右部分短。
磊晶層48PC之頂表面可具有一非波狀(凸)形狀。此外，頂表面之一右部分最高，且左部分較低。根據一些實施例，磊晶層48PC包含矽SiGeB。根據一些實施例，磊晶層48PC中之硼濃度可在約8 x 1020 /cm3 與約1 x 1021 /cm3 之間的範圍內。此外，磊晶層48PC中之鍺原子百分比低於磊晶層48PB中之鍺原子百分比。例如，根據一些實施例，磊晶層48PC中之鍺原子百分比可在約45%與約55%之間的範圍內。貫穿描述，磊晶層48PA、48PB及48PC統稱為及個別地被稱為磊晶層(區域) 48P，其等在下文亦被統稱為源極/汲極區域48P。
用於形成磊晶層48PA、48PB及48PC之各者之沉積程序可包含在沉積之後之一回蝕程序。該回蝕可用一蝕刻氣體(諸如HCl)執行，且可或可不包含含矽氣體(諸如SiH4 )。回蝕導致並改良(111)琢面之形成。
貫穿描述，在一鰭片群組中且最靠近其相鄰鰭片群組24N’之突出鰭片24P’及24N’ (自左側之第二及第三突出鰭片)被稱為一內鰭片，且在一鰭片群組中且最遠離相鄰鰭片群組24N’之突出鰭片24P’及24N’ (自左側之第一及第四突出鰭片)被稱為一外鰭片。類似地，基於內鰭片生長之磊晶區域之部分被稱為內部分，且基於外鰭片生長之磊晶區域之部分被稱為外部分。由於鰭片間隔件具有擁有關係(H1 ＞ H2及H3 ＞ H4)之高度，故磊晶層48PB及48PC具有一不對稱輪廓，其中磊晶層48PB及48PC之內部分比磊晶層48PB及48PC之外部分短。例如，磊晶層48PB之內部分之頂端具有凸起高度RH1，凸起高度RH1低於磊晶層48PB之外部分之頂端之凸起高度RH2。凸起高度係磊晶區域48P之在各自突出鰭片24P’上方之高度。高度差(RH2 - RH1)可大於約2 nm，且可在約2 nm與約15 nm之間的範圍內。此外，高度H5可小於高度H6，且高度H7可小於H8，此意謂自外部分至內部分，磊晶區域之高度總體呈下降趨勢。總體上，若使用內鰭片24P’與外鰭片24P’之間的中間線50P作為一參考，則磊晶區域48P之內側部分比各自外側部分短。此外，磊晶區域48P之頂表面朝向其相鄰鰭片群組傾斜，此係由鰭片間隔件39之經調整高度H1、H2、H3及H4所引起。
在形成(若干)磊晶區域48P之後，移除磊晶遮罩40N。各自程序係繪示為如圖14中所展示之程序流程200中之程序214。接著，如圖6中所展示，形成磊晶遮罩40P以保護磊晶區域48P，同時使n型裝置區域100N保持敞開。各自程序係繪示為如圖14中所展示之程序流程200中之程序216。可形成蝕刻遮罩42P以用於圖案化磊晶遮罩40P，且在圖案化磊晶遮罩40P之後移除蝕刻遮罩42P。使突出鰭片24N’凹陷以形成凹槽44N。各自程序係繪示為如圖14中所展示之程序流程200中之程序218。根據一些實施例，剩餘突出鰭片24N’之頂表面低於鰭片間隔件39之頂端。在蝕刻突出鰭片24N’期間亦使鰭片間隔件39凹陷以達成關係(H1’ ＞ H2’及H3’ ＞ H4’)。根據一些實施例，在突出鰭片24N’之凹陷之後，使用一額外蝕刻程序以進一步蝕刻鰭片間隔件39，且調整突出鰭片39之高度，使得達成關係(H1’ ＞ H2’及H3’ ＞ H4’)，且調整鰭片間隔件高度H1’、H2’、H3’及H4’之間的比率以獲得所要比率。在額外蝕刻程序中，未使突出鰭片24N’凹陷。根據替代實施例，略過額外蝕刻程序。
圖7繪示用於在n型FinFET區域100N中形成磊晶層48NA、48NB及48NC之選擇性磊晶程序。各自程序係繪示為圖14中所展示之程序流程中之程序220。亦可在圖11B中找到參考剖面B1-B1中之磊晶層48NA、48NB及48NC之剖面圖形狀。根據一些實施例，可使用RPCVD、PECVD或類似者來執行磊晶層48NA、48NB及48NC之沉積。在磊晶層48NA、48NB及48NC (圖11A及圖11B)之論述中，使用磷作為一實例性n型摻雜物，同時亦可使用其他n型摻雜物，諸如砷、銻或類似者或其等之組合。又，在磊晶層48PA、48PB及48PC (圖11A及圖11B)之上文論述中，將硼論述為p型摻雜物之一實例，同時可使用諸如銦之其他p型摻雜物。
根據一些實施例，磊晶層48NA係由矽磷(SiP)形成或包括矽磷(SiP)。磊晶層48NA可具有在約1 x 1020 /cm3 與約8 x 1020 /cm3 之間的範圍內之一摻雜濃度(諸如P或As)。在沉積程序中，將一蝕刻氣體(諸如HCl)添加至程序氣體中以達成半導體上而非介電質上之選擇性沉積。諸如H2 及/或N2 之(若干)載氣亦可包含於程序氣體中，例如，具有在約500 sccm與約5,000 sccm之間的範圍內之一流速。
根據一些實施例，磊晶層48NB包含SiP，其中磷具有高於磊晶層48NA中之磷濃度之一第二磷濃度。例如，根據一些實施例，磊晶層48NB中之磷濃度可在約8 x 1020 /cm3 與約5 x 1021 /cm3 之間的範圍內。用於形成磊晶層48NB之程序氣體可類似於磊晶層48NA之形成中之程序氣體。
如圖7中所展示，磊晶層48NB之頂端靠近，且可高於、齊平於或低於突出鰭片24N’之頂端。合併自相鄰凹槽生長之磊晶層48NB，其中在磊晶層48NB下方密封氣隙46N。經合併磊晶層48NB之頂表面可具有一非平坦輪廓(亦被稱為具有一波狀形狀)，其中相鄰半導體鰭片24N’之間的中間部分低於在其相對側上之部分。
根據一些實施例，磊晶層48NC包含矽磷。另外，可併入鍺，例如，具有在約1%與約5%之間的範圍內之一鍺原子百分比。根據一些實施例，磊晶層48NC中之磷濃度可在約1 x 1021 /cm3 與約3 x 1021 /cm3 之間的範圍內。用於形成磊晶層48NC之程序氣體可類似於磊晶層48NB之形成中之程序氣體，惟可添加含鍺氣體(諸如鍺烷、乙鍺烷或類似者)除外。貫穿描述，磊晶層48NA、48NB及48NC統稱為及個別地被稱為磊晶層或磊晶區域48N，其等在下文亦被統稱為源極/汲極區域48N。
用於形成磊晶層48NA、48NB及48NC之各者之沉積程序可包含在沉積之後之一回蝕程序。該回蝕可用一蝕刻氣體(諸如HCl)執行，且可或可不包含含矽氣體(諸如SiH4 )。回蝕導致並改良(111)琢面之形成。此外，磊晶層48NA、48NB及48NC可具有經形成之(110)琢面。
由於鰭片間隔件39具有擁有關係(H1’ ＞ H2’及H3’ ＞ H4’)之高度，故磊晶層48NB及48NC具有一不對稱輪廓，其中磊晶層48NB及48NC之自內鰭片之凹槽生長之內部分比磊晶層48NB及48NC之自外鰭片之凹槽生長之外部分短。例如，磊晶層48NC之內部分之頂端具有凸起高度RH3，凸起高度RH3低於磊晶層48NC之外部分之頂端之凸起高度RH4。高度差(RH4 – RH3)可大於約2 nm，且可在約2 nm與約10 nm之間的範圍內。此外，高度H5’可小於高度H6’，且高度H7’可小於H8’，此意謂自一源極/汲極區域48N之外部分至內部分，高度總體呈下降趨勢。總體上，若使用中間線50N作為一參考，則磊晶區域48N之內側部分比各自外側部分低。
在形成磊晶區域48N之後，移除磊晶遮罩40P，且在圖8中展示所得結構。各自程序係繪示為如圖14中所展示之程序流程200中的程序222。接著，參考圖9A，在磊晶區域48P及48N上方且在虛設閘極堆疊30 (圖3A及圖4B)上方形成接觸蝕刻停止層(CESL) 52及層間介電質(ILD) 54。各自程序係繪示為如圖14中所展示之程序流程200中的程序224。執行諸如一化學機械拋光(CMP)程序或一機械研磨程序之一平坦化以移除CESL 52及ILD 54之多餘部分，直至暴露虛設閘極堆疊30 (圖8B)。
用如圖9B中所展示之替換閘極堆疊56來替換虛設閘極堆疊30 (圖3A及圖3B)。各自程序係繪示為圖14中所展示之程序流程中的程序226。應瞭解，所繪示之磊晶區域48P經展示為基於一單鰭片之鰭片群組來形成，而其亦可基於如圖9A中所展示之一雙鰭片之鰭片群組來形成。替換閘極堆疊56包含閘極介電質58，閘極介電質58進一步包含突出鰭片24’之頂表面及側壁上的介面層58A (圖11B)，及介面層58A上的高k介電質58B (圖11B)。替換閘極堆疊56進一步包含高k介電質58B上方之閘極電極60。再次參考圖9B，在形成替換閘極堆疊56之後，使替換閘極堆疊56凹陷以在閘極間隔件38之間形成溝槽。將一介電質材料(諸如氮化矽、氮氧化矽或類似者)填充至所得溝槽中以形成硬遮罩62 (圖9B)。
接著，參考圖10，蝕刻ILD 54及CESL 52以形成源極/汲極接觸開口64。各自程序係繪示為圖14中所展示之程序流程中的程序228。亦蝕刻穿過磊晶層48NC及48PC，且暴露磊晶層48NB及48PB之頂表面。可控制蝕刻以停止於磊晶層48NB及48PB上，其中磊晶層48NB及48PB之過蝕刻係小的。例如，開口64可延伸至磊晶區域48NB及48PB中達在約1 nm與約3 nm之間之範圍內之一深度。磊晶層48NB及48PB之經暴露頂表面呈波狀，其中中間部分經凹陷而低於中間部分之相對側上的相對部分，使得磊晶層48NB及48PB之經暴露頂表面在剖面圖中具有V形狀。控制ILD 54之蝕刻使得開口64向下延伸，且亦蝕刻磊晶區域48NC及48PC之一些側角隅，且暴露磊晶層48NB及48PB之側壁，且可移除一些側角隅部分。由於磊晶區域48N及48P之內部分的頂表面低於各自外部分的頂表面，故更易於清潔開口64的底部分。
接著，如圖11A及圖11B中所展示，形成源極/汲極矽化物區域66N及66P。各自程序係繪示為圖14中所展示之程序流程中之程序230。圖11B繪示圖11A中之參考剖面B1-B1及B2-B2中之剖面圖，且圖11A繪示圖11B中之參考剖面C-C中之剖面圖。參考剖面B1-B1-B1、B2-B2、C-C亦與圖3A中相同。根據本揭露之一些實施例，源極/汲極矽化物區域66N及66P之形成包含沉積延伸至開口64 (圖10)中之一金屬層(諸如鈦層、鈷層或類似者)，且接著執行一退火程序使得該金屬層之底部分分別與磊晶層48NB及48PB反應以形成矽化物區域66N及66P。可移除剩餘未反應之金屬層。接著在溝槽64中形成源極/汲極接觸插塞68，且將源極/汲極接觸插塞68電連接至源極/汲極矽化物區域66N及66P兩者。各自程序係繪示為圖14中所展示之程序流程中之程序232。因此形成n型FinFET 70N及p型FinFET 70P，且藉由接觸插塞68使源極/汲極區域48N及48P電互連。
如圖11A中所展示，磊晶區域48P及48N之各者之頂表面係不對稱的並傾斜，其中具有頂表面之內部分低於各自外部分。矽化物區域66N及66P相應地傾斜。根據一些實施例，矽化物區域66N及66P之各者之內部分之頂表面低於各自外部分達高度差ΔH1及ΔH2，高度差ΔH1及ΔH2可大於約2 nm，且可在約2 nm與約10 nm之間的範圍內。又，若在矽化物區域66N及66P之頂表面上製成切線67，則傾斜角θ1及θ2可大於約6度，且可在約6度與約45度之間的範圍內，或在約20度與約45度之間的範圍內。
據觀察，藉由形成磊晶區域48N及48P之不對稱輪廓，及藉由將磊晶區域之內部分製成低於各自外部分，除了磊晶區域48N及48P正上方之矽化物區域66N及66P之部分之外，亦形成(且放大)矽化物側部分66N’及66P’。此導致增加接觸面積且降低接觸電阻。作為比較，若磊晶區域48N及48P經形成具有對稱輪廓，則矽化物區域之部分66N’及66P’可能未形成或可為較小，且接觸面積及接觸電阻將較高。
在上述實例中，將一n型源極/汲極區域及一p型源極/汲極區域論述及繪示為一實例。根據其他實施例，兩種FinFET可為n型FinFET或p型FinFET。圖類似於圖11A中所展示之內容，惟兩個n型FinFET或p型FinFET將更翻轉對稱除外。又，鰭片群組之一者可為一單鰭片之鰭片群組，而其他者可為一多鰭片群組。儘管將雙鰭片之鰭片群組用作一實例，但一鰭片群組可包含三個鰭片或更多個鰭片。另外，儘管在上述實例中，在形成n型磊晶區域之前形成p型磊晶區域，但根據替代實施例，亦可在形成p型磊晶區域之前形成n型磊晶區域。
圖12繪示其中繪示凹槽44N及44P以及突出鰭片24N’及24P’之一結構之透視圖。應瞭解，凹槽44N及44P可在一相同蝕刻程序中形成，且因此可同時共存。替代性地，凹槽44N及44P可藉由不同程序形成，且因此可不存在於相同時間點，如圖4A及圖6中所展示。
圖13繪示一n型FinFET 70N及p型FinFET 70P之一示意圖。未展示矽化物區域及接觸插塞。n型FinFET 70N之磊晶區域48N及p型FinFET 70P之磊晶區域48P亦具有不對稱輪廓。根據一些實施例，磊晶區域48N之高度H48N大於磊晶區域48P之高度H48P。又，n型FinFET 70N中之對應鰭片群組之群組內間距中之STI區域22N之高度H22N比p型FinFET 70P中之對應鰭片群組之群組內間距中之STI區域22P淺。
在如圖13中所展示之實例中，磊晶區域48P之在面向磊晶區域48N之內鰭片上之部分比磊晶區域48P之在背對磊晶區域48N之外鰭片上之部分短。磊晶區域48N之在面向磊晶區域48P之內鰭片上之部分比磊晶區域48N之在背對磊晶區域48P之外鰭片上之部分短。根據其他實施例，磊晶區域48P之在面向磊晶區域48N之內鰭片上之部分可高於磊晶區域48P之在背對磊晶區域48N之外鰭片上之部分。磊晶區域48N之在面向磊晶區域48P之內鰭片上之部分亦可高於磊晶區域48N之在背對磊晶區域48P之外鰭片上之部分。可藉由在一第一形成程序中同時形成所繪示之磊晶區域48N作為其右側上之另一n型磊晶區域(未展示)，且在一第二形成程序中同時形成所繪示之磊晶區域48P作為其左側上之另一p型磊晶區域(未展示)，來達成此等實施例。
本揭露之實施例具有一些有利特徵。藉由形成具有不對稱輪廓之磊晶區域，源極/汲極矽化物區域可延伸至各自磊晶源極/汲極區域之側壁，使得降低接觸電阻。此外，在磊晶區域之內部分較短之情況下，易於執行清潔開口之底部。
根據本揭露之一些實施例，一種方法包括：形成延伸至一半導體基板中之隔離區域；在該等隔離區域上方形成第一複數個突出鰭片及一第二突出鰭片，其中該第一複數個突出鰭片包括最遠離該第二突出鰭片之一外鰭片及最靠近該第二突出鰭片之一內鰭片；蝕刻該第一複數個突出鰭片以形成第一凹槽；自該等第一凹槽生長第一磊晶區域，其中該等第一磊晶區域經合併以形成一經合併磊晶區域；蝕刻該第二突出鰭片以形成一第二凹槽；及自該第二凹槽生長一第二磊晶區域，其中該經合併磊晶區域之一頂表面在面向該第二磊晶區域之一側上比在背對該第二磊晶區域之一側上低。在一實施例中，該方法進一步包括在該第一複數個突出鰭片之側壁上形成複數個鰭片間隔件，其中該複數個鰭片間隔件包括面向該第二磊晶區域之一第一外鰭片間隔件，及背對該第二磊晶區域之一第二外鰭片間隔件，其中該第二外鰭片間隔件高於該第一外鰭片間隔件。在一實施例中，該第一外鰭片間隔件及該第二外鰭片間隔件具有接觸該等隔離區域之頂表面之底部。在一實施例中，該複數個鰭片間隔件進一步包括介於該第一複數個突出鰭片中之相鄰鰭片之間的內鰭片間隔件，其中該等內鰭片間隔件短於該第一外鰭片間隔件且高於該第二外鰭片間隔件。在一實施例中，該內鰭片及該外鰭片分別與一內半導體條帶及一外半導體條帶重疊，且其中該等第一磊晶區域包括：該外半導體條帶正上方之一外部分，及該內半導體條帶正上方之一內部分，其中該外部分具有高於該內部分之一第二凸起高度之一第一凸起高度。在一實施例中，該等第一凹槽具有高於該等隔離區域之頂表面之底部。在一實施例中，該方法進一步包括在該經合併磊晶區域上形成一第一矽化物區域，其中該第一矽化物區域經傾斜使得該第一矽化物區域之較靠近該第二磊晶區域之一第一部分低於該第一矽化物區域之較遠離該第二磊晶區域之一第二部分。在一實施例中，該方法進一步包括在該第二磊晶區域上形成一第二矽化物區域；及形成接合至該第一矽化物區域及該第二矽化物區域之兩者之一接觸插塞。
根據本揭露之一些實施例，一種裝置包括：一半導體基板；第一複數個隔離區域及第二複數個隔離區域，其等延伸至該半導體基板中；一第一條帶群組，其包括介於該第一複數個隔離區域之間的第一複數個半導體條帶；一第二條帶群組，其包括介於該第二複數個隔離區域之間的至少一第二半導體條帶；一第一鰭片群組，其包括與對應第一複數個半導體條帶重疊之第一複數個半導體鰭片；一第二鰭片群組，其包括與該至少一第二半導體條帶重疊之至少一第二半導體鰭片；複數個磊晶區域，各包括填充該第一複數個半導體鰭片之一者中之一第一凹槽之一部分，其中該複數個磊晶區域經合併以形成一經合併磊晶區域；及一第二磊晶區域，其包括填充該至少一第二半導體鰭片中之一第二凹槽之一第二部分，其中該經合併磊晶區域之一頂表面朝向該第二磊晶區域傾斜，其中該頂表面之較靠近該第二磊晶區域之第一部分低於該頂表面之較遠離該第二磊晶區域之第二部分。在一實施例中，該第一複數個半導體條帶包括最遠離該第二鰭片群組之一外條帶，及最靠近該第二鰭片群組之一內條帶，其中該經合併磊晶區域之與該外條帶重疊之一外部分高於該經合併磊晶區域之與該內條帶重疊之一內部分。在一實施例中，該經合併磊晶區域具有一第一導電類型，且該第二磊晶區域具有與該第一導電類型相反之一第二導電類型。在一實施例中，該經合併磊晶區域及該第二磊晶區域具有一相同導電類型。在一實施例中，該裝置進一步包括該經合併磊晶區域上之一第一矽化物區域，其中該第一矽化物區域經傾斜使得該第一矽化物區域之較靠近該第二磊晶區域之第一部分低於該第一矽化物區域之較遠離該第二磊晶區域之第二部分。在一實施例中，該裝置進一步包括：該第二磊晶區域上之一第二矽化物區域，其中該第二矽化物區域朝向該第一矽化物區域傾斜；及接合至該第一矽化物區域及該第二矽化物區域之兩者之一接觸插塞。在一實施例中，該裝置進一步包括該第一複數個半導體鰭片之側壁上之複數個鰭片間隔件，其中該複數個鰭片間隔件包括面向該第二磊晶區域之一第一外鰭片間隔件，及背對該第二磊晶區域之一第二外鰭片間隔件，其中該第二外鰭片間隔件高於該第一外鰭片間隔件。在一實施例中，該複數個鰭片間隔件進一步包括介於該第一複數個半導體鰭片中之相鄰鰭片之間的內鰭片間隔件，其中該等內鰭片間隔件具有小於該第二外鰭片間隔件且大於該第一外鰭片間隔件之高度。
根據本揭露之一些實施例，一種裝置包括：複數個半導體鰭片；複數個閘極堆疊，其等在該複數個半導體鰭片之頂表面及側壁上；複數個磊晶區域，各介於該複數個半導體鰭片之兩者之間且接合該兩者之側壁，其中該複數個磊晶區域經合併為一經合併磊晶區域，且該複數個磊晶區域中之一最外磊晶區域在該複數個磊晶區域中最短；一矽化物區域，其接觸該經合併磊晶區域之一頂表面；及一接觸插塞，其在該矽化物區域上方且接觸該矽化物區域。在一實施例中，該裝置進一步包括與該經合併磊晶區域相鄰之一額外磊晶區域，其中該最外磊晶區域最靠近該複數個半導體鰭片中之該額外磊晶區域；及接觸該額外磊晶區域之一額外頂表面之一第二矽化物區域，其中該接觸插塞進一步接觸該第二矽化物區域。在一實施例中，該裝置進一步包括該複數個磊晶區域之側壁上之複數個鰭片間隔件，其中該複數個鰭片間隔件包括該複數個半導體鰭片中之一最外鰭片之一側壁上之一第一外鰭片間隔件，及該複數個半導體鰭片之與該第一外鰭片間隔件相對之一側上之一第二外鰭片間隔件，其中該第一外鰭片間隔件高於該第二外鰭片間隔件。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可易於使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應認識到此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
10:晶圓 20:基板 22:隔離區域/淺溝槽隔離(STI)區域 22A:頂表面 22B:底表面 24:半導體條帶 24N:半導體條帶 24N’:突出鰭片/半導體鰭片 24P:半導體條帶 24P’:突出鰭片/半導體鰭片 30:虛設閘極堆疊 32:虛設閘極介電質 34:虛設閘極電極 36:硬遮罩層 38:閘極間隔件 39:鰭片間隔件 39A:鰭片間隔件/外間隔件 39B1:鰭片間隔件/內間隔件 39B2:鰭片間隔件/內間隔件 39C:鰭片間隔件/外間隔件 40N:第一磊晶遮罩/磊晶遮罩 40P:磊晶遮罩 42N:蝕刻遮罩 42P:蝕刻遮罩 44N:凹槽 44P:凹槽 46N:氣隙 46P:氣隙 48N:磊晶層/磊晶區域/源極/汲極區域 48NA:磊晶層 48NB:磊晶層 48NC:磊晶層 48P:磊晶層/磊晶區域/源極/汲極區域 48PA:磊晶層 48PB:磊晶層 48PC:磊晶層 50N:中間線 50P:中間線 52:接觸蝕刻停止層(CESL) 54:層間介電質(ILD) 56:替換閘極堆疊 58:閘極介電質 58A:介面層 58B:高k介電質 60:閘極電極 62:硬遮罩 64:源極/汲極接觸開口/開口/溝槽 66N:源極/汲極矽化物區域/矽化物區域 66N’:矽化物側部分/部分 66P:源極/汲極矽化物區域/矽化物區域 66P’:矽化物側部分/部分 67:切線 68:源極/汲極接觸插塞/接觸插塞 70N:n型鰭式場效電晶體(FinFET) 70P:p型鰭式場效電晶體(FinFET) 100N:裝置區域/n型裝置區域/n型鰭式場效電晶體(FinFET)區域 100P:裝置區域/p型裝置區域/p型鰭式場效電晶體(FinFET)區域 200:程序流程 202:程序 204:程序 206:程序 208:程序 210:程序 212:程序 214:程序 216:程序 218:程序 220:程序 222:程序 224:程序 226:程序 228:程序 230:程序 232:程序 H1:高度 H1’:高度 H2:高度 H2’:高度 H3:高度 H3’:高度 H4:高度 H4’:高度 H5:高度 H5’:高度 H6:高度 H6’:高度 H7:高度 H7’:高度 H8:高度 H8’:高度 H22N:高度 H48N:高度 H48P:高度 RH1:凸起高度 RH2:凸起高度 RH3:凸起高度 RH4:凸起高度 S1:群組內間距 S2:群組間間距 θ1:傾斜角 θ2:傾斜角 ΔH1:高度差 ΔH2:高度差
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1、圖2、圖3A、圖3B、圖3C、圖4A、圖4B、圖5至圖8、圖9A、圖9B、圖10、圖11A及圖11B繪示根據一些實施例之在形成鰭式場效電晶體(FinFET)時之中間階段之透視圖及剖面圖。
圖12繪示根據一些實施例之在半導體鰭片中之凹槽之一透視圖。
圖13繪示根據一些實施例之具有淺溝槽隔離(STI)區域及半導體鰭片之一結構之一透視圖。
圖14繪示根據一些實施例之用於形成一n型FinFET及一p型FinFET之一程序流程。
20:基板
22:隔離區域/淺溝槽隔離(STI)區域
24N’:突出鰭片/半導體鰭片
24P’:突出鰭片/半導體鰭片
39:鰭片間隔件
39A:鰭片間隔件/外間隔件
39B1:鰭片間隔件/內間隔件
39B2:鰭片間隔件/內間隔件
39C:鰭片間隔件/外間隔件
46N:氣隙
46P:氣隙
48N:磊晶層/磊晶區域/源極/汲極區域
48NA:磊晶層
48NB:磊晶層
48NC:磊晶層
48P:磊晶層/磊晶區域/源極/汲極區域
48PA:磊晶層
48PB:磊晶層
48PC:磊晶層
52:接觸蝕刻停止層(CESL)
54:層間介電質(ILD)
66N:源極/汲極矽化物區域/矽化物區域
66N’:矽化物側部分/部分
66P:源極/汲極矽化物區域/矽化物區域
66P’:矽化物側部分/部分
67:切線
70N:n型鰭式場效電晶體(FinFET)
70P:p型鰭式場效電晶體(FinFET)
100N:裝置區域/n型裝置區域/n型鰭式場效電晶體(FinFET)區域
100P:裝置區域/p型裝置區域/p型鰭式場效電晶體(FinFET)區域
θ 1:傾斜角
θ 2:傾斜角
△H1:高度差
△H2:高度差

Claims (10)

  1. 一種形成半導體裝置的方法，其包括：形成延伸至一半導體基板中之隔離區域；在該等隔離區域上方形成第一複數個突出鰭片及一第二突出鰭片，其中該第一複數個突出鰭片包括最遠離該第二突出鰭片之一外鰭片及最靠近該第二突出鰭片之一內鰭片；蝕刻該第一複數個突出鰭片以形成第一凹槽；自該等第一凹槽生長第一磊晶區域，其中該等第一磊晶區域經合併以形成一經合併磊晶區域，其中該內鰭片及該外鰭片分別與一內半導體條帶及一外半導體條帶重疊，且其中該等第一磊晶區域包括該外半導體條帶正上方之一外部分及該內半導體條帶正上方之一內部分，其中該外部分具有高於該內部分之一第二凸起高度之一第一凸起高度；蝕刻該第二突出鰭片以形成一第二凹槽；及自該第二凹槽生長一第二磊晶區域，其中該經合併磊晶區域之一頂表面在面向該第二磊晶區域之一側上比在背對該第二磊晶區域之一側上低。
  2. 如請求項1之方法，進一步包括在該第一複數個突出鰭片之側壁上形成複數個鰭片間隔件，其中該複數個鰭片間隔件包括面向該第二磊晶區域之一第一外鰭片間隔件，及背對該第二磊晶區域之一第二外鰭片間隔件，其中該第二外鰭片間隔件高於該第一外鰭片間隔件。
  3. 如請求項2之方法，其中該複數個鰭片間隔件進一步包括介於該第一複數個突出鰭片中之相鄰鰭片之間的內鰭片間隔件，其中該等內鰭片間隔件短於該第一外鰭片間隔件且高於該第二外鰭片間隔件。
  4. 如請求項1之方法，進一步包括在該經合併磊晶區域上形成一第一矽化物區域，其中該第一矽化物區域經傾斜使得該第一矽化物區域之較靠近該第二磊晶區域之一第一部分低於該第一矽化物區域之較遠離該第二磊晶區域之一第二部分。
  5. 一種半導體裝置，其包括：一半導體基板；第一複數個隔離區域及第二複數個隔離區域，其等延伸至該半導體基板中；一第一條帶群組，其包括介於該第一複數個隔離區域之間的第一複數個半導體條帶；一第二條帶群組，其包括介於該第二複數個隔離區域之間的至少一第二半導體條帶；一第一鰭片群組，其包括與該對應第一複數個半導體條帶重疊之第一複數個半導體鰭片；一第二鰭片群組，其包括與該至少一第二半導體條帶重疊之至少一第二半導體鰭片；複數個磊晶區域，各包括填充延伸至該第一複數個半導體鰭片之一者中之一第一凹槽之一部分，其中該複數個磊晶區域經合併以形成一經合 併磊晶區域，其中該第一複數個半導體條帶包括最遠離該第二鰭片群組之一外條帶及最靠近該第二鰭片群組之一內條帶，其中該經合併磊晶區域之與該外條帶重疊之一外部分高於該經合併磊晶區域之與該內條帶重疊之一內部分；及一第二磊晶區域，其包括填充延伸至該至少一第二半導體鰭片中之一第二凹槽之一第二部分，其中該經合併磊晶區域之一頂表面朝向該第二磊晶區域傾斜，使得該頂表面之較靠近該第二磊晶區域之第一部分低於該頂表面之較遠離該第二磊晶區域之第二部分。
  6. 如請求項5之裝置，進一步包括該經合併磊晶區域上之一第一矽化物區域，其中該第一矽化物區域經傾斜使得該第一矽化物區域之較靠近該第二磊晶區域之第一部分低於該第一矽化物區域之較遠離該第二磊晶區域之第二部分。
  7. 如請求項5之裝置，進一步包括：複數個鰭片間隔件，其等在該第一複數個半導體鰭片之側壁上，其中該複數個鰭片間隔件包括面向該第二磊晶區域之一第一外鰭片間隔件，及背對該第二磊晶區域之一第二外鰭片間隔件，其中該第二外鰭片間隔件高於該第一外鰭片間隔件。
  8. 如請求項7之裝置，其中該複數個鰭片間隔件進一步包括介於該第一複數個半導體鰭片中之相鄰鰭片之間的內鰭片間隔件，其中該等內鰭片間 隔件具有小於該第二外鰭片間隔件且大於該第一外鰭片間隔件之高度。
  9. 一種半導體裝置，其包括：複數個半導體鰭片；複數個閘極堆疊，其等在該複數個半導體鰭片之頂表面及側壁上；複數個磊晶區域，各介於該複數個半導體鰭片之兩者之間且接合該兩者之側壁，其中該複數個磊晶區域經合併為一經合併磊晶區域，且該複數個磊晶區域中之一最外磊晶區域在該複數個磊晶區域中係最短；一矽化物區域，其接觸該經合併磊晶區域之一頂表面；一接觸插塞，其在該矽化物區域上方且接觸該矽化物區域；一額外磊晶區域，其與該經合併磊晶區域相鄰，其中該最外磊晶區域最靠近該複數個半導體鰭片中之該額外磊晶區域；及一第二矽化物區域，其接觸該額外磊晶區域之一額外頂表面，其中該接觸插塞進一步接觸該第二矽化物區域。
  10. 如請求項9之裝置，進一步包括：複數個鰭片間隔件，其等在該複數個磊晶區域之側壁上，其中該複數個鰭片間隔件包括該複數個半導體鰭片中之一最外鰭片之一側壁上之一第一外鰭片間隔件，及該複數個半導體鰭片之與該第一外鰭片間隔件相對之一側上之一第二外鰭片間隔件，其中該第一外鰭片間隔件高於該第二外鰭片間隔件。
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