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TWI789789B - 半導體裝置及其製造方法 - Google Patents

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TWI789789B
TWI789789B TW110122083A TW110122083A TWI789789B TW I789789 B TWI789789 B TW I789789B TW 110122083 A TW110122083 A TW 110122083A TW 110122083 A TW110122083 A TW 110122083A TW I789789 B TWI789789 B TW I789789B
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semiconductor device
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TW110122083A
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塩田倫也
大島康礼
岩崎太一
山際翔太
齋藤広翔
Original Assignee
日商鎧俠股份有限公司
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Abstract

本發明之實施形態提供一種可抑制接觸電阻之半導體裝置及其製造方法。 本實施形態之半導體裝置具備基板與電晶體。電晶體具有源極層及汲極層、閘極絕緣膜、閘極電極、接觸插塞、及第1磊晶層。源極層及汲極層設置於基板之表面區域且包含雜質。閘極絕緣膜設置於源極層與汲極層之間之基板上。閘極電極設置於閘極絕緣膜上。接觸插塞以相對於源極層或汲極層突出至較基板之表面下方之方式設置。第1磊晶層設置於接觸插塞與源極層或汲極層之間，包含雜質及碳之兩者。

Description

半導體裝置及其製造方法
本發明之實施形態係關於一種半導體裝置及其製造方法。
已開發出一種具有三維配置記憶胞而構成之立體型記憶胞陣列之NAND型快閃記憶體。於此種記憶體裝置中，有記憶胞陣列設置於控制其之CMOS(Complementary Metal Oxide Semiconductor：互補型金屬氧化物半導體)電路之上方之情形。該情形時，於形成記憶胞陣列時之熱處理步驟中，對CMOS電路或接觸插塞施加熱負荷，對CMOS之電特性或接觸電阻造成不良影響。例如，於P型MOSFET(MOS Field Effect Transistor：MOS場效電晶體)之擴散層，將硼用作雜質。為了抑制接觸電阻，考慮於接觸插塞與擴散層之連接部分大量注入硼。然而，該情形時，硼容易擴散至通道部，容易產生短通道效應。
本發明所欲解決之問題在於提供一種可抑制接觸電阻之半導體裝置及其製造方法。
本實施形態之半導體裝置具備基板與電晶體。電晶體具有源極層及 汲極層、閘極絕緣膜、閘極電極、接觸插塞、及第1磊晶層。源極層及汲極層設置於基板之表面區域且包含雜質。閘極絕緣膜設置於源極層與汲極層之間之基板上。閘極電極設置於閘極絕緣膜上。接觸插塞以相對於源極層或汲極層突出至較基板之表面下方之方式設置。第1磊晶層設置於接觸插塞與源極層或汲極層之間，包含雜質及碳之兩者。
10:半導體基板
10c:通道區域
10h:孔
20:汲極層
21:源極層
25:層間絕緣層
30:閘極絕緣膜
40:閘極電極
42:GC
50:磊晶層
52:未摻雜磊晶層
54:分佈
60:磊晶層
70:接觸插塞
70a:接觸插塞
72:障壁金屬層
73:插塞
80:保護膜
90:層間絕緣膜
92:襯膜
94:絕緣層
101:控制電路
102:多晶矽層
110:配線層
111:配線層
112:配線層
113:記憶孔
114:阻擋絕緣層
115:電荷累積膜
116:閘極絕緣膜
117:導電膜
118:配線層
BL:位元線
CH:接觸孔
CHa:接觸孔
dCS:直徑
dCS-GC:距離
ddepth:深度
drecess:距離
dSiGe:膜厚
dwidth:寬度
F:面
MCA:記憶胞陣列
MT0~MT7:記憶胞電晶體
NMOS:N型金屬氧化物半導體
P1:特定位置
P2:特定位置
PMOS:P型金屬氧化物半導體
SGD:選擇閘極線
SGS:選擇閘極線
ST1:選擇電晶體
ST2:選擇電晶體
WL:字元線
WL0~WL7:字元線
圖1係顯示第1實施形態之半導體裝置之記憶胞陣列之構成之一例之圖。
圖2係導電膜貫通複數個字元線及層間絕緣層之部分之放大剖視圖。
圖3係顯示控制電路之P型MOSFET之構成例之概略剖視圖。
圖4係顯示圖3之磊晶層之周邊之一例之放大圖。
圖5係顯示比較例之P型MOSFET之構成例之概略剖視圖。
圖6係顯示比較例之P型MOSFET之構成例之概略剖視圖。
圖7係顯示比較例之P型MOSFET之構成例之概略剖視圖。
圖8係顯示比較例之P型MOSFET之構成例之概略剖視圖。
圖9係顯示第1實施形態之半導體裝置之製造方法之一例之剖視圖。
圖10係接著圖9顯示半導體裝置之製造方法之一例之剖視圖。
圖11係接著圖10顯示半導體裝置之製造方法之一例之剖視圖。
圖12係接著圖11顯示半導體裝置之製造方法之一例之剖視圖。
圖13係接著圖12顯示半導體裝置之製造方法之一例之剖視圖。
圖14係接著圖13顯示半導體裝置之製造方法之一例之剖視圖。
圖15係顯示第1實施形態之接觸孔及孔之形狀之一例之模式圖。
圖16係顯示第2實施形態之P型MOSFET之構成例之剖視圖。
圖17係顯示控制電路之N型MOSFET及P型MOSFET之構成例之剖視圖。
以下，參照圖式說明本發明之實施形態。本實施形態並非限定本發明者。於以下之實施形態中，半導體基板之上下方向顯示以設置半導體元件之面為上面時之相對方向，有與依據重力加速度之上下方向不同之情形。圖式係模式性或概念性者，各部分之比例等未必與現實者相同。於說明書與圖式中，對與已出之圖式中已描述者相同之要件標注相同符號，適當省略詳細說明。
(第1實施形態)
圖1係顯示第1實施形態之半導體裝置之記憶胞陣列之構成之一例之圖。另，於圖1中，為了容易觀察圖式，對形成於記憶孔113內之絕緣膜以外之絕緣部分省略圖示。又，於以下之實施形態中，例示矽作為半導體，但亦可使用矽以外之半導體。
又，於本說明書中，為了便於說明，導入XYZ正交座標系統。於該座標系統中，將相對於半導體基板10之主面平行之方向且相互正交之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向。複數個字元線WL積層於Z方向。
於半導體基板10之表面區域，設置有控制記憶胞陣列MCA之控制電路101。控制電路101例如由CMOS電路構成。CMOS電路亦可設置於P型井或N型井，該P型井或N型井設置於半導體基板10之表面區域。於控制電路101之上方，設置有包含複數個記憶胞之記憶胞陣列MCA。
在位於控制電路101上方之多晶矽層102上，形成有複數個NAND串NS。具體而言，於多晶矽層102上，形成有作為選擇閘極線SGS發揮功能之複數個配線層110、作為字元線WL發揮功能之複數個配線層111(字元線WL0~WL7)、及作為選擇閘極線SGD發揮功能之複數個配線層112。
配線層110例如由4層形成，由複數個NAND串NS電性連接於共通之選擇閘極線SGS，作為2個選擇電晶體ST2之閘極電極發揮功能。
配線層111例如由8層形成，於每層電性連接於共通之字元線WL。
配線層112例如由4層形成，連接於與每個NAND串NS對應之選擇閘極線SGD，各自作為1個選擇電晶體ST1之閘極電極發揮功能。
記憶孔113以貫通配線層110、111、112，到達多晶矽層102之方式形成。於記憶孔113之側面，依序形成有阻擋絕緣層114、電荷累積膜115、及閘極絕緣膜116。於記憶孔113內，嵌入有導電膜117。導電膜117作為NAND串NS之電流路徑發揮功能。於導電膜117之上端，形成有作為位元線BL發揮功能之配線層118。
如以上所述，於多晶矽層102上，依序積層選擇電晶體ST2、複數個記憶胞電晶體MT0~MT7、及選擇電晶體ST1，1個記憶孔113對應1個NAND串NS。記憶胞電晶體MT0~MT7對應導電膜117與字元線WL0~WL7之交叉部分設置。
於圖1中記載之紙面之深度方向排列有複數個以上構成。藉此，構成具有三維排列之記憶胞電晶體之記憶胞陣列MCA。
圖2係導電膜117貫通複數個字元線WL及層間絕緣層25之部分之放大剖視圖。於圖2中，將圖1中省略之導電層WL間之絕緣層顯示為絕緣層25。
於各導電層WL與導電膜117之間，自導電層WL側起依序設置有阻擋絕緣層114、電荷累積膜115及閘極絕緣膜116。阻擋絕緣層114與導電層WL相接，閘極絕緣膜116與導電膜117相接，於阻擋絕緣層114與閘極絕緣膜116之間設置有電荷累積膜115。
導電膜117作為通道發揮功能，導電層WL作為控制閘極發揮功能，電荷累積膜115作為累積自導電膜117注入之電荷之資料記憶層而發揮功能。即，於導電膜117與各導電層WL之交叉部分，形成有由控制閘極包圍通道周圍之構造之記憶胞。
本實施形態之半導體裝置係可電性自由地進行資料之抹除、寫入，即使切斷電源亦可保持記憶內容之非揮發性半導體記憶裝置。例如，記憶胞係電荷陷阱構造之記憶胞。電荷累積膜115具有多個封閉電荷(電子)之陷阱，且為例如氮化矽膜。閘極絕緣膜116為例如氧化矽膜，於自導電膜117對電荷累積膜115注入電荷時、或累積於電荷累積膜115之電荷向導電膜117擴散時，成為電位障壁。阻擋絕緣層114為例如氧化矽膜，防止累積於電荷累積膜115之電荷擴散至導電層WL。半導體裝置例如可為NAND型快閃記憶體。
圖3係顯示控制電路101之P型MOSFET之構成例之概略剖視圖。P型MOSFET(以下亦簡稱為電晶體)具備半導體基板10、汲極層20、源極層21、閘極絕緣膜30、閘極電極40、GC(Gate Conductor：閘極導體)42、磊晶層50、接觸插塞70、保護膜80、層間絕緣膜90、及襯膜92。電晶體作為構成控制記憶胞陣列MCA之控制電路之CMOS之一部分而設置。又，如圖1所說明，於控制電路101內之電晶體之上方，設置有記憶胞陣列MCA。
半導體基板10例如為P型矽基板，於其表面區域，設置有P型井或N型井。P型MOSFET設置於N型井，N型MOSFET設置於P型井。於本實施形態中，由於電晶體為P型MOSFET，故設置於半導體基板10中之N型井之表面區域。
汲極層20及源極層21設置於半導體基板10之N型井，且為包含雜質 之擴散層。雜質例如為硼(B)。電晶體為N型MOSFET之情形時，汲極層20及源極層21設置於半導體基板10之P型井，雜質例如為磷(P)或砷(As)。
閘極絕緣膜30設置於位於汲極層20與源極層21之間之半導體基板10上。對於閘極絕緣膜30，例如使用氧化矽膜、或相對介電常數高於氧化矽膜之高介電材料。
閘極電極40設置於閘極絕緣膜30上。對於閘極電極40，例如使用摻雜多晶矽、金屬等導電性材料。
GC42設置於閘極電極40上。對於GC42，例如使用鎢等導電性材料。
磊晶層50係設置於接觸插塞70與源極層21或汲極層20之間，且摻雜有硼及碳(C)之兩者作為雜質之摻雜磊晶矽層。例如，磊晶層50之硼濃度為1×1021cm-3以上，碳濃度為2×1020cm-3以上。又，磊晶層50係一面導入硼及碳一面使之磊晶生長而成之單晶矽層。藉由包含碳，可抑制硼擴散，而將磊晶層50內之硼濃度維持得較高。藉此，可將磊晶層50本身之電阻維持得較低，又，可抑制因硼擴散至通道區域10c而產生短通道效應。若產生短通道效應，則電晶體特性會劣化。
接觸插塞70設置於磊晶層50上。又，接觸插塞70以相對於源極層21或汲極層20突出至較半導體基板10之表面F下方之方式設置。另，關於磊 晶層50之形狀及接觸插塞70之形狀之細節，參照圖4於下文說明。
接觸插塞70具備障壁金屬層72與插塞73。另，接觸插塞70亦可進而具備設置於障壁金屬層72與磊晶層50之間之矽化物層。矽化物層由障壁金屬層72之金屬與磊晶層50之矽反應而形成。
障壁金屬層72較薄地設置於磊晶層50上之接觸孔CH之內壁。對於障壁金屬層72，例如使用Ti或TiN。該情形時，矽化物層成為TiSi(矽化鈦)。若硼及碳自磊晶層50擴散，則矽化物層成為包含B、C之TiSi。
插塞73填充於接觸孔CH內。對於插塞73，例如使用W(鎢)。
保護膜80設置於GC42之上表面，保護GC42。對於保護膜80，例如使用氮化矽膜等絕緣性材料。
層間絕緣膜90設置於閘極電極40之側面及保護膜80之上方。於層間絕緣膜90，可設置接觸孔CH，於接觸孔內部設置有接觸插塞70。對於層間絕緣膜90，例如使用氧化矽膜等絕緣膜。
接觸插塞70電性連接於控制電路101之其他元件或記憶胞陣列MCA。接觸插塞70包含於基板10與記憶胞陣列MCA之間。
襯膜92以被覆半導體基板10、閘極電極40及保護膜80之方式設置。 電晶體為P型MOSFET之情形時，襯膜92可對通道區域10c施加壓縮應力，提高載流子遷移率(電洞之遷移率)。又，電晶體為N型MOSFET之情形時，襯膜92可對通道區域10c施加拉伸應力，提高載流子遷移率(電子之遷移率)。對於襯膜92，例如使用氧化矽膜等絕緣性材料。
另，電晶體為P型MOSFET，但亦可為N型MOSFET。其中，由於作為P型雜質之硼較作為N型雜質之磷或砷更容易擴散，故由熱負荷引起之短通道效應及接觸電阻上升等不良影響於P型MOSFET中相對較大。因此，於本實施形態中，將電晶體作為P型MOSFET進行說明。
圖4係顯示圖3之磊晶層50及其周邊之一例之放大圖。
如上所述，接觸插塞70以突出至較半導體基板10之表面F更下方之方式設置。由於接觸插塞70為金屬，故電阻相對較低。因此，接觸插塞70越長，越可抑制接觸電阻。
又，磊晶層50以覆蓋突出至較半導體基板10之表面(面F)更下方之接觸插塞70之方式配置。由於磊晶層50包含高濃度之硼，故電阻較源極層21或汲極層20低。藉此，可藉由電阻相對較低之磊晶層50，使接觸插塞70與源極層21或汲極層20電性連接。又，由於磊晶層50於較面F更下方之位置覆蓋接觸插塞70之底部，故可提高與半導體基板10之接觸表面積。其結果，可抑制接觸電阻。又，於接觸部分，亦可容易使電流更均一地流動。
又，磊晶層50之寬度大於接觸插塞70之寬度。寬度為垂直於接觸插塞70之方向上(圖4之橫向)之距離。即，自半導體基板10之上方觀察之磊晶層50之外緣位於較接觸插塞70之外緣更外側。其理由在於，如之後所說明，自接觸孔CH之底部，在垂直於接觸孔CH之方向(平行於面F之方向)蝕刻半導體基板10(參照圖12)。又，由於上述形狀，磊晶層50以自接觸插塞70向通道區域10c側延伸之方式設置。由於磊晶層50之電阻相對較低，故可抑制自接觸插塞70至通道區域10c之電流通路(電流路徑)中之寄生電阻。其結果，可進一步抑制接觸電阻，且可提高接通電流。
此處，於圖3中，dCS顯示接觸插塞70之直徑。dwidth顯示作為接觸層之磊晶層50之寬度。ddepth顯示作為接觸層之磊晶層50之深度。drecess顯示自接觸孔CH之底部向垂直於接觸孔CH之方向延伸之磊晶層50之距離。dCS-GC顯示自接觸插塞70至GC42之距離。
如上所述，較佳為磊晶層50之寬度大於接觸插塞70之寬度。即，較佳為dCS<dwidth。又，磊晶層50之寬度根據接觸插塞70與閘極之位置關係而調整。包含相對較高濃度之硼之磊晶層50作為低電阻之電流通路發揮功能。然而，若磊晶層50過於接近通道區域10c，則容易產生因磊晶層50內之硼擴散至通道區域10c引起之短通道效應。因此，較佳為drecess例如滿足dCS-GC/2>drecess。
圖5~圖8係顯示比較例之P型MOSFET之構成例之概略剖視圖。於下 文中，對圖3所示之構造中之接觸電阻、與圖5~圖8之構造中之接觸電阻之比較進行說明。另，接觸電阻值本身根據接觸之剖面積變化。因此，於本實施形態中，接觸電阻值由經標準化之值顯示。
圖3所示之本實施形態之接觸構造之情形時，自接觸插塞70至源極層21或汲極層20之接觸電阻為約232ohm。又，接通電流為約115μA/μm。
圖5所示之接觸構造於源極層21或汲極層20與磊晶層50之間設置未摻雜磊晶層52。未摻雜磊晶層52為未摻雜磊晶矽層，為未導入雜質而使之磊晶生長而成之單晶矽層。因此，未摻雜磊晶層52與磊晶層50相比，雜質濃度較低，電阻較高。未摻雜磊晶層52係為了提高磊晶層50之結晶狀態、及抑制硼擴散而設置。
未摻雜磊晶層52設置至較半導體基板10之表面F高之位置。又，於未摻雜磊晶層52上設置有磊晶層50，於磊晶層50上設置有接觸插塞70。因此，圖5所示之接觸構造與圖3所示之接觸構造相比，接觸插塞70底部之位置為高於面F之位置。又，磊晶層50之寬度及未摻雜磊晶層52之寬度與接觸插塞70之寬度大致相同。又，由於未摻雜磊晶層52具有相對較高之電阻(寄生電阻)，故造成接觸電阻增大。圖5所示之接觸構造之其他構成與圖3之構成相同。圖5所示之接觸構造之情形時，自接觸插塞70至汲極層20或源極層21之接觸電阻為約880ohm。又，接通電流為約95μA/μm。
圖6所示之接觸構造相對於圖5之接觸構造，未設置未摻雜磊晶層52。由於未設置電阻相對較高之未摻雜磊晶層52，故與圖5所示之構造相比，認為可提高接觸電阻。圖6所示之接觸構造之其他構成與圖5之構成相同。又，於圖6中，磊晶層50之寬度與接觸插塞70之寬度大致相同。因此，圖6所示之磊晶層50與圖3所示之接觸構造相比，接觸表面積較小，接觸電阻較大。圖6所示之接觸構造之情形時，自接觸插塞70至汲極層20或源極層21之接觸電阻為約706ohm。又，接通電流為約90μA/μm。
圖7所示之接觸構造相對於圖5之接觸構造，以接觸插塞70之底部位於更低位置之方式設置。由於電阻相對較低之接觸插塞70及磊晶層50延伸，接近源極層21或汲極層20，故與圖5所示之構造相比，認為可抑制接觸電阻。圖7所示之接觸構造之其他構成與圖5之構成相同。又，於圖7中，磊晶層50之寬度與接觸插塞70之寬度大致相同。因此，圖7所示之磊晶層50與圖3所示之接觸構造相比，接觸表面積較小，接觸電阻較大。圖7所示之接觸構造之情形時，自接觸插塞70至源極層21或汲極層20之接觸電阻為約800ohm。
圖8所示之接觸構造相對於圖5之接觸構造，硼及碳之導入方法不同。於圖8中，不利用磊晶生長進行磊晶層50之形成，而形成未摻雜磊晶層52。之後，藉由離子注入法將硼及碳向未摻雜磊晶層52導入。因此，圖8所示之硼及碳之分佈54與圖3及圖5~圖7不同。其理由在於，於離子注入法中，與磊晶生長相比，更難於空間上控制雜質濃度。例如，若於期望之位置高濃度地摻雜使用硼，則亦會摻雜至更深之位置，有可能產生洩 漏或短通道效應。又，於離子注入法中，有可能使未摻雜磊晶層52之結晶狀態惡化。又，於離子注入法中，亦難以進行如圖3所示之於接觸插塞70之側面附近導入硼及碳。圖8所示之接觸構造之其他構成與圖5之構成相同。圖8所示之接觸構造之情形時，自接觸插塞70至源極層21或汲極層20之接觸電阻為約800ohm。
如此，圖3所示之本實施形態之接觸構造以接觸插塞70突出至較面F下方之方式設置，以由磊晶層50覆蓋接觸插塞70之底部之方式設置。又，磊晶層50以自接觸插塞70向通道區域10c延伸之方式設置。藉此，圖3之接觸構造與圖5~圖8之接觸構造相比，可將接觸電阻抑制得較低。又，圖3之接觸構造可提高接通電流，從而提高電晶體之開關特性、及使控制電路100之動作高速化。
接著，說明本實施形態之半導體裝置之製造方法。
圖9~圖14係顯示第1實施形態之半導體裝置之製造方法之一例之剖視圖。於圖9~圖14中，顯示作為電晶體之P型MOSFET之製造方法。
首先，如圖9所示，於半導體基板10上，將硼等雜質導入至半導體基板10之表面區域，將汲極層20及源極層21形成於半導體基板10之表面區域。
接著，如圖10所示，於半導體基板10上形成閘極絕緣膜30。閘極絕 緣膜30可為藉由熱氧化法形成之氧化矽膜，亦可為藉由堆積法形成之高介電材料。接著，於閘極絕緣膜30上堆積閘極電極40之材料。接著，於閘極電極40上形成GC42及保護膜80。使用光微影及RIE(Reactive Ion Etching：反應性離子蝕刻)法等將堆積之複數個積層膜進行形狀加工，藉此獲得圖10所示之構造。
接著，於閘極電極40及半導體基板10上堆積層間絕緣膜90及襯膜92。層間絕緣膜90例如可為使用TEOS(Tetraethoxysilane：四乙氧基矽烷)等之氧化矽膜。接著，使用光微影技術及RIE法等，如圖11所示，於層間絕緣膜90形成接觸孔CH。接觸孔CH以貫通層間絕緣膜90到達汲極層20及源極層21之方式形成。另，亦可於形成接觸孔CH後進行濕法步驟，去除自然氧化膜。
接著，如圖12所示，於源極層21或汲極層20，形成自半導體基板10之表面F到達較半導體基板10之表面F低之特定位置P1之孔10h。即，蝕刻半導體基板10，形成孔10h。更詳細而言，流動HCl氣體以蝕刻半導體基板10。藉此，如圖12所示，不僅於下方向，亦可於橫向上(平行於面F之方向)蝕刻半導體基板10，可形成具有較接觸孔CH之直徑大之直徑之孔10h。
圖15係顯示第1實施形態之接觸孔CH及孔10h之形狀之一例之模式圖。
接觸孔CH之形狀為大致圓柱狀。另一方面，孔10h之形狀為大致四角錐狀。其理由在於，藉由使用HCl氣體之各向異性蝕刻，容易暴露矽之(111)面。因此，孔10h變為由(111)面覆蓋之形狀。覆蓋孔10h之面為與(111)等效之面即可，例如由(-1-11)、(1-1-1)、(-11-1)、(111)之4個面形成大致四角錐。(111)面為自基板表面(001)面傾斜53°之表面，但有時出於深度方向之蝕刻速度與橫向之蝕刻速度之平衡考慮，亦於45~60°之間變化。接觸孔CH亦可為長方體狀或狹縫狀，根據接觸孔CH之形狀，覆蓋孔10h之面之形狀會發生變化。例如，若接觸孔CH為狹縫狀，則孔10h變為大致三角柱狀。
接著，如圖13所示，使用磊晶生長法將磊晶層50形成於接觸孔CH及孔10h內之源極層21或汲極層20之上方。磊晶層50係一面摻雜硼及碳之兩者一面使之磊晶生長而成之摻雜矽結晶層。例如，硼濃度為1×1021cm-3以上，碳濃度為2×1020cm-3以上。藉此，形成含有硼及碳之磊晶層50。此時，磊晶層50之上表面例如以具有(001)面之方式磊晶生長。又，磊晶層50形成至半導體基板10之表面即面F附近。另，於形成接觸插塞70時，有磊晶層50之上表面變低之情形，於圖4所示之例中，磊晶層50之上表面凹陷成扇狀。因此，於接觸插塞70之底部位於較面F低之位置之範圍內，磊晶層50可形成至略高於面F之位置。
另，圖12及圖13之步驟連續執行。即，於磊晶生長裝置投入半導體基板10後，藉由半導體基板10之HCl各向異性蝕刻形成具有(111)面之孔10h，於原位(in-situ)將磊晶層50成膜並回填孔10h。藉由連續執行具有 (111)面之孔10h之形成與磊晶層50之回填，不會於孔10h之界面留下會引起電阻上升之雜質層或損傷層，可形成低電阻且接通電流較大之CMOS元件。藉由使半導體裝置1於半導體基板10與磊晶層50之界面具有矽之(111)面，而可獲得低電阻且接通電流較大之CMOS元件。
又，較佳為磊晶層50藉由一面摻雜雜質及碳之兩者一面使半導體結晶磊晶生長而形成。藉此，即使施加熱負荷，亦可高濃度地保持磊晶層50內之硼，可提高耐熱性。
接著，如圖14所示，形成到達GC42之接觸孔CHa。又，藉由於接觸孔CH、CHa內形成金屬材料，並行形成磊晶層50上之接觸插塞70及GC42上之接觸插塞70a。接觸插塞70以自高於特定位置P1且低於半導體基板10之表面F之特定位置P2朝上方延伸之方式形成。例如，將障壁金屬層72較薄地形成於接觸孔CH內，進一步於接觸孔CH內填充插塞73。對於障壁金屬層72，例如使用Ti或TiN。對於插塞73，例如使用鎢。藉此，形成包含障壁金屬層72及插塞73之接觸插塞70。藉此，可獲得圖3所示之電晶體之構造。其後，亦可於電晶體(閘極電極40)之上方，形成圖1所示之記憶胞陣列MCA。此時，亦可藉由記憶胞陣列MCA之形成步驟中之熱負荷，於障壁金屬層72與磊晶層50之間，形成TiSi等矽化物層。
如以上所述，根據第1實施形態，接觸插塞70以相對於源極層21或汲極層20突出至較上述基板之表面下方之方式設置。又，磊晶層50設置於接觸插塞70與源極層21或汲極層20之間。藉此，可抑制接觸電阻。
又，於電晶體之上方，設置有記憶胞陣列MCA。其理由在於，與將記憶胞陣列MCA設置於電晶體附近之情形相比，可抑制晶片面積，又，可提高每晶片面積之記憶胞陣列MCA之數量(胞密度)。然而，該情形時，有必要於形成接觸插塞70後，形成記憶胞陣列MCA。因此，於形成記憶胞陣列MCA時之熱處理步驟中，在控制電路101及接觸插塞70上會遭受熱負荷。因該熱負荷，磊晶層50及擴散層等所包含之雜質硼容易擴散。硼之擴散造成與接觸插塞70電性連接之磊晶層50中之硼濃度減少，從而引起接觸電阻上升。
通常，作為抑制接觸電阻之方法，已知有大量注入硼以提高硼濃度。然而，若大量注入硼，則容易產生因硼擴散至通道區域10c引起之短通道效應。
對此，於第1實施形態中，可不增加硼之注入量，而抑制接觸電阻。又，藉由磊晶層50所包含之碳，可抑制硼自包含相對高濃度之硼之磊晶層50內擴散。因此，可抑制因熱負荷引起之短通道效應及接觸電阻上升。藉此，可減少接觸電阻且提高對於硼擴散之耐熱性。其結果，可提高控制電路101之特性，且可形成更高容量之記憶體裝置。
另，電晶體未必設置於記憶胞陣列MCA之下方。
(第2實施形態)
圖16係顯示第2實施形態之P型MOSFET之構成例之剖視圖。第2實施形態於設置磊晶層60之點上與第1實施形態不同。
電晶體進而具有磊晶層60。
磊晶層60設置於源極層21或汲極層20與磊晶層50之間，使用與磊晶層50之第1材料不同之第2材料。即，於磊晶層50之外周設置有磊晶層60。第1材料例如為Si。第2材料例如為SiGe。SiGe之Ge濃度例如為約1%~約10%。又，磊晶層60進而包含雜質。雜質例如為硼。
又，磊晶層60以源極層21側之磊晶層60及汲極層20側之磊晶層60隔著閘極電極40下方之通道區域10c之方式配置。磊晶層60之SiGe之晶格常數大於Si。藉此，可對通道區域10c施加壓縮應力。其結果，可提高通道區域10c中之載流子遷移率(電洞之遷移率)。又，第2材料(SiGe)以對通道區域10c賦予應變之方式選擇即可。
此處，dSiGe顯示磊晶層60之膜厚。即，dSiGe亦可為自磊晶層50之底部至磊晶層60之底部之距離。
磊晶層60之膜厚例如較佳為總膜厚之一半以下。即，較佳為ddepth/2>dSiGe。
另，電晶體為N型MOSFET之情形時，例如對於磊晶層60之材料， 亦可使用SiC或SiN替代SiGe。SiC及SiN之晶格常數小於Si。藉此，可對N型MOSFET之通道區域10c施加拉伸應力，可提高載流子遷移率(電子之遷移率)。又，磊晶層60內之雜質例如為磷或砷。
磊晶層60於圖12所示之步驟後形成。即，於形成磊晶層50之前，使半導體結晶於孔10h內之源極層21或汲極層20之上方磊晶生長，形成與磊晶層50之第1材料不同之第2材料之磊晶層60即可。
由於第2實施形態之半導體裝置1之其他構成與第1實施形態之半導體裝置1中對應之構成相同，故省略其詳細說明。第2實施形態之半導體裝置1可獲得與第1實施形態相同之效果。
(第3實施形態)
圖17係顯示控制電路101之N型MOSFET及P型MOSFET之構成例之剖視圖。第3實施形態於設置具有磊晶層50之N型MOSFET之點上與第1實施形態不同。
於圖17所示之例中，於CMOS電路所包含之N型MOSFET及P型MOSFET之兩者中，如第1實施形態所說明，設置有接觸插塞70及磊晶層50。又，於N型MOSFET與P型MOSFET之間，例如設置有絕緣層94。絕緣層94例如為STI(Shallow Trench Isolation：淺溝槽隔離)，將N型MOSFET之P型井與P型MOSFET之N型井隔離。
如第1實施形態所說明，於N型MOSFET中，磊晶層50之雜質例如為磷或砷。又，於磊晶層50，與P型MOSFET相同，較佳為包含有高濃度之雜質，又，更佳為包含碳，因其可抑制雜質擴散。
如此，於第3實施形態中，於N型MOSFET及P型MOSFET之兩者中，皆可抑制接觸電阻。
由於第3實施形態之半導體裝置1之其他構成與第1實施形態之半導體裝置1中對應之構成相同，故省略其詳細說明。第3實施形態之半導體裝置1可獲得與第1實施形態相同之效果。又，亦可將第2實施形態組合至第3實施形態之半導體裝置1。即，亦可將磊晶層60設置於N型MOSFET及P型MOSFET之兩者。
雖已對本發明之若干實施形態進行說明，但該等實施形態係作為例而提示者，並未意圖限定發明之範圍。該等實施形態可由其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，同樣地，包含於申請專利範圍所記載之發明及其均等範圍內。
[相關申請案]
本申請案享受以日本專利申請案2020-152066號(申請日：2020年9月10日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
10:半導體基板
10c:通道區域
20:汲極層
21:源極層
30:閘極絕緣膜
40:閘極電極
42:GC
50:磊晶層
70:接觸插塞
72:障壁金屬層
73:插塞
80:保護膜
90:層間絕緣膜
92:襯膜
CH:接觸孔
dCS :直徑
dCS-GC :距離
ddepth :深度
drecess :距離
dwidth :寬度

Claims (14)

  1. 一種半導體裝置，其具備：基板；及電晶體，其具有：源極層及汲極層，其等設置於上述基板之表面區域且包含雜質；閘極絕緣膜，其設置於上述源極層與上述汲極層之間之上述基板上；閘極電極，其設置於上述閘極絕緣膜上；接觸插塞，其以相對於上述源極層或上述汲極層突出至較上述基板之表面下方之方式設置；及第1磊晶層，其設置於上述接觸插塞與上述源極層或上述汲極層之間，包含上述雜質及碳之兩者，且藉由磊晶生長而形成；上述第1磊晶層之雜質濃度為1×1021cm-3以上，碳濃度為2×1020cm-3以上。
  2. 如請求項1之半導體裝置，其中上述第1磊晶層以覆蓋突出至較上述基板之表面下方之上述接觸插塞之方式配置。
  3. 如請求項1之半導體裝置，其中上述第1磊晶層之寬度大於上述接觸插塞之寬度。
  4. 如請求項1之半導體裝置，其中上述電晶體為P型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金屬氧化物半導體場效電晶體)，上述雜質為硼。
  5. 如請求項1之半導體裝置，其中上述電晶體進而具有：第2磊晶層，其設置於上述源極層或上述汲極層與上述第1磊晶層之間，且為與上述第1磊晶層之第1材料不同之第2材料。
  6. 如請求項5之半導體裝置，其中上述第2磊晶層以上述源極層側之上述第2磊晶層及上述汲極層側之上述第2磊晶層隔著上述閘極電極下方之通道區域之方式配置。
  7. 如請求項5之半導體裝置，其中上述第1材料為Si，上述第2材料為SiGe。
  8. 如請求項5之半導體裝置，其中上述第2磊晶層進而包含上述雜質。
  9. 如請求項1之半導體裝置，其進而具備設置於上述電晶體之上方之記憶胞陣列。
  10. 如請求項9之半導體裝置，其中上述電晶體為控制上述記憶胞陣列之控制電路之一部分。
  11. 一種半導體裝置之製造方法，其具備：於基板之表面區域導入雜質形成源極層及汲極層，且形成上述基板上之閘極絕緣膜及上述閘極絕緣膜上之閘極電極；於上述源極層或上述汲極層，形成自上述基板之表面到達較上述基 板之表面更低之第1特定位置之第1孔；使半導體結晶於上述第1孔內之上述源極層或上述汲極層之上方磊晶生長而形成摻雜有濃度為1×1021cm-3以上之上述雜質及濃度為2×1020cm-3以上之碳之兩者之第1磊晶層；及於上述第1磊晶層上，形成自高於上述第1特定位置且低於上述基板之表面之第2特定位置朝上方延伸之接觸插塞。
  12. 如請求項11之半導體裝置之製造方法，其進而具備：於形成上述第1孔之前，於上述源極層或上述汲極層之上述基板上形成絕緣層，且形成貫通上述絕緣層到達上述源極層或上述汲極層之第2孔；及於上述源極層或上述汲極層，形成到達上述第1特定位置且具有較上述第2孔之直徑更大之直徑之上述第1孔。
  13. 如請求項11之半導體裝置之製造方法，其進而具備：於形成上述第1磊晶層之前，使半導體結晶於上述第1孔內之上述源極層或上述汲極層之上方磊晶生長，形成與上述第1磊晶層之第1材料不同之第2材料的第2磊晶層。
  14. 如請求項11之半導體裝置之製造方法，其中上述第1磊晶層藉由一面摻雜上述雜質及碳之兩者一面使半導體結晶磊晶生長而形成。
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