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TWI788574B - 比較器與振盪電路 - Google Patents

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TWI788574B TW108119275A TW108119275A TWI788574B TW I788574 B TWI788574 B TW I788574B TW 108119275 A TW108119275 A TW 108119275A TW 108119275 A TW108119275 A TW 108119275A TW I788574 B TWI788574 B TW I788574B
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坂口薫
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日商艾普凌科有限公司
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Abstract

本發明提供一種構成簡單且消耗電流小的比較器電路、及振盪電路。本發明提供一種比較器及使用其的振盪電路，所述比較器包括：第一定電流源；第一電晶體，汲極連接於第一定電流源，閘極連接於非反相輸入端子，源極連接於反相輸入端子；第二定電流源，連接在反相輸入端子與第二電源端子之間；第二電晶體，源極連接於第一電源端子，閘極連接於第一電晶體的汲極，汲極連接於輸出端子；以及第三定電流源，連接在第二電晶體的汲極與第二電源端子之間。

Description

比較器與振盪電路
本發明是有關於一種比較器及使用比較器的振盪電路。
一直以來所使用的比較器包括：對兩個輸入端子的差電壓進行放大的差動放大電路、及作為輸出級的源極接地放大電路。差動放大電路的差動對與源極接地放大電路一般會由定電流源或藉由電阻而生成的電流偏置（bias）。此態樣的比較器的響應速度由偏壓電流決定，若為了抑制電路的消耗電流而減小偏壓電流，則響應速度會降低。對此，作為在抑制消耗電流的同時實現高速的響應的手段，提出了根據比較器的輸入電壓而使偏壓電流變化的構成（例如，參照專利文獻1的圖3）。
而且，使用了對由定電流源充放電的電容器的電壓的進行檢測的比較器的振盪電路亦廣為人知（例如，參照專利文獻1的圖1）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-153288號公報
[發明所欲解決之課題]
以往的比較器電路包括用於對差動放大電路的差動對與源極接地放大電路進行偏置的電流源。關於該些多個電流源，若使電流過小，則由於漏電流或雜訊而難以穩定地保持輸出狀態。因此，以往的比較器在能夠抑制消耗電流的程度上存在界限，不適合要求非常小的消耗電流的半導體裝置。而且，在使用該些比較器的振盪電路中亦產生同樣的限制。
本發明是鑒於所述課題而成，目的在於提供一種構成簡單且消耗電流小的比較器電路、及消耗電流小的振盪電路。 [解決課題之手段]
本發明的一實施例的比較器包括反相輸入端子、非反相輸入端子及輸出端子，其特徵在於，包括：第一定電流源，其中一個端子連接於第一電源端子；第一電晶體，汲極連接於所述第一定電流源的另一個端子，閘極連接於所述非反相輸入端子，源極連接於所述反相輸入端子；第二定電流源，其中一個端子連接於所述反相輸入端子，控制端子連接於所述輸出端子，另一個端子連接於第二電源端子；第二電晶體，源極連接於所述第一電源端子，閘極連接於所述第一電晶體的汲極，汲極連接於所述輸出端子；以及第三定電流源，其中一個端子連接於所述第二電晶體的汲極，另一個端子連接於所述第二電源端子，所述第二定電流源藉由所述控制端子的電壓來控制接通斷開，所述第一定電流源的電流值與所述第二定電流源的電流值相等。 而且，本發明的一實施例的振盪電路的特徵在於，包括第一比較器、第二比較器及充放電控制電路，並且第一比較器與第二比較器中的至少一者由所述比較器構成。 [發明的效果]
根據本發明的比較器，在反相輸入端子與非反相輸入端子的電壓差為正負任一者的狀態下，第一電源與第二電源之間的電流路徑全部斷開，因此可減小消耗電流。而且，本發明的振盪電路同樣地可減小消耗電流。
以下，參照圖式對本發明的實施形態進行說明。 圖1是表示本發明的實施形態的比較器的電路圖。
本實施形態的比較器100包括：反相輸入端子10、非反相輸入端子11、輸出端子12、N通道金屬氧化物半導體（N channel Metal Oxide Semiconductor，NMOS）電晶體13、P通道金屬氧化物半導體（P channel Metal Oxide Semiconductor，PMOS）電晶體14及定電流源15、定電流源16、定電流源17。定電流源16具有控制端子，由輸入的控制信號來控制接通斷開。
NMOS電晶體13的閘極連接於非反相輸入端子11，源極連接於反相輸入端子10，汲極連接於定電流源15的其中一個端子及PMOS電晶體14的閘極。定電流源15的另一個端子連接於電源線1。定電流源16的其中一個端子連接於反相輸入端子10，另一個端子連接於電源線2，控制端子連接於輸出端子12。PMOS電晶體14的源極連接於電源線1，汲極連接於輸出端子12。定電流源17的其中一個端子連接於輸出端子12，另一個端子連接於電源線2。
以下，對所述構成的比較器100的動作進行說明。 在非反相輸入端子11的電壓VP 高於反相輸入端子10的電壓VM ，且電壓VM 與電壓VP 的電壓差為NMOS電晶體13的臨限值電壓以上時，NMOS電晶體13接通。若相對於定電流源15的電流I1 而言，NMOS電晶體13的電流驅動能力變大，則NMOS電晶體13成為非飽和狀態。當NMOS電晶體13成為非飽和狀態時，PMOS電晶體14的閘極電壓成為電壓VM 附近，PMOS電晶體14接通。若PMOS電晶體14的電流驅動能力相對於定電流源17的電流I3 而言變大，則輸出端子12的輸出電壓VO 被上拉（pull up）至電源線1的電壓VDD 附近。藉此，比較器100輸出H位準的輸出電壓VO 。定電流源16在控制端子被輸入H位準時，輸出電流I2 。此處，電流I1 與電流I2 被設計為一致，所以反相輸入端子10的輸入電流幾乎成為零。因此，比較器100中，由於非反相輸入端子11為對閘極的輸入端子，所以各輸入端子的輸入電流變小。
在反相輸入端子10的電壓VM 與非反相輸入端子11的電壓VP 的電壓差為不足NMOS電晶體13的臨限值電壓或電壓VM 高於電壓VP 時，NMOS電晶體13斷開。由於藉由定電流源15的電流I1 ，PMOS電晶體14的閘極電壓被上拉至VDD ，所以PMOS電晶體14斷開。當PMOS電晶體14斷開時，輸出端子12的輸出電壓VO 被定電流源17下拉至電源線2的電壓VSS 附近。藉此，比較器100輸出L位準的輸出電壓VO 。定電流源16在控制端子被輸入L位準時，停止電流I2 的輸出。由於NMOS電晶體13斷開，定電流源16亦停止電流輸出，因此反相輸入端子10的輸入電流幾乎成為零。因此，比較器100中，與輸出電壓VO 為H位準時同樣地，各輸入端子的輸入電流變小。
比較器100中，在輸出電壓VO 為L位準時NMOS電晶體13與PMOS電晶體14均斷開，因此電源線1與電源線2之間的電流路徑被阻斷，消耗電流幾乎成為零。 而且，如上所述，藉由利用輸出端子電壓對定電流源16所輸出的電流進行變更可減小輸入電流，所以當在輸入端子接受到高阻抗的接點的電壓時，負載效果亦小，因此可精度良好地進行比較。
另外，定電流源15、定電流源16、定電流源17可藉由在閘極接受相同的偏壓線（bias line）的電壓的MOS電晶體來實現。因此，比較器100能夠以最少5個電晶體來構成，可藉由簡易的構成抑制電路面積並且減小消耗電流。
圖2是表示本實施形態的比較器的另一例的電路圖。 圖2的比較器200為對圖1的比較器100加入了NMOS電晶體18的構成。關於其他構成，由於與比較器100相同，因此對相同的構成要素標注相同的符號，並適當省略重覆的說明。
NMOS電晶體18的閘極連接於PMOS電晶體14的閘極，源極連接於定電流源17的其中一個端子，汲極連接於輸出端子12。
在如上所述般的構成的比較器200中，在電壓VP 與電壓VM 為將NMOS電晶體13接通的電壓且進而電壓VM 低於NMOS電晶體18的臨限值電壓時，NMOS電晶體18斷開，所以定電流源17的電流I3 不流至接通的PMOS電晶體14。因此，在輸出電壓Vo為H位準的狀態下，比較器200的電源線間的電流路徑僅為經由NMOS電晶體13的路徑。
如此，根據圖2的比較器200，藉由對比較器100追加一個電晶體，而可減小輸出電壓VO 為H位準時的消耗電流。
圖3是表示本實施形態的比較器的另一例的電路圖。 比較器300包括：反相輸入端子10、非反相輸入端子11、輸出端子12、PMOS電晶體23、NMOS電晶體24及定電流源25、定電流源26、定電流源27。定電流源26具有由輸入的控制信號來控制接通斷開的控制端子。
PMOS電晶體23的閘極連接於非反相輸入端子11，源極連接於反相輸入端子10，汲極連接於定電流源25的其中一個端子及NMOS電晶體24的閘極。定電流源25的另一個端子連接於電源線2。定電流源26的其中一個端子連接於反相輸入端子10，另一個端子連接於電源線1，控制端子連接於輸出端子12。NMOS電晶體24的源極連接於電源線2，汲極連接於輸出端子12。定電流源27的其中一個端子連接於輸出端子12，另一個端子連接於電源線1。
以下，對所述構成的比較器300的動作進行說明。 在反相輸入端子10的電壓VM 高於非反相輸入端子11的電壓VP ，且電壓VM 與電壓VP 的電壓差為PMOS電晶體23的臨限值電壓以上時，PMOS電晶體23接通。若相對於定電流源25的電流I4 而言，PMOS電晶體23的電流驅動能力變大，則PMOS電晶體23成為非飽和狀態。當PMOS電晶體23成為非飽和狀態時，NMOS電晶體24的閘極電壓成為電壓VM 附近，NMOS電晶體24接通。若NMOS電晶體24的電流驅動能力相對於定電流源27的電流I6 而言變大，則輸出端子12的輸出電壓VO 被下拉至電源線2的電壓VSS 附近。藉此，比較器300輸出L位準的輸出電壓VO 。定電流源26在控制端子被輸入L位準時，輸出電流I5 。此處，電流I4 與電流I5 被設計為一致，所以反相輸入端子10的輸入電流幾乎成為零。因此，比較器300中，由於非反相輸入端子11為閘極輸入，所以各輸入端子的輸入電流變小。
在非反相輸入端子11的電壓VP 與反相輸入端子10的電壓VM 的電壓差為PMOS電晶體23的臨限值電壓以下或電壓VM 低於電壓VP 時，PMOS電晶體23斷開。當PMOS電晶體23斷開時，藉由定電流源25的電流I4 ，NMOS電晶體24的閘極電壓被下拉至電壓VSS ，所以NMOS電晶體24斷開。當NMOS電晶體24斷開時，輸出端子12的輸出電壓VO 藉由定電流源27而被上拉至電源線1的電壓VDD 附近。藉此，比較器300輸出H位準的輸出電壓VO 。定電流源26在控制端子被輸入H位準時，停止電流I5 的輸出。由於PMOS電晶體23斷開，定電流源26亦停止電流輸出，因此反相輸入端子10的輸入電流幾乎成為零。因此，比較器300中，與輸出電壓VO 為L位準時同樣地，各輸入端子的輸入電流變小。
在輸出電壓VO 為H位準時，PMOS電晶體23與NMOS電晶體24均斷開，因此電源線1與電源線2之間的電流路徑被阻斷。其結果，比較器300的消耗電流幾乎成為零。
圖4是表示本實施形態的比較器的另一例的電路圖。 圖4的比較器400為對比較器300加入了PMOS電晶體28的構成。關於其他構成，由於與比較器300相同，因此對相同的構成要素標注相同的符號，並適當省略重覆的說明。
PMOS電晶體28的閘極連接於NMOS電晶體24的閘極，源極連接於定電流源27的其中一個端子，汲極連接於輸出端子12。
在如上所述般的構成的比較器400中，在電壓VP 與電壓VM 為將PMOS電晶體23接通的電壓且進而電壓VM 高於PMOS電晶體28的臨限值電壓時，PMOS電晶體28斷開，所以定電流源27的電流I6 不流至接通的NMOS電晶體24。因此，在輸出電壓Vo為L位準的狀態下，比較器400的電源線間的電流路徑僅為經由PMOS電晶體23的路徑。
如此，根據圖4的比較器400，藉由對比較器300追加一個電晶體，而可減小輸出電壓VO 為L位準時的消耗電流。
以上說明的本實施形態的比較器中，比較器100、比較器200在輸出電壓VO 為H位準時，比較器300、比較器400在輸出電壓VO 為L位準時，可使消耗電流幾乎為零。因此，藉由配合輸出電壓VO 得到保持的期間長的情況來適當區分使用，可進一步減小消耗電流。
圖5是表示使用本實施形態的比較器的振盪電路的電路圖。 圖5的振盪電路500包括定電流源30、定電流源31、開關32、開關33、電容器34、參考電壓電路35、參考電壓電路36、比較器37、比較器38、及充放電控制電路39。參考電壓電路35輸出基於電源線2的電壓VSS 的參考電壓VREFH 。參考電壓電路36輸出基於電源線2的電壓VSS 的低於參考電壓VREFH 的參考電壓VREFL 。比較器37、比較器38可適當使用本發明的比較器100～比較器400中的任一者。此處，為了說明的簡化，設比較器37、比較器38在非反相輸入端子的電壓超過反相輸入端子的電壓時輸出H位準的信號。
定電流源30的其中一個端子連接於電源線1，另一個端子連接於開關32的其中一個導電端子。定電流源31的其中一個端子連接於電源線2，另一個端子連接於開關33的其中一個導電端子。開關32、開關33各自的另一個導電端子連接於電容器34的其中一個端子、比較器37的反相輸入端子及比較器38的非反相輸入端子。電容器34的另一個端子連接於電源線2。參考電壓電路35連接於比較器37的非反相輸入端子。參考電壓電路36連接於比較器38的反相輸入端子。比較器37的輸出端子連接於充放電控制電路39的第一輸入端子。比較器38的輸出端子連接於充放電控制電路39的第二輸入端子。充放電控制電路39的控制端子輸入待機（stand by）信號VSTB ，充電控制端子連接於開關32的控制端子，放電控制端子連接於開關33的控制端子，輸出端子連接於振盪電路500的輸出端子。
以下，對所述構成的振盪電路500的動作進行說明。圖6是用於對使用本發明的實施例的比較器的振盪電路500的動作進行說明的時序圖。
在時刻t0之前，電容器34的電壓VC 處於高於參考電壓VREFH 的狀態，而充放電控制電路39的控制端子被輸入有待機信號VSTB 。充放電控制電路39在為待機狀態時，自充電控制端子與放電控制端子輸出將開關32、開關33斷開的控制信號，並自輸出端子輸出L位準的信號VOSC 。在開關32與開關33均斷開時，比較器37與比較器38的輸入阻抗高，因此電容器34的電壓VC 維持高於參考電壓VREFH 的電壓。比較器37因電壓VC 高於參考電壓VREFH ，所以輸出L位準。比較器38因電壓VC 高於參考電壓VREFL ，所以輸出L位準。
當在時刻t0，待機信號VSTB 得到解除時，充放電控制電路39基於比較器37的L位準的輸出信號將開關33控制為接通。當開關33接通時，電容器34藉由定電流源31的電流而放電（放電狀態）。並且，當電壓VC 變得低於參考電壓VREFH 時，比較器37輸出H位準。
當電容器34藉由定電流源31的電流而放電，在時刻t1，電壓VC 變得低於參考電壓VREFL 時，比較器38輸出H位準。充放電控制電路39基於比較器38的H位準的輸出信號而將開關32控制為接通，並將開關33控制為斷開。當開關32接通時，電容器34藉由定電流源30的電流而充電（充電狀態）。並且，當電壓VC 變得高於參考電壓VREFL 時，比較器38輸出L位準。而且，充放電控制電路39在比較器38的輸出信號自L位準成為H位準時，使信號VOSC 成為H位準。
當電容器34藉由定電流源30的電流而充電，在時刻t2，電壓VC 變得高於參考電壓VREFH 時，比較器37輸出L位準。充放電控制電路39基於比較器37的L位準的輸出信號而將開關32控制為斷開，並將開關33控制為接通。當開關33接通時，電容器34藉由定電流源31的電流而放電。而且，充放電控制電路39在比較器37的輸出信號自H位準成為L位準時，使信號VOSC 成為L位準。
藉由重覆以上的動作，振盪電路500自輸出端子輸出信號VOSC 。信號VOSC 的振盪週期T使用充電電流IC 、放電電流ID 、電容器34的容量值C、參考電壓VREFH 、參考電壓VREFL 而表示為式（1）。 T=C×(VREFH -VREFL )×(IC -1 +ID -1 ) （1） 在式（1）中，準確而言，在參考電壓VREFH 及參考電壓VREFL 中包含比較器37及比較器38的輸入電晶體（NMOS電晶體13）的臨限值電壓，但藉由將比較器37與比較器38設為同樣的構成，可抵消臨限值電壓的偏差。因此，振盪電路500的振盪週期T不受NMOS電晶體13的特性的偏差的影響而可提高精度。
以上說明的振盪電路500藉由使用本發明的實施例的比較器而可使消耗電流非常小，卻不會犧牲振盪精度。
雖未圖示，例如若將比較器37構成為圖1或圖2的比較器，並將比較器38設為將圖1或圖2的比較器的輸出以反相器進行反轉的構成，則在振盪電路500為待機狀態時，可使比較器37、比較器38的消耗電流幾乎為零。而且，例如若將比較器37構成為圖3或圖4的比較器，並將比較器38構成為圖1或圖2的比較器，則可使振盪動作中的比較器37、比較器38的消耗電流幾乎為零。
關於使用所述構成的哪一者，根據搭載振盪電路的電子電路中待機狀態與振盪狀態哪一者的時間長來適當選擇即可。
另外，理想的是相較於決定比較器的反相輸入端子的輸入電流的定電流源15、定電流源16、定電流源25、定電流源26的電流值而將定電流源30、定電流源31的電流值設定得大。藉由如此，可減小各比較器的反相輸入端子的輸入電流偏移的影響。
圖7是表示使用本實施形態的比較器的振盪電路的另一例的電路圖。圖7的振盪電路600具有比較器48來代替圖5的振盪電路500的比較器38。比較器48包括停止控制端子及一般性的差動放大電路。比較器48的停止控制端子連接有比較器37的輸出端子。關於其他構成，由於與振盪電路500相同，因此對相同的構成要素標註相同的符號，並適當省略重覆說明。
比較器48在停止控制端子被輸入L位準的信號時，以將輸出信號VCL 固定為L位準，不使消耗電流流動、例如將差動放大電路的動作電流斷開的方式進行控制。因此，即便比較器48為一般的比較器，亦可使得在比較器37為待機狀態時不消耗電流。
如以上說明般，根據振盪電路600，即便僅將比較器37構成為本實施形態的比較器，在待機狀態下，亦可使比較器37及比較器48的消耗電流幾乎為零。
另外，振盪電路600的振盪週期T會受到比較器37的輸入電晶體（NMOS電晶體13）的臨限值電壓的偏差的影響，所以較佳為採用以下說明的參考電壓電路35與比較器37的電路構成。 圖8是表示本實施形態的振盪電路中所使用的參考電壓電路35與比較器37的構成例的電路圖。
參考電壓電路35包括參考電壓源51、電阻52、電阻53、誤差放大器54、PMOS電晶體55及NMOS電晶體56。對於比較器37，參照圖2所示的比較器200，對所對應的電路要素標注了相同的符號。例如，定電流源15相當於PMOS電晶體15，定電流源16相當於PMOS電晶體40、NMOS電晶體41、NMOS電晶體42、NMOS電晶體43。而且，NMOS電晶體41的閘極為控制定電流源16的接通斷開的控制端子。
誤差放大器54的反相輸入端子連接有參考電壓源51，非反相輸入端子連接有電阻52與電阻53的連接點，輸出端子連接於PMOS電晶體55、PMOS電晶體40、PMOS電晶體15的閘極。PMOS電晶體55的源極連接於電源線1，汲極連接於NMOS電晶體56的汲極與閘極。NMOS電晶體56的汲極與閘極連接於比較器37的非反相輸入端子11，源極連接於電阻52。
PMOS電晶體40的源極連接於電源線1，汲極連接於NMOS電晶體41的汲極。NMOS電晶體41的閘極連接於比較器37的輸出端子12，源極連接於NMOS電晶體42的汲極與閘極。NMOS電晶體42的源極連接於電源線2，汲極與閘極連接於NMOS電晶體43的閘極。NMOS電晶體43的源極連接於電源線2，汲極連接於比較器37的反相輸入端子10。比較器37的其他電路與圖2的比較器200同樣地進行連接。
誤差放大器54以使電阻52與電阻53的連接點的電壓與參考電壓源51所輸出的參考電壓相等的方式控制PMOS電晶體55的閘極電壓。參考電壓源51、電阻52與電阻53以使NMOS電晶體56的源極的電壓成為參考電壓VREFH 的方式得到設定。
NMOS電晶體56藉由PMOS電晶體55所流動的電流而偏置，從而在閘極中產生比參考電壓VREFH 高NMOS電晶體56的臨限值電壓的電壓，並將其作為電壓VP 而輸入至NMOS電晶體13的閘極。PMOS電晶體15的閘極輸入與PMOS電晶體55相同的電壓，所以流動與PMOS電晶體55的電流成比例的電流。當將NMOS電晶體56與NMOS電晶體13的W/L比設計為相同時，均在飽和狀態下進行動作時的閘極·源極間電壓相等。因此，比較器37的反相輸入端子的電壓VM 與參考電壓VREFH 變得相等。
而且，PMOS電晶體40的閘極輸入與PMOS電晶體55相同的電壓，所以經由包括NMOS電晶體42、NMOS電晶體43的電流鏡而流動的電流亦成為與PMOS電晶體55的電流成比例的電流。因此，可容易地使PMOS電晶體15的電流與PMOS電晶體40的電流即定電流源16的電流一致。
如以上說明般，使用圖8的參考電壓電路35與比較器37的振盪電路600中，式（1）的（VREFH -VREFL ）的項不受NMOS電晶體13的特性的偏差的影響，可提高振盪週期T的精度。
圖9是表示本實施形態的振盪電路中所使用的參考電壓電路35的其他構成例的電路圖。參考電壓電路35包括參考電壓源51、電阻52、電阻53、誤差放大器54、NMOS電晶體57及PMOS電晶體58。
誤差放大器54的非反相輸入端子連接有參考電壓源51，反相輸入端子連接有電阻52與電阻53的連接點，輸出端子連接於NMOS電晶體57的閘極與比較器37的非反相輸入端子11。NMOS電晶體57的源極連接於電阻52，汲極連接於PMOS電晶體58的閘極與汲極。PMOS電晶體58的源極連接於電源線1。
誤差放大器54藉由參考電壓源51、電阻52與電阻53的設定，以使NMOS電晶體57的源極的電壓與參考電壓VREFH 相等的方式控制NMOS電晶體57的閘極電壓。而且，與圖8同樣地，PMOS電晶體58、PMOS電晶體40、PMOS電晶體15各自流動成比例的電流。
因此，使用圖9所示的參考電壓電路35與比較器37的振盪電路600中，式（1）的（VREFH -VREFL ）的項不受NMOS電晶體13的特性的偏差的影響，可提高振盪週期T的精度。
以上，對本發明的實施形態進行了說明，但本發明當然不限定於所述實施形態，可在不脫離本發明主旨的範圍內進行各種變更。例如，比較器37與比較器48亦可為相反的關係。
1、2‧‧‧電源線 10‧‧‧反相輸入端子 11‧‧‧非反相輸入端子 12‧‧‧輸出端子 13、18、24、41、42、43、56、57‧‧‧NMOS電晶體 14、23、28、40、55、58‧‧‧PMOS電晶體 15‧‧‧定電流源（PMOS電晶體） 16、17、25、26、27、30、31‧‧‧定電流源 32、33‧‧‧開關 34‧‧‧電容器 35、36‧‧‧參考電壓電路 37、38、48、100～600‧‧‧比較器 39‧‧‧充放電控制電路 51‧‧‧參考電壓源 52、53‧‧‧電阻 54‧‧‧誤差放大器 I1～I6‧‧‧電流 VBP‧‧‧電壓 VC‧‧‧電容器的電壓 VCH、VCL‧‧‧輸出信號 VDD‧‧‧電源線的電壓 VM‧‧‧反相輸入端子的電壓 VO‧‧‧輸出端子的輸出電壓 VOSC‧‧‧信號 VP‧‧‧非反相輸入端子的電壓 VREFH、VREFL‧‧‧參考電壓 VSS‧‧‧電源線的電壓 VSTB‧‧‧待機信號 t‧‧‧時間 t0～t2‧‧‧時刻
圖1是表示本發明的一實施形態的比較器的電路圖。 圖2是表示本實施形態的比較器的另一例的電路圖。 圖3是表示本實施形態的比較器的另一例的電路圖。 圖4是表示本實施形態的比較器的另一例的電路圖。 圖5是表示使用本實施形態的比較器的振盪電路的電路圖。 圖6是用於對圖5的振盪電路的動作進行說明的時序圖。 圖7是表示使用本實施形態的比較器的振盪電路的另一例的電路圖。 圖8是表示本實施形態的振盪電路中所使用的參考電壓電路與比較器的構成例的電路圖。 圖9是表示本實施形態的振盪電路中所使用的參考電壓電路與比較器的另一構成例的電路圖。
1、2‧‧‧電源線
10‧‧‧反相輸入端子
11‧‧‧非反相輸入端子
12‧‧‧輸出端子
13‧‧‧NMOS電晶體
14‧‧‧PMOS電晶體
15‧‧‧定電流源(PMOS電晶體)
16、17‧‧‧定電流源
100‧‧‧比較器
I1~I3‧‧‧電流
VDD‧‧‧電源線的電壓
VM‧‧‧反相輸入端子的電壓
VO‧‧‧輸出端子的輸出電壓
VP‧‧‧非反相輸入端子的電壓
VSS‧‧‧電源線的電壓

Claims (5)

  1. 一種比較器，包括反相輸入端子、非反相輸入端子及輸出端子，其特徵在於，包括：第一定電流源，其中一個端子連接於第一電源端子；第一電晶體，汲極連接於所述第一定電流源的另一個端子，閘極連接於所述非反相輸入端子，源極連接於所述反相輸入端子；第二定電流源，其中一個端子連接於所述反相輸入端子，控制端子連接於所述輸出端子，另一個端子連接於第二電源端子；第二電晶體，源極連接於所述第一電源端子，閘極連接於所述第一電晶體的汲極，汲極連接於所述輸出端子；以及第三定電流源，其中一個端子連接於所述第二電晶體的汲極，另一個端子連接於所述第二電源端子，所述第二定電流源藉由所述控制端子的電壓來控制接通斷開，在所述第二定電流源接通時，所述第一定電流源的電流值與所述第二定電流源的電流值相等。
  2. 如申請專利範圍第1項所述的比較器，其包括第三電晶體，所述第三電晶體的源極連接於所述第三定電流源的其中一個端子，閘極連接於所述第一電晶體的汲極，汲極連接於所述輸出端子。
  3. 一種振盪電路，其特徵在於，包括：電容器，其中一個端子連接於第二電源端子； 充電電流源，經由第一開關而連接在所述第一電源端子與所述電容器的另一個端子之間；放電電流源，經由第二開關而連接在所述電容器的另一個端子與所述第二電源端子之間；第一比較器，非反相輸入端子連接有第一參考電壓電路，反相輸入端子連接有所述電容器的另一個端子；第二比較器，非反相輸入端子連接有第二參考電壓電路，反相輸入端子連接有所述電容器的另一個端子；以及充放電控制電路，第一輸入端子連接有所述第一比較器的輸出端子，第二輸入端子連接有所述第二比較器的輸出端子，充電控制端子連接於所述第一開關的控制端子，放電控制端子連接於所述第二開關的控制端子，輸出端子連接於所述振盪電路的輸出端子，所述第一比較器與所述第二比較器中的至少一者由如申請專利範圍第1項或第2項所述的比較器構成。
  4. 如申請專利範圍第3項所述的振盪電路，其中所述第一比較器由如申請專利範圍第1項或第2項所述的比較器構成，所述第二比較器的動作停止是基於所述第一比較器的輸出信號來控制。
  5. 如申請專利範圍第4項所述的振盪電路，其中所述第一參考電壓電路包括第四電晶體，所述第四電晶體的閘極連接於所述第一電晶體的閘極且臨限值電壓與所述第一電晶體相等， 所述第四電晶體的源極的電壓是所述第一參考電壓電路所供給的第一參考電壓。
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