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TWI784585B - 記憶體裝置與其製造方法 - Google Patents

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TWI784585B
TWI784585B TW110122451A TW110122451A TWI784585B TW I784585 B TWI784585 B TW I784585B TW 110122451 A TW110122451 A TW 110122451A TW 110122451 A TW110122451 A TW 110122451A TW I784585 B TWI784585 B TW I784585B
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楊豐誠
姜慧如
林仲德
陳介方
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例係關於一種半導體結構及一種用於形成一半導體結構之方法。該半導體結構包含一基板及該基板上方之一介電堆疊。該介電堆疊包含該基板上方之一第一層及該第一層上方之一第二層。該半導體結構進一步包含一閘極層，其包含橫越該第二層之一第一部分及延伸於該第一層與該第二層之間的一第二部分。

Description

記憶體裝置與其製造方法
本發明實施例係有關記憶體裝置與其製造方法。
在過去幾十年，積體電路(IC)製造業已經歷指數級增長。在IC演進之過程中，功能密度(即，每晶片面積之互連裝置之數目)已普遍增大，而幾何大小(即，可使用一製程來產生之最小組件或線)已減小。
然而，隨著特徵大小不斷減小，製程不斷變得更難執行且組件(或線)之臨界尺寸均勻性不斷變得更難控制。例如，複雜操作需要更多光罩，藉此導致高成本且藉此降低產量。
根據本發明的一實施例，一種半導體結構包括：一基板；一介電堆疊，其位於該基板上方，該介電堆疊包括該基板上方之一第一層及該第一層上方之一第二層；一閘極層，其插入至該介電堆疊中且包括一第一部分及一第二部分，其中該第一部分自上而下延伸穿過該第二層，且其中該第二部分橫向延伸於該第一層與該第二層之間以上覆於該第一層且下伏於該第二層；及一半導體通道層，其與該閘極層之一輪廓等形且包覆該第二部分以分離該第二部分與該介電堆疊。
根據本發明的一實施例，一種半導體結構包括：一基板；一介電堆疊，其位於該基板上方，該介電堆疊包括該基板上方之一第一層及該第一層上方之一第二層；一閘極層，其自上而下延伸穿過該介電堆疊且具有一十字形輪廓；及一第一高k材料，其與該第二層之一底面直接接觸且分離該閘極層與該介電堆疊。
根據本發明的一實施例，一種形成一半導體結構之方法包括：在一基板上方形成一第一層，其中該第一層包括一第一材料；在該第一層上方形成一犧牲層，其中該犧牲層包括不同於該第一材料之一第二材料；在該犧牲層上方形成一第二層；形成一第一凹槽以暴露該犧牲層之一側壁；自該側壁橫向移除該犧牲層之一部分；及在該第一凹槽中形成一閘極材料，其中該閘極材料下伏於該第二層且上覆於該第一層。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一構件形成於一第二構件上方或一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為了方便描述，可在本文中使用空間相關術語(諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)，且亦可因此解譯本文中所使用之空間相對描述詞。
雖然闡述本發明之廣泛範疇之數值範圍及參數係近似值，但已儘可能精確地報告特定實例中所闡述之數值。然而，任何數值固有地包含由其各自試驗測量中所見之標準差必然所致之特定誤差。再者，如本文中所使用，術語「實質上」、「約」或「大致」一般意謂在一般技術者可預期之一值或範圍內。替代地，術語「實質上」、「約」或「大致」意謂在一般技術者考量之平均值之一可接受標準誤差內。一般技術者應瞭解，可接受標準誤差可根據不同技術變動。除在操作/工作實例中之外，或除非另有明確說明，否則本文中所揭露之所有數值範圍、數量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、數量比及其類似者之數值範圍、數量、值及百分比)應被理解為在所有例項中由術語「實質上」、「約」或「大致」修飾。因此，除非有相反指示，否則本揭露及附隨申請專利範圍中所闡述之數值參數係可根據期望變動之近似值。最後，至少應鑑於報告有效數位之數目且藉由應用普通捨入技術來解釋各數值參數。範圍在本文中可表示為自一端點至另一端點或在兩個端點之間。除非另有指示，否則本文中所揭露之所有範圍包含端點。
記憶體裝置廣泛用於包含資料儲存、資料傳輸、聯網、運算等等之各種應用中。關於諸如第五代(5G)行動網路或人工智慧之先進應用，需要具有更高速度、更高裝置密度、更低延時及更高頻寬之記憶體裝置。然而，縮小半導體裝置之幾何大小之趨勢面臨複雜製造操作(諸如取決於大量光罩之複雜微影操作)及由此導致之成本之挑戰。
本揭露提供一種半導體結構及一種用於製造該半導體結構之方法以解決上述問題。例如，可比其他方法簡化製造且減少微影階段之數量。此外，可藉由增大裝置通道面積來提高速度及/或裝置效能。
參考圖1A及圖1B，根據本發明之一些實施例，圖1A係繪示一半導體結構之一透視圖的一示意圖，且圖1B繪示圖1A之半導體裝置之部分X之一部分放大局部圖示。一半導體裝置100可包含一基板101、基板101上方之一介電堆疊110、介電堆疊110中之一閘極層121及介電堆疊110中之導電構件131A及132A。在一些實施例中，基板101包含矽。替代地或另外，基板101包含：另一材料，諸如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，諸如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化鎵銦(GaInAsP)；或其等之組合。在一些其他實施例中，基板101包含一或多個III-V族材料、一或多個II-IV族材料或其等之組合。在一些替代實施例中，基板101可未經摻雜。在一些其他實施例中，基板101係絕緣體上半導體基板，諸如絕緣體上矽(SOI)基板、絕緣體上矽鍺(SGOI)基板或絕緣體上鍺(GOI)基板。在一些其他實施例中，基板101可包含主動區域。
介電堆疊110可包含絕緣材料。在一些實施例中，介電堆疊110可包含具有在不同階段形成之若干部分之介電材料。在一些實施例中，介電堆疊110可包含一多層組合物，例如一第一層111、第一層111上方之一第二層113及具有第一層111與第二層113之間的一部分之一間隔層112。在一些實施例中，第一層111及第二層113可包含氧化物。在一些實施例中，第一層111之一材料可類似於第二層113之一材料。在一些實施例中，間隔層112之一材料可包含氧化物基材料。在一些情況中，間隔層112之材料可類似於或實質上相同於第一層111或第二層113之材料。在一些替代實施例中，間隔層112之一材料可不同於第一層111及/或第二層113。例如，間隔層112之材料可包含其他氧化物基材料、氮化矽(SiN)、矽鍺(SiGe)或其他絕緣材料/膜材料。
參考圖1B'，圖1B'繪示根據本發明之一些實施例之圖1A之半導體裝置之部分X之一部分放大局部圖示。圖1B'中所展示之一些替代實施例類似於圖1B中之討論，但一區別在於，間隔層112之材料相同於第一層111及第二層113之材料。例如，相同材料(諸如氧化物基材料)用作第一層111及第二層113之材料(如將在圖3中討論)且用於填充至兩個相鄰閘極層121之間的空間中(如將在圖8至圖9中討論)。在間隔層112之材料與第一層111及第二層113相同之情況中，此等層可在不同階段形成，如隨後將在圖2至圖12中討論。在一些實施例中，可合併或整合第一層111、第二層113及間隔層112之材料。
參考圖1B''，圖1B''繪示根據本發明之一些實施例之圖1A之半導體裝置之部分X之一部分放大局部圖示。圖1B''中所展示之一些替代實施例類似於圖1B或圖1B'中之討論，但一區別在於，間隔層112之材料不同於第一層111及第二層113之材料，其中間隔層112之一部分未由第二層113覆蓋。在一些實施例中，間隔層112之一材料可包含氧化物基材料。在一些情況中，間隔層112之材料可類似於第一層111或第二層113之材料。在一些替代實施例中，間隔層112之一材料可不同於第一層111及/或第二層113。例如，間隔層112之材料可包含其他氧化物基材料、氮化矽(SiN)、矽鍺(SiGe)或其他絕緣材料/膜材料。
參考圖1A，在一些實施例中，間隔層112沿主方向PD之一寬度WB可小於第一層111之一寬度WA或第二層113之寬度WC。
半導體裝置100可包含在主方向PD上間隔之多個閘極層121。閘極層121可包含諸如鎢(W)或其類似者之導電材料。閘極層121在一橫截面圖中可具有一交叉形/十字形形狀(如圖1A、圖1B、圖1B'或圖1B''中所展示)，且各閘極層121沿實質上垂直於主方向PD之次方向SD延伸。
參考圖1B、圖1B'及圖1B''，一閘極層121可包含橫越第二層113之一第一部分121A、延伸於第一層111與第二層113之間的一第二部分121B及位於第一層111中且接近基板101之一第三部分121C。自一俯視視角(沿一第三方向TD)看，第二部分121B可與第一層111及第二層113重疊。在一些實施例中，閘極層121之第一部分121A可自介電堆疊110暴露。
半導體裝置100可進一步包含閘極層121與介電堆疊110之間的一第一高k材料122、一通道層123及一第二高k材料122'。第二高k材料122'與閘極層121之一外側壁及一底面之一外輪廓等形。通道層123與第二高k材料122'之一外輪廓等形。第一高k材料122與通道層123之一外輪廓等形。換言之，通道層123位於第一高k材料122與第二高k材料122'之間。第一高k材料122、通道層123及第二高k材料122'沿次方向SD延伸。
第一高k材料122可包含適合用作一偶極層之材料，諸如(例如)氧化鉿鋯(HfZrO；例如Hf xZr xO y或其類似者)、其他鉿鋯基材料或鐵電材料。第一高k材料122可充當用於改變一通道記憶體狀態之一偶極層。第二高k材料122'可包含不同於第一高k材料122之一材料，諸如(例如)氧化鉿(例如HfO)或適合於增強通道載子效能之其他材料。例如，HfO可提供氧化物空位以增強通道載子效能。
第一高k材料122可與第二層113之一底面BS、第一層111之一頂面TS及間隔層112之一側壁SW1直接接觸。在一些實施例中，自相鄰於間隔層112之側壁SW1之第一高k材料122之一側壁量測至接近閘極層121之第一部分121A之間隔層112之一側壁SW2 (或接近閘極層121之第三部分121C之間隔層112之一側壁SW3)的一寬度W1可在自約30 nm至約90 nm之一範圍內。在具有小於上述範圍之一寬度的情況中，歸因於裝置通道面積減小，裝置效能可能低於期望。在具有大於上述範圍之一寬度的情況中，可能不良地增加控制相關操作(例如一橫向拉回操作，如將在圖4中討論)之難度。在一些實施例中，自相鄰於第二層113之底面BS之第一高k材料122之一表面量測至相鄰於第一層111之頂面TS之第一高k材料122之另一表面的一深度T1可在自約50 nm至約80 nm之一範圍內。在具有小於上述範圍之一深度的情況中，歸因於裝置通道面積減小，裝置效能可能低於期望，或可能增加形成閘極層121之難度。在具有大於上述範圍之一深度的情況中，半導體裝置100沿第三方向TD之整個高度可能太大且藉此難以滿足裝置縮小要求。
藉由此組態，閘極層121之第二部分121B可具有一實質上垂直側壁且在一橫截面圖中構成類似於四邊形、矩形或正方形輪廓之一輪廓(如圖1B、圖1B'或圖1B''中所展示)。藉此，可比具有一彎曲輪廓之一比較實施例增大裝置通道面積，因此提高裝置效能(諸如處理速度)。在一些實施例中，間隔層112之一側壁與第二層113之底面BS之間的一第一角度θ1可在自約80度至約90度之一範圍內。類似地，接近閘極層121之第一部分121A之第二層113之側壁SW2與第二層113之底面BS之間的一第二角度θ2可在自約80度至約90度之一範圍內。在角度大於或小於上述範圍的情況中，可能發生一缺陷，第一高k材料122、通道層123及第二高k材料122'可能難以形成，或裝置通道區域可能太小。
參考圖1A、圖1C、圖1D及圖1E，根據本發明之一些實施例，圖1C繪示圖1A之半導體裝置之參考橫截面C1-C1之一橫截面圖，圖1D繪示圖1A之半導體裝置之參考橫截面C2-C2之一橫截面圖，且圖1E繪示圖1A之半導體裝置之參考橫截面C3-C3之一橫截面圖。半導體裝置100可進一步包含嵌入介電堆疊110中且位於一對閘極層121之間的導電構件131A及132A。導電構件131A及132A橫越第二層113及間隔層112。在一些實施例中，(若干)導電構件131A可構成(若干)源極層且(若干)導電構件132A可構成(若干)汲極層。在一些實施例中，導電構件131A及132A可包含諸如鎢(W)或其類似者之導電材料。應注意，儘管圖1A及圖1C中僅展示兩個導電構件131A及一個導電構件132A，但本揭露不限於此。半導體裝置100可在其他對之閘極層121之間包含多列導電構件131A及132A，或可在兩個閘極層121之間具有一或多個導電構件131A及132A。
如圖1D或圖1E中所展示，導電構件131A (或導電構件132A)之一底面BS'位於比第一層111之頂面TS之一位準低之一位準處。在一些實施例中，導電構件131A及132A之一部分可由第一層111橫向包圍。例如，自導電構件131A (或導電構件132A)之底面BS'量測至相鄰於第一層111之頂面TS之第一高k材料122之表面的一深度D1可在自約20 nm至約30 nm之一範圍內。此一組態可增大第一高k材料122與導電構件131A (或導電構件132A)之間的接觸面積。在深度D1小於20 nm或第一層111之頂面TS高於導電構件131A (或導電構件132A)之底面BS'的情況中，第一高k材料122與導電構件131A (或導電構件132A)之間的整個接觸面積可減小，蝕刻操作可能難以控制，或可靠性可能受影響。在深度D1大於30 nm的情況中，可靠性(諸如第一層111之性質)可能受影響。
半導體裝置100進一步包含介電堆疊110上方之一絕緣層130及放置於介電堆疊110中之互連結構。互連結構可包含電連接至導電構件131A之各者之一第一導電通路131B及電連接至導電構件131A之各者之一第二導電通路132B。在一些實施例中，半導體裝置100進一步包含放置於絕緣層130中且連接至閘極層121之一導電路徑133。在一些實施例中，導電路徑133構成一字線。在一些實施例中，第一導電通路131B、第二導電通路132B及導電路徑133可包含諸如銅之導電材料。
參考圖2，圖2展示根據本發明之一些實施例之用於製造一半導體結構之一方法之一流程圖。用於製造一半導體裝置之方法1000包含在一基板上方形成一第一層(操作1004，例如參閱圖3)、在第一層上方形成一犧牲層(操作1007，例如參閱圖3)、在犧牲層上方形成一第二層(操作1013，例如參閱圖3)、形成一第一凹槽以暴露犧牲層之一側壁(操作1018，例如參閱圖4)、形成與第一凹槽之一輪廓等形之一高k材料(操作1022，例如參閱圖5)及在第一凹槽中形成一閘極材料(操作1027，例如參閱圖6)。
參考圖3，圖3係根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構之一橫截面圖。提供一基板101。關於基板101之細節可參考圖1A。在基板101上方形成一第一層111，其中第一層111可包含一絕緣材料。在一些實施例中，第一層111可包含氧化物基材料或其他適合材料。在第一層111上方形成一犧牲層112S，其中犧牲層112S之一材料不同於第一層111之材料。例如，犧牲層112S可包含諸如氮化矽(SiN)、矽鍺(SiGe)或其類似者之薄膜材料。在犧牲層112S上方形成一第二層113，其中第二層113之一材料不同於犧牲層112S之材料。在一些實施例中，第二層113之一材料可相同於或類似於第一層111之材料，諸如氧化物基材料或其他適合絕緣材料。
參考圖4，圖4係根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構之一橫截面圖。執行可包含一蝕刻操作及一光微影操作之一切割操作以移除第一層111、犧牲層112S及第二層113之一部分且藉此形成複數個第一凹槽R1。在替代實施例中，僅形成一個第一凹槽R1。犧牲層112S之一側壁在各第一凹槽R1之側壁處暴露。在一些實施例中，在蝕刻操作及光微影操作之後暴露基板101之一部分。在一些實施例中，蝕刻操作可為一各向異性蝕刻操作。在一些實施例中，光微影操作可包含利用一光罩。
執行用於移除犧牲層112S之一部分之一橫向拉回操作以擴展第一凹槽R1之各者。在一些實施例中，藉由可包含在基板101上施加一適合化學品之一選擇性刻蝕操作在一第一凹槽R1處自側壁移除犧牲層112S之一部分。例如，在具有氮化矽作為犧牲層112S之一材料的情況中，可在基板101上方施加具有一高溫(例如約170℃)之磷酸(H 3PO 4)或另一適合化學品以橫向移除犧牲層112S之一部分。又例如，在具有矽鍺作為犧牲層112S之一材料的情況中，可在基板101上方施加氟氣(F 2)或另一適合化學品以橫向移除犧牲層112S之一部分。可藉由一時間計算來控制在橫向拉回操作中移除之犧牲層112S之量。
藉由利用橫向拉回操作，第二層113之一底面之一部分及第一層111之一頂面之一部分可由犧牲層112S暴露且未覆蓋。另外，在橫向拉回操作之後，剩餘犧牲層112S可具有實質上垂直側壁SW'，且自一橫截面圖看，第一凹槽R1可具有一交叉形/十字形形狀。類似於圖1A至圖1E中之討論，橫向拉回操作之一橫向蝕刻深度W1'可在自約30 nm至約90 nm之一範圍內。在具有小於上述範圍之一橫向蝕刻深度的情況中，歸因於裝置通道面積減小，裝置效能可能低於期望。在具有大於上述範圍之一橫向蝕刻深度的情況中，可能不良地增加控制一相關操作之難度，或在一些情況中，可歸因於過度蝕刻而發生缺陷。
參考圖3及圖4，犧牲層112S之一厚度T1'可在自約50 nm至約80 nm之一範圍內。在具有小於上述範圍之一厚度的情況中，歸因於裝置通道面積減小，裝置效能可能低於期望，或歸因於一較高縱橫比，可能增加橫向拉回操作之難度。在具有大於上述範圍之一厚度的情況中，半導體裝置沿第三方向TD之整個高度可能太大且藉此可能難以滿足裝置縮小要求。
此外，第二層113之一轉角處之角度(對應於圖1B、圖1B'或圖1B''中所展示之第二角度θ2)可在自約80度至約90度之一範圍內。此外，剩餘犧牲層112S之側壁SW'與第二層113之暴露底面之間的一轉角處之角度(對應於圖1B、圖1B'或圖1B''中所展示之第一角度θ1)可在自約80度至約90度之一範圍內。在任一角度大於或小於上述範圍的情況中，可能發生缺陷，隨後可能難以形成第一高k材料122、通道層123及第二高k材料122' (如將在圖5至圖6中討論)，或裝置通道區域可能太小。
參考圖5，圖5係根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構之一橫截面圖。形成與第一凹槽R1之一輪廓等形之一第一高k材料122。在一些實施例中，第一高k材料122進一步覆蓋第二層113之一頂面。在一些實施例中，第一高k材料122可與基板101之暴露部分直接接觸。第一高k材料122可包含適合用作一偶極層之一材料，諸如(例如)氧化鉿鋯(HfZrO；例如Hf xZr xO y或其類似者)、其他鉿鋯基材料或鐵電體材料。在第一高k材料122上方形成通道層123，其中通道層123與第一高k材料122之輪廓(及第一凹槽R1之輪廓)等形。
在通道層123上方形成第二高k材料122'，其中第二高k材料122'與通道層123之輪廓(及第一凹槽Rl之輪廓)等形。第二高k材料122'可包含不同於第一高k材料122之一材料，諸如(例如)氧化鉿(例如HfO)或適合於增強通道載子效能之其他材料。例如，HfO可提供氧化物空位以增強通道載子效能。
藉由橫向拉回操作形成之第一凹槽R1之輪廓可促進第一高k材料122、通道層123及第二高k材料122'之形成，且可提供足夠裝置通道面積以提高裝置效能。
參考圖6，圖6係根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構之一橫截面圖。在第二高k材料122'上方及第一凹槽R1中形成閘極材料121M (如圖5中所展示)。閘極材料121M可包含諸如鎢(W)或其類似者之導電材料。
參考圖7，圖7係根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構之一橫截面圖。可自閘極材料121M之一頂面執行諸如化學機械平坦化(CMP)操作之一平坦化操作以移除閘極材料121M、第一高k材料122、通道層123及第二高k材料122'之多餘部分。藉由平坦化操作來暴露第二層113之一頂面，且剩餘閘極材料121M藉此形成閘極層121。閘極層121之一頂面、第二層113之一頂面、第一高k材料122之一頂面、通道層123之一頂面及第二高k材料122'之一頂面可共面。如先前圖1A至圖1E中所討論，自一橫截面圖看，一閘極層121可具有一交叉形/十字形形狀，其包含橫越第二層113之一第一部分121A、延伸於第一層111與第二層113之間的一第二部分121B及位於第一層111中且接近基板101之一第三部分121C。
參考圖8，圖8係根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構之一橫截面圖。在一些實施例中，可藉由蝕刻操作來移除剩餘犧牲層112S及剩餘犧牲層112S上方第二層113之一部分，且藉此可形成複數個第二凹槽R2。在替代實施例中，僅形成一個第二凹槽R2。在一些實施例中，移除整個剩餘犧牲層112S。在一些實施例中，可藉由一時間計算來控制蝕刻操作。在一些實施例中，可自第一層111之頂面蝕刻第一層111之一部分。在一些替代實施例中，可保留犧牲層112S之一部分。
參考圖9，圖9係根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構之一橫截面圖。可在第二凹槽R2 (圖8中所展示)中形成間隔層112及/或第二層113之材料。在一些實施例中，如圖1B中所討論，在第二凹槽R2中形成間隔層112及間隔層112上方之第二層113。在一些實施例中，間隔層112之材料可包含氧化物基材料。在一些情況中，間隔層112之材料可類似於或實質上相同於第一層111或第二層113之材料。在一些替代實施例中，間隔層112之一材料可不同於第一層111及/或第二層113。例如，間隔層112之材料可包含其他氧化物基材料、氮化矽(SiN)、矽鍺(SiGe)或另一絕緣材料/膜材料。在一些實施例中，可執行一平坦化操作(諸如CMP)以移除多餘材料。
在一些替代實施例中，參考圖1B'，間隔層112之材料相同於第一層111及第二層113之材料，且此材料填充於第二凹槽R2中。在一些實施例中，可執行一平坦化操作(諸如CMP)以移除多餘材料。
在一些替代實施例中，參考圖1B''，間隔層112之材料不同於第一層111及第二層113之材料，且間隔層112形成於第二凹槽R2中。在一些情況中，間隔層112之材料可類似於第一層111或第二層113之材料。在一些替代實施例中，間隔層112之一材料可不同於第一層111及/或第二層113。例如，間隔層112之材料可包含另一氧化物基材料、氮化矽(SiN)、矽鍺(SiGe)或一些其他絕緣材料/膜材料。在一些實施例中，可執行一平坦化操作(諸如CMP)以移除多餘材料且間隔層112可具有由第二層113暴露且未覆蓋之一表面。
藉由填充第二凹槽R2，第一層111、第二層113及間隔層112藉此構成一介電堆疊110。
參考圖10A、圖10B、圖10C及圖10D，根據本發明之一些實施例，圖10A係繪示製造操作之中間階段期間之一半導體結構的一示意圖，圖10B繪示圖10A之半導體裝置之參考橫截面C4-C4之一橫截面圖，圖10C繪示圖10A之半導體裝置之參考橫截面C5-C5之一橫截面圖，且圖10D繪示圖10A之半導體裝置之參考橫截面C6-C6之一橫截面圖。可在介電堆疊110中形成複數個第三凹槽R131及一第四凹槽R132。在替代實施例中，僅形成一個第三凹槽R131且形成複數個第四凹槽R132。在替代實施例中，在次方向SD上交替形成複數個第三凹槽R131及複數個第四凹槽R132。
自第三凹槽R131及第四凹槽R132暴露第一高k材料122之一側壁SW4之至少一部分(其可接近閘極層121之第二部分121B)。在一些實施例中，第三凹槽R131及第四凹槽R132之形成可包含光微影操作及/或蝕刻操作。可藉由一時間計算來控制蝕刻操作。在一些實施例中，第三凹槽R131及第四凹槽R132之底面位於比第一層111之一頂面與第一高k材料122之間的一界面INT之位準低一距離D1'之一位準處。例如，第三凹槽R131及第四凹槽R132之底面可位於第一層111之頂面(或界面INT)下方自約20 nm至約30 nm之一範圍之一位準處。
參考圖11A、圖11B、圖11C及圖11D，根據本發明之一些實施例，圖11A係繪示製造操作之中間階段期間之一半導體結構的一示意圖，圖11B繪示圖11A之半導體裝置之參考橫截面C7-C7之一橫截面圖，圖11C繪示圖11A之半導體裝置之參考橫截面C8-C8之一橫截面圖，且圖11D繪示圖11A之半導體裝置之參考橫截面C9-C9之一橫截面圖。在一些實施例中，導電構件131A及132A可分別形成於第三凹槽R131及第四凹槽R132中，其中導電構件131A及132A包含諸如鎢(W)或其類似者之導電材料。導電構件131A及132A可在主方向PD上彼此交叉之側壁SW4處之兩個對置側上與第一高k材料122 (與兩個相鄰閘極層121等形)直接接觸。在一些實施例中，(若干)導電構件131A可構成源極層且(若干)導電構件132A可構成汲極層。
參考圖12，圖12係繪示根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構的一示意圖。一絕緣層130形成於介電堆疊110上方，且互連結構形成於介電堆疊110中。在一些實施例中，互連結構之形成可包含一光微影操作及蝕刻操作。互連結構可包含電連接至導電構件131A之各者之一第一導電通路131B及電連接至導電構件132A之一第二導電通路132B。在一些實施例中，半導體裝置100進一步包含放置於絕緣層130中且連接至閘極層121之一導電路徑133。在一些實施例中，導電路徑133構成一字線。第一導電通路131B、第二導電通路132B及導電路徑133可包含諸如銅之導電材料。
本揭露提供可用於記憶體裝置應用中之半導體結構。明確而言，本揭露提供自一橫截面圖(如圖1A至圖1E及圖12中所展示)看具有一實質上交叉形/十字形形狀之一閘極層121。與具有一直立閘極或彎曲形閘極之比較實施例相比，由於閘極層121之形狀，高k層與通道層之間的整個接觸面積(及第二高k材料122'與閘極層121之間的接觸面積)增大，且整個裝置通道面積可增大。此導致裝置效能提高，諸如處理速度或可靠性提高。
另外，可藉由一簡化操作來形成閘極層121之上述輪廓(如圖1A至圖12中所討論)。在其中在形成高k材料之前形成閘極層之一比較實施例中，可採用額外微影操作來暴露閘極層之一部分以將閘極層連接至一字線。在一些實施例中，本揭露可減少微影操作之總數(例如，減少兩個光罩)，藉此提高產量及製造效率。
此外，犧牲層112S上之橫向拉回之技術產生具有一垂直輪廓之犧牲層112S之側壁。剩餘犧牲層112S之此等側壁用於在形成閘極層121之前形成高k材料122及122'。在一些情況中，可省略額外蝕刻停止層，因此有助於達成裝置縮小。此外，此一組態能夠藉由使用一蝕刻操作來形成用於自犧牲層112S暴露第一高k材料122之一側壁的一凹槽。
類似於本揭露中所討論之技術之技術可應用於各種類型之記憶體結構或其他半導體結構，其包含(但不限於)非揮發性記憶體裝置、揮發性記憶體裝置、奈米片裝置、全環繞閘極裝置、奈米線裝置、鰭式場效電晶體(FinFET)結構或其他類型之電晶體。
本發明之一些實施例提供一種半導體結構，其包含：一基板；一介電堆疊，其位於該基板上方且包含該基板上方之一第一層及該第一層上方之一第二層；及一閘極層，其包含橫越該第二層之一第一部分及延伸於該第一層與該第二層之間的一第二部分。
本發明之一些實施例提供一種半導體結構，其包含：一基板；一介電堆疊，其位於該基板上方且包含該基板上方之一第一層及該第一層上方之一第二層；及一第一高k材料，其與該第二層之一底面直接接觸。
本發明之一些實施例提供一種用於製造一半導體結構之方法，其包含：在一基板上方形成一第一層，其中該第一層包含一第一材料；在該第一層上方形成一犧牲層，其中該犧牲層包括不同於該第一材料之一第二材料；在該犧牲層上方形成一第二層；形成一第一凹槽以暴露該犧牲層之一側壁；及在該第一凹槽中形成一閘極材料。
上文已概述若干實施例之特徵，使得熟習技術者可較佳地理解本發明之態樣。熟習技術者應瞭解，其可易於將本揭露用作用於設計或修改其他操作及結構以實施相同目的及/或達成本文中所引入之實施例之相同優點的一基礎。熟習技術者亦應意識到，此等等效建構不應背離本發明之精神及範疇，且其可在不背離本發明之精神及範疇的情況下對本文作出各種改變、替換及更改。
再者，本申請案之範疇不意欲受限於本說明書中所描述之程序、機器、製造、物質組成、構件、方法及步驟之特定實施例。一般技術者將易於自本發明之揭露內容瞭解，可根據本揭露來利用執行實質上相同於本文中所描述之對應實施例之功能或達成實質上相同於本文中所描述之對應實施例之結果之目前既有或待開發之程序、機器、製造、物質組成、構件、方法或步驟。因此，隨附申請專利範圍意欲將此等程序、機器、製造、物質組成、構件、方法或步驟包含於其範疇內。
100:半導體裝置 101:基板 110:介電堆疊 111:第一層 112:間隔層 112S:犧牲層 113:第二層 121:閘極層 121A:第一部分 121B:第二部分 121C:第三部分 121M:閘極材料 122:第一高k材料 122':第二高k材料 123:通道層 130:絕緣層 131A:導電構件 131B:第一導電通路 132A:導電構件 132B:第二導電通路 133:導電路徑 1000:方法 1004:操作 1007:操作 1013:操作 1018:操作 1022:操作 1027:操作 BS:底面 BS':底面 D1:深度 D1':距離 INT:界面 PD:主方向 R1:第一凹槽 R2:第二凹槽 R131:第三凹槽 R132:第四凹槽 SD:次方向 SW':側壁 SW1:側壁 SW2:側壁 SW3:側壁 SW4:側壁 T1:深度 T1':厚度 TD:第三方向 TS:頂面 W1:寬度 W1':橫向蝕刻深度 WA:寬度 WB:寬度 WC:寬度 X:部分 θ1:第一角度 θ2:第二角度
自結合附圖來閱讀之[實施方式]最佳理解本發明之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A係繪示根據本發明之一些實施例之一半導體結構之一透視圖的一示意圖。
圖1B繪示根據本發明之一些實施例之圖1A之半導體裝置之部分X之一部分放大局部圖示。
圖1B'繪示根據本發明之一些其他實施例之圖1A之半導體裝置之部分X之一部分放大局部圖示。
圖1B''繪示根據本發明之一些其他實施例之圖1A之半導體裝置之部分X之一部分放大局部圖示。
圖1C繪示根據本發明之一些實施例之圖1A之半導體裝置之參考橫截面C1-C1之一橫截面圖。
圖1D繪示根據本發明之一些實施例之圖1A之半導體裝置之參考橫截面C2-C2之一橫截面圖。
圖1E繪示根據本發明之一些實施例之圖1A之半導體裝置之參考橫截面C3-C3之一橫截面圖。
圖2展示根據本發明之一些實施例之用於製造一半導體結構之一方法之一流程圖。
圖3至圖9係根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構之橫截面圖。
圖10A係繪示根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構的一示意圖。
圖10B繪示根據本發明之一些實施例之圖10A之半導體裝置之參考橫截面C4-C4之一橫截面圖。
圖10C繪示根據本發明之一些實施例之圖10A之半導體裝置之參考橫截面C5-C5之一橫截面圖。
圖10D繪示根據本發明之一些實施例之圖10A之半導體裝置之參考橫截面C6-C6之一橫截面圖。
圖11A係繪示根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構的一示意圖。
圖11B繪示根據本發明之一些實施例之圖11A之半導體裝置之參考橫截面C7-C7之一橫截面圖。
圖11C繪示根據本發明之一些實施例之圖11A之半導體裝置之參考橫截面C8-C8之一橫截面圖。
圖11D繪示根據本發明之一些實施例之圖11A之半導體裝置之參考橫截面C9-C9之一橫截面圖。
圖12係繪示根據本發明之一些實施例之製造操作之中間階段期間之一半導體結構的一示意圖。
101:基板 111:第一層 112:間隔層 113:第二層 121:閘極層 130:絕緣層 131A:導電構件 131B:第一導電通路 132A:導電構件 132B:第二導電通路 133:導電路徑 PD:主方向 SD:次方向 TD:第三方向

Claims (10)

  1. 一種半導體結構，其包括：一基板；一介電堆疊，其位於該基板上方，該介電堆疊包括：一第一層，其位於該基板上方；及一第二層，其位於該第一層上方；一閘極層，其插入至該介電堆疊中且包括一第一部分、一第二部分及一第三部分，其中該第一部分自上而下延伸穿過該第二層，其中該第二部分橫向延伸於該第一層與該第二層之間以上覆於該第一層且下伏於該第二層，且其中該第三部分自下而上延伸穿過該第一層；及一半導體通道層，其與該閘極層之一輪廓等形且包覆該第二部分以分離該第二部分與該介電堆疊，其中該半導體通道層沿該第三部分之一底面與該基板之一頂面之間延伸。
  2. 如請求項1之半導體結構，其中該半導體通道層位於該第二突出部之三個不同側上。
  3. 如請求項1之半導體結構，其進一步包括自上而下延伸穿過該第二層之一導電構件，其中該第二部分橫向位於該導電構件與該第一部分之間且毗鄰該導電構件及該第一部分。
  4. 如請求項3之半導體結構，其中該導電構件之一底面位於比該第一層 之一頂面之一位準低之一位準處。
  5. 如請求項3之半導體結構，其中該第一層在一封閉路徑上橫向延伸以包圍該導電構件。
  6. 如請求項1之半導體結構，其進一步包括與該第二層之一底面直接接觸且分離該第二部分與該介電堆疊之一第一高k材料。
  7. 如請求項6之半導體結構，其中該第一高k材料包括連接於該第二層之該底面與該第一層之一頂面之間的一側壁，且其中該第一高k材料之該側壁與該第二層之該底面之間的一角度在自80度至90度之一範圍內。
  8. 一種半導體結構，其包括：一基板；一介電堆疊，其位於該基板上方，該介電堆疊包括：一第一層，其位於該基板上方；及一第二層，其位於該第一層上方；一閘極層，其自上而下延伸穿過該介電堆疊且具有一十字形輪廓；一第一高k材料，其與該第二層之一底面直接接觸且分離該閘極層與該介電堆疊；及一通道層，其上覆於該第一高k材料，其中該通道層沿該閘極層之一底面與該基板之一頂面之間延伸。
  9. 如請求項8之半導體結構，其中該通道層進一步包括與該第一高k材料之一內側壁等形且分離該閘極層與該第一高k材料。
  10. 一種用於形成一半導體結構之方法，其包括：在一基板上方形成一第一層，其中該第一層包括一第一材料；在該第一層上方形成一犧牲層，其中該犧牲層包括不同於該第一材料之一第二材料；在該犧牲層上方形成一第二層；形成一第一凹槽以暴露該犧牲層之一側壁；自該側壁橫向移除該犧牲層之一部分；形成一半導體通道層；及在該第一凹槽中形成一閘極材料，其中該閘極材料下伏於該第二層且上覆於該第一層，且其中該半導體通道層沿該閘極材料之一底面與該基板之一頂面之間延伸。
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