TWI784571B

TWI784571B - 積體電路裝置及其形成方法

Info

Publication number: TWI784571B
Application number: TW110121815A
Authority: TW
Inventors: 鄭有宏; 張煜群; 李靜宜; 李汝諒
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-07-30
Filing date: 2021-06-16
Publication date: 2022-11-21
Also published as: KR20220015317A; JP2022027653A; EP3951847A1; US20250364315A1; CN113675220A; KR102626683B1; DE102021110383A1; TW202221911A; US20220037199A1; US11682578B2; CN113675220B; US20230326787A1

Abstract

本文中揭露用於高壓絕緣體上半導體裝置的深溝渠隔離結構。示例性深溝渠隔離結構環繞絕緣體上半導體基底的主動區。深溝渠隔離結構包括第一絕緣體側壁間隔件、第二絕緣體側壁間隔件以及設置於第一絕緣體側壁間隔件與第二絕緣體側壁間隔件之間的多層含矽隔離結構。多層含矽隔離結構包括設置於底部矽部分之上的頂部多晶矽部分。底部矽部分是藉由選擇性沈積製程形成，而頂部多晶矽部分是藉由非選擇性沈積製程形成。在一些實施例中，底部矽部分摻雜有硼。

Description

積體電路裝置及其形成方法

本發明實施例是有關於一種積體電路裝置及其形成方法。

積體電路(integrated circuit，IC)產業已經歷指數級增長。IC材料及設計的技術進步已產生多代IC，其中每一代相較於上一代具有更小且更複雜的電路。在IC發展過程中，功能密度(即，每晶片面積的內連裝置的數目)普遍增加，而幾何尺寸(即可使用製作製程創建的最小組件(或線路))則是減小。此種按比例縮減製程通常藉由提高生產效率及降低相關聯的成本來提供益處。

此種按比例縮減亦增加對IC進行處理及製造的複雜性。舉例而言，隨著具有多種功能的更多IC裝置、電路及/或系統被密集地封裝至單個基底上以滿足先進的IC技術需求，串擾已成為重大挑戰。串擾常常由同一基底上的IC裝置及/或IC組件之間的電容耦合、電感耦合及/或導電耦合引起。已實施絕緣體上半導體(semiconductor-on-insulator，SOI)技術來改善隔離並抑制IC裝置及/或IC組件之間的串擾。在SOI技術中，IC裝置是在半導體-絕緣體-半導體基底(例如矽層-氧化物層-矽層基底)上，而非塊狀半導體基底上製作。附加的隔離結構(例如淺溝渠隔離結構(shallow trench isolation structure，STI)及/或深溝渠隔離結構(deep trench isolation structure，DTI))通常會進一步結合(incorporate)至SOI基底中，以進一步改善隔離並抑制串擾。儘管在SOI基底中實施的現有的隔離結構對於其預期目的而言一般已是足夠的，但他們在所有態樣中並非完全令人滿意，且隨著IC技術的發展仍需改善。

本發明實施例提供一種積體電路裝置，包括：緣體上半導體基底，包括第一半導體層、設置於所述第一半導體層之上的第二半導體層以及設置於所述第一半導體層與所述第二半導體層之間的絕緣體層；以及隔離結構，環繞所述絕緣體上半導體基底的主動區，其中所述隔離結構穿過所述絕緣體上半導體基底的所述第二半導體層及所述絕緣體層延伸至所述絕緣體上半導體基底的所述第一半導體層，且進一步，其中所述隔離結構包括：第一絕緣體側壁間隔件，第二絕緣體側壁間隔件，以及多層含矽隔離結構，設置於所述第一絕緣體側壁間隔件與所述第二絕緣體側壁間隔件之間，其中所述多層含矽隔離結構包括設置於底部矽部分之上的頂部多晶矽部分。

本發明實施例提供一種積體電路裝置，包括：絕緣體上矽基底，具有第一矽層、設置於所述第一矽層之上的絕緣體層以及設置於所述絕緣體層之上的第二矽層；第一隔離結構，設置於所述絕緣體上矽基底中，其中所述第一隔離結構在所述絕緣體上矽基底中延伸至第一深度；以及第二隔離結構，設置於所述絕緣體上矽基底中，其中所述第二隔離結構在所述絕緣體上矽基底中穿過所述第一隔離結構延伸至第二深度，所述第二深度大於所述第一深度，其中所述第二隔離結構包括設置於矽層之上的多晶矽頂蓋層，且其中所述多晶矽頂蓋層的第一厚度與所述矽層的第二厚度之和等於所述第二隔離結構的所述第二深度。

本發明實施例提供一種積體電路裝置的形成方法，包括：接收絕緣體上半導體基底，所述絕緣體上半導體基底包括第一半導體層、設置於所述第一半導體層之上的絕緣體層以及設置於所述絕緣體層之上的第二半導體層；在所述絕緣體上半導體基底中形成隔離溝渠，其中所述隔離溝渠延伸穿過所述第二半導體層及所述絕緣體層以暴露出所述絕緣體上半導體基底的所述第一半導體層；執行選擇性沈積製程，以形成對所述隔離溝渠的底部部分進行填充的矽層；以及執行非選擇性沈積製程，以形成對所述隔離溝渠的頂部部分進行填充的多晶矽層。

10:SOI基底

12、122:絕緣體層

14、16、120、124:半導體層

20:圖案化層

30:隔離溝渠

32、34:側壁

36:底部

38:最頂表面

40、142、144:氧化物層

40-1、40-2:氧化物側壁

50A、50B、50C:多晶矽DTI

52A、52B、52C、52D、64:多晶矽層

54A、54B、54C:接縫

56A、56B、56C、56D~56F、56G~56I:空隙

60:含矽DTI

62、146、246、346A、346B、446、546A、546B:矽層

64’、148、248、348、448、548:多晶矽頂蓋層

70:對數線性圖

72、74a、74b:線

100、200、300、400、500:IC裝置

105:絕緣體上半導體(SOI)基底/圖案化罩幕層

110:隔離特徵

115:主動區

130、180、182:STI結構

135:DTI結構

140A:氧化物DTI部分

140B、240B、340B、440B、540B:多層含矽DTI部分

150:電晶體

152:p阱

154:n阱

160:p摻雜區

162、164:n摻雜區

170:閘極

172:閘極介電質

174:閘極電極

346、546:雙層矽層

A、B、C、D:製程

d、d1、d2:深度

M:中部

T:頂端

B:底端

t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11:厚度

w、w1、w2、w3、w4、w5、w6、w7:寬度

x、y、z:方向

結合附圖閱讀以下詳細說明，會最佳地理解本揭露。需要強調的是，根據本產業中的標準慣例，各種特徵並非按比例繪製且僅用於例示目的。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1繪示出根據本揭露各個態樣的可整合至絕緣體上半導體基底中的三個不同的多晶矽隔離特徵(部分或整體)的製作的局部剖視圖。

圖2繪示出根據本揭露各個態樣的可整合至絕緣體上半導體基底中的含矽隔離特徵(部分或整體)的製作的局部剖視圖。

圖3繪示出根據本揭露各個態樣的將對數缺陷密度(log defect density)與蝕刻/沈積比率相關聯的對數線性圖。

圖4A是根據本揭露各個態樣的積體電路(IC)裝置的隔離特徵(部分或整體)的局部俯視圖。

圖4B是根據本揭露各個態樣的圖1A所示IC裝置的隔離特徵(部分或整體)的局部剖視圖。

圖5是根據本揭露各個態樣的IC裝置的另一隔離特徵(部分或整體)的示意性剖視圖。

圖6是根據本揭露各個態樣的IC裝置的另一隔離特徵(部分或整體)的示意性剖視圖。

圖7是根據本揭露各個態樣的IC裝置的另一隔離特徵(部分或整體)的示意性剖視圖。

圖8是根據本揭露各個態樣的IC裝置的另一隔離特徵(部分或整體)的示意性剖視圖。

圖9是根據本揭露各個態樣的IC裝置的另一隔離特徵(部分或整體)的局部俯視圖。

本揭露一般而言是有關於積體電路裝置，且更具體而言，是有關於用於積體電路裝置的隔離結構，例如用於高壓絕緣體上矽裝置的深溝渠隔離結構。

以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，使用例如「下部的(lower)」、「上部的(upper)」、「水平的(horizontal)」、「垂直的(vertical)」、「位於...上方(above)」、「位於...之上(over)」、「位於...下方(below)」、「位於...之下(beneath)」、「上(up)」、「下(down)」、「頂部(top)」、「底部(bottom)」等以及其衍生用語(例如「水平地(horizontally)」、「向下地(downwardly)」、「向上地「upwardly」等)空間相對性用語而便於在本揭露中說明一個特徵與另一特徵的關係。空間相對性用語旨在涵蓋包括特徵的裝置的不同定向。此外，如此項技術中具有通常知識者所理解的，當使用「約(about)」、「近似(approximate)」等來闡述數字或數字範圍時，所述用語旨在囊括處於考慮到在製造期間本徵產生的變化的合理範圍內的數字。舉例而言，基於和製造具有與所述數字相關聯的特性的特徵相關聯的已知製造容差(tolerance)，數字或數字範圍囊括合理的範圍(包括所闡述的數字，例如在所闡述的數字的+/-10%之內)。舉例而言，具有「約5奈米」的厚度的材料層可囊括4.5奈米至5.5奈米的尺寸範圍，其中此項技術中具有通常知識者已知與對材料層進行沈積相關聯的製造容差為+/-10%。再此外，本揭露可能在各種實例中重複使用元件標號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。

串擾是由同一基底上的積體電路(IC)裝置及/或IC組件之間的電容耦合、電感耦合及/或導電耦合引起。已實施絕緣體上半導體(SOI)技術來改善隔離並抑制IC裝置及/或IC組件之間的串擾。在SOI技術中，IC裝置是製造在半導體-絕緣體-半導體基底(例如矽層-氧化物層-矽層基底)上，而非塊狀半導體基底上。附加的隔離結構(例如淺溝渠隔離結構(STI)及/或深溝渠隔離結構(DTI))通常會進一步結合至SOI基底中，以進一步改善隔離並抑制串擾。圖1繪示出根據本揭露各個態樣的可整合至SOI基底中的三個不同的多晶矽DTI(部分或整體)的製作的局部剖視圖。在圖1中，每一個多晶矽DTI的製作開始於接收SOI基底 10(包括例如設置於半導體層14與半導體層16之間的絕緣體層12)並在SOI基底10之上形成圖案化層20，其中圖案化層20中具有暴露出SOI基底10的一部分的開口。圖案化層20可包括墊層及罩幕層，其中墊層設置於半導體層14上且罩幕層設置於墊層上。在一些實施例中，墊層包含矽及氧，且罩幕層包含矽及氮。舉例而言，墊層是藉由熱氧化及/或其他合適的製程形成的氧化矽層，而罩幕層是藉由化學氣相沈積(chemical vapor deposition，CVD)、低壓CVD(low pressure CVD，LPCVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)、熱氮化(例如，矽的熱氮化)、其他合適的製程、或其組合形成的氮化矽層或氮氧化矽層。在一些實施例中，墊層包含以下材料：所述材料可促進SOI基底10與罩幕層之間的黏合且在移除罩幕層時可進一步用作蝕刻停止層。本揭露預期用於形成墊層及/或罩幕層的其他材料及/或方法。

藉由執行微影製程以在圖案化層20之上形成圖案化抗蝕劑層且執行蝕刻製程以將圖案化抗蝕劑層中形成的圖案轉移至圖案化層20且在罩幕層及墊層中形成開口。微影製程可包括在罩幕層上形成抗蝕劑層(例如，藉由旋轉塗佈)、執行曝光前烘烤製程、使用罩幕執行曝光製程、執行曝光後烘烤製程、以及執行顯影製程。在曝光製程期間，抗蝕劑層暴露於輻射能量(例如紫外(ultraviolet，UV)光、深UV(deep UV，DUV)光、或極UV(extreme UV，EUV)光)，其中所述罩幕根據罩幕的罩幕圖案及/或罩幕類型(例如二元罩幕、相移罩幕或EUV罩幕)而將輻射阻擋、透射及/或反射至抗蝕劑層，使得影像被投影至與罩幕圖案對應的抗蝕劑層上。由於抗蝕劑層對輻射能量敏感，因此抗蝕劑層的被暴露出部分發生化學變化，且抗蝕劑層的被暴露出的(或非暴露)部分在顯影製程期間端視抗蝕劑層的特性及顯影製程中所使用的顯影溶液的特性而溶解。在顯影之後，圖案化抗蝕劑層包括對應於罩幕的抗蝕劑圖案。蝕刻製程使用圖案化抗蝕劑層作為蝕刻罩幕來移除罩幕層的部分及墊層的部分，藉此形成延伸穿過圖案化層20的開口。蝕刻製程可包括乾式蝕刻製程(例如，反應離子蝕刻(reactive ion etching，RIE)製程)、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。在蝕刻製程之後，可例如藉由抗蝕劑剝離製程來移除圖案化抗蝕劑層。作為另外一種選擇，曝光製程可實施無罩幕微影、電子束寫入及/或離子束寫入。

然後使用圖案化層20作為蝕刻罩幕來執行隔離溝渠蝕刻製程，以在SOI基底10中形成隔離溝渠30。藉由隔離溝渠蝕刻製程移除被圖案化層20中的開口暴露出的部分SOI基底10，使得隔離溝渠30延伸穿過半導體層14及絕緣體層12以暴露出半導體層16。隔離溝渠30具有由半導體層14及絕緣體層12形成的側壁32、由半導體層14及絕緣體層12形成的側壁34、以及由半導體層16形成的底部36。在圖1中，隔離溝渠蝕刻製程對半導體層16進行輕微蝕刻，使得底部36由半導體層16的凹陷彎曲表面形成，所述凹陷彎曲表面在半導體層16的最頂表面38下方延伸。隔離溝渠30是高縱橫比(aspect ratio)溝渠，所述高縱橫比溝渠一般而言是指一個維度顯著大於另一維度的溝渠。舉例而言，隔離溝渠30具有沿著z方向界定的深度及沿著x方向界定的寬度w，其中深度d顯著大於寬度w。在一些實施例中，深度d對寬度w的比率大於約5。隔離溝渠蝕刻製程是乾式蝕刻製程、濕式蝕刻製程或其組合。

然後，製作進行至：在SOI基底10及圖案化層20之上沈積氧化物層40，其中氧化物層40部分地填充隔離溝渠30。在沈積之後，氧化物層40覆蓋圖案化層20且進一步覆蓋隔離溝渠30的側壁32、側壁34及底部36。然後執行蝕刻製程，所述蝕刻製程自隔離溝渠30的底部36移除氧化物層40。在蝕刻製程之後，氧化物層40覆蓋隔離溝渠30的側壁32及側壁34，但不覆蓋隔離溝渠30的底部36的一部分。實施例如以下任何合適的沈積製程來形成氧化物層40：CVD、物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(atomic layer deposition，ALD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、金屬有機CVD(metal organic CVD，MOCVD)、遠程電漿CVD(remote plasma CVD，RPCVD)、快速熱CVD(rapid thermal CVD，RTCVD)、PECVD、電漿增強型ALD(plasma enhanced ALD，PEALD)、LPCVD、原子層CVD(atomic layer CVD，ALCVD)、大氣壓CVD(atmospheric pressure CVD，APCVD)、其他合適的方法、或其組合。在所繪示的實施例中，藉由高縱橫比沈積製程(high aspect ratio deposition process，HARP)(例如HDPCVD) 來形成氧化物層40。HARP一般而言是指可達成對高縱橫比結構(例如高縱橫比溝渠，例如隔離溝渠30)的充分填充的沈積製程。蝕刻製程是非等向性蝕刻製程，所述非等向性蝕刻製程一般而言是指在不同方向上具有不同蝕刻速率，使得蝕刻製程在特定方向上(例如實質上在一個方向上)移除材料的蝕刻製程。舉例而言，所述蝕刻具有大於水平蝕刻速率(在一些實施例中，水平蝕刻速率等於零)的垂直蝕刻速率。非等向性蝕刻製程因此實質上在垂直方向(此處，z方向)上移除材料而在水平方向(此處，x方向及/或y方向)上移除最少(少至無)的材料。在此種實施例中，非等向性蝕刻不移除，或最少地移除覆蓋隔離溝渠30的側壁32及側壁34的氧化物層40，且可部分地或完全移除覆蓋圖案化層20的氧化物層40。在一些實施例中，可藉由非等向性蝕刻製程來輕微地減小隔離溝渠30的上隅角處的氧化物層40的厚度，例如圖1中所繪示。在一些實施例中，藉由非等向性蝕刻製程來減小覆蓋圖案化層20的氧化物層40的厚度。非等向性蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或其組合。在一些實施例中，蝕刻製程是乾式蝕刻製程，例如反應離子蝕刻(RIE)製程。

然後，製作可進行至：用於形成多晶矽DTI 50A的製程A、用於形成多晶矽DTI 50B的製程B、或者用於形成多晶矽DTI 50C的製程C。製程A包括在氧化物層40之上沈積多晶矽層52A以填充隔離溝渠30的剩餘部分以及執行平坦化製程以移除多晶矽層52A的設置於氧化物層40之上的部分，使得多晶矽層52A的頂表面與氧化物層40的頂表面實質上是平坦的。然後執行平坦化製程(或繼續平坦化製程)，以移除設置於圖案化層20之上的部分氧化物層40，使得多晶矽層52A的頂表面、氧化物層40的頂表面及圖案化層20的頂表面實質上是平坦的。此後，自SOI基底10之上移除圖案化層20。多晶矽DTI 50A因此具有氧化物側壁40-1(即，氧化物層40的沿著隔離溝渠30的側壁32設置的剩餘部分)、氧化物側壁40-2(即，氧化物層的沿著隔離溝渠30的側壁34設置的剩餘部分)、以及設置於氧化物側壁40-1與氧化物側壁40-2之間的多晶矽層52A。多晶矽層52A在實體上接觸SOI基底10的半導體層16。多晶矽層52A包含多結晶矽(polycrystalline silicon)，所述多結晶矽亦被稱為多晶體矽(multi-crystalline silicon)或多晶矽(polysilicon)。多晶矽一般而言包括由晶界隔開的多個矽晶粒(晶體)(即，單晶矽的晶粒，可被隨機定向且具有不同的晶體定向)。

在製程A中，藉由非選擇性沈積製程形成多晶矽層52A，所述非選擇性沈積製程一般而言是指在各種表面(例如介電表面、半導體表面及金屬表面)之上不加選擇地形成材料的沈積製程。舉例而言，藉由CVD、HDPCVD、LPCVD、RTCVD或ALD來形成多晶矽層52A。由於隔離溝渠30的高縱橫比(且因此隔離溝渠30具有窄的寬度)，因此由非選擇性沈積製程形成的多晶矽材料可在完全填充隔離溝渠30之前填充或封閉(夾斷(pinch))隔離溝渠30的頂部，進而使得多晶矽層52A在沈積之後具有在垂直方向上伸展穿過多晶矽層52A的中心的接縫(seam)(空隙)54A。在後續處理(例如與在SOI基底10上製作IC裝置(例如，電晶體)相關聯的處理)期間，多晶矽DTI 50A(且因此多晶矽層52A)可暴露於各種高溫製程(例如高溫退火製程)。高溫(例如，高於約1000℃的溫度)可引起多晶矽層52A的矽晶粒的熱遷移、生長及/或再結晶，藉此改變多晶矽層52A的晶粒結構。舉例而言，在圖1中，多晶矽層52A的晶粒結構在隨後的處理期間變化，進而使得多晶矽層52A具有空隙56A、空隙56B及空隙56C。空隙56A、空隙56B及/或空隙56B可具有約0.3微米至約0.5微米的尺寸(例如，寬度、長度或高度)。空隙56A至56C會導致由多晶矽DTI 50A隔離的IC裝置表現出較由具有不含此種空隙的多晶矽層的多晶矽DTI隔離的IC裝置更高的電阻。由多晶矽DTI 50A隔離的IC裝置可能因此表現出增加的電阻-電容(resistance-capacitance，RC)延遲及降低的裝置可靠性。在一些實施例中，空隙可在多晶矽DTI 50A的頂部處形成且在隨後的處理期間被金屬填充，此可降低IC裝置的可靠性及/或導致電性短路。

向非選擇性沈積的多晶矽層中引入摻質(例如硼)可減小電阻且將多晶矽DTI中空隙的影響最小化。舉例而言，除了製程B在非選擇性沈積製程期間將摻質(例如p型摻質(例如，硼、銦、其他p型摻質或其組合)、n型摻質(例如，磷、砷、其他n型摻質或其組合)、或其組合)引入至多晶矽材料中之外，製程B 類似於製程A。在圖1中，製程B將硼引入至多晶矽材料中，藉此形成經硼摻雜的多晶矽層52B。多晶矽DTI 50B因此具有氧化物側壁40-1、氧化物側壁40-2以及設置於氧化物側壁40-1與氧化物側壁40-2之間的經硼摻雜的多晶矽層52B。由於隔離溝渠30的高縱橫比及隨後的高溫處理，多晶矽DTI 50B亦包括接縫54B及空隙56D至56F(分別類似於多晶矽DTI 50A的接縫54A及空隙56A至56C)。將摻質摻入至多晶矽DTI 50B(即，經硼摻雜的多晶矽層52B)可抵消或最小化由空隙56D至56F所引起的電阻增加。在一些實施例中，由多晶矽DTI 50B隔離的IC裝置表現出較由多晶矽DTI 50A隔離的IC裝置更小的電阻。在一些實施例中，與沒有硼摻雜的多晶矽DTI相比，將硼摻入至多晶矽DTI中可將電阻降低多達三倍。然而，如圖1中所繪示，硼摻質在隨後的處理期間向環境(ambient)及/或非預期層中的除氣(outgas)(向外擴散)亦可不期望地改變IC裝置特性。

製程C可在多晶矽DTI中降低電阻並將空隙的影響最小化，同時亦將摻質除氣最小化。除了製程C在氧化物層40之上沈積經硼摻雜的多晶矽層52C(其中經硼摻雜的多晶矽層52C部分地填充隔離溝渠30)以及然後在經硼摻雜的多晶矽層52C之上沈積多晶矽層52D(其中多晶矽層52D填充隔離溝渠30的剩餘部分)之外，製程C類似於製程A及製程B。經硼摻雜的多晶矽層52C及多晶矽層52D藉由非選擇性沈積製程形成，例如以上所述。多晶矽DTI 50C因此具有氧化物側壁40-1、氧化物側壁40-2以及設置於氧化物側壁40-1與氧化物側壁40-2之間的雙層多晶矽層(即，經硼摻雜的多晶矽層52C及多晶矽層52D)。經硼摻雜的多晶矽層52C將多晶矽層52D與氧化物側壁40-1、氧化物側壁40-2以及半導體層16隔開。在圖1中，經硼摻雜的多晶矽層52C與多晶矽層52D在x-z平面中具有實質上為U形的輪廓。由於隔離溝渠30的高縱橫比及隨後的高溫處理，多晶矽DTI 50C亦包括接縫54C及空隙56G至56I(分別類似於多晶矽DTI 50A、50B的接縫54A、54B及空隙56A至56C、56D至56F)。將摻質摻入至多晶矽DTI 50C中(即，經硼摻雜的多晶矽層52C)可抵消或最小化由空隙56G至56I引起的電阻增加，使得由多晶矽DTI 50C隔離的IC裝置表現出較由多晶矽DTI 50A隔離的IC裝置更小的電阻。與多晶矽DTI 50B相比，多晶矽DTI 50C的雙層多晶矽層亦可表現出較少的摻質除氣。然而，如圖1中所繪示，仍會發生硼摻質在隨後的處理期間向環境及/或非預期層中的一些除氣(向外擴散)，且可不期望地改變IC裝置特性。

本揭露提出一種含矽DTI，所述含矽DTI會解決由多晶矽DTI 50A至50C引起的空隙問題及除氣問題二者。轉至圖2，圖2繪示出根據本揭露各個態樣的可整合至SOI基底中的含矽DTI 60(部分或整體)的製作的局部剖視圖。在圖2中，含矽DTI 60的製作類似於多晶矽DTI 50A至50C的製作而開始。舉例而言，製作包括在SOI基底10之上形成圖案化層20、在SOI基底10中形成隔離溝渠30、在SOI基底10及圖案化層20之上沈積氧化物層40(其中氧化物層40沿著隔離溝渠30的側壁及底部設置且氧化物層40部分地填充隔離溝渠30)、以及自隔離溝渠30的底部36移除氧化物層40，例如以上所述。相較於多晶矽DTI 50A至50C的製作，含矽DTI 60的製作根據製程D進行，在製程D中，在製程腔室中接收具有隔離溝渠30的SOI基底10且在隔離溝渠30中形成矽層62。矽層62包含單晶矽，所述單晶矽亦被稱為單結晶矽(single crystalline silicon)或結晶矽。單晶矽一般而言包括具有一個晶體定向且沒有晶界的單一連續矽晶體，而多晶矽一般而言是指由晶界隔開的多個矽晶體(晶粒)(即，單晶矽的晶粒，可被隨機定向且具有不同的晶體定向)。在一些實施例中，矽層62包含本徵結晶矽，所述本徵結晶矽一般而言是指未經摻雜或無意摻雜的(unintentionally doped，UID)矽。在此種實施例中，矽層62實質上不含摻質。在一些實施例中，矽層62包含摻雜有p型摻質(例如，硼、銦、其他p型摻質或其組合)、n型摻質(例如，磷、砷、其他n型摻質或其組合)、或其組合的結晶矽。舉例而言，矽層62可包含摻雜有硼的結晶矽。在一些實施例中，矽層62是經硼摻雜的矽層，所述經硼摻雜的矽層具有約1×10¹⁴摻質/cm³(cm^-3)至約5×10²⁰cm^-3的硼摻質濃度。在一些實施例中，例如硼濃度等摻質濃度沿著矽層62的厚度實質上相同。在一些實施例中，矽層62具有可沿著矽層62的厚度逐漸增加或減小的梯度摻質濃度。在一些實施例中，矽層62包括具有不同摻質濃度的分開部分，例如具有第一摻質濃度的第一矽部分及具有第二摻質濃度的第二矽部分，所述第二摻質濃度不同於第一摻質濃度。應注意，矽層62(無論是由本徵結晶矽或由經摻雜的結晶矽構成)可包含結晶缺陷，例如位錯(dislocation)(例如，單晶矽的矽原子的有序排列的不規則性及/或中斷)。矽層62的厚度小於隔離溝渠30的深度。在一些實施例中，矽層62的厚度小於半導體層14的厚度與絕緣體層12的厚度之和，使得矽層62的頂表面低於SOI基底10的頂表面(例如，低於半導體層14的頂表面)。在一些實施例中，矽層62的厚度為約6微米至約9微米。

矽層62是藉由選擇性的自下而上沈積製程來形成。自下而上沈積製程一般而言是指自底部至頂部對開口進行填充的沈積製程(即，對隔離溝渠30的自下而上的填充)。選擇性的自下而上沈積製程會避免在完全填充隔離溝渠30之前無意地填充隔離溝渠30的頂部，且因此會避免夾斷問題，所述夾斷問題分別形成多晶矽DTI 50A至50C中的接縫54A至54C。舉例而言，在圖2中，矽層62不具有接縫。自下而上沈積製程是矽選擇性磊晶生長(selective epitaxial growth，SEG)製程，所述矽選擇性磊晶生長製程自半導體表面(例如，SOI基底10的半導體層16)選擇性地沈積(生長)矽，同時限制(或防止)矽自介電表面及/或非半導體表面(例如，氧化物層40)的生長。舉例而言，矽自半導體層16生長，但不自氧化物層40生長，使得矽層62填充隔離溝渠30的底部部分的剩餘部分而不覆蓋氧化物層40的頂表面及/或圖案化層20的頂表面。在一些實施例中，SEG製程是選擇性CVD製程，所述選擇性CVD製程將含矽的前驅物及載氣引入至製程腔室中，其中含矽的前驅物與SOI基底10及氧化物層40相互作用以形成矽層62。含矽的前驅物包括矽烷(SiH₄)、二矽烷(Si₂H₆)、二氯矽烷(SiH₂Cl₂)(DCS)、三氯矽烷(SiHCl₃)、四氯化矽(SiCl₄)、其他合適的含矽的前驅物或其組合。載氣可為惰性氣體，例如含氫氣體(例如，H₂)、含氬氣體(例如，Ar)、含氦氣體(例如，He)、含氮氣體(例如，N₂)、含氙氣體、其他合適的惰性氣體或其組合。在所繪示的實施例中，SOI基底10及氧化物層40暴露於包括DCS(含矽的前驅物)及H₂(載氣)的沈積混合物。儘管可對選擇性CVD製程的各種參數進行調整(微調)以確保含矽的前驅物選擇性地自半導體層16成核及生長及/或較自氧化物層40快地成核及生長，但一些矽材料可在氧化物層40上成核及生長。為了防止或限制此種生長，選擇性CVD製程進一步將含蝕刻劑的前驅物引入至製程腔室中，所述含蝕刻劑的前驅物可與SOI基底10、氧化物層40、及/或沈積於SOI基底10及/或氧化物層40之上的矽材料相互作用。含蝕刻劑的前驅物包括氯(Cl₂)、氯化氫(HCl)、可達成期望的矽生長選擇性的其它含蝕刻劑的前驅物或者其組合。由於與矽材料在半導體層16上及自半導體層16的生長(其可能是連續及合併的)相比，矽材料在氧化物層40上及自氧化物層40的生長(如果有的話)在很大程度上是不連續及分開的，因此含蝕刻劑的前驅物可比從半導體層16移除矽材料更快地從氧化物層40移除任何矽材料。選擇性CVD製程因此對矽材料同時進行沈積與蝕刻，但被配置成具有大於蝕刻速率的沈積速率，以確保矽材料的淨沈積。在一些實施例中，含蝕刻劑的前驅物會防止氧化物層40上的矽材料的任何成核。在所繪示的實施例中，沈積混合物更包括HCl，HCl可對在氧化物層40上成核的矽材料進行蝕刻及/或防止矽材料在氧化物層40上成核，藉此移除及/或防止矽材料在氧化物層40上的生長。在一些實施例中，選擇性CVD製程進一步將含摻質的前驅物引入至製程腔室中，所述含摻質的前驅物可與SOI基底10、氧化物層40及/或沈積於SOI基底10及/或氧化物層40之上的矽材料相互作用。含摻質的前驅物包括硼(例如，B₂H₆)、磷(例如，PH₃)、砷(例如，AsH₃)、其它合適的摻質或其組合。舉例而言，沈積混合物可更包括B₂H₆，此有利於矽層62的原位硼摻雜。

目標矽生長(沈積)速率及/或矽生長選擇性是藉由對選擇性CVD製程的例如以下各種參數進行調整(微調)來達成：含矽的前驅物流動速率、載氣流動速率、含蝕刻劑的前驅物流動速率、含摻質的前驅物流動速率、溫度、壓力、其他選擇性CVD製程參數或其組合。在一些實施例中，選擇性CVD製程包括將SOI基底10加熱至約800℃至約1,050℃的溫度。在一些實施例中，在選擇性CVD製程期間，製程腔室中保持的壓力為約10托至約100托。在一些實施例中，選擇性CVD製程是LPCVD製程，其中製程腔室中保持的壓力小於約50托。在一些實施例中，選擇性CVD製程的持續時間為約5分鐘至約20分鐘。在一些實施例中，對選擇性CVD製程的參數進行微調以達成至少1微米/分鐘的矽生長速率(即，矽生長速率≧1微米/分鐘)。在一些實施例中，含矽的前驅物(例如DCS)的流動速率為約50標準立方公分每分鐘(standard cubic centimeters per minute，sccm)至約200sccm。在一些實施例中，載氣(例如H₂)的流動速率為約10,000sccm至約40,000sccm。在一些實施例中，含蝕刻劑的前驅物(例如HCl)的流動速率為約200sccm至約500sccm。在一些實施例中，含摻質的前驅物(例如B₂H₆)的流動速率為約0.01sccm至約1sccm。在一些實施例中，控制含摻質的前驅物的流動速率以在矽層62中達成不同的摻質濃度分佈，例如沿著矽層62的厚度實質上均勻的摻質分佈、沿著矽層62及/或矽層62的分開摻雜的部分(例如，輕摻雜矽部分及重摻雜矽部分)的厚度呈梯度摻質分佈(即，摻雜劑增加或減少)。在跨越晶圓同時形成多個DTI的實施例中，形成於隔離溝渠中的矽層的厚度可端視隔離溝渠在晶圓上的位置而變化。舉例而言，形成於位於晶圓中心處的隔離溝渠中的矽層的第一厚度可大於形成於位於晶圓的邊緣處的隔離溝渠中的矽層的第二厚度。本揭露因此進一步考慮對選擇性CVD製程進行微調，以最小化跨越晶圓的隔離溝渠中形成的矽層厚度的變化，藉此改善厚度均勻性。在一些實施例中，對在選擇性CVD製程期間實施的功率/溫度比率進行微調以改善跨越晶圓的隔離溝渠中形成的矽層的厚度均勻性。舉例而言，相對於邊緣功率/溫度來調整中心功率/溫度，以改善厚度均勻性。在一些實施例中，相對於邊緣功率/溫度將中心功率/溫度降低約5%會達成小於約20%的中心至邊緣厚度均勻性。舉例而言，當中心功率/溫度較邊緣功率/溫度小約5%時，第一厚度與第二厚度之間的差異小於約20%。

在一些實施例中，對掌控矽材料的沈積(生長)速率的含矽的前驅物(D)的流動速率及掌控矽材料的蝕刻速率的含蝕刻劑的前驅物(E)的流動速率進行微調以增強矽層62的生長動力學。舉例而言，對含蝕刻劑的前驅物與含矽的前驅物的比率(E/D比率)進行微調，以將選擇性損耗最小化且防止缺陷(或將缺陷最小化)。在一些實施例中，缺陷是在選擇性CVD製程期間形成於氧化物層40上的矽核(即，矽材料及/或顆粒)。由於缺陷密度與E/D比率成反比(例如，缺陷密度隨著E/D比率的增加而減小)，因此可減小含蝕刻劑的前驅物(例如，HCl)的流動速率，以將選擇性損耗最小化及/或將缺陷密度限制於可容許的水平。舉例而言，圖3提供將對數缺陷密度與E/D比率相關聯的對數線性圖70，其中沿著x軸表示E/D比率，沿著y軸表示對數缺陷水平(每平方公分(cm²)晶圓面積以10為底的對數(log-10)個缺陷)，並且缺陷密度的可容許水平由線72表示。在所繪示的實施例中，缺陷密度的可容許水平小於或等於約100(即，每平方公分晶圓小於或等於約10個缺陷)。在一些實施例中，線72上方的缺陷密度指示選擇性CVD製程中的選擇性損耗(selectivity loss)，此意指矽材料不僅形成於溝渠區域(即，在隔離溝渠30中在半導體層16上)而且亦形成於非溝渠區域(即，在氧化物層40的頂表面上)，而線72以下的缺陷密度表示在選擇性CVD製程中沒有選擇性(selectivity free)，此意指矽材料僅形成於溝渠區域中而不形成於非溝渠區域中。在圖3中，線74a及線74b表示對數缺陷密度分別隨著對於第一矽溝渠開口率(即，溝渠面積對總晶圓面積的比率)及第二矽溝渠開口率的E/D比率而變化，其中第一矽溝渠開口率大於第二矽溝渠開口率。線74a、74b表示當E/D比率大於約5時，缺陷密度隨著E/D比率的增加而降低且缺陷密度達到可容許水平。線74a、74b亦表示，隨著矽溝渠開口率降低，達成缺陷密度的可容許水平所需的E/D比率增加。在選擇性CVD製程中，含蝕刻劑的前驅物的流動速率可因此相對於含矽的前驅物的流動速率而增加，以增加E/D比率並且使選擇性最佳化(即，將選擇性損耗消除或最小化並確保矽材料自半導體層16而非自氧化物層40生長)且將缺陷最小化，但可不將E/D比率增加至引起淨蝕刻效應的水平。在圖2中的一些實施例中，選擇性CVD製程的E/D比率為約5至10(換言之，5≦E/D比率≦10)。E/D比率小於5可能導致矽選擇性損耗及/或不可接受的缺陷密度水平，而E/D比率大於10可能導致自半導體層16生長的矽不足(且因此隔離溝渠30的填充不足)及/或自半導體表面(例如半導體層16)的不希望的矽材料的蝕刻。在一些實施例中，代替增加E/D比率或除了增加E/D比率之外，可藉由降低選擇性CVD製程的溫度及壓力來達成減小缺陷密度及選擇性損耗。在一些實施例中，將SOI基底10加熱至約800℃至1,050℃的溫度且將製程腔室中的壓力保持於約10托至約100托可達成至少1微米/分鐘的矽生長速率且防止缺陷密度水平上升至10個缺陷/cm²以上。

氧化物層40的表面上的缺陷(例如天然氧化物或其它污染物)可用作成核位點，矽材料可在矽SEG製程期間自所述成核位點不期望地生長。在一些實施例中，在矽SEG製程之前執行清潔製程，以自氧化物層40及/或矽層16移除缺陷(例如氧化物層40及/或矽層16上的任何天然氧化物、污染物及/或其他缺陷)。清潔製程是在含蝕刻劑的環境中執行的烘烤製程，其中在烘烤製程期間自氧化物層40及/或矽層16移除(蝕刻)缺陷。舉例而言，清潔製程可包括將SOI基底10加熱至清潔溫度且將含蝕刻劑的前驅物及載氣引入至製程腔室中。含蝕刻劑的前驅物包括Cl₂、HCl、可移除缺陷的其它含蝕刻劑的前驅物或其組合。載氣包括惰性氣體，例如含氫氣體、含氬氣體、含氦氣體、含氮氣體、含氙氣體、其他合適的惰性氣體或其組合。在所繪示的實施例中，在形成矽層62之前，對氧化物層40執行基於氯的預烘烤製程(例如HCl預烘烤製程)，以移除(清潔)氧化物層40上的表面成核位點。減少氧化物層40上的表面成核位點可降低與形成矽層62相關聯的缺陷密度。

然後，製程D進行至：在矽層62及氧化物層40之上形成多晶矽層64，其中多晶矽層64填充隔離溝渠30的剩餘的上部部分。多晶矽層64包含多晶矽，例如本文所述。多晶矽層64是未經摻雜的或無意摻雜的(即，多晶矽層64實質上不含摻質，且具體而言實質上不含硼摻質)。在一些實施例中，多晶矽層64包含摻雜有p型摻質、n型摻質或其組合的多晶矽，但多晶矽層的將形成含矽DTI 60的最頂表面的區實質上不含摻質。舉例而言，多晶矽層64可包括未經摻雜的多晶矽部分及經摻雜的多晶矽部分，其中未經摻雜的多晶矽部分位於多晶矽層64的形成含矽DTI 60的最頂表面的區域處。在一些實施例中，經摻雜的多晶矽部分包含經硼摻雜的多晶矽。在一些實施例中，經硼摻雜的多晶矽部分具有約1×10¹⁵cm^-3至約5×10²⁰cm^-3的硼摻質濃度。在一些實施例中，多晶矽層64具有自矽層62與多晶矽層64之間的界面處的第一硼濃度至多晶矽層64的頂表面處的第二硼濃度減小的梯度硼濃度。在一些實施例中，梯度硼濃度自約5×10²⁰cm^-3減小至約1×10¹⁷cm^-3。多晶矽層64的厚度小於矽層62的厚度且足以填充隔離溝渠30的剩餘部分。在矽層62的形成期間發生的任何選擇性損耗均可導致在氧化物層40上形成顆粒(例如，矽顆粒)。在一些實施例中，該些顆粒非常大，例如具有大至5微米至7微米的尺寸。為了防止該些顆粒在隨後的平坦化製程期間擦傷晶圓表面，多晶矽層64的厚度足以覆蓋並抑制該些顆粒的移動。舉例而言，多晶矽層64的厚度約為0.5微米至約3微米，以確保覆蓋在矽層62的沈積期間形成的任何顆粒/污染物。

多晶矽層64是藉由非選擇性的毯覆式沈積製程形成，所述非選擇性的毯覆式沈積製程一般而言是指在各種表面(例如介電表面、半導體表面及金屬表面)之上不加選擇地形成材料的沈積製程。舉例而言，多晶矽層64覆蓋(毯覆)所有被暴露出的表面，例如氧化物層40的頂表面及矽層62的頂表面。在一些實施例中，非選擇性的毯覆式沈積製程是毯覆式CVD製程，所述毯覆式CVD製程將含矽的前驅物及載氣引入至製程腔室中，其中含矽的前驅物與氧化物層40及矽層62相互作用以沈積形成多晶矽層64的多晶矽材料。毯覆式CVD製程不將含蝕刻劑的前驅物(例如HCl)引入至製程腔室中。含矽的前驅物包括SiH₄、Si₂H₆、DCS、SiHCl₃、SiCl₄、其它合適的含矽的前驅物或其組合。載氣可為惰性氣體，例如含氫氣體、含氬氣體、含氦氣體、含氮氣體、含氙氣體、其他合適的惰性氣體或其組合。在所繪示的實施例中，氧化物層40及矽層62暴露出於包括DCS(含矽的前驅物)及H₂(載氣)的沈積混合物。在一些實施例中，毯覆式CVD製程進一步將含摻質的前驅物引入至製程腔室中，所述含摻質的前驅物可與氧化物層40、矽層62及/或沈積的多晶矽材料相互作用。含摻質的前驅物包括硼、磷、砷、其他合適的摻質或其組合。舉例而言，沈積混合物可更包括B₂H₆，此有利於多晶矽層64的原位硼摻雜。

非選擇性毯覆式沈積製程的各種參數包括例如含矽的前驅物流動速率、載氣流動速率、含摻質的前驅物流動速率、溫度、壓力、其他選擇性CVD製程參數或其組合。在一些實施例中，毯覆式CVD製程包括將SOI基底10加熱至約650℃至約1,000℃的溫度。在一些實施例中，在毯覆式CVD製程期間，製程腔室中保持的壓力為約10托至約100托。在一些實施例中，選擇性CVD 製程的持續時間為約20分鐘至約50分鐘。在一些實施例中，對毯覆式CVD製程的參數進行微調以達成至少0.1微米/分鐘的多晶矽生長速率(即，多晶矽生長速率≧2微米/分鐘)。在一些實施例中，含矽的前驅物(例如DCS)的流動速率為約50sccm至約300sccm。在一些實施例中，載氣(例如H₂)的流動速率為約10,000sccm至約40,000sccm。在一些實施例中，含摻質的前驅物(例如B₂H₆)的流動速率為約0.01sccm至約1.0sccm。在一些實施例中，控制含摻質的前驅物的流動速率，以達成多晶矽層64的無摻質部分，例如多晶矽層64的將形成含矽DTI 60的頂表面(或區)的一部分。在一些實施例中，控制含摻質的前驅物的流動速率，以在多晶矽層64中達成梯度摻質濃度。舉例而言，含摻質的前驅物的流動速率隨著多晶矽層64的厚度增加而降低。在一些實施例中，在多晶矽層64達到目標厚度之前，停止含摻質的前驅物的流動速率。

此後，執行平坦化製程(例如化學機械研磨(chemical mechanical polishing，CMP))，以自SOI基底10的頂表面上方移除多晶矽層64的部分、氧化物層40的部分及圖案化層22的部分。多晶矽層64的剩餘部分形成含矽DTI 60的多晶矽頂蓋層64’，且氧化物層40的剩餘部分形成含矽DTI 60的氧化物側壁40-1及氧化物側壁40-2。多晶矽頂蓋層64’的至少頂表面(或最頂部區)實質上不含摻質，使得多晶矽頂蓋層64’可用作密封層或障壁層，所述密封層或障壁層防止摻質(例如硼)在隨後的處理期間除氣。舉例而言，多晶矽頂蓋層60覆蓋含矽DTI 60的任何含摻質的部分，使得含矽DTI 60不會如多晶矽DTI 50A至50C那般具有被暴露出的含摻質的部分(例如含硼的部分)。在一些實施例中，在平坦化製程之後，多晶矽頂蓋層64’的頂表面與SOI基底10的頂表面實質上是平坦的。在一些實施例中，平坦化製程包括多個步驟，例如停止於氧化物層40處的第一平坦化、停止於圖案化層22處的第二平坦化及/或停止於SOI基底10的頂表面處的第三平坦化。在此種實施例中，第一平坦化可形成多晶矽頂蓋層64’，而第二平坦化及第三平坦化可減小多晶矽頂蓋層64’的厚度。

含矽DTI 60因此具有氧化物側壁40-1、氧化物側壁40-2以及設置於氧化物側壁40-1與氧化物側壁40-2之間的雙層含矽層(即，矽層62及多晶矽頂蓋層64’)。含矽DTI 60會提供優於多晶矽DTI(例如，多晶矽DTI 50A至50C)的各種優點。舉例而言，用於製作含矽DTI 60的製程表現出較用於製作多晶矽DTI 50A至50C的製程好的間隙填充特性，尤其是對於高縱橫比隔離溝渠。含矽DTI 60可因此被製作成不具有接縫(或空隙)，此導致由無接縫含矽DTI 60隔離的IC裝置表現出較由多晶矽DTI 50A至50C隔離的IC裝置更低的電阻，且因此改善的裝置可靠性。即使含矽DTI 60中具有空隙(此可能由小的接縫產生)，此種空隙仍顯著小於多晶矽DTI 50A至50C中存在的空隙56A至56I且仍然提供表現出較低電阻及改善的裝置可靠性的IC裝置。在另一實例中，含矽DTI 60可摻入摻質(例如硼)，以降低IC裝置的電阻，但在高溫熱製程期間不表現出除氣。具體而言，多晶矽頂蓋層64’會防止摻質在隨後的處理(例如與製作IC裝置相關聯的處理)期間除氣。防止摻質除氣會減少摻質污染。在一些實施例中，多晶矽頂蓋層64’會防止在用於製作高壓IC裝置的高溫退火製程(例如將晶圓暴露於高於約1,000℃的溫度以驅入摻質並在SOI基底中形成n阱及/或p阱的退火製程)期間的除氣。在一些實施例中，多晶矽頂蓋層64’會防止閘極形成(例如閘極介電質形成)期間的除氣。在又一實例中，在形成矽層62之後形成多晶矽層64會減少(且在一些實施例中，消除)其中併入含矽DTI 60的晶圓的晶圓表面的擦傷，藉此防止隨後的處理期間的晶圓損壞。具體而言，由於多晶矽層64覆蓋因在形成矽層62期間發生的選擇性損失而可能在氧化物層40上形成的任何顆粒(例如，矽顆粒)，因此多晶矽層64會防止此種顆粒在隨後的平坦化製程中自由移動，藉此防止(或限制)顆粒在平坦化製程期間擦傷晶圓表面及/或對晶圓表面造成其它損壞。不同的實施例可具有不同的優點，且任何實施例均不需要特定的優點。

矽層62及多晶矽層64在隔離溝渠30中「原位」形成。舉例而言，在同一製程腔室(例如CVD工具的製程腔室)內執行選擇性CVD製程與毯覆式CVD製程，使得晶圓(例如，SOI基底10)和在晶圓上製作的各種層及/或特徵)保持在真空條件下。如此一來，「原位」一般而言亦是指對晶圓執行各種製程，而不將晶圓暴露於外部環境(例如，IC處理系統外部)(例如氧氣)。執行選擇性CVD及毯覆式CVD製程可因此將在處理期間最小化(或消除)對氧氣及/或其他外部環境的暴露。在一些實施例中，清潔製程亦與選擇性CVD製程及毯覆式CVD製程一起原位執行的。在一些實施例中，吹掃(purging)製程是在形成矽層62及多晶矽層64的不同階段處(例如在執行選擇性CVD製程之前及毯覆式CVD製程之前)執行。吹掃製程可自製程腔室移除任何副產物。吹掃製程將惰性氣體(例如含氫氣體、含氮氣體、含氬氣體、含氦氣體、其他合適的惰性氣體或其組合)引入至製程腔室中，以自製程腔室移除任何副產物。在一些實施例中，藉由對供應至製程腔室的沈積混合物進行調整，處理自選擇性CVD製程進行至毯覆式CVD製程。舉例而言，自沈積混合物移除含蝕刻劑的前驅物，以自選擇性CVD製程切換至毯覆式CVD製程。

圖4A是根據本揭露各個態樣的IC裝置100(部分或整體)的局部俯視圖。圖4B是根據本揭露各個態樣的沿著圖4A所示線B-B截取的IC裝置100(部分或整體)的局部剖視圖。IC裝置100具有絕緣體上半導體(SOI)基底105及設置於SOI基底105中的隔離特徵110，其中隔離特徵110環繞IC裝置100的主動區115。主動區115(亦被稱為OD區)被配置用於電晶體且可被稱為電晶體區。在一些實施例中，在主動區115中在SOI基底105上製造高壓裝置(例如高壓電晶體)。高壓裝置在高壓下進行操作，例如電晶體在高於約100伏的電壓下進行操作。用於製作高壓裝置的製程通常包括高溫熱製程，所述高溫熱製程中的一些高溫熱製程可能使高壓裝置暴露於高於約60℃的溫度。IC裝置100包括隔離結構，如以下所述且在本文中，隔離結構可承受此種高溫熱製程且改善高壓裝置(例如高壓電晶體)的效能、完整性及/或可靠性。在一些實施例中，為了清晰起見，已簡化圖4A及圖4B，以便更佳地理解本揭露的發明概念。可在IC裝置100中添加附加特徵，且可在IC裝置100的其他實施例中代替、修改或消除以下闡述的特徵中的一些特徵。

SOI基底105包括半導體層120、絕緣體層122及半導體層124，其中絕緣體層122設置於半導體層120與半導體層124之間且將半導體層120與半導體層124隔開。絕緣體層122將半導體層120自半導體層124電性隔離。半導體層120及半導體層124包含半導體材料，且絕緣體層122包含介電材料。半導體材料可包括矽、鍺、矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、其他合適的半導體材料或其組合。介電材料可包括矽、氧、氮、碳、其他合適的隔離成分(constituent)或其組合。在所繪示的實施例中，半導體層120與半導體層124包含相同的半導體材料(例如矽)，且絕緣體層122包含氧。在此種實施例中，半導體層120、124可被稱為矽層，絕緣體層122可被稱為氧化物層，且SOI基底105可被稱為絕緣體上矽基底。在一些實施例中，半導體層120與半導體層124包含不同的半導體材料。在一些實施例中，SOI基底105是絕緣體上矽鍺(silicon germanium-on-insulator，SGOI) 基底。在一些實施例中，SOI基底105是絕緣體上鍺(germanium-on-insulator，GOI)基底。可使用藉由氧植入分離(separation by implantation of oxygen，SIMOX)、晶圓結合及/或其他合適的方法來製作SOI基底105。端視IC裝置100的設計要求而定，SOI基底105可包括各種摻雜區。舉例而言，SOI基底105可包括p型摻雜區(被稱為p阱)、n型摻雜區(被稱為n阱)或其組合。N型摻雜區摻雜有n型摻質，例如磷、砷、其他n型摻質或其組合。P型摻雜區摻雜有p型摻質，例如硼、銦、其他p型摻質或其組合。在一些實施例中，SOI基底105包括使用p型摻質與n型摻質的組合形成的摻雜區。

隔離特徵110環繞主動區115且將主動區115自IC裝置100的其他主動區及/或被動區電性隔離。在圖4B中，隔離特徵110設置於SOI基底105中且環繞主動區115，使得隔離特徵110可被稱為隔離環。隔離特徵110可具有任何合適的配置且可包括不同的結構，例如淺溝渠隔離(STI)結構、深溝渠隔離(DTI)結構、矽的局部氧化(local oxidation of silicon，LOCOS)結構、其他合適的隔離結構或其組合。在一些實施例中，STI結構一般而言具有小於半導體層124的厚度的深度，而DTI結構一般而言具有等於或大於半導體層124的厚度的深度，使得DTI結構至少延伸至絕緣體層122。在一些實施例中，STI結構具有小於約0.5微米的深度，而DTI結構具有大於約5微米的深度。在所繪示的實施例中，隔離特徵110包括STI結構130及DTI結構135，STI結構130及DTI結構135中的每一者環繞主動區115且可分別被稱為STI環及DTI環。STI結構130具有寬度w1及深度d1。DTI結構135具有寬度w2及深度d2，其中寬度w2小於寬度w1且深度d2大於深度d1。在一些實施例中，寬度w1為約0.3微米至約3微米。在一些實施例中，寬度w2為約0.1微米至約1微米。在一些實施例中，深度d1為約0.5微米至約3微米。在一些實施例中，深度d2為約1微米至約50微米。在圖4B中，寬度w1及寬度w2分別是在STI結構130的側壁與DTI結構135的側壁之間沿著x方向界定，且深度d1及深度d2分別是在半導體層124的頂表面與STI結構130的底部及DTI結構135的底部之間沿著z方向界定。DTI結構135延伸穿過STI結構130，使得DTI結構135設置於STI結構130的具有寬度w3的第一部分與STI結構130的具有寬度w4的第二部分之間。在一些實施例中，寬度w3為約0.1微米至約1微米，且寬度w4為約0.1微米至約1微米。在所繪示的實施例中，DTI結構135的中心與STI結構130的中心對齊，使得寬度w3約等於寬度w4。在一些實施例中，DTI結構135的中心不與STI結構130的中心對齊，使得寬度w3不同於寬度w4。在一些實施例中，DTI結構135的側壁與STI結構130的側壁對齊，使得STI結構130不如圖所示而被分成第一部分及第二部分。在此種實施例中，端視側壁對齊而定，STI結構130設置於主動區115與DTI結構135之間且將主動區115與DTI結構135隔開，或者DTI結構135設置於主動區115與STI結構130之間且將主動區115與STI結構130隔開。

STI結構130包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如，包括矽、氧、氮、碳、或其他合適的隔離成分)或其組合。STI結構130可藉由以下方法來形成：在SOI基底105之上形成圖案化罩幕層，其中圖案化罩幕層105中具有暴露出SOI基底105的半導體層124的開口；使用圖案化罩幕層作為蝕刻罩幕對半導體層124中的溝渠進行蝕刻(例如，藉由使用乾式蝕刻製程及/或濕式蝕刻製程)；以及沈積對溝渠進行填充的絕緣體材料(例如，藉由化學氣相沈積(CVD)製程或旋塗玻璃製程)。可執行化學機械研磨(CMP)製程來移除多餘的絕緣體材料(例如設置於半導體層124的頂表面之上的絕緣體材料)及/或將STI結構130的頂表面及/或半導體層124的頂表面平坦化。在其中SOI基底105被圖案化成具有各種鰭(例如，主動區115是由半導體層124形成的鰭中的一者)的另一實例中，STI結構130可藉由以下方法來形成：在形成鰭之後沈積絕緣體材料；以及對絕緣體材料進行回蝕以形成STI結構130。在此種實施例中，絕緣體材料可填充鰭之間的間隙(溝渠)。在一些實施例中，STI結構130包括對溝渠進行填充的多層結構，例如設置於氮化矽襯墊及/或氧化物襯墊之上的氧化矽層。在另一實例中，STI結構130包括設置於經摻雜的襯墊層(包含例如硼矽酸鹽玻璃(boron silicate glass，BSG)或磷矽酸鹽玻璃(phosphosilicate glass，PSG))之上的介電層。在又一實例中，STI結構130包括設置於介電襯墊之上的塊狀介電層。在一些實施例中，STI結構130藉由可流動的CVD(flowable CVD，FCVD)製程形成，所述可流動的CVD製程包括例如在SOI基底105之上沈積可流動的材料(例如液體化合物)且藉由合適的技術(例如熱退火及/或紫外輻射處置)將可流動的材料轉化成固體材料。在一些實施例中，藉由高密度電漿(HDP)製程及/或高縱橫比沈積(HARP)製程來形成STI結構130。

DTI結構135穿過SOI基底105至少延伸至絕緣體層122。在一些實施例中，DTI結構135是高縱橫比隔離結構，所述高縱橫比隔離結構一般而言是指具有大於約5的深度對寬度的比率(D/W)的隔離結構。舉例而言，深度d2對寬度w2的比率(d2/w2)為約5至約50。在圖4B中，DTI結構135完全穿過半導體層124及絕緣體層122延伸至半導體層120(具體而言，延伸至半導體層122的頂表面)。深度d2因此等於半導體層124的厚度與絕緣體層122的厚度之和。在一些實施例中，深度d2大於半導體層124的厚度與絕緣體層122的厚度之和，使得DTI結構135完全延伸穿過半導體層124及絕緣體層122且部分地延伸穿過半導體層120。在一些實施例中，深度d2等於半導體層124的厚度、絕緣體層122的厚度及半導體層120的厚度之和，使得DTI結構135完全延伸穿過SOI基底105(即，完全穿過半導體層124、絕緣體層122及半導體層120)。在一些實施例中，深度d2小於半導體層124的厚度，使得DTI結構部分地延伸穿過半導體層124。在一些實施例中，深度d2等於半導體層124的厚度，使得DTI結構135完全穿過半導體層124延伸至絕緣體層122的頂表面。在一些實施例中，深度d2大於半導體層124的厚度且小於半導體層124的厚度與絕緣體層122的厚度之和，使得DTI結構135完全延伸穿過半導體層124且部分地延伸穿過絕緣體層122。

DTI結構135包括氧化物DTI部分140A及多層含矽DTI部分140B，氧化物DTI部分140A及多層含矽DTI部分140B中的每一者環繞主動區115。在一些實施例中，氧化物DTI部分140A被稱為氧化物環，而多層含矽DTI部分140B被稱為多層含矽環。在圖4A及圖4B中，主動區115被單環隔離結構、單環STI結構及單環DTI結構環繞。在一些實施例中，主動區115被多環DTI結構環繞(如圖9中所繪示)，多環DTI結構包括環繞主動區115的兩個多層含矽環。氧化物DTI部分140A裝襯在DTI結構135的側壁且因此可被稱為氧化物襯墊。在圖4B中，氧化物DTI部分140A包括氧化物層142及氧化物層144。氧化物層142設置於多層含矽DTI部分140B的第一側壁與SOI基底105(例如，半導體層124及絕緣體層122)之間且將所述第一側壁與SOI基底105隔開，並且氧化物層144設置於多層含矽DTI部分140B的第二側壁與SOI基底105之間且將所述第二側壁與SOI基底105隔開。氧化物層142及氧化物層144亦分別設置於多層含矽DTI部分140B的第一側壁及第二側壁與STI結構130之間。在一些實施例中，氧化物層142及氧化物層144表示為包繞/環繞多層含矽DTI 部分140B的單個連續氧化物層的部分。氧化物層142具有厚度t1且氧化物層144具有厚度t2。厚度t1及厚度t2是在DTI結構135的相應側壁與多層含矽DTI部分140B的相應側壁之間沿著x方向界定。在所繪示的實施例中，厚度t1約等於厚度t2。在一些實施例中，端視DTI結構135與STI結構130的對齊而定，厚度t1不同於厚度t2。氧化物層142具有沿著z方向界定的長度且氧化物層144具有沿著z方向界定的長度，其中氧化物層142的長度及氧化物層144的長度約等於深度d2。厚度t1及厚度t2是在DTI結構135的相應側壁與多層含矽DTI部分140B的相應側壁之間沿著x方向界定。氧化物層142、144包含具有與另一化學元素(例如矽、氮、碳、其他合適的電性隔離成分或其組合)結合的氧的介電材料。舉例而言，氧化物層142、144各自包含氧及矽且可被稱為氧化矽襯墊。

多層含矽DTI部分140B包括兩個層(矽層146及多晶矽頂蓋層148)，且可被稱為雙層含矽DTI結構。矽層146及多晶矽頂蓋層148各自沿著x方向自氧化物層142連續且不中斷地延伸至氧化物層144，以分別形成多層含矽DTI部分140B的底部部分及頂部部分。矽層146及多晶矽頂蓋層148分別類似於上述矽層62及多晶矽層64。舉例而言，矽層146包含單晶矽，而多晶矽頂蓋層148包含多晶矽。在所繪示的實施例中，矽層146包含本徵的、未經摻雜的結晶矽(即，矽層146實質上不含摻質)或者矽層146包含摻雜有p型摻質、n型摻質或其組合的結晶矽。在一些實施例中，矽層146是經硼摻雜的矽層，所述經硼摻雜的矽層具有約1×10¹⁴cm^-3至約1×10²⁰cm^-3的硼摻質濃度。在所繪示的實施例中，多晶矽頂蓋層148是未經摻雜的或無意摻雜的。換言之，多晶矽頂蓋層148實質上不含摻質，且具體而言，實質上不含硼摻質。矽層146具有沿著z方向界定的厚度t3且多晶矽頂蓋層148具有沿著z方向界定的厚度t4。厚度t4小於厚度t3且小於深度d1。在一些實施例中，厚度t3為約6微米至約8微米。在一些實施例中，厚度t4小於約2微米。舉例而言，厚度t4為約0.5微米至約1微米。在圖4B中，多層含矽DTI部分140B具有沿著深度d2實質上均勻的寬度w5。在一些實施例中，寬度w5為約0.1微米至約1微米。在此種實施例中，矽層146及多晶矽頂蓋層148分別沿著厚度t3及厚度t4各自具有實質上均勻的寬度(例如，寬度w5)。

在主動區115中製造電晶體150。在所繪示的實施例中，電晶體150是在高壓下進行操作的高壓電晶體。電晶體150包括設置於SOI基底105的半導體層124中的p阱152及n阱154、設置於p阱152中的各種摻雜區(例如，p摻雜區160及n摻雜區162)、設置於n阱154中的各種摻雜區(例如，n摻雜區164)、以及閘極170(包括例如閘極介電質172及閘極電極174)。可在主動區115中設置附加的隔離結構，以將裝置特徵(例如設置於p阱152中的STI結構180與設置於n阱154中的STI結構182)隔開及隔離。STI結構130延伸至p阱152及n阱154中且部分地設置於p阱152及n阱154中，其中p摻雜區160設置於STI結構130與STI結構180之間，n摻雜區164設置於STI結構130與STI結構182之間，且STI結構180設置於p摻雜區160與n摻雜區162之間。在一些實施例中，閘極170設置於電晶體150的源極區與汲極區之間，其中通道區形成在源極區與汲極區之間的SOI基底105的半導體層124中。閘極170與通道區接合，使得在操作期間電流可在源極區與汲極區(統稱為源極/汲極區)之間流動。在一些實施例中，閘極170更包括沿著閘極介電質172的側壁及閘極電極174的側壁設置的閘極間隔件。在一些實施例中，在p摻雜區160、n摻雜區162及/或n摻雜區164上設置有接觸件。

圖5是根據本揭露各個態樣的IC裝置200(部分或整體)的示意性剖視圖。為了清晰及簡潔起見，圖4A及圖4B中的IC裝置100與圖5中的IC裝置200的類似特徵由相同的元件標號所標示。舉例而言，IC裝置200包括設置於SOI基底105的主動區115中且環繞所述主動區115的隔離特徵110，其中隔離特徵110包括STI結構130及DTI結構135。相較於IC裝置100，DTI結構135具有氧化物DTI部分140A及多層含矽DTI部分240B。多層含矽DTI部分240B具有類似於多層含矽DTI部分140B的雙層DTI結構(例如矽層246及設置於矽層246之上的多晶矽頂蓋層248)。矽層246類似於上述矽層146，且在所繪示的實施例中，是經硼摻雜的矽層。除了多晶矽頂蓋層248具有自矽層246與多晶矽頂蓋層248之間的界面處的第一硼濃度減少至多晶矽頂蓋層 248的頂表面處的第二硼濃度的梯度硼摻質濃度之外，多晶矽頂蓋層248類似於上述多晶矽頂蓋層148。在一些實施例中，第二硼濃度為零(或實質上為零)。在一些實施例中，第二硼濃度小於或等於約1×10¹⁷cm^-3，此足夠低以將頂表面(或多晶矽頂蓋層248的最頂部區)視為未經摻雜的且避免在隨後的處理期間硼的除氣。在一些實施例中，第一摻質濃度約為6×10¹⁸cm^-3。在圖5中，矽層246具有小於厚度t3的厚度t5且多晶矽頂蓋層248具有大於厚度t4的厚度t6。在一些實施例中，厚度t5為約4微米至約7微米，且厚度t6為約1微米至約6微米。在一些實施例中，矽層246及多晶矽頂蓋層248具有厚度t3及厚度t4。在一些實施例中，如所繪示的，矽層246沿著其厚度t6具有實質上均勻的硼濃度，例如沿著其厚度t6具有第一摻質濃度。為了清晰起見，已簡化圖5，以便更佳地理解本揭露的發明概念。可在IC裝置200中添加附加特徵，且在IC裝置200的其他實施例中可代替、修改或消除以下闡述的特徵中的一些特徵。

圖6是根據本揭露各個態樣的IC裝置300(部分或整體)的示意性剖視圖。為了清晰及簡潔起見，圖4A及圖4B中的IC裝置100與圖6中的IC裝置300的類似特徵由相同的元件標號標示。舉例而言，IC裝置300包括設置於SOI基底105的主動區115中且環繞所述主動區115的隔離特徵110，其中隔離特徵110包括STI結構130及DTI結構135。相較於IC裝置100，DTI結構135具有氧化物DTI部分140A及多層含矽DTI部分340B。多層含矽 DTI部分340B具有三層DTI結構，而不是像多層含矽部分140B那般的雙層結構。舉例而言，多層含矽DTI部分340B具有雙層矽層346及多晶矽頂蓋層348。雙層矽層346包括具有第一硼濃度的矽層346A及具有第二硼濃度的矽層346B，其中矽層346B設置於矽層346A與多晶矽頂蓋層348之間且第一硼濃度大於第二硼濃度。在一些實施例中，矽層346A及矽層346B可分別被稱為重摻雜矽層及輕摻雜矽層。多晶矽頂蓋層348類似於上述多晶矽頂蓋層148。在所繪示的實施例中，多晶矽頂蓋層348是未經摻雜的多晶矽層。矽層346A具有厚度t7，矽層346B具有厚度t8，且厚度t7與厚度t8之和等於厚度t3。在一些實施例中，厚度t7為約4微米至約7微米。在一些實施例中，厚度t8為約0.2微米至約2微米。為了清晰起見，已簡化圖6，以便更佳地理解本揭露的發明概念。可在IC裝置300中添加附加特徵，且在IC裝置300的其他實施例中可代替、修改或消除以下闡述的特徵中的一些特徵。

圖7是根據本揭露各個態樣的IC裝置400(部分或整體)的示意性剖視圖。為了清晰及簡潔起見，圖4A及圖4B中的IC裝置100與圖7中的IC裝置400的類似特徵由相同的元件標號標示。舉例而言，IC裝置400包括設置於SOI基底105的主動區115中且環繞所述主動區115的隔離特徵110。隔離特徵110鄰近並接觸主動區115。隔離特徵110包括STI結構130及DTI結構135。相較於IC裝置100，DTI結構135具有氧化物DTI部分140A及多層含矽DTI部分440B。除了多層含矽DTI部分440B的輪廓不同於多層含矽DTI部分140B的輪廓之外，多層含矽DTI部分440B具有類似於多層含矽DTI部分140B的雙層DTI結構。舉例而言，多層含矽DTI部分440B包括分別類似於上述矽層146及多晶矽頂蓋層148(例如，未經摻雜)，或者是多晶矽頂蓋層248(例如，梯度摻質濃度)的矽層446及多晶矽頂蓋層448，但多層含矽DTI部分240B的寬度沿著DTI結構135的深度d2變化，而不是像多層含矽DTI部分140B那般沿著深度d2實質上均勻。舉例而言，多層含矽DTI部分440B被分成頂端T、底端B以及設置於頂端T與底端B之間的中部M。中部具有厚度t9及沿著其厚度t9的實質上均勻的寬度(例如寬度w5)。頂端T具有厚度t10，其中頂端T的寬度沿著厚度t10自寬度w6減小至寬度w5。底端B具有厚度t11，其中底端B的寬度沿著厚度t11自寬度w5減小至寬度w7。多層含矽DTI部分440B因此具有較寬的頂端(部分)及較窄的底端(部分)。在圖7中，多晶矽頂蓋層448及矽層446的一部分形成頂端T。在此種實施例中，矽層446具有設置於漸縮端之間的中部。在一些實施例中，僅多晶矽頂蓋層448形成頂端T。為了清晰起見，已簡化圖7，以便更佳地理解本揭露的發明概念。可在IC裝置400中添加附加特徵，且在IC裝置400的其他實施例中可代替、修改或消除以下闡述的特徵中的一些特徵。

圖8是根據本揭露各個態樣的IC裝置500(部分或整體)的示意性剖視圖。為了清晰及簡潔起見，圖4A及圖4B中的IC裝置100與圖8中的IC裝置500的類似特徵由相同的元件標號標示。舉例而言，IC裝置500包括設置於SOI基底105的主動區115中且環繞所述主動區115的隔離特徵110，其中隔離特徵110包括STI結構130及DTI結構135。相較於IC裝置100，DTI結構135具有氧化物DTI部分140A及多層含矽DTI部分540B。除了多層含矽DTI部分540B的輪廓不同於多層含矽DTI部分340B的輪廓之外，多層含矽DTI部分540B具有類似於IC裝置300的多層含矽DTI部分340B的三層DTI結構。舉例而言，多層含矽DTI部分540B具有雙層矽層546(例如，矽層546A及矽層546B)以及多晶矽頂蓋層548。如上所述，矽層546A、矽層546B及多晶矽頂蓋層548分別類似於矽層346A、矽層346B及多晶矽頂蓋層348,但多層含矽DTI部分540B的寬度沿著DTI結構135的深度d2變化，而不是像多層含矽DTI部分340B那般沿著深度d2實質上均勻。舉例而言，在圖8中，多層含矽DTI部分540B被分成頂端T、底端B、及設置於頂端T與底端B之間的中部M，頂端T、底端B、及中部M類似於上述多層含矽DTI部分440B的頂端T、底端B及中部M。多層含矽DTI部分540B因此具有較寬的頂端(部分)及較窄的底端(部分)。在所繪示的實施例中，多晶矽頂蓋層548及矽層546B的第一部分形成頂端T，矽層546B的第二部分及矽層546A的第一部分形成中部M，且矽層546A的第二部分形成底端B。在此種實施例中，矽層546B及矽層5456B各自具有漸縮寬度部分及實質上均勻寬度部分。在一些實施例中，僅多晶矽頂蓋層548形成頂端T。在一些實施例中，多晶矽頂蓋層548、矽層 546A及矽層546B形成頂端T。為了清晰起見，已簡化圖8，以便更佳地理解本揭露的發明概念。可在IC裝置500中添加附加特徵，且在IC裝置500的其他實施例中可代替、修改或消除以下闡述的特徵中的一些特徵。

IC裝置100、IC裝置200、IC裝置300、IC裝置400及/或IC裝置500可包括於微處理器、記憶體及/或其他IC裝置中。在一些實施例中，IC裝置100、IC裝置200、IC裝置300、IC裝置400及/或IC裝置500可為IC晶片的一部分、SoC或其部分，其包括各種被動微電子裝置及主動微電子裝置，例如電阻器、電容器、電感器、二極體、P型場效電晶體(p-type field effect transistor，PFET)、N型場效電晶體(n-type field effect transistor，NFET)、金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field-Effect Transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、側向雙擴散金屬氧化物半導體(Laterally diffused metal oxide semiconductor，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件、或其組合。

本揭露提供許多不同的實施例。本文中揭露用於高壓絕緣體上半導體裝置的深溝渠隔離結構。示例性深溝渠隔離結構環繞絕緣體上半導體基底的主動區。深溝渠隔離結構包括第一絕緣體側壁間隔件、第二絕緣體側壁間隔件以及設置於第一絕緣體側壁間隔件與第二絕緣體側壁間隔件之間的多層含矽隔離結構。多層含矽隔離結構包括設置於底部矽部分之上的頂部多晶矽部分。底部矽部分是藉由選擇性沈積製程形成，而頂部多晶矽部分是藉由非選擇性沈積製程形成。

在一些實施例中，絕緣體上半導體基底包括第一半導體層、設置於第一半導體層之上的第二半導體層以及設置於第一半導體層與第二半導體層之間的絕緣體層。在此種實施例中，隔離結構穿過絕緣體上半導體基底的第二半導體層及絕緣體層延伸至絕緣體上半導體基底的第一半導體層。在一些實施例中，頂部多晶矽部分具有第一厚度，底部矽部分具有第二厚度，第一厚度與第二厚度之和等於絕緣體上半導體基底中的隔離結構的深度，且第二厚度大於第一厚度。在一些實施例中，底部矽部分包含摻質(例如硼)，且頂部多晶矽部分不含摻質。在一些實施例中，底部矽部分包括第一矽層及第二矽層，第一矽層具有第一摻質濃度，第二矽層具有第二摻質濃度，第一矽層設置於頂部多晶矽部分與第二矽層之間，且第一摻質濃度小於第二摻質濃度。在一些實施例中，頂部多晶矽部分具有自頂部多晶矽部分與底部矽部分的界面處的第一摻質濃度減少至頂部多晶矽部分的頂表面處的第二摻質濃度的梯度摻質濃度。在此種實施例中，頂部多晶矽部分的最頂表面可實質上不含摻質。在一些實施例中，頂部多晶矽部分具有漸縮的寬度。在一些實施例中，底部矽部分包括具有第一漸縮寬度的第一部分、具有實質上均勻寬度的第二部分以及具有第二漸縮寬度的第三部分，其中第二部分設置於第一部分與第三部分之間。

示例性裝置包括絕緣體上矽基底，所述絕緣體上矽基底具有第一矽層、設置於第一矽層之上的絕緣體層以及設置於絕緣體層之上的第二矽層。所述裝置更包括設置於絕緣體上矽基底中的第一隔離結構及第二隔離結構。第一隔離結構在絕緣體上矽基底中延伸至第一深度，且第二隔離結構在絕緣體上矽基底中穿過第一隔離結構延伸至第二深度，所述第二深度大於所述第一深度。第二隔離結構包括設置於矽層之上的多晶矽頂蓋層。多晶矽頂蓋層的第一厚度與矽層的第二厚度之和等於第二隔離結構的第二深度。在一些實施例中，第二隔離結構更包括氧化物層，所述氧化物層將多晶矽頂蓋層的第一側壁與第一隔離結構隔開且更將矽層的第二側壁與第一隔離結構及絕緣體上矽基底隔開。在一些實施例中，氧化物層的長度等於第二隔離結構的第二深度。

在一些實施例中，多晶矽頂蓋層的第一厚度小於第一隔離結構的第一深度。在一些實施例中，第一隔離結構及第二隔離結構形成環繞絕緣體上矽基底的主動區的隔離環。在主動區中可設置有裝置。在一些實施例中，第二隔離結構在實體上接觸絕緣體上矽基底的第二矽層。在一些實施例中，第二隔離結構的頂端寬於第二隔離結構的底端。在一些實施例中，矽層是經硼摻雜的矽層且多晶矽頂蓋層不含硼。

一種示例性方法包括接收絕緣體上半導體基底，所述絕緣體上半導體基底包括第一半導體層、設置於第一半導體層之上的絕緣體層以及設置於絕緣體層之上的第二半導體層。所述方法更包括在絕緣體上半導體基底中形成隔離溝渠。所述隔離溝渠延伸穿過第二半導體層及絕緣體層，以暴露出絕緣體上半導體基底的第一半導體層。所述方法更包括執行選擇性沈積製程以形成對隔離溝渠的底部部分進行填充的矽層以及執行非選擇性沈積製程以形成對隔離溝渠的頂部部分進行填充的多晶矽層。在一些實施例中，所述選擇性沈積製程及所述非選擇性沈積製程是在原位執行的。在一些實施例中，執行所述選擇性沈積製程包括使用含矽的前驅物及含蝕刻劑的前驅物，且執行所述非選擇性沈積製程包括使用所述含矽的前驅物但不使用所述含蝕刻劑的前驅物。在一些實施例中，絕緣體層是第一絕緣體層，且所述方法可更包括在執行選擇性沈積製程之前沿著隔離溝渠的側壁形成第二絕緣體層。在此種實施例中，所述矽層填充所述隔離溝渠的所述底部部分的剩餘部分且所述多晶矽層填充所述隔離溝渠的所述頂部部分的剩餘部分。

另一示例性裝置包括絕緣體上矽基底，所述絕緣體上矽基底包括第一矽層、設置於第一矽層之上的第二矽層以及設置於第一矽層與第二矽層之間的第一絕緣體層。所述裝置更包括多層含多晶矽隔離結構，所述多層含多晶矽隔離結構環繞及隔離主動裝置區。多層含多晶矽隔離結構穿過絕緣體上矽基底的第二矽層及第一絕緣體層延伸至絕緣體上矽基底的第一矽層。多層含多晶矽隔離結構包括設置於底部含多晶矽部分之上的頂部含多晶矽部分。頂部含多晶矽部分不同於底部含多晶矽部分。所述裝置更包括設置於底部含多晶矽部分與第二矽層之間且將底部含多晶矽部分自第二矽層隔開的第二絕緣體層。第二絕緣體層進一步設置於頂部含多晶矽部分與第二矽層之間且將頂部含多晶矽部分與第二矽層隔開。在一些實施例中，頂部含多晶矽部分具有第一硼濃度，底部含多晶矽部分具有第二硼濃度，且第一硼濃度小於第二硼濃度。在一些實施例中，第一硼濃度自頂部含多晶矽部分與底部含多晶矽部分之間的界面減少至頂部含多晶矽部分的最頂表面。在一些實施例中，頂部含多晶矽部分的最頂表面處的第一硼濃度小於約6×10¹⁸原子/cm^-3。在一些實施例中，多層含多晶矽隔離結構的總深度是頂部含多晶矽部分的第一厚度與底部含多晶矽部分的第二厚度之和，其中第一厚度小於第二厚度。

在一些實施例中，底部含多晶矽部分包括第一底部含多晶矽部分及第二底部含多晶矽部分。第一底部含多晶矽部分設置於第二底部含多晶矽部分與頂部含多晶矽部分之間。在此種實施例中，頂部含多晶矽部分可具有第一硼濃度，第一底部含多晶矽部分可具有第二硼濃度，且第二底部含多晶矽部分可具有第三硼濃度，其中第一硼濃度小於第二硼濃度且第一硼濃度小於第三硼濃度。在一些實施例中，第一底部含多晶矽部分的第二硼濃度小於第二底部含多晶矽部分的第三硼濃度。在一些實施例中，底部含多晶矽部分包含摻質且頂部含多晶矽部分不含摻質。在一些實施例中，頂部含多晶矽部分包括第一頂部含多晶矽部分及第二頂部含多晶矽部分。第一頂部含多晶矽部分設置於第二頂部含多晶矽部分與底部含多晶矽部分之間。第一頂部含多晶矽部分及底部含多晶矽部分是經摻雜的層，且第二頂部含多晶矽部分是非摻雜的層。在一些實施例中，多層含多晶矽隔離結構的頂端的第一寬度大於多層含多晶矽隔離結構的底端的第二寬度。在一些實施例中，第一寬度是漸縮的。在一些實施例中，第二寬度是漸縮的。在一些實施例中，多層含多晶矽隔離結構部分地延伸穿過絕緣體上矽基底的第一矽層。

另一示例性方法包括提供絕緣體上矽基底，所述絕緣體上矽基底包括第一矽層、設置於第一矽層之上的第二矽層以及設置於第一矽層與第二矽層之間的第一絕緣體層。所述方法更包括在絕緣體上矽基底中形成隔離溝渠。隔離溝渠穿過絕緣體上矽基底的第二矽層及第一絕緣體層延伸至絕緣體上矽基底的第一矽層。所述方法更包括形成部分地對隔離溝渠進行填充的第二絕緣體層以及在第二絕緣體層之上形成多層含多晶矽隔離結構。多層含多晶矽隔離結構對隔離溝渠的剩餘部分進行填充，並且環繞及隔離主動裝置區。在一些實施例中，所述形成多層含多晶矽隔離結構包括執行選擇性沈積製程以在絕緣體上矽基底的第一矽層及第二絕緣體層之上形成第一含矽層以及執行非選擇性沈積製程以在第一含矽層及第二絕緣體層之上形成第二含矽層。第一含矽層對隔離溝渠的剩餘部分的下部部分進行填充，且第二含矽層對隔離溝渠的剩餘部分的上部部分進行填充。所述方法更包括在主動裝置區中形成裝置。在一些實施例中，對選擇性沈積製程的參數進行微調以促進第一含矽層自絕緣體上矽基底的第一矽層的生長。在一些實施例中，執行選擇性沈積製程包括使用沈積前驅物及蝕刻前驅物，而執行非選擇性沈積製程包括僅使用沈積前驅物。在一些實施例中，執行選擇性沈積製程更包括使用摻質前驅物。在一些實施例中，選擇性沈積製程及非選擇性沈積製程是在原位執行的。在一些實施例中，形成多層含多晶矽隔離結構更包括執行平坦化製程，以自絕緣體上矽基底的頂表面移除第二含矽層。

前述內容概述了若干實施例的特徵，以使此項技術中具有通常知識者可更佳地理解本揭露的各態樣。此項技術中具有通常知識者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。此項技術中具有通常知識者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、替換、及變更。

10:SOI基底

12:絕緣體層

14、16:半導體層

20:圖案化層

30:隔離溝渠

32、34:側壁

36:底部

38:最頂表面

40:氧化物層

40-1、40-2:氧化物側壁

60:含矽DTI

62:矽層

64:多晶矽層

64’:多晶矽頂蓋層

x、y、z:方向

Claims

一種積體電路裝置，包括：絕緣體上半導體基底，包括第一半導體層、設置於所述第一半導體層之上的第二半導體層以及設置於所述第一半導體層與所述第二半導體層之間的絕緣體層；以及隔離結構，環繞所述絕緣體上半導體基底的主動區，其中所述隔離結構穿過所述絕緣體上半導體基底的所述第二半導體層及所述絕緣體層延伸至所述絕緣體上半導體基底的所述第一半導體層，且進一步，其中所述隔離結構包括：第一絕緣體側壁間隔件，第二絕緣體側壁間隔件，以及多層含矽結構，設置於所述第一絕緣體側壁間隔件與所述第二絕緣體側壁間隔件之間，其中所述多層含矽結構包括設置於底部矽部分之上的頂部多晶矽部分，其中所述底部矽部分包含摻質且所述頂部多晶矽部分不含摻質。
如請求項1所述的積體電路裝置，其中所述底部矽部分包括第一矽層及第二矽層，所述第一矽層具有第一摻質濃度，所述第二矽層具有第二摻質濃度，所述第一矽層設置於所述頂部多晶矽部分與所述第二矽層之間，且所述第一摻質濃度小於所述第二摻質濃度。
如請求項1所述的積體電路裝置，其中所述頂部多晶矽部分具有自所述頂部多晶矽部分與所述底部矽部分的界面處的第一摻質濃度減少至所述頂部多晶矽部分的頂表面處的第二摻質濃度的梯度摻質濃度。
如請求項3所述的積體電路裝置，其中所述頂部多晶矽部分的最頂表面實質上不含摻質。
一種積體電路裝置，包括：絕緣體上矽基底，具有第一矽層、設置於所述第一矽層之上的絕緣體層以及設置於所述絕緣體層之上的第二矽層；第一隔離結構，設置於所述絕緣體上矽基底中，其中所述第一隔離結構在所述絕緣體上矽基底中延伸至第一深度；以及第二隔離結構，設置於所述絕緣體上矽基底中，其中所述第二隔離結構在所述絕緣體上矽基底中穿過所述第一隔離結構延伸至第二深度，所述第二深度大於所述第一深度，其中所述第二隔離結構包括設置於矽層之上的多晶矽頂蓋層，且其中所述多晶矽頂蓋層的第一厚度與所述矽層的第二厚度之和等於所述第二隔離結構的所述第二深度，其中所述矽層包含摻質且所述多晶矽頂蓋層不含摻質。
如請求項5所述的積體電路裝置，其中所述第二隔離結構更包括氧化物層，所述氧化物層將所述多晶矽頂蓋層的第一側壁自所述第一隔離結構隔開且更將所述矽層的第二側壁自所述第一隔離結構及所述絕緣體上矽基底隔開。
一種積體電路裝置的形成方法，包括：接收絕緣體上半導體基底，所述絕緣體上半導體基底包括第一半導體層、設置於所述第一半導體層之上的絕緣體層以及設置於所述絕緣體層之上的第二半導體層；在所述絕緣體上半導體基底中形成隔離溝渠，其中所述隔離溝渠延伸穿過所述第二半導體層及所述絕緣體層以暴露出所述絕緣體上半導體基底的所述第一半導體層；執行選擇性沈積製程，以形成對所述隔離溝渠的底部部分進行填充的矽層；以及執行非選擇性沈積製程，以形成對所述隔離溝渠的頂部部分進行填充的多晶矽層，其中所述矽層包含摻質且所述多晶矽層不含摻質。
如請求項7所述的積體電路裝置的形成方法，其中所述執行所述選擇性沈積製程包括使用含矽的前驅物及含蝕刻劑的前驅物，且所述執行所述非選擇性沈積製程包括使用所述含矽的前驅物但不使用所述含蝕刻劑的前驅物。
如請求項7所述的積體電路裝置的形成方法，其中所述絕緣體層是第一絕緣體層，且所述方法更包括在執行所述選擇性沈積製程之前，沿著所述隔離溝渠的側壁形成第二絕緣體層，使得所述矽層填充所述隔離溝渠的所述底部部分的剩餘部分且所述多晶矽層填充所述隔離溝渠的所述頂部部分的剩餘部分。