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TWI784099B - 具有堆疊閘極的半導體裝置及其製造方法 - Google Patents

具有堆疊閘極的半導體裝置及其製造方法 Download PDF

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TWI784099B
TWI784099B TW107143458A TW107143458A TWI784099B TW I784099 B TWI784099 B TW I784099B TW 107143458 A TW107143458 A TW 107143458A TW 107143458 A TW107143458 A TW 107143458A TW I784099 B TWI784099 B TW I784099B
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fet
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TW107143458A
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傑佛瑞 史密斯
安東 德維利耶
坎達巴拉 Ｎ 泰伯利
蘇巴迪普 卡爾
赫里特 Ｊ 盧森克
Original Assignee
日商東京威力科創股份有限公司
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Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
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Abstract

揭示內容的態樣提供半導體裝置，其包含：第一場效電晶體(FET)，形成在基板上且包含有第一閘極；第二FET，沿著實質上垂直於該基板之方向堆疊在該第一FET上且包含有第二閘極。該半導體裝置亦包含第一繞線軌道和與該第一繞線軌道電隔離的第二繞線軌道。該第一和第二繞線軌道之每一個係沿著該方向設在堆疊於該第二FET上的繞線平面上。該半導體裝置亦包含：第一導電跡線，建構成將該第一FET之第一閘極導電地耦接至該第一繞線軌道；及第二導電跡線，建構成將第二FET的第二閘極導電地耦接至該第二繞線軌道。

Description

具有堆疊閘極的半導體裝置及其製造方法
本揭示內容主張2017年12月4日提出的美國臨時申請案第62/594,354號之利益，其係全部以引用的方式併入本文中。
在此中所提供之先前技術敘述係用於大致上呈現該揭示內容的背景。在本先前技術段落中所敘述之作品範圍內，目前指定之發明人的作品、以及於提出時可能不適格作為先前技術之敘述的態樣，既不明確也未隱含地承認為對抗本揭示內容之先前技術。
半導體裝置係廣泛地使用於諸多電子設備，諸如智慧型電話、電腦、與類似者等。大致上，典型的半導體裝置包括具有諸如電晶體、電容器、電感器及其他零組件之主動裝置的基板。對於更小和更快之半導體裝置的需求不斷增加，該等半導體裝置係同時能夠支持更多數量之日益複雜和尖端的功能。此按比例縮小之製程大致上藉由提高生產效率和降低相關成本來提供益處。雖然如此，此按比例縮小亦增加半導體裝置之處理和製造的複雜性。隨著半導體裝置之尺寸在先進技術節點中縮小至更小的次微米尺寸，增加半導體裝置之密度變得更具挑戰性。需要改進的結構和製造它們之方法。
揭示內容的態樣提供半導體裝置，其包含：第一場效電晶體(FET)，形成在基板上且包含有第一閘極；第二FET，沿著實質上垂直於該基板之方向堆疊在該第一FET上且包含有第二閘極。該半導體裝置亦包含第一繞線軌道和與該第一繞線軌道電隔離的第二繞線軌道。該第一和第二繞線軌道之每一個係沿著該方向設在堆疊於該第二FET上的繞線平面上。該半導體裝置亦包含：第一導電跡線，建構成將該第一FET之第一閘極導電地耦接至該第一繞線軌道；及第二導電跡線，建構成將該第二FET的第二閘極導電地耦接至該第二繞線軌道。
於一實施例中，該第二閘極係沿著實質上垂直於該基板之方向堆疊在該第一閘極正上方。
於一範例中，該第一及第二繞線軌道係沿著實質上垂直於該基板的方向設在該第二閘極上方。
於一範例中，該第一導電跡線繞過該第二閘極及該第二FET。
在諸多實施例中，該半導體裝置另包含：第三FET，形成在該基板上，且包含有第三閘極；第四FET，沿著實質上垂直於該基板之該方向堆疊在該第三FET上，且包含有第四閘極。該半導體裝置亦包含：第三導電跡線，建構成將該第三FET的第三閘極導電地耦接至該第二繞線軌道；及第四導電跡線，建構成將該第四FET之第四閘極導電地耦接至該第一繞線軌道。再者，該第四閘極可為沿著該方向堆疊於該第三閘極上。該第三導電跡線能繞過該第四閘極及該第四FET。
在一些實施例中，該第二閘極係堆疊於該第一閘極上，且該 第四閘極係堆疊在該第三閘極上。再者，該第一及第二軌道係沿著該方向於該第一、第二、第三、及第四閘極上方設在一或多個繞線平面上。該第一及第二導電跡線係空間地分開，且該第一導電跡線繞過該第二閘極及該第二FET。此外，該第二導電跡線繞過該第一閘極及該第一FET。該第三及第四導電跡線係空間地分開，該第三導電跡線繞過該第四閘極及該第四FET，且該第四導電跡線繞過該第三閘極及該第三FET。再者，該第一及第四閘極係分別經由該第一及第四導電跡線導電地耦接至該第一軌道，且該第二及第三閘極係分別經由該第二及第三導電跡線導電地耦接至該第二軌道。
於一範例中，該第一及該第二閘極的至少一者可包括具有各向異性蝕刻性質之導電材料。
在一範例中，該第一及該第二FET係包括有n型FET及p型FET的互補FET。
於一範例中，第二閘極面積係等於或大於第一閘極面積，該第二閘極面積係與實質垂直和基板實質垂直之該方向之一平面相交的閘極之最大橫截面積的閘極面積，且第四閘極面積係等於或大於第三閘極面積，該第二閘極係在該第一閘極上方交錯，及該第四閘極係於該第三閘極上方交錯。在另一範例中，第二閘極面積係小於第一閘極面積，及第四閘極面積係小於第三閘極面積，該第二閘極係在該第一閘極上方交錯，且該第四閘極係於該第三閘極上方交錯。
在一些範例中，該第一FET另包含沿著該方向堆疊之第一組半導體棒，其中該第一閘極圍繞並附接至該第一組半導體棒，及其中第二FET另包含沿著該方向堆疊的第二組半導體棒，其中該第二閘極圍繞並附接至該第二組半導體棒。另外，該第二組半導體棒係沿著該方向堆疊於該第一組半導體棒上。
在一範例中，該第一閘極及該第二閘極之至少一者包括諸如釕的過渡金屬。
於一範例中，該第一閘極及該第二閘極係藉由包括一或多個介電材料之介電層所分開及導電上隔離。
在一些範例中，該第一閘極及該第二閘極的至少一者包括覆蓋該第一組及第二組半導體棒之至少一者的第一結構、覆蓋該第一結構之第二結構、及覆蓋該第二結構的第三結構。再者，該第一結構包括一具有高介電常數之層(高k層)、及防止該高k層與該第二結構之間的擴散之障壁層，該第二結構包括調整該個別閘極的功函數之功函數層、及防止該功函數層與該第三結構之間的擴散之阻擋層，且該第三結構包括一或多個導電材料。該高k層可為使用選擇性沈積製程形成於該第一組及第二組半導體棒的至少一者之上。該障壁層可為使用選擇性沈積製程形成在該高k層之上。該第二結構可為使用選擇性沈積製程形成於該第一結構之上。在一範例中，該等選擇性沈積製程的至少一者係選擇性原子層沈積。
10:第一方向
11:基板條片
12:淺溝道隔離部
13:電源軌道
14:帽蓋部
15:低k間隔部
18:結構
19(1):區域
19(2):區域
19(3):區域
20:擴散中斷部
22:第一組半導體棒(通道)
23:第三組半導體棒(通道)
24:第二組半導體棒(通道)
25:第四組半導體棒(通道)
32:第一閘極
33:第三閘極
34:第二閘極
35:第四閘極
100:半導體裝置
101:基板
102:第一方向
104:第一軸線
105:基板平面
112:第一閘極
113:第一導電跡線
114:第一繞線軌道
122:第二閘極
123:第二導電跡線
124:第二繞線軌道
131(1):第一電源軌道
131(2):第二電源軌道
132(1):位置
132(2):位置
191:重疊區域
192:暴露區域
200:半導體裝置
203:軸線
204:軸線
205:基板平面
213:第一導電跡線
214:第一繞線軌道
222:第二閘極
223:第二導電跡線
224:第二繞線軌道
242:第一閘極
291:交疊區域
292:暴露區域
300:半導體裝置
302:直立方向
303:軸線
304:軸線
305:基板平面
313:導電跡線
314:繞線軌道
322:第二閘極
323:導電跡線
324:繞線軌道
342:第一閘極
352:第三閘極
353:導電跡線
362:第四閘極
363:導電跡線
391:交疊區域
393:交疊區域
394:暴露區域
398:第一FET堆疊
399:第二FET堆疊
400:半導體裝置
510:介電質襯墊
612:第一結構
614:第一結構
710:非導電填充材料
714:WF結構
715:第一凹部位準
812:第二結構
814:第二結構
910:導電材料
1010:公用閘極帽蓋部
1115:第二凹部位準
1210:圖案化材料
1230:圖案
1312:第三結構
1330:溝道
1331:深度
1332:寬度
1410:介電分開層
1510:導電材料
1610:圖案化膜
1620:圖案
1620(1):圖案
1620(2):圖案
1620(3):圖案
1714:第三結構
1720:溝道
1720(1):溝道
1720(2):溝道
1720(3):溝道
1810:介電材料
1910:閘極帽蓋部
1915:第三凹部位準
1920:閘極帽蓋層
2010:圖案化材料
2020(1):通道
2020(2):通道
2030:介電層
2120:圖案
2220:繞線軌道
2220(1):繞線軌道
2220(2):繞線軌道
2220(3):繞線軌道
2220(4):繞線軌道
2220(5):繞線軌道
2220(6):繞線軌道
2230(2):導電跡線
2230(3):導電跡線
2230(4):導電跡線
2230(5):導電跡線
P1:第一平面
P2:第二平面
P3:第三平面
此揭示內容之經提出當作範例的諸多實施例將參考以下圖面詳細地敘述，其中類似數字涉及類似元件，且其中：圖1A-1B顯示根據揭示內容之實施例的示範半導體裝置100之橫截面及俯視圖；圖2A-2B顯示根據揭示內容的實施例之示範半導體裝置的橫截面及俯視圖；圖3A-3C顯示根據揭示內容之實施例的示範半導體裝置之二 個橫截面視圖及俯視圖；圖4顯示根據揭示內容的實施例之示範半導體裝置的立體圖；圖5-21顯示根據揭示內容之一些實施例的製造製程之諸多中間步驟的示範概要視圖；及圖22顯示一示範製程流程圖，以形成根據揭示內容之實施例的半導體裝置。
在此中之技術包括半導體設計以及三維互補場效電晶體(FET)裝置的對應製造方法。3D互補FET裝置(CFET)可包括三維堆疊單元(或標準單元、或邏輯標準單元)，其中該等互補n通道FET(或nFET(諸如n通道金屬氧化物半導體FET或NMOSFET或NMOS))和p通道FET(或pFET(諸如p通道金屬氧化物半導體FET或PMOSFET或PMOS))係彼此疊置定位。此直立堆疊(垂直於基板之工作表面而堆疊)，藉由將邏輯單元“折疊”至其自身上而呈三維設計，能夠實現用於該邏輯標準單元的面積縮放和繞線擁塞改進。
在此中之3D CFET設計提供面積縮放及金屬化中的減少。面積縮放係藉由例如將NMOS或PMOS源極和汲極以及閘極之任一者放置於彼此的頂部(取代從其互補件橫向地定位)來實現。例如，在平面式CFET裝置中，NMOS係定位於晶圓之一區域中，而PMOS係定位在該晶圓的不同區域中。在此中之3D CFET邏輯標準單元的另一益處係該源極和汲極電極可為交錯或“階梯式”作為允許從公用繞線線路或繞線軌道進接下或上源極和汲極電極之機制。此組構避免於平面式CFET裝置中產生nFET至pFET交 叉所需的額外金屬化之需要。以在此中的設計，於裝置內部產生此nFET和pFET交叉。
對於簡單之單元、諸如「及-或-反轉」(AOI)單元，使用CFET單元設計將上或下源極和汲極電極進接單個繞線軌道係有益的。在一範例中，繞線軌道可連接至該上源極和汲極電極兩者、或上金屬汲極(MD)以及下源極和汲極電極、或下金屬汲極(MD)。
堆疊或階梯式源極和汲極電極之技術包括一機制，用以選擇性地將諸如SiO、SiOC、SiOCN、SiON、SiN、AlO、HfO和SiC的介電材料、與每一者之摻雜變型沈積至源極和汲極觸點的金屬化中所使用之公用導體上，該公用導體可包括鎢、銅、鈷和釕。另一技術包括相對於該上源極和汲極電極而圖案化該底部源極和汲極電極之階梯式定向的方法，其可選地包括反向接觸應用之應用。另一技術係一方法，以精細精確度產生金屬沈積至金屬最終高度之。有一些用於此種精確沈積的技術，諸如使用自下而上之化學蒸氣沈積(CVD)製程或藉由CVD進行的金屬沈積、物理蒸氣沈積(PVD)、或具有良好空隙和接縫控制之原子層沈積(ALD)。另一技術係使用於形成埋入式電源軌道(或多條軌道)，並在軌道和對應的上或下源極與汲極金屬觸點之間形成連接。
將CFET設計從諸如AOI單元的相對簡單單元延伸至諸如正反器及鎖存器之更複雜單元，顯示源極和汲極電極的交錯或階梯式係用以保持有效的面積縮放得更大解決方案之組成部分。用於AOI單元之案例，一技術係將單元的面積減小至與三個繞線軌道(3T)之間距一樣小、稱為3T的單元高度。為了面積微縮更複雜之單元，諸如正反器，技術可將繞線軌道的數目減少至最小。例如，四個繞線軌道(4T)單元高度係會同埋入式電源軌道一起使用。對於AOI單元之實施例，源極及汲極電極可為交錯的，以能夠使nFET 及pFET連接皆能夠達到單個繞線軌道。電晶體之運作可經過用於NMOS及PMOS兩者的公用閘極發生。這意指單個閘極結構含有環繞式閘極(gate-all-around)NMOS和PMOS通道兩者。如此，使用至公用閘極之單個連接。
雖然在此中的技術可使用於很多類型及組構之半導體裝置，在此中的示範實施例敘述用於更複雜之單元設計的3D CFET整合方法，其中與單個繞線線路之連接係不僅使用於交錯式NMOS和PMOS源極和汲極電極，而且亦同樣用於交錯式NMOS和PMOS閘極。在此中的範例中，該交錯式或階梯式NMOS和PMOS閘極係稱為分離閘極，因為存在介電障壁(或介電分開層)將NMOS和PMOS閘極彼此物理地和電氣地分開。於交錯式組構中，可將單獨的NMOS和PMOS閘極兩者之連接做成公用繞線軌道。
在此中的實施例亦顯示用於製造示範裝置中之分離閘極的整合方法。在3D CFET裝置內具有單獨、交錯式nFET和pFET閘極之主要挑戰係當形成包括金屬化的閘極結構時業已形成該等通道，這對於單元之源極和汲極區域不會發生。形成交錯式源極和汲極nFET和pFET電極得益於仍然嵌入在閘極低k間隔部(或低k閘極間隔部或低k間隔部)內且未懸置在開放式接觸區域內的通道。源極和汲極可為由嵌入之通道所形成且接著金屬化。用於下源極和汲極電極兩者以及用於上源極和汲極電極，此流程可為有順序的。藉由對nFET和pFET相繼地執行源極和汲極生長和金屬化，這使得介電膜能夠沈積在各通道之間，以提供充分的間距。對於金屬閘極，有鑒於通道係存在於作為包括薄片及/或導線之一組懸置式半導體棒的替換閘極內，這可變得有問題，且這是在整合方式中列入考慮，以避免將nFET和pFET閘極短路在一起，因為可對互補閘極同時進行針對閘極之nFET或pFET區域的任一者所執行之製程。
在此中的示範實施例聚焦於併入3D CFET裝置，其中一個或多個nFET或pFET電晶體係在3D CFET設計中彼此直立地堆疊，各個nFET和pFET閘極係相對於彼此呈交錯或階梯式，使得例如在後段製程(BEOL)金屬化中藉由一或多條繞線軌道進出任一閘極係可能的，並可完成各個nFET和pFET閘極之交錯或階梯狀化，以對BEOL中的公用繞線軌道提供進接。
大致上，公用閘極亦可使用於單元設計中。因此，分離閘極及公用閘極之結合能使用於設計複雜的標準單元。於此揭示內容中的公用閘極係稱為閘極，其中nFET及pFET電晶體共享一公用閘極結構，以致與公用閘極之連接使nFET和pFET閘極兩者打開或關閉。針對分離閘極的案例，堆疊閘極可具有獨立之連接，例如用以連接至不同的電信號。
在一實施例中，半導體裝置，諸如電晶體，可關於基板平面(諸如基板之平面式工作表面)而配置。第一半導體裝置可為形成在平行於基板平面的平面上，且第二半導體裝置可為形成在亦平行於基板平面之不同平面上，以便增加基板平面的每單位面積之半導體裝置的數量。第二半導體裝置可為沿著垂直於基板平面之第一方向堆疊在第一半導體裝置之上。根據一些實施例，第一半導體裝置可為第一FET，且第二半導體裝置可為第二FET。第二FET的第二閘極可為沿著第一方向進一步堆疊在第一FET的第一閘極之上及與第一FET的第一閘極分開。為了將第一閘極及第二閘極導電地耦接至不同電信號，第一通孔至閘極連接(或導電跡線)可建構成將第一閘極耦接至第一繞線軌道，且第二導電跡線可建構成將第二閘極耦接至第二繞線軌道。於一實施例中，第一及第二繞線軌道傳導分開之電信號，並沿著第一方向坐落於第一和第二閘極上方的一平面上。再者，繞線軌道可為導電地耦接至多個閘極，包括形成在平行於基板平面之平面上的n型FET(nFET)之 閘極、和形成在平行於基板平面的另一平面上之p型FET(pFET)的閘極，從而緩解繞線擁塞。
圖1A-1B顯示根據一些實施例之半導體裝置100的實施例之橫截面及俯視圖。圖1A中的半導體裝置100之橫截面視圖係沿著圖1B中的AA'剖開。在一實施例中，半導體裝置100包括具有第一及第二FET之FET的堆疊。第一FET係形成在平行於基板101之基板平面105的第一平面P1上。第二FET係形成在平行於基板平面105之第二平面P2上。再者，第二FET係沿著垂直於基板平面105的第一方向102堆疊在第一FET之上。第一FET可包括第一組半導體棒及多數個端子，諸如第一源極、第一汲極、第一閘極112、與類似者等。第一閘極112可為形成於第一組半導體棒之上。第二FET可包括第二組半導體棒及多數個端子，諸如第二源極、第二汲極、第二閘極122、與類似者等。第二閘極122可為形成在第二組半導體棒之上。當第一FET係於操作中時，第一通道可基於第一組半導體棒加以形成。類似地，當第二FET係在操作中時，第二通道可基於第二組半導體棒而形成。因此，第一組半導體棒係稱為第一通道，且第二組半導體棒係稱為第二通道。
參考圖1A，第一閘極112係形成在第一平面P1上，且堆疊於第一閘極112上方及與第一閘極112空間地分開的第二閘極122係形成於第二平面P2上。第一閘極112和第二閘極122重疊，導致第一閘極112和第二閘極122之間的重疊區域191(亦即，藉由交叉影線標出)，如圖1B之俯視圖中所視。為了將第一及第二閘極112及122導電地耦接至不同電信號，可採用分開的導電跡線，以將第一及第二閘極112及122連接至分開之繞線軌道。譬如，每一繞線軌道能傳導不同的電信號。參考圖1A-1B，第一導電跡線113可建構成將第一閘極112連接至第一繞線軌道114，且第二導電跡線123可建構成將第二閘極122連接至第二繞線軌道124。第一及第二繞線軌道114及 124係平行於基板平面105之第三平面P3坐落在第一及第二閘極上方。於一範例中，第一及第二繞線軌道114及124的一或多個部份係實質上平行於圖1B中所顯示之第一軸線104。第一軸線104係平行於基板平面105。
在一些實施例中，第一閘極112與第二閘極122形成分離閘極。分離閘極能意指物理地和電氣地分開的閘極堆疊，並可經由分開之導電跡線導電地連接至分開的繞線軌道。
繞線軌道可為坐落於半導體裝置100之任何合適位置中，諸如FET堆疊上方的平面(圖1A)或下方之平面。繞線軌道可具有任何合適的結構及材料。在一實施例中，繞線軌道可為導電地耦接至多數個端子，諸如諸多FET及半導體裝置之閘極、源極、汲極等、或其任何合適的組合。於一實施例中，額外之繞線軌道可包括在半導體裝置100中，以傳導額外的電信號。譬如，四條繞線軌道可使用於標準單元，諸如正反器中。在一範例中，多數條繞線軌道可導電地耦接以傳導相同之電信號。
半導體裝置100可包括一或多個電源軌道，諸如第一及第二電源軌道131(1)-(2)，以將電源提供至半導體裝置100，諸如將正電壓及負電壓供給至半導體裝置100。於未示出的範例中，電源軌道可為坐落在繞線軌道所定位之相同平面，諸如第三平面P3中。於另一範例中，電源軌道可為坐落在與繞線軌道不同的一或多個平面中，如此，繞線軌道可為堆疊於電源軌道上方或下方，以減少藉由半導體裝置100所佔用之面積，及增加基板平面105的每單位面積之半導體裝置的數目。參考圖1A-1B，第一及第二電源軌道131(1)-(2)係坐落在第三平面P3下方及於基板平面105中。為減少藉由半導體裝置100所佔用之面積，第一及第二電源軌道可另一選擇地定位在藉由132(1)-(2)所指示的位置。
於一實施例中，第一及第二FET係具有nFET及pFET之 CFET。譬如，第一FET係nFET，且第二FET係pFET。
在一些範例中，一或多個FET可為堆疊於第二FET上方。再者，一或多個閘極可堆疊於第二閘極122上方。每一閘極可為藉由使用不同的導電跡線耦接至不同電信號，導電跡線建構成將各閘極連接至不同繞線軌道。
在上面所述實施例中，第二閘極122係夾在定位第一繞線軌道114的第三平面P3及第一閘極112之間。當連接在第三平面P3上的第一繞線軌道114及第一閘極112時，為了使第一導電跡線113繞過第二閘極122，第一及第二閘極112及122可為相對於彼此交錯。當第一及第二閘極112及122係交錯的時，第一閘極112上之暴露區域192能使用於將第一導電跡線113連接至第一閘極112，如在圖1B的俯視圖中所視。除了暴露區域192以外，當第一及第二閘極係交錯的時，存在有重疊區域191。於一範例中，第二導電跡線123可為定位在第二閘極122上之任何合適位置，且第一導電跡線113可為定位於第一閘極112上的暴露區域192中之任何合適位置。在一範例中，第一及第二導電跡線113及123的位置能為根據繞線軌道114及124之位置作調整。
於圖1A-1B中所顯示的實施例中，第二閘極122之第二橫截面積係設定成比第一閘極112的第一橫截面積較小，導致第一及第二閘極112及122分別為交錯的。在圖1A-1B中所顯示之範例中，當閘極係以平行於基板平面105的平面加以切分時，閘極之橫截面積係最大橫截面積。
在一實施例中，第二橫截面積係等於或大於第一橫截面積。如此，第二閘極可為沿著平行於基板平面的一或多條軸線相對於第一閘極移位，以致第一及第二閘極係交錯的。一範例係顯示在圖2A-2B中。圖2A-2B顯示根據一些實施例之示範半導體裝置200的橫截面及俯視圖。圖2A中之半 導體裝置200的橫截面視圖係沿著圖2B之AA'剖開。半導體裝置200包括FET之堆疊，分別具有第一及第二FET、第一及第二導電跡線213及223、第一及第二繞線軌道214及224、及一或多個電源軌道、以及類似者等。
半導體裝置200包括類似結構及零組件，如圖1A-1B中所敘述的半導體裝置100之那些者。圖2A-2B中的零組件2xx係與圖1A-1B中之零組件1xx完全相同，在此xx係由01至24的數字，且如此，為清楚之目的，省略與圖1A-1B中之那些零組件相同的圖2A-2B中之零組件的敘述。
於下面敘述半導體裝置100及200間之不同態樣。在半導體裝置200中，第二閘極222的第二橫截面積係設定為等於或大於第一閘極242之橫截面積。因此，圖2A-2B中的第二閘極222係藉由沿著平行於基板平面205之一或多個軸線(諸如沿著軸線203及204)相對於第一閘極242移位第二閘極222而相對於第一閘極242為交錯的，導致第一閘極242上之暴露區域292。第一閘極242及第二閘極222亦交疊，導致交疊區域291(亦即，藉由交叉影線標出)。第一導電跡線213可為定位在暴露區域292上方，以將第一閘極242導電地耦接至第一繞線軌道214及繞過第二閘極222。第一閘極242與第二閘極222形成分離閘極。
在上閘極的位置在底部閘極(諸如第一閘極242)之上的情況下，諸如第二閘極222的上閘極具有能夠連接至多數個繞線軌道之優點。然而，底部閘極可為相對於上閘極為交錯的，以致底部閘極可連接至例如高達兩條不同之繞線軌道。參考圖2A，上閘極(亦即，第二閘極222)係定位至第一閘極242的左側，且如此，底部閘極(亦即，第一閘極242)連接至繞線軌道214。在圖2A中未示出之另一範例中，當上閘極(亦即，第二閘極222)係定位至第一閘極242的右側時，第一閘極242可連接至繞線軌道224。
於一實施例中，繞線軌道可為導電地耦接至形成在平行於基 板平面之不同平面上的半導體裝置之多數個零組件。譬如，半導體裝置的多數個零組件可包括nFET源極及汲極、pFET源極及汲極、合併之nFET及pFET源極及汲極、公用閘極、nFET閘極或nFET的閘極、pFET閘極或pFET之閘極、及類似者等。參考圖3A-3C，nFET及pFET的閘極可為形成在平行於基板平面之不同平面中，且共享或進出相同的繞線軌道，如此，減輕對諸如nFET到pFET交叉之額外金屬化的需要，並減少繞線擁塞。
圖3A-3C顯示根據一些實施例之半導體裝置300的二橫截面視圖及俯視圖。於圖3A及3C中之半導體裝置300的橫截面視圖係分別沿著圖3B之AA'及CC'剖開。半導體裝置300包括二個FET堆疊，第一FET堆疊398包括圖3A中所顯示之第一及第二FET及圖3B的頂部，且第二FET堆疊399包括圖3C中所顯示的第三及第四FET及圖3B之底部。半導體裝置300亦分別包括第一、第二、第三、及第四導電跡線313、323、353及363、第一及第二繞線軌道314及324、一或多個電源軌道(未示出)、以及類似者等。在一範例中，半導體裝置300可為標準單元之一部份。
半導體裝置300中的第一FET堆疊398包括與圖2A-2B中所顯示之半導體裝置200中的FET堆疊之那些者相同的結構及零組件。圖3A-3B中之零組件3xx係與圖2A-2B中的零組件2xx完全相同，在此xx係由01至42及由91至92之數字，且如此，為清楚之目的，省略圖3A中之第一FET堆疊398中的零組件之敘述。
半導體裝置300另包括第二FET堆疊399，在此第三FET係形成於第一平面P1上，且第四FET係形成在第二平面P2上。再者，第四FET係沿著直立方向302堆疊於第三FET上方。第三及第四FET的零組件係與第一及第二FET之那些零組件完全相同，且如此，為清楚之目的省略零組件之敘述。類似於圖3A中所顯示的第一FET堆疊398，第四閘極362係堆疊在第 三閘極352上方及與第三閘極352空間地分開。第四閘極362之第四橫截面積可為與第三閘極352的橫截面積相同或更大。因此，沿著平行於基板平面305的一或多個軸線、諸如沿著軸線303及304，藉由移位第四閘極362，第四閘極362係相對於第三閘極352為交錯的，導致第三閘極352上之暴露區域394。第三導電跡線353可為定位在暴露區域394上方，以將第三閘極352導電地耦接至第二繞線軌道324及繞過第四閘極362。第四導電跡線363係建構成將第四閘極362導電地耦接至第一繞線軌道314。第一閘極342與第二閘極322形成分離閘極。第三閘極352及第四閘極362形成分離閘極。
如圖3A-3C中所顯示，分別來自第一及第二FET堆疊398及399的多數個端子(分別諸如第一及第四閘極342及362)能共享相同之繞線軌道，諸如第一繞線軌道314。再者，共享相同的繞線軌道之分別諸如第一及第四閘極342及362的多數個端子可形成在平行於基板平面305之諸如第一平面P1及第二平面P2之不同平面中。共享相同的繞線軌道之多數個端子可為來自nFET及pFET兩者。如上面所述，由相同之繞線軌道進出坐落於不同平面中的nFET及pFET之閘極能減輕繞線擁塞。
如上面所述，額外的繞線軌道能使用於傳導更多電信號。譬如，平行於繞線軌道314及324之二更多繞線軌道可為定位於繞線軌道314及324之間且在交疊區域391(亦即，藉由交叉影線標出)及393(亦即，藉由交叉影線標出)上方。第二平面P2中所形成的上閘極(諸如第二閘極322及第四閘極362)能進接二個額外之繞線軌道及繞線軌道314及324的其中一者。於一範例中，第一平面P1中所形成之下閘極(諸如第一閘極342及第三閘極352)不能進接二個額外的繞線軌道。代替地，視相對於個別分離閘極中之上閘極的下閘極之定向而定，下閘極(諸如第一閘極342及第三閘極352)能進接繞線軌道314及324之其中一者。
如上面所述，繞線軌道能為連接至底部源極及汲極電極與上源極及汲極電極。繞線軌道能為連接至一組分離閘極的底部閘極、及另一組分離閘極之上閘極。分離閘極的額外之底部閘極及分離閘極的額外之上閘極亦可為連接至繞線軌道。再者，繞線軌道能為連接至公用閘極。複雜的標準單元設計(諸如正反器)能使用公用閘極及分離閘極兩者，在此nFET及pFET閘極係彼此上下堆疊，但具有個別的連線通至各別繞線軌道，包括公用繞線軌道。
圖4顯示根據揭示內容的實施例之半導體裝置400的立體圖。半導體裝置400包括藉由譬如坐落於溝道1330及1720(3)之一或多個介電材料所分開的二FET堆疊。第一FET堆疊包括第一FET及第二FET。第一FET堆疊可包括與圖1A-1B中所顯示之半導體裝置100中的FET堆疊之那些者相同的結構及零組件。第一FET包括第一閘極32及第一組半導體棒22或第一通道22。第二FET包括第二閘極34及第二組半導體棒24或第二通道24。形成在第二平面上之第二閘極34係沿著第一方向10堆疊於第一平面上所形成的第一閘極32上方。第二閘極34係使用介電分開層1410與第一閘極32物理地分開。再者，第一閘極32及第二閘極34係相對於彼此交錯。第一閘極32係經由導電跡線2230(2)導電地耦接至繞線軌道2220(2)。第二閘極34係經由導電跡線2230(4)導電地耦接至繞線軌道2220(4)。第一閘極32與第二閘極34形成分離閘極。
類似地，第二FET堆疊包括第三FET及第四FET。第三FET包括第三閘極33及第三組半導體棒23或第三通道23。第四FET包括第四閘極35及第四組半導體棒25或第四通道25。形成在第二平面上之第四閘極35係沿著第一方向10堆疊於第一平面上所形成的第三閘極33上方。第四閘極35係使用介電分開層1410與第三閘極33物理地分開。再者，第三閘極33及第 四閘極35係相對於彼此交錯。第三閘極33係經由導電跡線2230(3)導電地耦接至繞線軌道2220(3)。第四閘極35係經由導電跡線2230(5)導電地耦接至繞線軌道2220(5)。第三閘極33及第四閘極35形成分離閘極。
形成在第一平面上之閘極(諸如第一閘極32及第三閘極33係稱為下閘極，且形成在第二平面上的閘極(諸如第二閘極34及第四閘極35)係稱為上閘極。類似地，具有下閘極之FET係稱為下FET，且具有上閘極的FET係稱為上FET。
半導體裝置400亦包括覆蓋有互連帽蓋部(或埋入式電源軌道帽蓋部)14之電源軌道(或埋入式電源軌道)13、藉由淺溝道隔離部(STI)12與電源軌道13隔離的基板條片11。於一範例中，基板條片11可為半導體裝置400之基板(未示出)的一部份。半導體裝置400亦包括閘極帽蓋層1920，以使上閘極34及35與半導體裝置400之其他零組件隔離。繞線軌道2220係形成在介電層2030中。
於一範例中，第一FET堆疊可為第一標準單元的一部份，諸如包括三條繞線軌道2220(1)-(2)及2220(4)之正反器。第二FET堆疊可為包括三條繞線軌道2220(3)及2220(5)-(6)的第二標準單元之一部份。繞線軌道2220係平行於第二方向9。額外的繞線軌道(未示出)可包括在第一及第二標準單元中。第一至第四閘極32、34、33及35係分別坐落在區域19(1)內。額外之閘極可為坐落於區域19(2)-(3)中，並共享繞線軌道2220。
半導體裝置400可包括任何合適數目之標準單元、及任何合適數目的FETs，以及包括電源軌道、繞線軌道、及類似者等之其他零組件。區域19(1)-(3)係藉由包括一或多個介電材料的結構18所分開。在一些範例中，結構18可包括藉由低k介電材料而與區域19(1)-(3)分開之源極與汲極觸點。亦可包括擴散中斷部20，其包括一或多個介電材料，以分開譬如鄰接的 標準單元。於一範例中，在美國專利第9,721,793號中敘述擴散中斷部20之形成，其全部以引用的方式併入本文中。半導體裝置400能包括藉由任何合適數目之結構18及擴散中斷部20所分開的任何合適數目之區域19(1)-(3)。另外的分離閘極係坐落於區域19(2)內。除了分離閘極以外，半導體裝置400亦可包括共享公用閘極之FET堆疊。公用閘極意指一FET堆疊的閘極，其物理地連接及導電地耦合以形成公用閘極結構，如此，至公用閘極結構之任何連接可將閘極打開或關閉。參考圖4，公用閘極係坐落在區域19(3)內。於一實施例中，類似於第二FET堆疊，包括有形成在第一平面上之第五閘極(下閘極)及形成在第二平面上的第六閘極(上閘極)之第三FET堆疊係坐落於區域19(2)內。第五閘極係連接至繞線軌道2220(4)，且第六閘極係連接至繞線軌道2220(2)。在一範例中，上FET係p型，且下FET係n型，及如此，繞線軌道2220(2)可為連接至nFET及pFET兩者，減輕繞線擁塞。
基板可為任何合適的半導體材料、諸如矽(Si)、碳化矽(SiC)、藍寶石、鍺(Ge)、砷化鎵(GaAs)、矽鍺(SiGe)、磷化銦(InP)、金剛石、與類似者等。基板可為摻雜有n型和p型雜質。基板可包括諸多層，諸如形成於半導體基板上之導電或隔離層、絕緣體上矽(SOI)結構、及類似者等。基板亦可為應變的。
電源軌道13能將合適之電源供給(諸如正及負電源供給)提供至半導體裝置400。電源軌道13可為藉由任何合適的一或多個導電材料(諸如釕(Ru)、銅(Cu)、及類似者)等所形成。電源軌道13可為使用任何合適結構所形成，諸如於2018年1月19日提出之美國專利申請案第15/875,442號中所揭示，其係全部以引用的方式併入本文中。如上面所述，電源軌道13可為形成在任何合適之平面中，諸如於圖4中所顯示者，或形成於與繞線軌道2220等相同的位準上。
互連帽蓋部14可使電源軌道13與FET和類似者隔離。互連帽蓋部14能包括以任何合適結構所製成之一或多個介電材料。互連帽蓋部14能包括諸如SiO、SiCO、SiCN、SiC、SiN、及類似者的材料。
STI 12能防止譬如於電源軌道13與基板條片11間之電流洩漏。STI 12可使用任何合適的一或多個介電材料及任何合適之結構加以製成。STI能包括SiO2、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k介電質、其他合適材料、或其組合、及/或技術領域中已知之其他合適材料。
以結構及材料的觀點，第二FET堆疊與具有分離閘極之其他FET係類似於第一FET堆疊。因此，為清楚之目的給予第一FET堆疊之敘述。第一FET包括第一源極、第一汲極、第一通道22、和第一閘極32。第二FET包括第二源極、第二汲極、第二通道24、和第二閘極34。第一和第二源極及第一和第二汲極可具有任何合適的半導體材料或半導體材料之組合、諸如Si、AlGaAs、Ge、GaAs、GaAsP、SiGe、InP、及類似者等。在一實施例中，第二源極和汲極可為定位於第一源極和汲極之上，諸如在2017年7月19日提交的美國專利申請案第15/654,327號中所揭示，其係全部以引用之方式併入本文中。
如上面所述，第一通道22可包括任何合適的結構及材料系統，以當第一FET係於操作中時提供半導體通道。第二通道24可包括任何合適之結構及材料系統，以當第二FET係於操作中時提供半導體通道。第一通道22及第二通道24可具有任何合適的半導體材料，包括諸如矽、鍺等之元素半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦等的化合物半導體，諸如矽鍺之合金半導體，或其組合。在一範例中，第一和第二通道22和24包括不同的半導體材料。
第一通道22及第二通道24可包括任何合適之結構，諸如一或多個半導體棒。於一範例中，半導體棒可為奈米線、奈米片、任何其他合適的形狀等。第一和第二通道22和24可為物理地分開。參考圖5，其說明一範例結構，沿著第一方向10堆疊三塊奈米片以形成第一通道22或第二通道24。再者，第二通道24係沿著第一方向10堆疊於第一通道22之上並與第一通道22物理地分開。在一範例中，第一通道22包括Si，且第二通道24包括SiGe。
第一FET可為具有p通道的pFET，且第二FET可為具有n通道之nFET。另一選擇係，第一FET可為具有n通道的nFET，且第二FET可為具有p通道之pFET。於本揭示內容中，在操作中作為nFET中的n通道之第一通道22及作為pFET中的p通道之第二通道24係使用當作一範例，可適當地修改本揭示內容，以於操作中譬如應用至作為pFET中的p通道之第一通道22及作為nFET中的n通道之第二通道24。
第一閘極32可為形成在第一通道22之上。第二閘極34可為形成於第二通道24之上。第一及第二閘極32及34可包括分別使用於nFET及pFET的任何合適之半導體閘極結構及材料系統。以任何合適的組構，諸如在Fin FET(FinFET)、環繞式閘極(GAA)、三閘極、Pi閘極、及類似者中所使用之組構，第一閘極32可覆蓋第一通道22，且第二閘極34可覆蓋第二通道24。於GAA組構中，閘極材料可圍繞通道每一側。
參考圖4，第一閘極32包括第一結構612、第二結構812、及第三結構1312。第一結構612可包括高介電(高k)層(或高k膜或諸高k膜)作為第一通道22之上的閘極絕緣體和高k層之上的障壁層。高k層可包括具有高介電常數之任何合適的介電材料，諸如氧化鉿(HfO)。障壁層可為任何合適之介電材料，諸如TiN，防止高k層與功函數層(WF)層或第二閘極34中所使 用的WF結構之間的擴散。覆蓋第一閘極結構612之第二結構812可包括WF層和阻擋層。WF層可調整功函數及影響第一閘極32的閾值電壓，並可包括AlTiC和AlTiO。大致上，WF層可包括任何合適之功函數材料，且不限於AlTiC和AlTiO。阻擋層可具有任何合適的材料，諸如TiN，以防止WF層和第三結構1312之間的擴散。覆蓋第二結構812之第三結構1312可包括任何合適的一或多種導電材料作為閘極填充物，諸如包括Ru之過渡金屬。
第二閘極34包括第一結構614、WF結構714、第二結構814、及第三結構1714。參考圖4，第二閘極34的第一結構614、第二結構814、及第三結構1714可為分別與第一閘極32之第一結構612、第二結構812、及第三結構1312完全相同。為了調整第二閘極34的功函數，WF結構714能插入第一結構614與第二結構814之間。在一範例中，WF結構714可包括AlTiN。大致上，WF結構714可包括任何合適的功函數材料及不限於AlTiN。
為清楚之目的，通道意指包括第一至第四通道22-25之複數個通道。第一結構意指包括第一結構612及614的複數個第一結構。WF結構意指包括WF結構714之複數個WF結構。第二結構意指包括第二結構812及814的複數個第二結構。第三結構意指包括第三結構1312及1714之複數個第三結構。
圖5-21顯示根據揭示內容的一些實施例之製造製程的諸多中間步驟的概要視圖之範例。在一範例中，半導體裝置400係藉由製造製程所製成。參考圖5，當製造製程開始時，製造及金屬化半導體裝置400中的FET之源極及汲極。暴露夾在坐落於鄰接結構18上的閘極低k間隔部15之間的通道。剩餘之FIN介電質襯墊510能促進第一至第四通道22-25的形成。
第一範例係使用於說明一製造製程。在第一範例中，整合流程以打開替換閘極開始，在此有上pFET奈米線/奈米片及下nFET奈米線/ 奈米片。於其他實施例中，nFET係放置在pFET之上。奈米線在替換閘極內為開放的，且藉由閘極低k間隔部所密封。再者，超出閘極低k間隔部者係已開啟及金屬化之上及下源極及汲極。CFET裝置具有已定位於主動裝置下方的電源軌道。對於下面所顯示之範例，立體圖顯示二個並排的標準單元。這說明閘極切口之最佳配置如何可藉由允許初始替換閘極溝道為本質上連續的而改進所揭示方法的能力來改善製程，諸如底部填充沈積及導體材料上之介電膜的一些選擇性沈積、以及降低至上懸置式奈米線/奈米片之點的下方之材料的各向同性凹入。
參考圖5，於第一範例中，打開CFET替換閘極，顯示浮置的上及下通道奈米線/奈米片，其藉由閘極低k間隔部15在打開之替換閘極的兩端密封。上通道奈米線/奈米片對應於第二通道24。下通道奈米線/奈米片對應於第一通道22。
製造製程係建構以基於暴露之通道形成分離閘極及進一步形成導電跡線及繞線軌道。基於圖5中所顯示的通道形成分離閘極存在有一些挑戰。首先，當一系列閘極材料係形成於先前閘極材料或通道之上時，該系列閘極材料係亦形成在介電材料上，諸如閘極低k間隔部15、互連帽蓋部或埋入式電源軌道帽蓋部14、STI 12、嵌入低k間隔部15內的殘留FIN介電質襯墊510、及類似者等，導致分離閘極(諸如第一閘極32及第二閘極34)短路。其次，溝道(諸如溝道1330及1720(3))係形成於第三結構中，以分開鄰接閘極、以使分離閘極交錯、及類似者等。在一範例中，溝道可為很深的。第三，諸如第一閘極32和第二閘極34之分離閘極係物理地和電氣地分開。根據一些實施例，可藉由在先前的閘極材料或通道之上實施閘極材料的一系列選擇性沈積來解決上述挑戰，包括有將高k膜直接選擇性沈積至矽、SiGe、Ge通道上。高k膜可包括HfO。高k膜可包括使用於已建立之HKMG(高 k金屬閘極)裝置的任何高k膜。在一範例中，於直接在矽、SiGe或Ge通道上完成選擇性沈積高k膜之後，可經過高k膜來生長或沈積閘極氧化物層。此外，選擇性地在其他導體上和高k膜上選擇性沈積諸多功函數及襯墊金屬(諸如WF結構、第二結構、第一結構之障壁層中所使用的材料)而未沈積至介電材料(諸如閘極低k間隔部)之操作亦可加以使用。於一範例中，用於環繞式閘極金屬化之膜(諸如第二結構中所使用的材料)包括但不限於TiN、TaN、TiAl、Ru、TiON、與類似者等。
此外，可於第三結構中使用一或多個具有各向異性蝕刻性質之導電材料。特別地是，使用相對容易各向異性蝕刻的金屬，諸如釕，對閘極進行金屬化。可使用第三結構中所使用之一或多種導電材料的底部填充沈積。特別地是，藉由底部填充沈積的上述沈積閘極金屬的方法可用來簡化整個整合製程。在形成溝道中之各向異性及選擇性蝕刻製程可加以使用。另一方法包括在下閘極的導電材料之上的介電材料之選擇性沈積。介電材料或介電分開層能使用於將下金屬化閘極與上金屬化閘極物理地分開。此介電材料可包括但不限於在諸如Ru或其他閘極金屬的金屬表面上之SiO、SiCO、SiCN、SiN、SiOCN、SiC、SiON、AlO、HfO。
在下面顯示範例整合製程。於此實施例中，分離閘極結構係藉由閘極、或閘極金屬(諸如釕)的第三結構之直接各向異性蝕刻法所形成。下閘極可為相對於上閘極選擇性地交錯，如在圖2A-2B中所顯示，或如圖1A-1B及圖4中所顯示。
根據一些實施例，閘極材料的此系列選擇性沈積能使用於防止分離閘極短路。在閘極材料之此系列選擇性沈積中，目前閘極材料可選擇性地沈積至先前的閘極材料或通道上，在此先前閘極材料或通道上之沈積速率係遠大於介電材料上的沈積速率，介電材料包括閘極低k間隔部15、互連 帽蓋部14、STI 12、嵌入在低k間隔部15內的殘留FIN介電質襯墊510、及類似者等。於一範例中，先前閘極材料上之沈積速率與介電材料上的沈積速率之比率可為10：1。在一實施例中，當少量的目前閘極材料係沈積於介電材料上時，可例如藉由蝕刻製程從介電材料移除少量之目前閘極材料，而不會影響在先前閘極材料或通道之上的目前閘極材料。因此，於目前閘極材料的選擇性沈積之後可進行蝕刻製程，其在介電材料之上移除少量的目前閘極材料。額外地或另一選擇係，選擇性沈積能以順序之方式進行，其中多個週期的選擇性沈積之後接著各別週期的蝕刻製程，以便提供選擇性沈積。於另一範例中，介電材料上之沈積速率可為最小並設置為零，且如此，可省略蝕刻製程。
閘極材料的此系列選擇性沈積可包括第一、第二、第三、及第四選擇性沈積。在第一選擇性沈積中，高k層係選擇性地沈積在形成通道的半導體材料(諸如Si、SiGe、及/或類似者)之上。於第二選擇性沈積中，障壁層係選擇性地沈積在高k層之上。於第三選擇性沈積中，WF結構係選擇性地沈積在障壁層之上。於第四選擇性沈積中，第二結構係選擇性地沈積在障壁層或WF結構之上。如上面所述，分別於第一、第二、第三和第四選擇性沈積之後可接著一蝕刻製程，以移除沈積在介電材料之上的少量閘極材料。如上所述，該系列選擇性沈積之一或多個能以順序的方式完成，其中多個週期的選擇性沈積之後係接著各別週期的蝕刻製程。
譬如，高k層可為對通道材料(例如，Si、SiGe或Ge之任一者)具有選擇性，而對替換閘極內的其他介電材料(諸如低k閘極間隔部15、閘極內之填充塊、或諸如高出金屬化觸點的互連帽蓋部14之介電質帽蓋部)不具有選擇性。於相關的替換高k層金屬閘極處理中，高k層係藉由ALD沈積，其不僅沈積在通道材料(例如，Si、SiGe或Ge的任一者)之上，而且沿著閘極 低k間隔部15的表面以及閘極內之任何切口表面沈積。此非選擇性沈積可造成分離閘極的上閘極和下閘極之間的短路，因為高k層係在上閘極和下閘極之間的意欲分開區域中選擇性地移除，而未由上閘極移除任何材料。在此中之選擇性ALD的應用藉由不將任何高k層沈積在意欲閘極間之區域中來解決該問題。
於一範例中，使用以下操作：在高k層以及其他導電或含金屬材料上選擇性沈積其他閘極金屬，諸如襯墊及nFET及pFET功函數金屬(諸如WF結構、第二結構、第一結構之障壁層中所使用的材料)。在一實施例中，因為高k層係只選擇性地沈積於在此中之通道上，所有其他閘極金屬將如此同樣選擇性地沈積在通道上，且不沿著閘極低k間隔部或業已形成於閘極內的任何介電質切口處。此一技術防止上及下意欲的閘極之間的短路。
於一實施例中，為在第三結構中形成溝道、諸如溝道1330及1720(3)，蝕刻製程能使用於移除第三結構之一或多個導電材料。根據一些實施例，蝕刻製程可為各向異性的，在此沿著圖4中之第一方向10的直立蝕刻速率係遠大於在垂直於第一方向10之平面內的水平蝕刻速率。因此，具有各向異性蝕刻性質的一或多個導電材料可使用在第三結構中。根據一些實施例，具有各向異性蝕刻性質之諸如Ru的過渡金屬能使用於形成第三結構。
蝕刻製程亦可為選擇性的，在此一或多個導電材料之蝕刻速率係遠大於介電材料及先前閘極材料的蝕刻速率。介電材料可包括閘極低k間隔部15、互連帽蓋部14、介電分開層1410、及類似者等。先前之閘極材料可包括第一結構、WF結構、及第二結構。
根據一些實施例，能實施第三結構中所使用的一或多個導電材料之底部填充沈積，以簡化製造製程，以形成分離閘極。在一實施例中，一或多個過渡金屬(諸如Ru)的底部填充沈積能使用於形成下閘極之第三 結構，在此下閘極係以具有最小空隙的一或多個過渡金屬所填充。於一範例中，能使用化學蒸氣沈積(CVD)實施底部填充沈積。再者，於上閘極中有相對少量之一或多個過渡金屬。隨後，蝕刻製程能使用於移除上閘極中的少量之一或多個過渡金屬。在一範例中，蝕刻製程可為各向同性蝕刻製程，諸如藉由Tokyo Electron Ltd.所製造的蝕刻裝置之CERTAS平台。
根據一些實施例，於下閘極的導電材料之上的介電分開層1410之選擇性沈積可為使用於物理地及電氣地分開分離閘極，諸如第一閘極32及第二閘極34。在介電分開層1410的選擇性沈積中，下閘極之導電材料上的沈積速率係遠大於先前閘極材料及介電材料上之沈積速率。在一範例中，導電材料上的沈積速率與先前閘極材料和介電材料上之沈積速率的比率可為10：1。於另一範例中，先前閘極材料和介電材料上之沈積速率可為最小並設置為零。在一實施例中，可譬如藉由蝕刻製程移除沈積於先前閘極材料和介電材料上的少量介電分開層1410，而不會影響下閘極之上的介電分開層1410。因此，可在介電分開層1410的選擇性沈積之後進行蝕刻製程。另一選擇係，可使用介電分開層1410的底部填充沈積。在底部填充沈積中，例如，可使用諸如SiO之介電分開層1410的自下而上之沈積來分開例如閘極32和34，在此如與閘極低k間隔部15和第二結構814相比，較大量之諸如SiO的介電材料係沈積於閘極32之上，以形成介電分開層1410。因此，可使用選擇性各向同性蝕刻以由閘極低k間隔部15和第二結構814移除介電材料，而在閘極32和34之間的介電分開層1410上具有最小之影響。
在一實施例中，方法包括例如藉由CVD、底部填充CVD、PVD等而用金屬填充閘極，該金屬可以優異的選擇性輕易地凹入最後閘極金屬(諸如第三結構之阻擋層)，該閘極金屬係環繞式閘極沈積的一部分，例如TiN。當閘極填充金屬係諸如Ru之過渡金屬時，此等製程可使用由Tokyo Electron Ltd.所開發之CERTAS蝕刻平台加以執行。蝕刻選擇性各向同性凹入之目的係填充已圖案化之上和下個別閘極，且接著在生長可將上和下閘極彼此分開的介電膜(或介電分開層1410)之前，於上閘極下方使填充金屬向下凹入。在這方面，將高k襯墊、功函數金屬直接選擇性沈積至通道且不沈積至閘極低k間隔部或業已存在於閘極結構中的任何介電質切口係具有顯著益處。沒有選擇性沈積，金屬(未在各向同性凹入製程中蝕刻的襯墊、及公函數金屬)仍然可存留及造成所形成的上及下閘極間之短路。在此中的另一選擇方法係諸如Ru之過渡金屬的底部填充CVD沈積，其可完全地填充下閘極並局部地填充上閘極。提供各向同性蝕刻之蒸氣相蝕刻製程(例如使用CERTAS)係接著使用於由意欲的上閘極區域清除過渡金屬填充物或Ru。
在一範例中，諸如介電分開層1410之介電膜可為直接地選擇性沈積於導電表面，諸如過渡金屬(諸如Ru)的表面上。當諸如Ru之過渡金屬係向下凹入以界定下閘極時，介電膜係接著沈積至諸如Ru的過渡金屬之表面上，且不沿著在上閘極上的最後閘極金屬(諸如TiN)沈積。介電膜亦未沈積於其他介電表面，諸如低k閘極間隔部或金屬閘極內之介電體填充切口上。
在一範例中，為於上及下閘極之間形成介電障壁或介電分開層1410，可實施介電障壁的底部填充沈積或準選擇性沈積製程，在此與側壁或沿著上閘極相比，凹入之金屬閘極的底部可具有更高量之介電障壁的沈積。隨後，可使用選擇性各向同性蝕刻，以由側壁或沿著上閘極移除介電障壁，同時保留於凹入閘極底部之介電障壁的數量。
在一實施例中，製造製程能同時製成分離閘極之第一結構。類似地，可同時地製成分離閘極的第二結構、及第三結構。WF結構係於上閘極之上製成。為清楚之目的，除了用於敘述WF結構以外，給與用於第一 閘極32之敘述。
參考圖6，第一結構，諸如第一結構612及614，可為形成在通道上，諸如分別於第一通道22及第二通道24之上。第一結構包括高k層及障壁層。高k層可包括任何合適的材料系統及結構。在一範例中，高k層可包括具有高介電常數之介電材料，介電常數譬如大於氧化矽的介電常數(3.9)。於一範例中，高k層可為HfO。
如上面所述，第一選擇性沈積係使用於形成高k層。在第一選擇沈積中，高k層係選擇性地沈積於諸如Si、Ge、SiGe、及類似者之半導體材料之上。在一範例中，第一選擇性沈積能使用於半導體材料上的選擇性原子層沈積(ALD)來實施。使用第一選擇性沈積，高k層係沈積在通道及基板條片11之上。於一範例中，當少量高k層係沈積在包括有閘極低k間隔部15的介電材料之上時，該少量高k層可為使用譬如蝕刻製程由介電材料移除，而不會影響半導體材料之上的高k層。
於一實施例中，諸如SiO2之界面層可進一步形成在通道及高k層之間。界面層可包括介電材料、諸如SiO2、HfSiO、SiON等。界面層可為藉由化學氧化、熱氧化、ALD、CVD、及類似者等所形成。於一範例中，閘極氧化物層可為在完成高k膜直接地選擇性沈積於矽、SiGe或Ge通道之後經由高k膜成長或沈積。
在第二選擇性沈積中，障壁層可為選擇性地沈積於高k層之上。障壁層可包括任何材料系統及結構，以防止高k層及WF層之間的擴散。在一範例中，障壁層能包括TiN。類似地，能移除於介電材料之上的少量障壁層，而不會影響半導體材料之上的障壁層。
參考圖6，於第一範例中，諸如HfO之高k層直接地選擇性沈積至nFET及pFET通道(在一範例中，nFET通道包括Si且pFET通道包括 SiGe)上，且不沈積至介電材料上，諸如閘極低k間隔部15、於源極/汲極區域之上的暴露帽蓋部材料、STI 12、在埋入式電源軌道13之上的互連帽蓋部14、及類似者。於高k層的選擇性沈積之後，第一TiN層係接著選擇性地沈積在高k層之上及未沈積於介電材料上。傳統ALD能使用於環繞式閘極金屬化。高k及TiN層可為沿著閘極低k間隔部15的表面以及沿著通道沈積。沿著閘極低k間隔部15之金屬的存在能導致於整合中之下游的個別pFET及nFET閘極之間的短路。據此，使用選擇性沈積能力以將高k層直接地沈積在Si、SiGe或Ge通道上係有益的，以及將閘極金屬直接地沈積於其他閘極金屬之頂部上的能力亦係有益的。
參考圖7，在形成第一結構之後，WF結構714可為形成於上閘極的通道，諸如第二通道24之上。根據一些實施例，為了不將WF結構714沈積在下閘極的通道上，下閘極之通道可為使用譬如凹入至第一通道22及第二通道24間之第一凹部位準715的非導電填充材料710所阻擋。於一範例中，非導電填充材料710係旋塗碳(SoC)。WF結構714可為使用第三選擇性沈積法而選擇性地沈積在障壁層之上。WF結構714能調整上閘極的功函數。於一範例中，WF結構714包括接續有TiN的TaN。在一範例中，第三選擇性沈積能使用選擇性ALD實施。類似地，可移除介電材料之上的少量WF結構，而不影響第一結構之上的WF結構。
參考圖7，於第一範例中，可實施用諸如SoC之非導電填充材料阻擋下nFET閘極並向下凹入至下通道的一定高度、諸如第一凹部位準715，隨後將pFET閘極金屬(TaN/TiN)選擇性沈積至業已在pFET通道上之暴露TiN上。
參考圖8，移除非導電填充材料710。其後，第二結構可為選擇性地沈積於下閘極的第一結構之上，且第二結構可為選擇性地沈積在上閘 極的WF調整結構之上。譬如，第二結構812及814包括諸如AlTiC及AlTiO的WF層、及諸如TiN之阻擋層。類似地，能移除於介電材料之上的少量第二結構，而不會影響第一結構或WF結構之上的第二結構。
參考圖8，在第一範例中，可實施下閘極阻擋膜之移除，且接著將功函數及最後TiN層選擇性沈積至業已沿著通道選擇性沈積的金屬膜，而不是沈積至已打開之替換閘極內的任何介電材料上。
由於該系列之選擇性沈積，第一結構、WF結構、及第二結構係形成在通道之上，且未形成於介電材料之上，如此，防止分離閘極短路。如上面所述，一或多個蝕刻製程可分別使用在第一、第二、第三、及第四選擇性沈積的一或多個中，以移除沈積於介電材料之上的少量閘極材料。
在一實施例中，針對如何處理上pFET閘極金屬有數個選項。於一些實施例中，因為在選擇性沈積介電層(或介電分開層1410)以將下閘極與上閘極隔離之前，下游的整合將待金屬化之下閘極以包括Ru的過渡金屬加以金屬化，可識別介電層的選擇性沈積之方式。對於在過渡金屬上以及在上閘極的TiN上同等地生長之介電材料的實施例，可執行合適之製程步驟。非導電填充物係再次沈積進入閘極及向下凹入至下閘極位準。特別類型的介電材料係選擇性地生長於上閘極上之TiN的表面上。其後，由底部閘極移除非導電填充材料。
在一實施例中，可選擇在上閘極金屬上之介電材料以提供一定的薄膜差異，以使得介電材料係選擇性地生長於過渡金屬填充物上但未生長在上閘極之TiN上。所沈積的介電材料可為於金屬化上閘極之前藉由例如蒸氣相蝕刻或經過原子層蝕刻所移除。用於介電材料在金屬上的選擇性沈積，可將過渡金屬表面上之沈積量調整為顯著地大於最初沈積在TiN表面上的介電材料，以致當完成簡單之原子層蝕刻時，將有足夠把上閘極與下閘極 分開的介電材料量。
大致上，用於更複雜之標準單元設計，可使用分離閘極以及公用閘極、虛擬閘極、和單一擴散中斷部的組合。可藉由與分離閘極獨立地執行來增進公用閘極形成。另外，用於奈米線/奈米片製程之單一擴散中斷部的形成係敘述於美國專利第9,721,793號，發明名稱為“Method of patterning without dummy gates”中，其全部以引用之方式併入本文中。在一些實施例中，意欲的擴散中斷部係於替換閘極製程中打開，及奈米線/奈米片係各向異性地移除，並藉由將介電膜放置在內側來密封閘極效應。浮置的奈米線或奈米片可保留為仍然嵌入在閘極低k間隔部中之“接觸柱(stud)”，以致對已於接觸區域中生長的源極和汲極有最小之破壞，且毗連擴散中斷部的觸點之金屬化亦不受干擾，導致沿著用於有效面積的通道之一致的應變分佈。
在一實施例中，用於下及上閘極之Ru的選擇允許用於直接之各向異性蝕刻，這對於其他閘極金屬係不常見的。如此，選擇用於金屬閘極填充物之Ru使得分離閘極組構成為可能。直接蝕刻進入Ru的圖案化可為簡單的切口，以界定閘極分開間隙，或此等切口可為更寬廣，以便為下閘極相對上閘極提供交錯之圖案。在第一範例中所使用的實施例中，顯示簡單之閘極切口，其可隔離相鄰單元中的下閘極。
圖9-10顯示有關形成公用閘極之步驟。於一實施例中，公用閘極的第三結構及分離閘極之第三結構可包括不同的材料。在另一實施例中，公用閘極及分離閘極之第三結構能包括相同的材料。於本揭示內容中，包括有相同材料之公用閘極及分離閘極的第三結構係用作一範例，然而，可適當地修改揭示內容，以應用至包括有不同材料之公用閘極及分離閘極的第三結構。
參考圖9，第三結構之一或多個導電材料910係沈積在區域19(1)-(3)內。如上面所述，具有各向異性蝕刻性質的諸如Ru之過渡金屬能使用於形成第三結構。參考圖10，公用閘極的第三結構係形成在區域19(3)內，隨後以公用閘極帽蓋部1010覆蓋公用閘極之第三結構。公用閘極帽蓋部1010可包括能隔離公用閘極的任何合適之介電材料及結構。在一範例中，公用閘極帽蓋部1010包括SiN。
參考圖9-10，於第一範例中，一或多個導電材料910對應於使用諸如Ru的過渡金屬之閘極金屬填充物。在處理公用閘極(未示出)之後，公用閘極的頂部係凹入的，並用諸如SiN的公用閘極帽蓋部1010覆蓋。
圖11-13顯示形成下閘極之第三結構(諸如第一閘極的第三結構1312)之步驟。參考圖11，一或多個合適的導電材料910可為凹入至第二凹部位準1115。於一範例中，第二凹部位準1115及第一凹部位準715係相同的。如上面所述，選擇性蝕刻製程可加以使用，以便不會蝕刻包括閘極低k間隔部15之介電材料、及包括第二結構的其他閘極結構，如此，保留上閘極之性質，諸如功函數。在一實施例中，選擇性蝕刻製程可為使用譬如由Tokyo Electron Ltd.所製成的Certas設備來實施之選擇性電漿蝕刻。
參考圖11，於第一範例中，以相對pFET閘極金屬和低k閘極間隔部15之高選擇性，將Ru閘極金屬係使用蒸氣相蝕刻製程各向同性地凹入。在一範例中，選擇蒸氣相蝕刻製程中所使用的化學物質，以不會蝕刻pFET閘極金屬、包圍通道之閘極金屬、功函數材料/結構、及類似者等。
參考圖12，一或多個圖案化材料1210(諸如SoC)係形成於半導體裝置400的頂部上。接著產生圖案1230。參考圖12，在第一範例中，上替換閘極係以對應於一或多個圖案化材料1210之圖案化膜填充，在此意欲用於底部閘極之閘極切口係圖案化。
圖13說明一實施例，在此圖案1230係轉移而形成包括第一閘極32的第三結構1312之下閘極的第三結構。於一範例中，溝道1330可具有深度1331對寬度1332之大縱橫比。如上面所述，各向異性蝕刻製程能使用於形成溝道1330，如此分開鄰接的閘極，諸如不同標準單元之第一閘極32及第三閘極33。再者，蝕刻製程係亦選擇性的，以便不會蝕刻包括有閘極低k間隔部15之介電材料，如上面所述。於一實施例中，選擇性蝕刻製程可為使用譬如由Tokyo Electron Ltd.所製成的CERTAS蝕刻設備平台來實施之選擇性電漿蝕刻。在蝕刻製程之後，形成下閘極。參考圖13，於第一範例中，圖案化閘極切口係接著直接地轉移進入下閘極。
參考圖14，可形成包括有一或多個介電材料的介電分開層1410，以物理地及電氣地分開分離閘極、諸如第一閘極32及第二閘極34。如上面所述，能使用介電分開層1410在下閘極的導電材料之上的選擇性沈積。於一範例中，導電材料可包括諸如Ru之過渡金屬。再者，一或多個介電材料亦可形成於鄰接的下閘極(諸如第一閘極32及第三閘極33間)之溝道中(例如於圖13中的溝道1330)。在一範例中，溝道之寬度(諸如溝道1330的寬度1332)能取決於填充溝道所使用之一或多個介電材料的一或多個介電常數。譬如，當一或多個介電常數係接近諸如SiOC(k=4.0)或SiO(k=4.0)之低k間隔部材料的介電常數時，溝道之寬度可為小到5nm。在一範例中，鄰接閘極32及33間之溝道1330的寬度1332可為等於繞線軌道2220(5)及2220(6)間之間距。繞線軌道2220(5)及2220(6)間之間距可為譬如在10和16nm之間的臨界金屬間隔之1/2。
參考圖14，於第一範例中，對應於介電分開層1410的介電材料係選擇性地沈積在下閘極中之凹入且圖案化的Ru之上。可用介電質沈積pFET環繞閘極上的TiN，以便在Ru之界面上具有選擇性沈積。金屬上的介 電質之選擇性沈積亦在上替換閘極內呈現一定的符合度，但於開放式溝道之底部的沈積係遠高於沿著溝道之側壁的沈積，且如此，其後可執行各向同性介電蝕刻，以將介電質保持在Ru之暴露表面。
圖15-17顯示形成上閘極的第三結構(諸如第三閘極33之第三結構1714)的步驟之實施例。類似地，能使用具有各向異性蝕刻性質的一或多個導電材料。於一範例中，能使用諸如Ru之過渡金屬。參考圖15，一或多個導電材料，諸如包括有Ru的過渡金屬1510可為沈積在介電分開層1410之頂部上的區域19(1)-(2)內。參考圖15，於第一範例中，上閘極係以可直接各向異性地蝕刻之Ru或另一過渡金屬來金屬化。
參考圖16，圖案化膜1610(諸如SoC)可為形成在半導體裝置400的頂部上。能形成圖案1620(1)-(3)。參考圖16，於第一範例中，上閘極圖案化包括閘極切口以及能夠由下閘極至個別繞線軌道形成直接連接之交錯圖案。
參考圖17，圖案1620(1)-(3)係轉移以形成溝道1720(1)-(3)。如上面所述，一或多個導電材料1510可藉由各向異性及選擇性蝕刻製程所蝕刻，以形成溝道1720(1)-(3)。其結果是，形成上閘極的第三結構，諸如第二閘極34之第三結構1714，且如此，分別形成分離閘極32及34與分離閘極33及35。
參考圖17，於第一範例中，上閘極圖案化係轉移至上閘極Ru金屬。Ru的直接各向異性蝕刻可使上和下閘極相對於彼此交錯或呈階梯狀成為可能。在第一範例中，取決於如何圖案化上閘極(相對於下閘極之左手或右手定向)，下閘極能進接最多二條繞線軌道。在第一範例中的上閘極能進接多達三條繞線軌道。
參考圖8及17，大致上，第一結構612與614、WF結構714、 及第二結構812與814具有比第三結構1312和1714之電導率相對較低的電導率，且係稱為閘極32和34之低電導率結構。因為可藉由該系列選擇性沈積形成低導電率結構，能分別環繞第一及第二通道22及24而不是於閘極32和34的側壁上形成低導電率結構。再者，具有高導電率之第三結構1312和1714係形成而圍繞第一和第二通道22和24及於閘極32和34的側壁上，如此分別改善閘極32和34之導電率。
圖18-21及圖4顯示步驟的實施例，以形成用於分離閘極之分開的導電跡線，並將分開之導電跡線連接至個別的繞線軌道。參考圖18，介電材料1810係使用於填充FET之間的間隙。參考圖18，在第一範例中，對應於介電材料1810之介電材料係使用於填充在金屬閘極之間。圖19顯示介電材料1810係凹入至第三凹部位準1915。在一範例中，第三凹部位準1915係於上閘極內，且係在上閘極的通道上方。其後，閘極帽蓋部1910係形成於上閘極上方，以譬如當形成導電跡線時提供自行對齊。在一範例中，閘極帽蓋部1910可為SiN，在此SiN之蝕刻速率可為與低k閘極間隔部15、互連帽蓋部14、與類似者等的蝕刻速率顯著地不同。參考圖19，於第一範例中，在金屬閘極內之介電質填充物係凹入的，且公用閘極帽蓋部係放置於標準單元內。公用閘極帽蓋部能提供用於通孔至閘極及通孔至源極/汲極之放置的自行對齊。在一範例中，為簡化自行對齊技術，能使用單一閘極帽蓋部材料(諸如SiN)，其對閘極低k間隔部15及對放置於金屬觸點(諸如SiO/SiC/SiCO/SiCN)之上的帽蓋部具有蝕刻選擇性。
圖20顯示一範例，在此圖案化材料2010係形成於閘極帽蓋部1910之上。再者，形成將圖案化材料2010連接至下閘極及上閘極的通道2020(1)-(2)。於一範例中，選擇性蝕刻製程能使用於形成通道2020(1)-(2)。參考圖20，在第一範例中，相對於閘極低k間隔部及使用於金屬觸點之上的 帽蓋部材料，實施將通孔至上閘極及通孔至下閘極選擇性圖案化及轉移穿過閘極介電質。
針對分離閘極，以下係有益的：對於自行對齊流程，金屬閘極中所使用之介電填充材料不是用於帽蓋金屬觸點的材料。在自行對齊之觸點和閘極製程中，閘極帽蓋部係選擇性地開通至金屬觸點帽蓋部和閘極低k間隔部並穿過。當閘極帽蓋部係打通時，蝕刻可接著轉變為介電填充材料的蝕刻，以致通孔至下閘極連接能與下閘極造成接觸，而不會進一步腐蝕閘極低k間隔部或金屬觸點帽蓋部。
圖21顯示一實施例，在此圖案2120係形成於圖案化材料2010中。參考圖4，繞線軌道2220(1)-(6)及導電跡線2230(2)-(5)可為藉由沈積一或多種導電材料(諸如包括Ru之過渡金屬)所形成。圖4-21顯示於一順序中的製造製程之諸多中間步驟，然而，可使用諸多中間步驟的任何合適順序來實施製造製程。例如，可在形成圖18中的分離閘極之後形成公用閘極。另一方面，為了形成分離閘極、導電跡線和繞線軌道，可使用該系列閘極材料的選擇性沈積、使用於第三結構中具有各向異性蝕刻性質之一或多個導電材料、使用於形成溝道中的各向異性及選擇性蝕刻製程、使用介電材料在下閘極的導電材料之上的選擇性沈積、及類似者等來實施製造製程。參考圖21，於第一範例中，可實施M0溝道(例如2120)定義，使其與通孔至下閘極連線、通孔至上閘極連線、通孔至下源極/汲極電極連線、及通孔至上源極/汲極電極連線接觸。
參考圖4，在第一範例中，填充上述通孔及M0(例如，2220(1)-(6))。於一實施例中，至分離閘極的連接能出自最初之金屬層。在另一實施例中，於一些CFET設計中，將源極/汲極觸點製成為M0(例如，2220(1)-(6))並經過M1(未顯示)完成閘極連接可為有益的。
任何合適之整合流程可使用在製造製程中，以形成半導體裝置400或其他半導體裝置。整合流程可包括揭示內容中所敘述之以任何合適順序來執行的複數個中間步驟。此外，製造製程之一或多個中間步驟可為諸多狀態而適當地修改。於一範例中，當介電材料的選擇性沈積在一或多個導電材料之上係不可施行時，能採用另一選擇的製造製程。參考圖8，下閘極能藉由凹入至第一凹部位準715的非導電填充材料(例如SOC)所覆蓋。其後，第一介電層可為選擇性地形成在上閘極的第二結構之上。非導電填充材料可接著譬如藉由蝕刻製程所移除，該蝕刻製程選擇性地移除非導電填充材料而未移除第一介電層。第一介電層能提供其後製造製程中的選擇性。譬如，可實施諸如包括有Ru之過渡金屬的一或多個導電材料之底部填充沈積，以形成下閘極的第三結構。底部填充沈積係選擇性的，使得一或多個導電材料在第一介電層之上的沈積係最小。此外，能實施介電分開層1410之選擇性沈積，且如此，介電分開層1410在第一介電層之上的沈積係亦最小。其結果是，一或多個導電材料及在第一介電層之上的介電分開層1410可為藉由譬如CERTAS蝕刻製程、或原子層蝕刻法所移除。
於一範例中，下閘極係在沈積諸如Ru的過渡金屬之前以非導電填充材料填充，以便暴露環繞式閘極結構上的上TiN。介電膜係選擇性沈積至TiN表面上。非導電填充材料可加以移除自以過渡金屬填充閘極之前的下閘極及凹入。沿著TiN表面選擇性沈積的介電膜係明顯小於在過渡金屬表面上做成之選擇性沈積，且接著係隨同沿著過渡金屬表面選擇性沈積的介電膜之薄的受控制部分經過蒸氣相選擇性蝕刻移除。
圖22顯示根據揭示內容之實施例的示範製程流程2200，其用以形成半導體裝置。可建構製程流程2200，以形成第一CFET堆疊及第三CFET堆疊。第一CFET堆疊包括分離閘極、第一FET之第一閘極、及第二FET 的第二閘極。第三CFET堆疊包括分離閘極、第五FET之第五閘極、及第六FET的第六閘極。再者，每一閘極係經由分開之導電跡線連接至第一繞線軌道或第二繞線軌道的任一者。每一繞線軌道係連接至多數個閘極，在此一閘極係基於nFET，且另一閘極係基於pFET。在一範例中，藉由製程流程2200所形成之第一CFET堆疊及第三CFET堆疊係於圖3A-3C中所顯示的第一FET堆疊398及第二FET堆疊399。於另一範例中，藉由製程流程2200所形成之第一CFET堆疊及第三CFET堆疊分別係半導體裝置400的第一FET堆疊(圖4)及第三FET堆疊。製程流程2200係使用半導體裝置400之第一FET堆疊及第三FET堆疊來說明，揭示內容可為適當地修改，以應用至其他情節。製程流程2200在S2201開始及繼續進行至S2210。
在S2210，包括有第一FET及第二FET的第一CFET堆疊係如於圖5中所顯示地形成。形成包括有第五FET及第六FET之第三CFET堆疊。在一實施例中，第一FET及第五FET係形成於第一平面上，且第二FET及第六FET係形成在第一平面上方的第二平面上。再者，第二FET係堆疊於第一FET上方，且第六FET係堆疊在第五FET上方。
如上面所述，製成及金屬化第一堆疊及第二堆疊中之FET的源極及汲極。暴露該等通道。如於圖5中所顯示，通道係夾在坐落於鄰接結構18上的閘極低k間隔部15之間。殘留的FIN介電質襯墊510可促進第一至第四通道22-25之形成。
在S2220，形成分離閘極。譬如，於半導體裝置400中，第一FET的第一閘極32及第二FET之第二閘極34形成區域19(1)中的分離閘極。形成在第二平面上之第二閘極34係堆疊於第一平面上所形成的第一閘極32上方。第五FET之第五閘極及第六FET的第六閘極形成區域19(2)中之分離閘極。形成在第二平面上的第六閘極係堆疊於第一平面上所形成之第五閘極上 方。
在一實施例中，下閘極(諸如第一閘極32及第五閘極)可包括第一結構、第二結構、及第三結構。上閘極(諸如第二閘極34及第六閘極)可包括第一結構、WF結構、第二結構、及第三結構。於一實施例中，使用如在圖6中所顯示的第一及第二選擇性沈積，第一結構可為同時地形成在下閘極及上閘極上。WF結構可為使用第三選擇性沈積如於圖7中所顯示地形成在上閘極上。其後，第二結構可為使用如於圖8中所顯示之第四選擇性沈積同時地形成在下閘極及上閘極上。
下閘極可為藉由使用具有如第三結構的各向異性蝕刻性質之一或多個導電材料、及藉由實施各向異性與選擇性蝕刻製程所製成，如於圖11-13中所顯示。其後，可實施介電分開層1410的選擇性沈積，以將下閘極與上閘極物理地和電氣地分開，如於圖14中所顯示。類似地，上閘極可為藉由使用具有如第三結構之各向異性蝕刻性質的一或多個導電材料、及藉由實施各向異性與選擇性蝕刻製程所製成，如於圖15-18中所顯示。然後，處理流程2200繼續進行至S2230。
在S2230，為四個閘極形成四條分開之導電跡線，且形成第一繞線軌道2220(2)及第二繞線軌道2220(4)，如於圖19-21及圖4中所顯示。形成第一導電跡線2230(2)，以將第一閘極32連接至第一繞線軌道2220(2)，形成第二導電跡線2230(4)，以將第二閘極34連接至第二繞線軌道2220(4)，形成第五導電跡線，以將第五閘極連接至第二繞線軌道2220(4)，且形成第六導電跡線，以將第六閘極連接至第一繞線軌道2220(2)。
當使用公用閘極時，可實施更多步驟，以製造當敘述半導體裝置400的製造時諸如圖9-10中所顯示之公用閘極。
製程流程2200顯示於一步驟順序中的製程流程之實施例，然 而，可使用任何合適的步驟順序來實施製程流程。另一方面，為了形成分離閘極、導電跡線、和繞線軌道，可使用該系列閘極材料之選擇性沈積、使用於第三結構中具有各向異性蝕刻性質的一或多個導電材料、使用於形成溝道中的各向異性及選擇性蝕刻製程、使用介電材料在下閘極的導電材料之上的選擇性沈積、及類似者等來實施製程流程2200。
使用FET之堆疊，諸如半導體裝置400中的第一FET堆疊來敘述製程流程2200，在此上閘極具有比下閘極較小之橫截面積。可適當地調整製程流程2200，以形成類似於圖2A-2B及3A-3C中所顯示的FET堆疊之FET堆疊，在此上閘極可具有與下閘極相同或比下閘極較大的橫截面積。於一範例中，能修改圖12中之圖案1230、圖13中的溝道1330、圖16中之圖案1620、及圖17中的溝道1720，以形成圖2A-2B及3A-3C中所顯示之FET堆疊。
在先前的敘述中，已提出特定之細節、諸如處理系統的特別幾何形狀及在其中所使用之諸多零組件與製程的敘述。然而，應了解在此中之技術可為於與這些特定的細節脫離之其他實施例中實踐，且此等細節係用於說明之目的及不限制之。在此中所揭示的實施例已參考所附圖面敘述。類似地，用於說明之目的，已提出特定之數字、材料、及組構，以便提供完全的理解。雖然如此，可沒有此等特定之細節來實踐諸實施例。具有實質上相同的功能結構之零組件係表示為相像的參考字母，且如此可省略任何多餘之敘述。
諸多技術已敘述為多數個離散的操作，以輔助了解諸多實施例。敘述之順序不應解釋為隱含這些操作必須視順序而定。實際上，這些操作不需要按照呈現的順序施行。所敘述之操作能以與所敘述的實施例不同之順序來施行。可施行諸多額外的操作及/或能在另外之實施例中省略所敘述的操作。
如在此中所使用之“基板”或“目標基板”一般意指待按照本發明處理的物體。基板可包括裝置、尤其是半導體或其他電子裝置之任何材料部分或結構，且例如可為基底基板結構、諸如半導體晶圓、光罩、或在諸如薄膜的基底基板結構上或疊加之層。如此，基板係不限於任何特定的基底結構、下層或疊加層、已圖案化或未圖案化，而是預期包括任何此種層或基底結構、與層及/或基底結構之任何組合。該敘述可參考特定類型的基板，但這僅只用於說明之目的。
那些熟諳此技術領域者將亦了解可對上述技術之操作進行許多變動，而仍然達成本發明的相同目標。此等變動係意欲藉由本揭示內容之範圍所涵蓋。如此，本發明的實施例之前面敘述係不意欲受限制的。相反地，在以下申請專利範圍中呈現對本發明之實施例的任何限制。
雖然本揭示內容之態樣已會同其提出當作範例的特定實施例來敘述，可對該等範例進行替換、修改、及變動。據此，如在此中所提出之實施例係意欲為說明性而非限制性的。可進行改變，而未脫離下面所提出之申請專利的範圍。
100‧‧‧半導體裝置
101‧‧‧基板
102‧‧‧第一方向
105‧‧‧基板平面
112‧‧‧第一閘極
113‧‧‧第一導電跡線
114‧‧‧第一繞線軌道
122‧‧‧第二閘極
123‧‧‧第二導電跡線
124‧‧‧第二繞線軌道
131(1)‧‧‧第一電源軌道
131(2)‧‧‧第二電源軌道
132(1)‧‧‧位置
132(2)‧‧‧位置
P1‧‧‧第一平面
P2‧‧‧第二平面
P3‧‧‧第三平面

Claims (19)

  1. 一種半導體裝置，包含有：一第一場效電晶體(FET)，形成在一基板上且包含有一第一閘極及一第一通道；一第二FET，沿著實質上垂直於該基板之方向堆疊在該第一FET上且包含有一第二閘極及一第二通道，該第一通道與該第二通道係藉由一介電層加以分開及導電上隔離；一第一繞線軌道、和與該第一繞線軌道電隔離的一第二繞線軌道，該第一和第二繞線軌道之每一個係沿著該方向設在堆疊於該第二FET上的一繞線平面上；一第一導電跡線，建構成將該第一FET之該第一閘極導電地耦接至該第一繞線軌道；及一第二導電跡線，建構成將該第二FET的該第二閘極導電地耦接至該第二繞線軌道。
  2. 如申請專利範圍第1項的半導體裝置，其中該第二閘極係沿著實質上垂直於該基板之該方向堆疊在該第一閘極正上方。
  3. 如申請專利範圍第2項的半導體裝置，其中該第一及第二繞線軌道係沿著實質上垂直於該基板之該方向設在該第二閘極上方。
  4. 如申請專利範圍第1項的半導體裝置，其中該第一導電跡線繞過該第二閘極及該第二FET。
  5. 如申請專利範圍第1項的半導體裝置，更包含有：一第三FET，形成在該基板上，且包含有一第三閘極； 一第四FET，沿著實質上垂直於該基板之該方向堆疊在該第三FET上，且包含有一第四閘極；一第三導電跡線，建構成將該第三FET的該第三閘極導電地耦接至該第二繞線軌道；及一第四導電跡線，建構成將該第四FET之該第四閘極導電地耦接至該第一繞線軌道。
  6. 如申請專利範圍第5項的半導體裝置，其中該第四閘極係沿著該方向堆疊於該第三閘極上。
  7. 如申請專利範圍第5項的半導體裝置，其中該第三導電跡線繞過該第四閘極及該第四FET。
  8. 如申請專利範圍第1項的半導體裝置，其中該第一及該第二閘極之至少一者包括具有各向異性蝕刻性質的導電材料。
  9. 如申請專利範圍第1項的半導體裝置，其中該第一及該第二FET係包括有n型FET及p型FET的互補FET。
  10. 如申請專利範圍第5項的半導體裝置，其中該第二閘極係堆疊於該第一閘極上，且該第四閘極係堆疊在該第三閘極上，該第一及第二繞線軌道係沿著該方向於該第一、第二、第三、及第四閘極上方設在一或多個繞線平面上，該第一及第二導電跡線係空間地分開，該第一導電跡線繞過該第二閘極及該第二FET，且該第二導電跡線繞過該第一閘極及該第一FET，該第三及第四導電跡線係空間地分開，該第三導電跡線繞過該第四閘極及該第四FET，且該第四導電跡線繞過該第三閘極及該第三FET，該第一及第四閘極係分別經由該第一及 第四導電跡線導電地耦接至該第一繞線軌道，且該第二及第三閘極係分別經由該第二及第三導電跡線導電地耦接至該第二繞線軌道。
  11. 如申請專利範圍第10項的半導體裝置，其中第二閘極面積係等於或大於第一閘極面積，該第二閘極面積係與實質上垂直於該基板之該方向實質垂直之一平面相交的閘極之最大橫截面積的閘極面積，且第四閘極面積係等於或大於第三閘極面積，該第二閘極係在該第一閘極上方交錯，且該第四閘極係於該第三閘極上方交錯。
  12. 如申請專利範圍第10項的半導體裝置，其中第二閘極面積係小於第一閘極面積，且第四閘極面積係小於第三閘極面積，該第二閘極係在該第一閘極上方交錯，且該第四閘極係於該第三閘極上方交錯。
  13. 如申請專利範圍第1項的半導體裝置，其中該第一FET更包含沿著該方向堆疊之第一組半導體棒，其中，該第一閘極圍繞並附接至該第一組半導體棒，且其中該第二FET更包含沿著該方向堆疊的第二組半導體棒，該第二閘極圍繞並附接至該第二組半導體棒。
  14. 如申請專利範圍第13項的半導體裝置，其中該第二組半導體棒係沿著該方向堆疊於該第一組半導體棒上。
  15. 如申請專利範圍第1項的半導體裝置，其中該第一閘極及該第二閘極之至少一者包括過渡金屬。
  16. 如申請專利範圍第15項的半導體裝置，其中該過渡金屬係釕。
  17. 如申請專利範圍第1項的半導體裝置，其中該第一閘極及該第二閘極係藉由包括有一或多個介電材料之該介電層所分開及導電上隔離。
  18. 如申請專利範圍第13項的半導體裝置，其中該第一閘極及該第二閘極之至少一者包括覆蓋該第一組及第二組半導體棒的至少一者之第一結構、覆蓋該第一結構的第二結構、及覆蓋該第二結構之第三結構。
  19. 如申請專利範圍第18項的半導體裝置，其中該第一結構包括一具有高介電常數之層(高k層)、及防止該高k層與該第二結構之間的擴散之一障壁層，該第二結構包括調整該個別閘極的功函數之一功函數層、及防止該功函數層與該第三結構之間的擴散之一阻擋層，且該第三結構包括一或多個導電材料。
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