TWI783708B - 可應用於在顯示裝置中進行視頻輸出產生器重設控制之顯示控制積體電路 - Google Patents

Abstract

本發明提供一種可應用於在一顯示裝置中進行視頻輸出（簡稱VO）產生器重設控制之顯示控制積體電路，包含多個子電路諸如VO產生器及顯示輸出控制電路。VO產生器產生輸入垂直同步訊號以供控制視頻資料之回放。該顯示輸出控制電路產生一組顯示控制訊號以控制該顯示裝置中之顯示輸出模組進行顯示操作。該組顯示控制訊號可包含顯示垂直同步（簡稱DVS）訊號以供用來作為於該顯示輸出模組中之時序控制器的時序參考。在DVS訊號所載有的兩個連續脈衝出現的時間點之間的時間區間的期間，該顯示輸出控制電路在中間時間點輸出重設訊號至VO產生器以重設它。

Description

可應用於在顯示裝置中進行視頻輸出產生器重設控制之顯示控制積體電路

本發明係有關於顯示控制，尤指一種可應用於（applicable to）在一顯示裝置中進行視頻輸出產生器重設控制之顯示控制積體電路。

依據相關技術，一顯示裝置之一主要控制晶片可輸出某些訊號至一顯示面板，以容許該顯示面板依據這些訊號來接收該主要控制晶片所輸出的視頻資訊。該主要控制晶片可被設計成產生一內部的同步（synchronization）訊號以完成某些內部操作。然而，可能發生某些問題。舉例來說，該內部的同步訊號以及上述這些訊號中之某一同步訊號之間的相位關係可以是隨機的，這可造成該主要控制晶片無法正常地操作。相關技術中提出了某些建議以嘗試解決這個問題，但可能導致額外的問題諸如某些副作用。因此，需要一種新穎的方法及相關架構，以在沒有副作用或較不可能帶來副作用之狀況下實現具有可靠的顯示控制之顯示裝置。

本發明之一目的在於提供一種可應用於在一顯示裝置中進行視頻輸出產生器重設控制之顯示控制積體電路，以解決上述問題。

本發明之另一目的在於提供一種可應用於在一顯示裝置中進行視頻輸出產生器重設控制之顯示控制積體電路，以確保該顯示裝置之正常運作。

本發明之至少一實施例提供一種顯示控制積體電路，其是可應用於在一顯示裝置中進行視頻輸出產生器重設控制。該顯示控制積體電路可包含：一視頻輸出產生器（video output generator）；以及一顯示輸出控制電路，耦接至該視頻輸出產生器。該視頻輸出產生器可用來產生一輸入垂直同步（input vertical synchronization, IVS）訊號，以供控制視頻資料之回放（playback）。該顯示輸出控制電路可用來進行顯示輸出控制，其中該顯示輸出控制電路可產生一組顯示控制訊號以控制該顯示裝置中之一顯示輸出模組進行顯示操作，而該組顯示控制訊號可包含一顯示垂直同步（display vertical synchronization, DVS）訊號，以供用來作為於該顯示輸出模組中之一時序控制器（timing controller）的時序參考。另外，在該顯示垂直同步訊號所載有（carry）的多個脈衝（pulse）中之兩個連續脈衝分別出現的一第一時間點和一第二時間點之間的時間區間的期間，該顯示輸出控制電路可在對應於一預定時序比率（predetermined timing ratio）之一中間（intermediate）時間點輸出一重設訊號至該視頻輸出產生器以重設該視頻輸出產生器，以使該輸入垂直同步訊號的時序關聯於該顯示垂直同步訊號的時序，其中該第一時間點早於該第二時間點。

本發明的好處之一是，透過仔細設計之顯示控制機制，本發明的顯示控制積體電路能快速地使該輸入垂直同步訊號的時序關聯於該顯示垂直同步訊號的時序，尤其，達到幀鎖定（frame lock），例如，該輸入垂直同步訊號和該顯示垂直同步訊號之各自的幀率（frame rate）彼此相等、或具有倍數關係。另外，本發明的顯示控制積體電路能有效地減少達到幀鎖定的時間，例如在兩個幀的時間內完成幀鎖定，以妥善地控制顯示操作。此外，本發明的顯示控制積體電路能避免相關技術的問題，諸如顯示面板進入一保護模式且停止顯示的問題。相較於相關技術，本發明的顯示控制積體電路能在沒有副作用或較不可能帶來副作用之狀況下實現具有強健的（robust）顯示控制之顯示裝置。

第1圖為依據本發明一實施例之一種可應用於在一顯示裝置10中進行視頻輸出（video output，簡稱VO）產生器重設控制之顯示控制積體電路（integrated circuit，簡稱IC）100的示意圖，其中顯示控制IC 100可位於顯示裝置10中，尤其，可被安裝（mount）於顯示裝置10的一主電路板10B（例如印刷電路板）上，但本發明不限於此。於某些實施例中，主電路板10B可被取代為顯示裝置10中的另一電路板，諸如一或多個次要電路板中的任一電路板。

顯示裝置10可包含一顯示輸出模組10P（例如，一顯示面板諸如一液晶顯示器（Liquid Crystal Display，簡稱LCD）面板）、主電路板10B連同其上的顯示控制IC 100以及一視頻輸入埠P_IN，而顯示控制IC 100可包含多個端子諸如一視頻輸入端子DP_in，且可包含多個子電路諸如一控制電路110、一視頻串流處理電路120、一影像處理電路130以及一顯示輸出控制電路140，其中影像處理電路130可包含一視頻解碼器132和一VO產生器134。控制電路110可控制該多個子電路中的其餘子電路以控制顯示控制IC 100的操作，例如，利用影像處理電路130對一輸入畫面進行影像處理來產生一處理後的畫面以供顯示。

於第1圖所示架構中，主電路板10B（例如，其內的顯示控制IC 100）可控制顯示裝置10的操作，舉例來說，利用顯示輸出模組10P顯示一或多個畫面，且利用顯示輸出模組10P進行螢幕上顯示（on-screen display，簡稱OSD）以引導一使用者透過一使用者輸入裝置（例如一或多個按鈕）來和顯示裝置10互動（例如，提供一或多個使用者輸入給顯示裝置10）。尤其，控制電路110可控制顯示控制IC 100的操作，而這些操作可包含： (1) 利用視頻串流處理電路120進行視頻串流處理諸如視頻串流接收等； (2) 利用影像處理電路130進行該影像處理諸如影像亮度調整、色溫調整等；以及 (3) 利用顯示輸出控制電路140進行顯示輸出控制，例如，產生相關顯示控制訊號以控制顯示輸出模組10P進行顯示操作； 但本發明不限於此。顯示控制IC 100可利用其多個端子來和位於顯示裝置10以外的一或多個外部裝置進行訊號傳輸，尤其，利用視頻輸入端子DP_in透過視頻輸入埠P_IN從一視頻來源裝置接收一視頻輸入訊號諸如一視頻串流。該視頻串流的例子可包含（但不限於）：單串流傳輸（Single Stream Transport, SST）視頻串流以及多串流傳輸（Multi-Stream Transport, MST）視頻串流。當有需要時，顯示控制IC 100可利用視頻解碼器132對編碼資料進行視頻解碼。另外，VO產生器134可產生一輸入垂直同步（input vertical synchronization，簡稱IVS）訊號IVS0，以供控制視頻資料之回放（playback）。舉例來說，視頻解碼器132可對該編碼資料進行視頻解碼以產生解碼資料作為該視頻資料，但本發明不限於此。此外，顯示輸出控制電路140可進行該顯示輸出控制，其中顯示輸出控制電路140可產生一組顯示控制訊號以控制顯示輸出模組10P進行顯示操作，而該組顯示控制訊號可包含一顯示垂直同步（display vertical synchronization，簡稱DVS）訊號DVS0，以供用來作為於顯示輸出模組10P中之一時序控制器（timing controller）TCON的時序參考。

IVS訊號IVS0是於顯示控制IC 100（例如VO產生器134）中產生的。在一初始階段中，IVS訊號IVS0以及DVS訊號DVS0之間的相位關係可以是隨機的。顯示控制IC 100能快速地使IVS訊號IVS0的時序關聯於DVS訊號DVS0的時序，尤其，達到幀鎖定（frame lock），例如，IVS訊號IVS0以及DVS訊號DVS0之各自的幀率（frame rate）彼此相等、或具有倍數關係。針對建立這個關聯，在DVS訊號DVS0所載有（carry）的多個脈衝（pulse）中之兩個連續脈衝分別出現的一第一時間點和一第二時間點之間的時間區間的期間，顯示輸出控制電路140可在對應於一預定時序比率（predetermined timing ratio）之一中間（intermediate）時間點輸出一重設訊號RST至VO產生器134以重設VO產生器134，以使IVS訊號IVS0的時序關聯於DVS訊號DVS0的時序，其中該第一時間點早於該第二時間點。舉例來說，該中間時間點和該第一時間點之間的時間差對該第二時間點和該第一時間點之間的時間差之比率可等於該預定時序比率。

基於第1圖所示架構，顯示控制IC 100能有效地減少達到上述幀鎖定的時間，例如在兩個幀的時間內完成該幀鎖定，以妥善地控制顯示操作，尤其，能避免相關技術的問題，諸如顯示面板進入一保護模式且停止顯示的問題。

第2圖依據本發明一實施例繪示第1圖所示之顯示控制積體電路的某些實施細節。VO產生器134可包含一計數器212、一控制邏輯電路214以及一輸入垂直同步產生單元（IVS generation unit，簡稱IVS產生單元）216，其可彼此耦接如第2圖上半部所示，其中控制邏輯電路214可包含一比較器CMP1。顯示輸出控制電路140可包含一顯示時序產生器（display timing generator，簡稱DTG）220以供產生顯示時序，而DTG 220可包含一計數器222、一控制邏輯電路224以及一顯示垂直同步產生單元（DVS generation unit，簡稱DVS產生單元）226，其可彼此耦接如第2圖下半部所示，其中控制邏輯電路224可包含比較器CMP2和CMP3以及一切換電路SW。

計數器212可依據一週期性的訊號PS1（例如一時脈訊號的除頻訊號）進行計數以分別產生多個計數結果{CNT1}，諸如一第一預定數值範圍（例如一第一掃描線總數以內的數值範圍）中之第一計數器值（例如對應於某一掃描線數的某一數值），其中週期性的訊號PS1可具有一第一預定週期或一第一預定頻率（例如24 Hz、25 Hz、30 Hz、50 Hz或60 Hz），其可根據視頻串流的幀率來決定。控制邏輯電路214（例如比較器CMP1）可依據該多個計數結果{CNT1}中之至少一計數結果CNT1產生一觸發訊號TR1，尤其，於計數結果CNT1達到（例如等於）一預定計數器值PC1時產生觸發訊號TR1（例如觸發訊號TR1所載有的至少一脈衝）。IVS產生單元216可依據觸發訊號TR1產生IVS訊號IVS0（例如IVS訊號IVS0所載有的至少一脈衝，對應於觸發訊號TR1所載有的該至少一脈衝）。舉例來說，計數器212可從該第一掃描線總數開始倒數，而控制邏輯電路214（例如比較器CMP1）可於倒數結束時透過觸發訊號TR1控制IVS產生單元216產生IVS訊號IVS0所載有的該至少一脈衝中之任一脈衝，其中該任一脈衝可稱為IVS脈衝，但本發明不限於此。針對VO產生器134之上述重設，IVS訊號IVS0所載有的多個脈衝中之一系列週期性的脈衝（例如重設以後的週期性的脈衝）之一初始脈衝的產生可以是由重設訊號RST所觸發。

另外，DTG 220可用來產生DVS訊號DVS0。計數器222可依據一週期性的訊號PS2（例如該組顯示控制訊號中之一顯示時脈訊號DCLK的除頻訊號）進行計數以分別產生多個計數結果{CNT2}，諸如一第二預定數值範圍（例如一第二掃描線總數以內的數值範圍）中之第二計數器值（例如對應於某一掃描線數的某一數值），其中週期性的訊號PS2可具有一第二預定週期或一第二預定頻率，其可根據顯示輸出模組10P（例如該顯示面板諸如該LCD面板）的顯示更新率來決定，而該第一預定週期和該第二預定週期可以彼此相同或相異。控制邏輯電路224（例如比較器CMP2）可依據該多個計數結果{CNT2}中之至少一計數結果CNT2產生一觸發訊號TR2，尤其，於計數結果CNT2達到（例如等於）一預定計數器值PC2時產生觸發訊號TR2（例如觸發訊號TR2所載有的至少一脈衝）。DVS產生單元226可依據觸發訊號TR2產生DVS訊號DVS0（例如DVS訊號DVS0所載有的至少一脈衝，對應於觸發訊號TR2所載有的該至少一脈衝）。舉例來說，計數器222可從該第二掃描線總數開始倒數，而控制邏輯電路224（例如比較器CMP2）可於倒數結束時透過觸發訊號TR2控制DVS產生單元226產生DVS訊號DVS0所載有的該至少一脈衝中之任一脈衝，其中該任一脈衝可稱為DVS脈衝，但本發明不限於此。

請注意，該預定時序比率可對應於一預定計數器值PC3。在控制邏輯電路224的控制下，當該多個計數結果{CNT2}中之任一計數結果CNT2和預定計數器值PC3吻合時，顯示輸出控制電路224可輸出重設訊號RST至VO產生器134以重設VO產生器134。舉例來說，比較器CMP3可將該多個計數結果{CNT2}和預定計數器值PC3進行比較，以選擇性地輸出重設訊號RST至VO產生器134，尤其，於計數結果CNT2達到（例如等於）預定計數器值PC3時產生重設訊號RST（例如重設訊號RST所載有的一脈衝）以重設VO產生器134。

在進行VO產生器134之上述重設以後（例如在重設後的一預定時間點），控制邏輯電路224可啟用（enable）幀同步（frame synchronization，可簡稱為「fsync」），尤其，利用一幀同步啟用訊號EN_fsync控制切換電路SW接收且輸出IVS訊號IVS0（而非觸發訊號TR2）以容許DVS產生單元226接收IVS訊號IVS0（而非觸發訊號TR2）。此情況下，DVS訊號DVS0所載有的該多個脈衝中之一系列週期性的脈衝（例如：從啟用該幀同步開始，DVS訊號DVS0所載有的週期性的脈衝）的產生可以是由IVS訊號IVS0（例如：從啟用該幀同步開始，IVS訊號IVS0所載有的週期性的脈衝）所觸發。為了簡明起見，於本實施例中類似的內容在此不重複贅述。

依據某些實施例，由於在啟用該幀同步的瞬間，顯示輸出控制電路140（例如DTG 220）可重設DVS訊號DVS0的資料啟用區域，故顯示輸出控制電路140（例如DTG 220）可在顯示時序的同步前沿（front porch）區域（例如DVS訊號DVS0所載有的某一DVS脈衝以前的空白（blanking）區域）啟用該幀同步，以確保顯示裝置10之正常運作。

第3圖繪示一第一控制方案中之訊號調整的例子。為了便於理解，假設某一顯示裝置依據該第一控制方案來操作，以嘗試解決一IVS訊號IVS1以及一DVS訊號DVS1之間的隨機的相位關係之問題。這個顯示裝置在DVS訊號DVS1的資料啟用區域啟用幀同步，且因此破壞原本的幀。

第4圖繪示一第二控制方案中之訊號調整的例子。為了便於理解，假設某一顯示裝置依據該第二控制方案來操作，以嘗試解決一IVS訊號IVS2以及一DVS訊號DVS2之間的隨機的相位關係之問題。這個顯示裝置在DVS訊號DVS2的同步後沿（back porch）區域啟用幀同步且產生一額外脈衝，造成面板時序錯誤。

第5圖依據本發明一實施例繪示一種在一顯示裝置諸如第1圖所示之顯示裝置中進行VO產生器重設控制之方法的一重設控制方案，其中該方法可應用於第1圖所示之顯示裝置10及其內的顯示控制IC 100。顯示控制IC 100可在DVS訊號DVS0之同步前沿（例如同步前沿區域）啟用該幀同步以無縫地達成時序對齊（timing alignment）。舉例來說，顯示輸出控制電路140（例如DTG 220）可在對應於該預定時序比率之該中間時間點透過重設訊號RST重設計數器212，以使IVS訊號IVS0的時序關聯於DVS訊號DVS0的時序，然後啟用該幀同步以達成時序對齊。另外，IVS訊號IVS0所載有的該多個脈衝中之一第一系列週期性的脈衝（例如重設以前的週期性的脈衝）之至少一脈衝的產生可以是由觸發訊號TR1所觸發，而IVS訊號IVS0所載有的該多個脈衝中之一第二系列週期性的脈衝（例如重設以後的週期性的脈衝）之一初始脈衝的產生是由重設訊號RST所觸發，其中該第一系列週期性的脈衝比該第二系列週期性的脈衝更早出現。為了簡明起見，於本實施例中類似的內容在此不重複贅述。

第6圖繪示一基於顯示時脈的控制方案中之訊號調整的例子。為了便於理解，假設某一顯示裝置依據該基於顯示時脈的控制方案來操作，以嘗試解決一IVS訊號IVS3以及一DVS訊號DVS3之間的隨機的相位關係之問題。這個顯示裝置加快顯示時脈訊號DCLK（例如增加其頻率），使DVS訊號DVS3的週期變更短。這個顯示裝置使IVS訊號IVS3以及DVS訊號DVS3之各自的週期彼此不吻合來嘗試增加找到適合啟用幀同步的時間點之機率，但典型地需要耗費較久的時間來等待，這可導致這個顯示裝置無法通過某些測試諸如一開機時間測試（例如開機後開始正常顯示畫面的時間應小於某一時間長度之測試）。由於IVS訊號IVS3在不同次開機時的起始相位是隨機的，故這個顯示裝置達到幀鎖定的時間無法確定。此外，具有較差相容性的顯示面板（例如有機發光二極體（organic light-emitting diode，簡稱OLED）顯示面板）典型地無法接受太大的時序改變，這使得顯示時脈訊號DCLK（例如其頻率）之可調整的範圍變小，且因此增加達到幀鎖定的時間。

第7圖繪示一基於掃描線總數的控制方案中之訊號調整的例子。為了便於理解，假設某一顯示裝置依據該基於掃描線總數的控制方案來操作，以嘗試解決一IVS訊號IVS4以及一DVS訊號DVS4之間的隨機的相位關係之問題。這個顯示裝置加大代表掃描線總數之參數DV_Total，使DVS訊號DVS4的週期變更大，且DVS訊號DVS4之同步前沿變更大。這個顯示裝置使IVS訊號IVS4以及DVS訊號DVS4之各自的週期彼此不吻合來嘗試增加找到適合啟用幀同步的時間點之機率，但典型地需要耗費較久的時間來等待，這可導致這個顯示裝置無法通過某些測試諸如起播開畫時間（start-playing reaction time）測試（例如，從點選或觸碰關於播放（play back）影片之使用者介面到真正開始顯示畫面的時間之測試）。由於IVS訊號IVS4在不同次的起始相位（例如，不同影片之各次起播的起始相位）是隨機的，故這個顯示裝置達到幀鎖定的時間無法確定。此外，具有較差相容性的顯示面板（例如OLED顯示面板）典型地無法接受太大的時序改變，這使得參數DV_Total之可調整的範圍變小，且因此增加達到幀鎖定的時間。

第8圖依據本發明另一實施例繪示該方法的該重設控制方案。顯示控制IC 100可在顯示輸出控制電路140所輸出的視頻之掃描線數Line_Count達到相對於DVS訊號DVS0（例如其所載有的某一脈衝）之一預定掃描線數A時，透過重設訊號RST重設計數器212，以使IVS訊號IVS0的時序關聯於DVS訊號DVS0的時序，並且在DVS訊號DVS0之同步前沿（例如同步前沿區域）啟用該幀同步以無縫地達成時序對齊。

為了便於理解，第8圖所示之DVS訊號DVS0的這些脈衝及其前兩個脈衝（例如第8圖左下角所示之兩個脈衝）可分別作為該多個脈衝及該兩個連續脈衝的例子，對應於Line_Count=A之時間點可作為該中間時間點的例子，且該前兩個脈衝中之資料啟用區域結束的時間點以及該前兩個脈衝中之第二個脈衝開始的時間點之間的時間區間可作為該同步前沿的例子。如第8圖左半部所示的向下箭頭所指出，顯示控制IC 100可在Line_Count=A處執行IVS重設，尤其，用重設訊號RST重設計數器212以使計數器212重新開始計數，以於（相對於DVS訊號DVS0的）下一幀中之Line_Count=A處控制VO產生器134產生新的IVS，諸如IVS訊號IVS0的一新脈衝，如第8圖正中央的垂直虛線所示。如此，IVS訊號IVS0的相位可以直接對齊到DVS訊號DVS0在上述下一幀的同步前沿（例如其內的Line_Count=A處），然後控制邏輯電路224可啟用該幀同步，以從相對於IVS訊號IVS0的下一幀起，使DVS訊號DVS0同步於IVS訊號IVS0，尤其，隨著IVS訊號IVS0的任一新脈衝（諸如上述之該新脈衝）產生一對應的新脈衝。因此，顯示控制IC 100能夠只花兩幀的時間就使DVS訊號DVS0的時序對齊到IVS訊號IVS0的時序。為了簡明起見，於本實施例中類似的內容在此不重複贅述。

第9圖繪示第1圖所示之顯示輸出控制電路140所輸出之視頻的視頻格式的例子，其中該視頻格式可以相容於視頻電子標準協會（Video Electronics Standards Association，簡稱VESA）顯示監視器時序（Display Monitor Timing，可簡稱為DMT）標準的視頻格式，而同步訊號DVSync可以作為DVS訊號DVS0的例子，但本發明不限於此。為了便於理解，在達到幀鎖定以後，同步訊號DHSync和DVSync可以分別類似於該VESA DMT標準的視頻格式中之同步訊號HSync和VSync，參數DH_DEN_Start, DH_DEN_End、DH_Sync_Start、DH_HS_Width、DH_Back_Porch、DH_Active_Video、DH_Front_Porch、DH_Left_Border、DH_Addressable_Video、DH_Right_Border、DH_Total、DV_DEN_Start、DV_DEN_End、DV_Sync_Start、DV_VS_Length、DV_Back_Porch、DV_Active_Video、DV_Front_Porch、DV_Top_Border、DV_Addressable_Video、DV_Bottom_Border和DV_Total可以分別類似於該VESA DMT標準的視頻格式中之相關參數，且空白（Blanking）、邊界（Border）、可尋址視頻（Addressable Video）等可以分別類似於該VESA DMT標準的視頻格式中之空白、邊界、可尋址視頻等。由於該VESA DMT標準的視頻格式為相關領域的人士所熟知，故相關領域的人士在取得本發明的教導時應可理解第9圖所示之視頻格式的意義。

另外，參數DV_Front_Porch所指出的時間區間可作為該同步前沿的例子。為了便於理解，第9圖所示之資料啟用區域可代表第8圖所示之多個資料啟用區域中之至少前兩個資料啟用區域（例如第8圖左下角所示之兩個資料啟用區域）的任一資料啟用區域。掃描線數Line_Count和參數DV_Total中之任一者可從第9圖所示之該空白的上界（upper boundary）（例如同步訊號DVSync的一對應的脈衝出現的時間點，如第9圖右上角所示）起量測。預定掃描線數A可被預先決定以使得Line_Count=A發生在該同步前沿，諸如參數DV_Front_Porch所指出的該時間區間，亦即，參數DV_DEN_End所指出的時間點（例如資料啟用結束時間點）以及同步訊號DVSync的下一個脈衝出現的時間點之間的時間區間。例如，預定掃描線數A和某些參數可具有下列關係： (DV_VS_Length + DV_Back_Porch + DV_Active_Video) ＜ A ＜ DV_Total； 其中參數DV_VS_Length、DV_Back_Porch和DV_Active_Video所指出的三個時間區間可分別代表針對同步訊號DVSync之同步脈衝時間（例如脈衝寬度，諸如沿著時間軸量測的脈衝長度）、同步後沿（Back Porch）和活躍視頻時間。

基於該重設控制方案，該中間時間點（例如對應於Line_Count=A之時間點）和該第一時間點（例如同步訊號DVSync的該對應的脈衝出現的時間點，如第9圖右上角所示）之間的時間差對該第二時間點（例如同步訊號DVSync的下一個脈衝出現的時間點）和該第一時間點之間的時間差之比率可等於該預定時序比率諸如(A / DV_Total)。

第10圖繪示第1圖所示之影像處理電路130所輸出之視頻的視頻格式的例子，其中該視頻格式可以相容於該VESA DMT標準的視頻格式，並且同步訊號IVSync可以作為IVS訊號IVS0的例子，但本發明不限於此。為了便於理解，在達到幀鎖定以後，同步訊號IHSync和IVSync可以分別類似於該VESA DMT標準的視頻格式中之同步訊號HSync和VSync，參數IH_DEN_Start、IH_DEN_End、IH_Sync_Start、IH_HS_Width、IH_Back_Porch、IH_Active_Video、IH_Front_Porch、IH_Left_Border、IH_Addressable_Video、IH_Right_Border、IH_Total、IV_DEN_Start、IV_DEN_End、IV_Sync_Start、IV_VS_Length、IV_Back_Porch、IV_Active_Video、IV_Front_Porch、IV_Top_Border、IV_Addressable_Video、IV_Bottom_Border和IV_Total可以分別類似於該VESA DMT標準的視頻格式中之相關參數，且空白、邊界、可尋址視頻等可以分別類似於該VESA DMT標準的視頻格式中之空白、邊界、可尋址視頻等。由於該VESA DMT標準的視頻格式為相關領域的人士所熟知，故相關領域的人士在取得本發明的教導時應可理解第10圖所示之視頻格式的意義。

本發明的顯示控制IC 100能夠只花兩幀的時間就使DVS訊號DVS0的時序對齊到IVS訊號IVS0的時序來完成幀鎖定以妥善地控制顯示操作。另外，本發明的顯示控制IC 100不需要改變顯示時脈（例如顯示時脈訊號DCLK的頻率）以及掃描線總數（例如參數DV_Total）中之任一者，且因此能夠避免相關技術的問題諸如面板相容性問題。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10:顯示裝置 10P:顯示輸出模組 TCON:時序控制器 10B:主電路板 100:顯示控制積體電路（IC） 110:控制電路 120:視頻串流處理電路 130:影像處理電路 132:視頻解碼器 134:視頻輸出（VO）產生器 140:顯示輸出控制電路 DP_in:視頻輸入端子 P_IN:視頻輸入埠 IVS0,IVS1,IVS2,IVS3,IVS4:輸入垂直同步（IVS）訊號 DVS0,DVS1,DVS2,DVS3,DVS4:顯示垂直同步（DVS）訊號 212,222:計數器 214,224:控制邏輯電路 216:輸入垂直同步（IVS）產生單元 220:顯示時序產生器（DTG） 226:顯示垂直同步（DVS）產生單元 CMP1,CMP2,CMP3:比較器 SW:切換電路 PS1,PS2:週期性的訊號 CNT1,CNT2:計數結果 PC1,PC2,PC3:預定計數器值 TR1,TR2:觸發訊號 RST:重設訊號 EN_fsync:幀同步啟用訊號 DCLK:顯示時脈訊號 Line_Count:掃描線數 A:預定掃描線數 DHSync,DVSync:同步訊號 DH_DEN_Start,DH_DEN_End,DH_Sync_Start,DH_HS_Width,DH_Back_Porch,DH_Active_Video,DH_Front_Porch,DH_Left_Border,DH_Addressable_Video,DH_Right_Border,DH_Total,DV_DEN_Start,DV_DEN_End,DV_Sync_Start,DV_VS_Length,DV_Back_Porch,DV_Active_Video,DV_Front_Porch,DV_Top_Border,DV_Addressable_Video,DV_Bottom_Border,DV_Total:參數 IHSync,IVSync:同步訊號 IH_DEN_Start,IH_DEN_End,IH_Sync_Start,IH_HS_Width,IH_Back_Porch,IH_Active_Video,IH_Front_Porch,IH_Left_Border,IH_Addressable_Video,IH_Right_Border,IH_Total,IV_DEN_Start,IV_DEN_End,IV_Sync_Start,IV_VS_Length,IV_Back_Porch,IV_Active_Video,IV_Front_Porch,IV_Top_Border,IV_Addressable_Video,IV_Bottom_Border,IV_Total:參數

第1圖為依據本發明一實施例之一種可應用於在一顯示裝置中進行視頻輸出（video output，簡稱VO）產生器重設控制之顯示控制積體電路的示意圖。 第2圖依據本發明一實施例繪示第1圖所示之顯示控制積體電路的某些實施細節。 第3圖繪示一第一控制方案中之訊號調整的例子。 第4圖繪示一第二控制方案中之訊號調整的例子。 第5圖依據本發明一實施例繪示一種在一顯示裝置諸如第1圖所示之顯示裝置中進行VO產生器重設控制之方法的一重設控制方案，其中該方法可應用於第1圖所示之顯示裝置及其內的顯示控制積體電路。 第6圖繪示一基於顯示時脈的（display-clock-based）控制方案中之訊號調整的例子。 第7圖繪示一基於掃描線總數的（scan-line-total-count-based）控制方案中之訊號調整的例子。 第8圖依據本發明另一實施例繪示該方法的該重設控制方案。 第9圖繪示第1圖所示之顯示輸出控制電路所輸出之視頻的視頻格式的例子。 第10圖繪示第1圖所示之影像處理電路所輸出之視頻的視頻格式的例子。

10:顯示裝置

10P:顯示輸出模組

TCON:時序控制器

10B:主電路板

100:顯示控制積體電路(IC)

110:控制電路

120:視頻串流處理電路

130:影像處理電路

132:視頻解碼器

134:視頻輸出(VO)產生器

140:顯示輸出控制電路

DP_in:視頻輸入端子

P_IN:視頻輸入埠

IVS0:輸入垂直同步(IVS)訊號

DVS0:顯示垂直同步(DVS)訊號

Claims (10)

1. 一種顯示控制積體電路，可應用於在一顯示裝置中進行視頻輸出產生器重設控制，該顯示控制積體電路包含： 一視頻輸出產生器（video output generator），用來產生一輸入垂直同步（input vertical synchronization, IVS）訊號，以供控制視頻資料之回放（playback）；以及 一顯示輸出控制電路，耦接至該視頻輸出產生器，用來進行顯示輸出控制，其中該顯示輸出控制電路產生一組顯示控制訊號以控制該顯示裝置中之一顯示輸出模組進行顯示操作，而該組顯示控制訊號包含一顯示垂直同步（display vertical synchronization, DVS）訊號，以供用來作為於該顯示輸出模組中之一時序控制器（timing controller）的時序參考； 其中，在該顯示垂直同步訊號所載有（carry）的多個脈衝（pulse）中之兩個連續脈衝分別出現的一第一時間點和一第二時間點之間的時間區間的期間，該顯示輸出控制電路在對應於一預定時序比率（predetermined timing ratio）之一中間（intermediate）時間點輸出一重設訊號至該視頻輸出產生器以重設該視頻輸出產生器，以使該輸入垂直同步訊號的時序關聯於該顯示垂直同步訊號的時序，其中該第一時間點早於該第二時間點。
2. 如申請專利範圍第1項所述之顯示控制積體電路，其中該中間時間點和該第一時間點之間的時間差對該第二時間點和該第一時間點之間的時間差之比率等於該預定時序比率。
3. 如申請專利範圍第1項所述之顯示控制積體電路，其中該視頻輸出產生器包含： 一第一計數器，用來依據一週期性的訊號進行計數以分別產生多個第一計數結果； 一第一控制邏輯電路，耦接至該第一計數器，用來依據該多個第一計數結果中之至少一第一計數結果產生一第一觸發訊號；以及 一輸入垂直同步產生單元（IVS generation unit），耦接至該第一控制邏輯電路，用來依據該第一觸發訊號產生該輸入垂直同步訊號。
4. 如申請專利範圍第3項所述之顯示控制積體電路，其中該顯示輸出控制電路在對應於該預定時序比率之該中間時間點透過該重設訊號重設該第一計數器，以使該輸入垂直同步訊號的該時序關聯於該顯示垂直同步訊號的該時序。
5. 如申請專利範圍第3項所述之顯示控制積體電路，其中該輸入垂直同步訊號所載有的多個脈衝中之一第一系列週期性的脈衝之至少一脈衝的產生是由該第一觸發訊號所觸發。
6. 如申請專利範圍第5項所述之顯示控制積體電路，其中該輸入垂直同步訊號所載有的該多個脈衝中之一第二系列週期性的脈衝之一初始脈衝的產生是由該重設訊號所觸發，其中該第一系列週期性的脈衝比該第二系列週期性的脈衝更早出現。
7. 如申請專利範圍第1項所述之顯示控制積體電路，其中該輸入垂直同步訊號所載有的多個脈衝中之一系列週期性的脈衝之一初始脈衝的產生是由該重設訊號所觸發。
8. 如申請專利範圍第1項所述之顯示控制積體電路，其另包含： 一視頻解碼器，用來對編碼資料進行視頻解碼以產生解碼資料作為該視頻資料。
9. 如申請專利範圍第1項所述之顯示控制積體電路，其中該預定時序比率對應於一預定計數器值；以及該顯示輸出控制電路包含： 一顯示時序產生器（display timing generator, DTG），用來產生該顯示垂直同步訊號，其中該顯示時序產生器包含： 一第二計數器，用來依據一週期性的訊號進行計數以分別產生多個第二計數結果； 一第二控制邏輯電路，耦接至該第二計數器，用來依據該多個第二計數結果中之至少一第二計數結果產生一第二觸發訊號；以及 一顯示垂直同步產生單元（DVS generation unit），耦接至該第二控制邏輯電路，用來依據該第二觸發訊號產生該顯示垂直同步訊號； 其中，在該第二控制邏輯電路的控制下，當該多個第二計數結果中之任一第二計數結果和該預定計數器值吻合時，該顯示輸出控制電路輸出該重設訊號至該視頻輸出產生器以重設該視頻輸出產生器。
10. 如申請專利範圍第9項所述之顯示控制積體電路，其中該第二控制邏輯電路包含： 一比較器，用來將該多個第二計數結果和該預定計數器值進行比較，以選擇性地輸出該重設訊號至該視頻輸出產生器。

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