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TWI781697B - 非揮發性半導體記憶裝置及其操作方法 - Google Patents

非揮發性半導體記憶裝置及其操作方法 Download PDF

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TWI781697B
TWI781697B TW110127218A TW110127218A TWI781697B TW I781697 B TWI781697 B TW I781697B TW 110127218 A TW110127218 A TW 110127218A TW 110127218 A TW110127218 A TW 110127218A TW I781697 B TWI781697 B TW I781697B
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小松幸生
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種非揮發性半導體記憶裝置，其基於多值資料使包括壞區塊的非選擇區塊能夠使用，從而記憶體胞元陣列的良率提高。實施方式的非揮發性半導體記憶裝置包括：記憶體胞元陣列，包括多個選擇區塊及多個非選擇區塊；以及列解碼器，具有切換選擇區塊或非選擇區塊的區塊解碼器。於基於多值資料判斷為是壞區塊的情況下，區塊解碼器切換至非選擇區塊，於判斷為並非壞區塊的情況下，區塊解碼器切換至選擇區塊。另外，區塊解碼器包括具有記憶多值資料的多個鎖存電路的壞區塊標誌電路。

Description

非揮發性半導體記憶裝置及其操作方法 [相關申請案]
本申請案享有以日本專利申請案2021-022542號(申請日：2021年2月16日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包括基礎申請案的全部內容。
本發明的實施方式是有關於一種非揮發性半導體記憶裝置及其操作方法。
作為非揮發性半導體記憶裝置，已知有與非(NAND)快閃記憶體(flash memory)。已知NAND快閃記憶體於存在壞區塊的情況下，阻止屬於對應的邏輯區塊的字元線的驅動。
本發明所要解決的課題在於提供一種非揮發性半導體記憶裝置，其基於多值資料使包括壞區塊的非選擇區塊能夠使用，從而記憶體胞元陣列的良率提高。
實施方式的非揮發性半導體記憶裝置包括：記憶體胞元陣列，具有多個選擇區塊及多個非選擇區塊；以及列解碼器，具有切換選擇區塊或非選擇區塊的區塊解碼器。區塊解碼器包括具有記憶多值資料的多個鎖存電路的壞區塊標誌電路。於基於多值 資料判斷為是壞區塊的情況下，區塊解碼器切換至非選擇區塊，於判斷為並非壞區塊的情況下，區塊解碼器切換至選擇區塊。
1:記憶體系統
10:控制器
11:處理器(中央處理單元)
12:內置記憶體(隨機存取記憶體)
13:ECC電路
14:NAND接口電路
15:緩衝記憶體
16:主機接口電路
20:非揮發性半導體記憶裝置(NAND快閃記憶體)
21:記憶體胞元陣列
22:輸入輸出電路
23:邏輯控制電路
24:暫存器
25:定序器
26:電壓生成電路
27:驅動器組
28:列解碼器
29:感測放大器模組
30:半導體基板
30p:p型井區域
31、32、33、38、42、44:配線層
34:區塊絕緣膜
35:電荷蓄積層(絕緣膜)
36:隧道氧化膜
37:半導體柱(導電膜)
39:n+型雜質擴散區域
40:p+型雜質擴散區域
41、43:接觸插塞
51A、51B:傳輸開關群(傳輸開關)
52A、52B:區塊解碼器
53A、53A2、53B:壞區塊標誌電路
A、B、C:鎖存電路
ADD:位址
ALE、AROWA、AROW_A1、AROW_A2、AROW_A3、AROWE、BSTON、/CE、CLE、I/O、I/O<7：0>、/RB、/RE、/WE、/WP:訊號
BD_A1、BD_A2、BD_A3、BLKSENSE_A1、BLKSENSE_A2、BLKSENSE_A3、GD_A1、GD_A2、GD_A3、N1_A、N2_A、PBUSBS、RDEC、RDECADn、RFRST_A1、RFRST_A2、RFRST_A3、RFSET_A1、RFSET_A2、RFSET_A3、ROMBAEN、SEL、VRDEC:節點
BL、BL0~BL(m-1):位元線
BLK0、BLK1、BLK2、BLK3、BLK4、BLK5、BLK6、BLK7:區塊
BLKSEL_A:選擇區塊節點(節點)
BLKSEL_B:選擇區塊節點
CELSRC:源極線
CG0~CGi、SGDL0、SGDL3、SGSL:配線
CPWELL:井線
CMD:指令
CU:胞元單元
DAT:資料
INV1~INV7、INV8~INV13:反相器
MH:記憶體孔
MT0~MTi:記憶體胞元電晶體
NS:NAND串
S11~S24、S51~S69:操作(步驟)
S31~S35、S41~S45、S71~S75、S81~S85、S91~S95、S101~S119:步驟
SGD、SGD0、SGD1、SGD2、SGD3:選擇閘極線
SGS:閘極線(選擇閘極線)
ST1、ST2:選擇電晶體
SU0、SU1、SU2、SU3:串單元
Tr:電晶體
Tr1、Tr2、Tr5:p通道MOS電晶體
Tr3、Tr4、Tr6~Tr10、Tr11~Tr25、Tr31~Tr51:n通道MOS 電晶體
TTr0、TTri、TTr(i+1)~TTr(i+4)、TTr(i+5):傳輸電晶體
VDD、VSS:電壓
WL0~WLi:字元線(配線層)
X、Y、Z:方向
圖1是表示應用了實施方式的非揮發性半導體記憶裝置的記憶體系統的區塊結構例的圖。
圖2是表示實施方式的非揮發性半導體記憶裝置的區塊結構例的圖。
圖3是表示實施方式的記憶體胞元陣列的電路結構例的圖。
圖4是表示實施方式的記憶體胞元陣列的剖面結構例的圖。
圖5是表示實施方式的列解碼器的區塊結構例的圖。
圖6是表示實施方式的區塊解碼器的電路結構例的圖。
圖7是表示第一實施方式的壞區塊標誌電路的電路結構例的圖。
圖8A是表示第一實施方式的多層胞元(Multi-Level Cell，MLC)(四值)及單層胞元(Single-Level Cell，SLC)(二值)的胞元測試的操作例的流程圖。(其一)
圖8B是表示第一實施方式的MLC(四值)及SLC(二值)的胞元測試的操作例的流程圖。(其二)
圖9是表示四值型記憶體胞元的胞元分佈與臨限值的關係的概略圖。
圖10是表示第一實施方式的通電重置處理的操作例的流程圖。
圖11是表示第一實施方式的SLC(二值)緩衝的操作例的流程圖。
圖12是表示第二實施方式的壞區塊標誌電路的電路結構例的圖。
圖13A是表示第二實施方式的TLC(八值)、TLC(八值)tPROG、及SLC(二值)的胞元測試的操作例的流程圖。(其一)
圖13B是表示第二實施方式的TLC(八值)、TLC(八值)tPROG、及SLC(二值)的胞元測試的操作例的流程圖。(其二)
圖14是表示八值型記憶體胞元的胞元分佈與臨限值的關係的概略圖。
圖15是表示第二實施方式的通電重置處理的操作例的流程圖。
圖16A是表示第二實施方式的SLC(二值)緩衝的操作例的流程圖。
圖16B是表示TLC(八值)中的寫入的操作例的流程圖。
圖17A是表示第三實施方式的失效位元計數的10位元(bit)、50bit及100bit的判定測試的操作例的流程圖。(其一)
圖17B是表示第三實施方式的失效位元計數的10bit、50bit及100bit的判定測試的操作例的流程圖。(其二)
以下，參照圖式對實施方式進行說明。於以下說明的圖式的記載中，對相同或類似的部分標註相同或類似的符號。圖式 為示意性。
另外，以下所示的實施方式例示用於將技術性思想具體化的裝置或方法，且並不確定各構成零件的材質、形狀、結構、配置等。所述實施方式於申請專利範圍中可施加各種變更。
於以下的說明中，SLC(Single-Level Cell)、MLC(Multi-Level Cell)、三層胞元(Triple-Level Cell，TLC)、四層胞元(Quad-Level Cell，QLC)等各種胞元測試的通過/失效資訊、及tPROG不好(no good，NG)區塊資訊有時將表達簡單化而表述為SLC、MLC、TLC、QLC、及tPROG。
[實施方式]
(記憶體系統)
應用了實施方式的非揮發性半導體記憶裝置20的記憶體系統1的區塊結構的一例如圖1所示般表示。
記憶體系統1例如與外部的主機設備進行通信。記憶體系統1保持來自主機設備(未圖示)的資料，且將資料讀取至主機設備。
如圖1所示，記憶體系統1包括控制器10及非揮發性半導體記憶裝置(NAND快閃記憶體)20。控制器10自主機設備接收命令，並基於所接收的命令對非揮發性半導體記憶裝置20進行控制。具體而言，控制器10將自主機設備指示了寫入的資料寫入至非揮發性半導體記憶裝置20，將自主機設備指示了讀取的資料自非揮發性半導體記憶裝置20讀取並發送至主機設備。控制器 10藉由NAND匯流排連接於非揮發性半導體記憶裝置20。非揮發性半導體記憶裝置20包括多個記憶體胞元，將資料非揮發地記憶。
關於依照NAND接口的訊號/CE、訊號CLE、訊號ALE、訊號/WE、訊號/RE、訊號/WP、訊號/RB及訊號I/O<7：0>的各者，NAND匯流排經由各別的配線進行收發。訊號/CE是用於使非揮發性半導體記憶裝置20有效(啟用)的訊號。訊號CLE向非揮發性半導體記憶裝置20通知於訊號CLE為「H」(高(High))位準的期間於非揮發性半導體記憶裝置20流通的訊號I/O<7：0>為指令。訊號ALE向非揮發性半導體記憶裝置20通知於訊號ALE為「H」位準的期間於非揮發性半導體記憶裝置20流通的訊號I/O<7：0>為位址。訊號/WE指示於訊號/WE為「L」(低(Low))位準的期間將於非揮發性半導體記憶裝置20流通的訊號I/O導入至非揮發性半導體記憶裝置20。訊號/RE指示向非揮發性半導體記憶裝置20輸出訊號I/O<7：0>。訊號/WP向非揮發性半導體記憶裝置20指示資料寫入及擦除的禁止。訊號/RB表示非揮發性半導體記憶裝置20是就緒狀態(可受理來自外部的命令的狀態)還是忙碌狀態(不受理來自外部的命令的狀態)。訊號I/O<7：0>例如是八位元的訊號。訊號I/O<7：0>為於非揮發性半導體記憶裝置20與控制器10之間進行收發的資料的實體，且包括指令CMD、位址ADD、資料DAT。資料DAT包括寫入資料及讀取資料。
如圖1所示，控制器10包括：處理器(中央處理單元 (Central Processing Unit，CPU))11、內置記憶體(隨機存取記憶體(Random Access Memory，RAM))12、錯誤檢測校正(Error Check and Correction，ECC)電路13、NAND接口電路14、緩衝記憶體(buffer memory)15及主機接口電路16。
處理器11對控制器10整體的操作進行控制。處理器11例如響應於自主機設備接收到的資料的讀取命令，對非揮發性半導體記憶裝置20發佈基於NAND接口的讀取命令。該操作關於寫入及擦除的情況亦同樣。另外，處理器11具有對來自非揮發性半導體記憶裝置20的讀取資料執行各種運算的功能。
內置記憶體12例如是動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)等半導體記憶體，且被用作處理器11的作業區域。內置記憶體12保持用於管理非揮發性半導體記憶裝置20的韌體、及各種管理表等。
ECC電路13進行錯誤檢測及錯誤校正處理。具體而言，於資料的寫入時，基於自主機設備接收到的資料，針對某數量的資料的每一組生成ECC碼。另外，於資料的讀取時，基於ECC碼進行ECC解碼，檢測有無錯誤。然後，於檢測到錯誤時，確定其位元位置，並校正錯誤。
NAND接口電路14經由NAND匯流排與非揮發性半導體記憶裝置20連接，並負責與非揮發性半導體記憶裝置20的通信。NAND接口電路14藉由處理器11的指示，向非揮發性半導體記憶裝置20發送指令CMD、位址ADD及寫入資料。另外，NAND 接口電路14自非揮發性半導體記憶裝置20接收讀取資料。
緩衝記憶體15暫時保持控制器10自非揮發性半導體記憶裝置20及主機設備接收到的資料等。緩衝記憶體15例如亦用作暫時保持來自非揮發性半導體記憶裝置20的讀入資料及針對讀取資料的運算結果等的記憶區域。
主機接口電路16與主機設備連接，並負責與主機設備的通信。主機接口電路16例如將自主機設備接收到的命令及資料分別傳輸至處理器11及緩衝記憶體15。
(非揮發性半導體記憶裝置的結構)
實施方式的非揮發性半導體記憶裝置20的區塊結構的一例如圖2所示般表示。如圖2所示，實施方式的非揮發性半導體記憶裝置20包括：記憶體胞元陣列21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器(sequencer)25、電壓生成電路26、驅動器組(driver set)27、列解碼器28及感測放大器模組29。
記憶體胞元陣列21包括多個區塊BLK(BLK0、BLK1、…)。區塊BLK包括與字元線及位元線建立關聯的多個非揮發性記憶體胞元電晶體。區塊BLK例如為資料的擦除單位，且同一區塊BLK內的資料一併被擦除。各區塊BLK包括多個串單元SU(SU0、SU1、SU2、…)。各串單元SU為NAND串NS的集合。NAND串NS包括多個記憶體胞元電晶體。以下，記憶體胞元電晶體亦簡稱為「胞元」。此外，記憶體胞元陣列21內的區塊數、一個區塊BLK內的串單元數、及一個串單元SU內的NAND 串數能夠設定為任意的數。
輸入輸出電路22收發與控制器10的訊號I/O<7：0>。輸入輸出電路22將訊號I/O<7：0>內的指令CMD及位址ADD傳輸至暫存器24。輸入輸出電路22與感測放大器模組29收發寫入資料及讀取資料。
邏輯控制電路23自控制器10接收訊號/CE、訊號CLE、訊號ALE、訊號/WE、訊號/RE及訊號/WP。另外，邏輯控制電路23將訊號/RB傳輸至控制器10並向外部通知非揮發性半導體記憶裝置20的狀態。
暫存器24保持指令CMD及位址ADD。暫存器24將位址ADD傳輸至列解碼器28及感測放大器模組29，並且將指令CMD傳輸至定序器25。
定序器25接收指令CMD，並依照基於所接收的指令CMD的序列對非揮發性半導體記憶裝置20整體進行控制。
電壓生成電路26基於來自定序器25的指示，生成資料的寫入、讀取及擦除等操作所需的電壓。電壓生成電路26將所生成的電壓供給至驅動器組27。
驅動器組27包括多個驅動器，並基於來自暫存器24的位址將來自電壓生成電路26的各種電壓供給至列解碼器28及感測放大器模組29。驅動器組27例如基於位址中的列位址，向列解碼器28供給各種電壓。
列解碼器28自暫存器24接收位址ADD中的列位址， 並基於列位址內的區塊位址，選擇區塊BLK等。經由列解碼器28向所選擇的區塊BLK傳輸來自驅動器組27的電壓。
感測放大器模組29於資料的讀取時，感測自記憶體胞元電晶體讀取至位元線的讀取資料，並將所感測的讀取資料傳輸至輸入輸出電路22。感測放大器模組29於資料的寫入時，將經由位元線寫入的寫入資料傳輸至記憶體胞元電晶體。另外，感測放大器模組29自暫存器24接收位址ADD中的行位址(column address)，並輸出基於行位址的行的資料。
(記憶體胞元陣列的電路結構例)
實施方式的非揮發性半導體記憶裝置20的記憶體胞元陣列21的電路結構的一例如圖3所示般表示。如圖3所示，各個NAND串NS例如包括i(i為自然數)個記憶體胞元電晶體MT(MT0~MTi)、選擇電晶體ST1、以及選擇電晶體ST2。此外，記憶體胞元電晶體MT的個數i例如可為8個、16個、32個、64個、96個、128個等，其數量並不限定。記憶體胞元電晶體MT包括包含控制閘極及電荷蓄積層的積層閘極結構。另外，記憶體胞元電晶體MT亦可包括包含控制閘極及浮動閘極的積層閘極結構。各記憶體胞元電晶體MT串聯連接於選擇電晶體ST1與選擇電晶體ST2之間。此外，於以下的說明中，『連接』亦包含中間介隔存在其他能夠導電的元件的情況。
於某個區塊BLK內，串單元SU0~串單元SU3的選擇電晶體ST1的閘極分別連接於選擇閘極線SGD0~選擇閘極線 SGD3。同一區塊BLK內的記憶體胞元電晶體MT0~記憶體胞元電晶體MTi的控制閘極分別連接於字元線WL0~字元線WLi。即，相同位址的字元線WL以共用方式連接於同一區塊BLK內的所有串單元SU。另一方面，選擇閘極線SGD連接於同一區塊BLK內的串單元SU的一個。
另外，於記憶體胞元陣列21內配置成矩陣狀的NAND串NS中位於同一列的NAND串NS的選擇電晶體ST1的另一端連接於m條位元線BL(BL0~BL(m-1)(m為自然數)的任一者。另外，位元線BL跨多個區塊BLK以共用方式連接於同一行的NAND串NS。
另外，選擇電晶體ST2的另一端連接於源極線CELSRC。源極線CELSRC跨多個區塊BLK以共用方式連接於多個NAND串NS。
資料的擦除是對位於同一區塊BLK內的記憶體胞元電晶體MT一併進行。相對於此，資料的讀取及寫入是對任一區塊BLK的任一串單元SU中的以共用方式連接於任一字元線WL的多個記憶體胞元電晶體MT一併進行。於一個串單元SU中共享字元線WL的記憶體胞元電晶體MT的組被稱為胞元單元CU。胞元單元CU是可一併執行寫入操作或讀取操作的記憶體胞元電晶體MT的組。
此外，一個記憶體胞元電晶體MT例如能夠保持多個位元資料。於同一胞元單元CU內，將各個記憶體胞元電晶體MT 於同位的位元中保持的一位元的集合稱為「頁」。「頁」被定義為於同一胞元單元CU內的記憶體胞元電晶體MT的組中所形成的記憶體空間。
(記憶體胞元陣列的剖面結構例)
實施方式的非揮發性半導體記憶裝置20的記憶體胞元陣列21的剖面結構的一例如圖4所示般表示。圖4示出與一個區塊BLK內的兩個串單元SU0及SU1相關的部分。具體而言，圖4示出兩個串單元SU0及SU1各自的NAND串NS以及其周邊的部分。而且，圖4所示的NAND串NS的結構於X方向及Y方向上排列多個，例如於X方向及Y方向上排列的多個NAND串NS的集合相當於一個串單元SU。
記憶體胞元陣列21設置於半導體基板30上。將與半導體基板30的表面平行的面設為XY平面，將與XY平面垂直的方向設為Z方向。另外，X方向與Y方向相互正交。
於半導體基板30的上部配置p型井區域30p。如圖4所示，於p型井區域30p上配置多個NAND串NS。即，於p型井區域30p上，例如依次積層作為選擇閘極線SGS發揮功能的配線層31、作為字元線WL0~字元線WLi發揮功能的i+1層的配線層32(WL0~WLi)、及作為選擇閘極線SGD發揮功能的配線層33。配線層31及配線層33亦可積層多個層。於所積層的配線層31~配線層33層間配置未圖示的絕緣層。
配線層31例如以共用方式連接於一個區塊BLK內的 NAND串NS的各個選擇電晶體ST2的閘極。配線層32於各層的每一層，以共用方式連接於一個區塊BLK內的多個NAND串NS的各個記憶體胞元電晶體MT的控制閘極。
記憶體孔MH配置成通過配線層33、配線層32、配線層31到達p型井區域30p。於記憶體孔MH的側面上，自外側起依次配置區塊絕緣膜34、電荷蓄積層(絕緣膜)35、及隧道氧化膜36。於記憶體孔MH內，埋入有半導體柱(導電膜)37。半導體柱37例如為非摻雜的多晶矽，且作為NAND串NS的電流路徑發揮功能。於半導體柱37的上端上配置作為位元線BL發揮功能的配線層38。
如以上所述，於p型井區域30p的上方依次積層選擇電晶體ST2、多個記憶體胞元電晶體MT及選擇電晶體ST1，一個記憶體孔MH對應於一個NAND串NS。
於p型井區域30p的上部配置n+型雜質擴散區域39及p+型雜質擴散區域40。於n+型雜質擴散區域39的上表面上配置接觸插塞41。於接觸插塞41的上表面上配置作為源極線CELSRC發揮功能的配線層42。於p+型雜質擴散區域40的上表面上配置接觸插塞43。於接觸插塞43的上表面上配置作為井線CPWELL發揮功能的配線層44。
(列解碼器的區塊結構例)
實施方式的非揮發性半導體記憶裝置20的列解碼器28的區塊結構的一例如圖5所示般表示。如圖5所示，列解碼器28包括 多個傳輸開關51(51A、51B、…)以及多個區塊解碼器52(52A、52B、…)。
一個傳輸開關群51及一個區塊解碼器52例如被分配至一個區塊BLK。於圖5的一例中，傳輸開關群51A及區塊解碼器52A被分配至區塊BLK0，傳輸開關群51B及區塊解碼器52B被分配至區塊BLK1。於以下的說明中，將成為寫入、讀取及擦除的對象的區塊稱為「選擇區塊BLK」，將選擇區塊BLK以外的區塊稱為「非選擇區塊BLK」。
另外，於以下的說明中，於將與傳輸開關群51A及區塊解碼器52A對應的節點和與傳輸開關群51B及區塊解碼器52B對應的節點加以區別的情況下，於符號的末尾標註_A及_B等來進行區別。例如，將傳輸開關群51A與區塊解碼器52A之間連接的選擇區塊節點BLKSEL稱為選擇區塊節點BLKSEL_A，將傳輸開關群51B與區塊解碼器52B之間連接的選擇區塊節點BLKSEL稱為選擇區塊節點BLKSEL_B。此外，於不將與傳輸開關群51A及區塊解碼器52A對應的節點和與傳輸開關群51B及區塊解碼器52B對應的節點加以區別的情況下，不於符號的末尾標註_A及_B等。
傳輸開關群51例如包括(i+6)個傳輸電晶體TTr(TTr0~TTr5)。
傳輸電晶體TTr0~傳輸電晶體TTri分別將自驅動器組27供給至配線CG(CG0~CGi)的電壓傳輸至選擇區塊BLK的字元線WL0~字元線WLi。傳輸電晶體TTr0~傳輸電晶體TTri分 別包括連接於對應的區塊BLK的字元線WL0~字元線WLi的第一端、連接於配線CG0~配線CGi的第二端、以及以共用方式連接於節點BLKSEL的閘極。
傳輸電晶體TTr(i+1)~傳輸電晶體TTr(i+4)分別將自驅動器組27供給至配線SGDL(SGDL0~SGDL3)的電壓傳輸至選擇區塊BLK的選擇閘極線SGD0~選擇閘極線SGD3。傳輸電晶體TTr(i+1)~傳輸電晶體TTr(i+4)分別包括連接於對應的區塊BLK的選擇閘極線SGD0~選擇閘極線SGD3的第一端、連接於配線SGDL0~配線SGDL3的第二端、以及以共用方式連接於節點BLKSEL的閘極。
傳輸電晶體TTr(i+5)將自驅動器組27供給至配線SGSL的電壓傳輸至選擇區塊BLK的閘極線SGS。傳輸電晶體TTr(i+5)包括連接於對應的區塊的選擇閘極線SGS的第一端、連接於配線SGSL的第二端、以及連接於節點BLKSEL的閘極。
於資料的寫入、讀取及擦除時，區塊解碼器52對自暫存器24接收到的區塊位址訊號進行解碼。於解碼結果為判定為與區塊解碼器52對應的區塊BLK為選擇區塊的情況下，區塊解碼器52將「H」位準的訊號輸出至節點BLKSEL。
另外，於判定為對應的區塊BLK並非選擇區塊的情況下，區塊解碼器52將「L」位準的訊號輸出至節點BLKSEL。輸出至節點BLKSEL的訊號使傳輸電晶體TTr0~傳輸電晶體TTr(i+5)於「H」位準下為接通狀態、於「L」位準下為斷開狀態。
區塊解碼器52包括具有記憶多值資料的多個鎖存電路的壞區塊標誌電路53。具體而言，區塊解碼器52A包括壞區塊標誌電路53A，區塊解碼器52B包括壞區塊標誌電路53B。此處，多值資料為針對多個測試記憶體分區的每個的壞區塊標誌的資訊。另外，針對多個測試記憶體分區的每個的壞區塊標誌的資訊是表示各區塊中是否發生了胞元測試等的異常的資訊。於以下的說明中，將表示各區塊BLK中是否發生了胞元測試等的異常的資訊作為多值資料的一例，亦稱為「壞區塊標誌的資料」。此外，壞區塊標誌的資料例如亦可為胞元測試的通過/失效資訊、輸入緩衝器的寫入時間的合格與否判定資訊、及失效位元計數的判定測試。
區塊解碼器52例如當於選擇區塊BLK中發生了異常(為壞區塊)時，可基於壞區塊標誌電路53內的鎖存電路中所保持的資訊，將向節點BLKSEL輸出的訊號設為「L」。
因此，例如，於與選擇區塊BLK對應的傳輸開關群51中，於該選擇區塊BLK正常(並非壞區塊)的情況下，傳輸電晶體TTr0~傳輸電晶體TTr(i+5)成為接通狀態。藉此，字元線WL0~字元線WLi分別連接於配線CG0~配線CGi。選擇閘極線SGD0~選擇閘極線SGD3分別連接於配線SGDL0~配線SGDL3。選擇閘極線SGS連接於配線SGSL。
另一方面，於與選擇區塊BLK對應的傳輸開關群51中，於該選擇區塊BLK為壞區塊的情況下，傳輸電晶體TTr0~傳輸電晶體TTr(i+5)成為斷開狀態。藉此，字元線WL與配線CG 電性切斷，選擇閘極線SGD及選擇閘極線SGS分別與配線SGDL及配線SGSL電性切斷。
另外，於與非選擇區塊BLK對應的傳輸開關群51中，於非選擇區塊BLK為壞區塊的情況下，傳輸電晶體TTr0~傳輸電晶體TTr(i+5)成為斷開狀態。藉此，字元線WL與配線CG電性切斷，選擇閘極線SGD及選擇閘極線SGS分別與配線SGDL及配線SGSL電性切斷。
區塊解碼器52例如藉由自控制器10發佈的指令，於非選擇區塊BLK並非壞區塊(能夠於壞區塊標誌的資料的條件下使用)的情況下，可基於壞區塊標誌電路53內的鎖存電路中所保持的資訊，將於非選擇區塊BLK中向節點BLKSEL輸出的訊號設為「H」。
因此，例如，於與非選擇區塊BLK對應的傳輸開關群51中，於該非選擇區塊BLK並非壞區塊(能夠於壞區塊標誌的資料的條件下使用)的情況下，傳輸電晶體TTr0~傳輸電晶體TTr(i+5)成為接通狀態。藉此，字元線WL0~字元線WLi分別連接於配線CG0~配線CGi。選擇閘極線SGD0~選擇閘極線SGD3分別連接於配線SGDL0~配線SGDL3。選擇閘極線SGS連接於配線SGSL。
驅動器組27依照自暫存器24接收到的位址ADD，向配線CG、配線SGDL及配線SGSL供給電壓。配線CG、配線SGDL及配線SGSL對傳輸開關51A、傳輸開關51B、…的各者傳輸自驅 動器組27供給的各電壓。
(區塊解碼器的電路結構例)
實施方式的非揮發性半導體記憶裝置20的區塊解碼器52的電路結構的一例如圖6所示般表示。於圖6中，作為區塊解碼器52的一例，示出與區塊BLK0對應的區塊解碼器52A的結構。如圖6所示，區塊解碼器52A包括：n通道金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體Tr3、n通道MOS電晶體Tr4、n通道MOS電晶體Tr6~n通道MOS電晶體Tr10；p通道MOS電晶體Tr1、p通道MOS電晶體Tr2、p通道MOS電晶體Tr5；反相器INV1~反相器INV3；以及壞區塊標誌電路53A。
p通道MOS電晶體Tr1包括連接於電壓VDD的第一端、連接於節點N2_A的第二端、以及連接於節點RDEC的閘極。電壓VDD例如是電源電壓，且是可使區塊解碼器52A內的各電晶體Tr為接通狀態的電壓。節點RDEC是用來輸入區塊位址解碼的啟用訊號的節點。節點RDEC例如於使區塊解碼器52A禁用時被設定為「L」位準，於啟用時被設定為「H」位準。
p通道MOS電晶體Tr2包括連接於電壓VDD的第一端、連接於節點N2_A的第二端、以及連接於節點SEL的閘極。節點SEL是用來輸入藉由反相器INV1使節點N2_A的電壓位準反轉而得的訊號的節點。
反相器INV1包括連接於節點N2_A的輸入端、以及連接於節點SEL的輸出端。即，反相器INV1使節點N2_A處的電 壓位準反轉，並將其輸出至節點SEL。即，節點N2_A及節點SEL具有相互反轉的邏輯位準的訊號。
反相器INV2包括連接於節點SEL的輸入端、以及連接於節點RDECADn的輸出端。即，反相器INV2使節點SEL處的電壓位準反轉，並將其輸出至節點RDECADn。即，節點SEL及節點RDECADn具有相互反轉的邏輯位準的訊號。節點RDECADn是用來輸入藉由反相器INV2使節點SEL的電壓位準反轉而得的訊號的節點。
反相器INV3包括連接於節點RDECADn的輸入端、以及連接於n通道MOS電晶體Tr3的第一端的輸出端。即，反相器INV3使節點RDECADn的電壓位準反轉，並將其輸出至n通道MOS電晶體Tr3的第一端。即，節點RDECADn及n通道MOS電晶體Tr3的第一端具有相互反轉的邏輯位準的訊號。
n通道MOS電晶體Tr3、n通道MOS電晶體Tr4串聯連接於反相器INV3的輸出端與節點BLKSEL_A之間。具體而言，n通道MOS電晶體Tr3的第一端連接於反相器INV3的輸出端，n通道MOS電晶體Tr4的第二端連接於節點BLKSEL_A。n通道MOS電晶體Tr3、n通道MOS電晶體Tr4於閘極分別被供給訊號BSTON。
p通道MOS電晶體Tr5包括連接於n通道MOS電晶體Tr6的第二端的第一端、連接於節點BLKSEL_A的第二端、以及連接於節點RDECADn的閘極。例如於區塊BLK0為選擇區塊BLK 的情況下，節點BLKSEL_A可成為「H」位準。另外，於區塊BLK0為非選擇區塊BLK的情況下，節點BLKSEL_A可成為「L」位準。
n通道MOS電晶體Tr6包括連接於節點VRDEC的第一端、連接於p通道MOS電晶體Tr5的第一端的第二端、以及連接於節點BLKSEL_A的閘極。節點VRDEC是用於供給高電壓的節點。
n通道MOS電晶體Tr7~n通道MOS電晶體Tr8串聯連接於節點N2_A與n通道MOS電晶體Tr9的第一端之間。具體而言，n通道MOS電晶體Tr7的第一端連接於節點N2_A，n通道MOS電晶體Tr8的第二端連接於n通道MOS電晶體Tr9的第一端。n通道MOS電晶體Tr7~n通道MOS電晶體Tr8於閘極分別被供給訊號AROWA~訊號AROWE。訊號AROWA~訊號AROWE是基於區塊位址訊號而生成的訊號，於區塊BLK0為選擇區塊的情況下，分別使n通道MOS電晶體Tr7~n通道MOS電晶體Tr8為接通狀態。
n通道MOS電晶體Tr9包括連接於n通道MOS電晶體Tr8的第二端的第一端、連接於節點N1_A的第二端、以及連接於節點RDEC的閘極。節點N1_A是向後述的壞區塊標誌電路53A供給電壓位準的節點。
n通道MOS電晶體Tr10包括連接於節點N1_A的第一端、連接於電壓VSS的第二端、以及連接於節點ROMBAEN的閘極。
由該些p通道MOS電晶體Tr1、n通道MOS電晶體Tr7~n通道MOS電晶體Tr10構成輸入位址解碼部，當訊號AROWA~訊號AROWE、節點RDEC及節點ROMBAEN全部成為「H」位準時，節點N2_A接地，並成為「L」位準。於以下的說明中，將p通道MOS電晶體Tr1及n通道MOS電晶體Tr7~n通道MOS電晶體Tr10的結構稱為輸入位址解碼部。
相對於此，若節點N2_A未接地，則節點N2_A維持「H」位準。如此，輸入位址解碼部向反相器INV1輸出節點N2_A的電壓位準。
於以下的第一實施方式~第三實施方式的非揮發性半導體記憶裝置20的說明中，亦於列解碼器28中，例如，區塊解碼器52A的共用部分適用同一標示，省略詳細說明，對不同的部分進行說明。
(第一實施方式)
第一實施方式的非揮發性半導體記憶裝置20的壞區塊標誌電路53的電路結構的一例如圖7所示般表示。於圖7中，作為壞區塊標誌電路53的一例，示出與區塊BLK0對應的壞區塊標誌電路53A的結構。第一實施方式的非揮發性半導體記憶裝置20的壞區塊標誌電路53具有作為多值資料的一例的二位元的壞區塊標誌的資料。
(第一實施方式的壞區塊標誌電路的電路結構例)
如圖7所示，壞區塊標誌電路53A包括n通道MOS電晶體 Tr11~n通道MOS電晶體Tr25以及反相器INV4~反相器INV7。
n通道MOS電晶體Tr11、n通道MOS電晶體Tr12串聯連接於節點N1_A與電壓VSS之間。具體而言，n通道MOS電晶體Tr11的第一端連接於節點N1_A，n通道MOS電晶體Tr12的第二端連接於電壓VSS。n通道MOS電晶體Tr11於閘極被供給節點GD_A1。另外，n通道MOS電晶體Tr12於閘極被供給訊號AROW_A1。即，於節點GD_A1及訊號AROW_A1為「H」位準的情況下，節點N1_A成為「L」位準。於以下的說明中，於該節點GD_A1及訊號AROW_A1為「H」位準的情況下，將向節點N1_A傳輸「L」位準的n通道MOS電晶體Tr11、n通道MOS電晶體Tr12稱為「第一電晶體群」。
反相器INV4、反相器INV5交叉連接，構成第一鎖存電路。具體而言，反相器INV4包括連接於節點GD_A1的輸入端、以及連接於節點BD_A1的輸出端。另外，反相器INV5包括連接於節點BD_A1的輸入端、以及連接於節點GD_A1的輸出端。即，節點GD_A1及節點BD_A1具有相互反轉的邏輯位準。具體而言，具有一位元的壞區塊標誌的資料。一位元的壞區塊標誌的資料例如於節點GD_A1及節點BD_A1分別為「H」位準及「L」位準的情況下，表示區塊BLK0並非壞區塊，於「L」位準及「H」位準的情況下，表示區塊BLK0為壞區塊。於以下的說明中，將反相器INV4、反相器INV5交叉連接的第一鎖存電路的一例亦稱為「鎖存電路A」。
n通道MOS電晶體Tr13、n通道MOS電晶體Tr14串聯連接於節點GD_A1與電壓VSS之間。具體而言，n通道MOS電晶體Tr13的第一端連接於節點GD_A1，n通道MOS電晶體Tr14的第二端連接於電壓VSS。n通道MOS電晶體Tr13於閘極被供給節點RFSET_A1。另外，n通道MOS電晶體Tr14被供給節點SEL。
節點RESET_A1用來傳輸用於對鎖存電路A設置意旨為區塊BLK0為壞區塊的資訊的訊號。具體而言，於節點RFSET_A1為「H」位準的情況下，「L」位準被傳輸至節點GD_A1，意旨為區塊BLK0為壞區塊的資訊被設置於壞區塊標誌電路53A的鎖存電路A中。於以下的說明中，將對鎖存電路A設置意旨為壞區塊的資訊的n通道MOS電晶體Tr13、n通道MOS電晶體Tr14稱為「第一資料設置部」。
n通道MOS電晶體Tr15、n通道MOS電晶體Tr16串聯連接於節點BD_A1與電壓VSS之間。具體而言，n通道MOS電晶體Tr15的第一端連接於節點BD_A1，n通道MOS電晶體Tr16的第二端連接於電壓VSS。n通道MOS電晶體Tr15於閘極被供給節點RFRST_A1。另外，n通道MOS電晶體Tr16被供給節點SEL。
節點RFRST_A1用來傳輸用於自鎖存電路A重置意旨為區塊BLK0為壞區塊的資訊的訊號。具體而言，於節點RFRST_A1為「H」位準的情況下，「L」位準被傳輸至節點BD_A1，意旨為區塊BLK0並非壞區塊的資訊自壞區塊標誌電路53A的鎖存電路A被重置。於以下的說明中，將自鎖存電路A重置意旨為 壞區塊的資訊的n通道MOS電晶體Tr15、n通道MOS電晶體Tr16稱為「第一資料重置部」。
n通道MOS電晶體Tr17~n通道MOS電晶體Tr19串聯連接於節點PBUSBS與電壓VSS之間。具體而言，n通道MOS電晶體Tr17的第一端連接於節點PBUSBS，n通道MOS電晶體Tr19的第二端連接於電壓VSS。
n通道MOS電晶體Tr17於閘極被供給節點SEL。另外，n通道MOS電晶體Tr18被供給節點BLKSENSE_A1。進而，n通道MOS電晶體Tr19被供給節點BD_A1。節點BLKSENSE_A1為是否使鎖存電路A的資訊為對象的節點。
節點PBUSBS例如是用來傳輸用於感測包括壞區塊標誌電路53A的所有壞區塊標誌電路53中所保持的資訊的訊號的節點(壞區塊標誌電路53的感測節點)。節點PBUSBS例如於與感測對象的壞區塊標誌電路53對應的區塊BLK為壞區塊的情況下，成為「H」位準的浮動狀態，於並非壞區塊的情況下，成為「L」位準。於以下的說明中，將用於感測鎖存電路A的資訊的n通道MOS電晶體Tr17~n通道MOS電晶體Tr19稱為「第二電晶體群」。
n通道MOS電晶體Tr20、n通道MOS電晶體Tr21串聯連接於節點N1_A與電壓VSS之間。具體而言，n通道MOS電晶體Tr20的第一端連接於節點N1_A，n通道MOS電晶體Tr21的第二端連接於電壓VSS。n通道MOS電晶體Tr20於閘極被供給節點GD_A2。另外，n通道MOS電晶體Tr21於閘極被供給訊號 AROW_A2。即，於節點GD_A2及訊號AROW_A2為「H」位準的情況下，節點N1_A成為「L」位準。於以下的說明中，於該節點GD_A2及訊號AROW_A2為「H」位準的情況下，將向節點N1_A傳輸「L」位準的n通道MOS電晶體Tr20、n通道MOS電晶體Tr21稱為「第三電晶體群」。
反相器INV6、反相器INV7交叉連接，構成第二鎖存電路。具體而言，反相器INV6包括連接於節點GD_A2的輸入端、以及連接於節點BD_A2的輸出端。另外，反相器INV6包括連接於節點BD_A2的輸入端、以及連接於節點GD_A2的輸出端。即，節點GD_A2及節點BD_A2具有相互反轉的邏輯位準。具體而言，具有一位元的壞區塊標誌的資料。一位元的壞區塊標誌的資料例如於節點GD_A2及節點BD_A2分別為「H」位準及「L」位準的情況下，表示區塊BLK0並非壞區塊，於「L」位準及「H」位準的情況下，表示區塊BLK0為壞區塊。於以下的說明中，將反相器INV6、反相器INV7交叉連接的第二鎖存電路的一例亦稱為「鎖存電路B」。
n通道MOS電晶體Tr22包括連接於節點GD_A2的第一端、連接於n通道MOS電晶體Tr14的第一端的第二端、以及連接於節點RFSET_A2的閘極。
節點RFSET_A2用來傳輸用於對鎖存電路B設置意旨為區塊BLK0為壞區塊的資訊的訊號。具體而言，於節點RFSET_A2為「H」位準的情況下，「L」位準被傳輸至節點GD_A2，意旨為 區塊BLK0為壞區塊的資訊被設置於壞區塊標誌電路53A的鎖存電路B中。於以下的說明中，將對鎖存電路B設置意旨為壞區塊的資訊的n通道MOS電晶體Tr22稱為「第二資料設置部」。
n通道MOS電晶體Tr23包括連接於節點BD_A2的第一端、連接於n通道MOS電晶體Tr16的第一端的第二端、以及連接於節點RFRST_A2的閘極。
節點RFRST_A2用來傳輸用於自鎖存電路B重置意旨為區塊BLK0為壞區塊的資訊的訊號。具體而言，於節點RFSET_A2為「H」位準的情況下，「L」位準被傳輸至節點GD_A2，意旨為區塊BLK0並非壞區塊的資訊被重置於壞區塊標誌電路53A的鎖存電路B中。於以下的說明中，將自鎖存電路B重置意旨為壞區塊的資訊的n通道MOS電晶體Tr23稱為「第二資料重置部」。
n通道MOS電晶體Tr24、n通道MOS電晶體Tr25串聯連接於n通道MOS電晶體Tr17的第二端與電壓VSS之間。具體而言，n通道MOS電晶體Tr24的第一端連接於n通道MOS電晶體Tr17的第二端，n通道MOS電晶體Tr25的第二端連接於電壓VSS。
n通道MOS電晶體Tr24於閘極被供給節點BLKSENSE_A2。另外，n通道MOS電晶體Tr25被供給節點BD_A2。節點BLKSENSE_A2為是否使鎖存電路B的資訊為對象的節點。於以下的說明中，將用於感測鎖存電路B的資訊的n通道MOS電晶體Tr24、n通道MOS電晶體Tr25稱為「第四電晶體 群」。
如以上所說明般，根據第一實施方式，壞區塊標誌電路53包括作為第一鎖存電路及第二鎖存電路的一例的鎖存電路A及鎖存電路B，且可具有作為多值資料的一例的二位元的壞區塊標誌的資料。即，壞區塊標誌電路53藉由登記作為壞區塊標誌的資料的兩個測試分區的資訊，可選擇壞區塊標誌的資料，並對登記為壞區塊的非選擇區塊BLK將狀態切換至選擇區塊BLK來使用。此外，關於壞區塊標誌電路53自登記為壞區塊的非選擇區塊BLK切換至選擇區塊BLK的操作，將於後述進行說明。
(胞元測試的操作例)
接著，對第一實施方式的壞區塊標誌電路53的胞元測試的操作的一例進行說明。具體而言，壞區塊標誌電路53於二位元的壞區塊標誌的資料中設定兩個胞元測試結果的壞區塊標誌的資料。第一個是保持於鎖存電路A中的一位元，且例如是作為MLC的四值的胞元測試結果。第二個是保持於鎖存電路B中的一位元，且例如是作為SLC的二值的胞元測試結果。於以下的說明中，將作為MLC方式的四值的胞元測試稱為MLC的胞元測試。另外，作為SLC方式的二值的胞元測試稱為SLC的胞元測試。
第一實施方式的非揮發性半導體記憶裝置20的胞元測試的操作的一例如圖8A及圖8B所示般表示。於針對非揮發性半導體記憶裝置20的胞元測試中，藉由測試器進行各種測試，自記憶體胞元陣列21檢測壞區塊。該檢測到的壞區塊的位址被寫入至 記憶體胞元陣列21中。
如上所述，藉由壞區塊標誌電路53內的多個鎖存電路，於各一位元中登記不同的胞元測試的壞區塊標誌。即，第一實施方式的區塊解碼器52具有二位元的壞區塊標誌的資料，因此以四值寫入至記憶體胞元陣列21中。此外，亦可將各胞元測試的一位元的壞區塊標誌的資料以二值寫入至記憶體胞元陣列21中。但是，實際上並不限定於該些例子。
於步驟S11中，列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇作為對象的區塊BLK。具體而言，列解碼器28例如藉由區塊解碼器52A將向節點BLKSEL_A輸出的訊號設為「H」，將作為對象的區塊BLK0設定為選擇區塊BLK。
於步驟S12中，列解碼器28對作為對象的區塊BLK執行MLC的胞元測試。具體而言，列解碼器28例如對藉由區塊解碼器52A設為選擇區塊BLK的區塊BLK0執行MLC的胞元測試。於步驟S13中，關於列解碼器28，於作為對象的區塊BLK為壞區塊的情況下，處理進入至步驟S14。於並非壞區塊的情況下，處理進入至步驟S15。
於步驟S14中，列解碼器28對作為對象的區塊BLK設定於作為第一鎖存電路的一例的鎖存電路A中。具體而言，列解碼器28例如藉由作為對象的區塊BLK0的區塊解碼器52A內的壞區塊標誌電路53A，使節點RFSET_A1為「H」位準。壞區塊標誌 電路53A藉由使節點RFSET_A1為「H」位準，「L」位準被傳輸至節點GD_A1，意旨為區塊BLK0為壞區塊的資訊被設置於鎖存電路A中。
於步驟S15中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S16。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S11。
於步驟S16中，列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇作為對象的區塊BLK。具體而言，列解碼器28例如藉由區塊解碼器52A將向節點BLKSEL_A輸出的訊號設為「H」，將作為對象的區塊BLK0設定為選擇區塊BLK。
於步驟S17中，列解碼器28對作為對象的區塊BLK執行SLC的胞元測試。具體而言，列解碼器28例如對藉由區塊解碼器52A設為選擇區塊BLK的區塊BLK0執行SLC的胞元測試。
於步驟S18中，關於列解碼器28，於作為對象的區塊BLK為壞區塊的情況下，處理進入至步驟S19。於並非壞區塊的情況下，處理進入至步驟S20。
於步驟S19中，列解碼器28對作為對象的區塊BLK設定於作為第二鎖存電路的一例的鎖存電路B中。具體而言，列解碼器28例如藉由作為對象的區塊BLK0的區塊解碼器52A內的壞 區塊標誌電路53A，使節點RFSET_A2為「H」位準。壞區塊標誌電路53A藉由使節點RFSET_A2為「H」位準，「L」位準被傳輸至節點GD_A2，意旨為區塊BLK0為壞區塊的資訊被設置於鎖存電路B中。
於步驟S20中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S21。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S16。
於步驟S21中，列解碼器28搜索鎖存電路A及鎖存電路B。具體而言，列解碼器28偵測自區塊BLK0起依次於鎖存電路A及鎖存電路B中是否設置了壞區塊標誌的資料。
於步驟S22中，當於鎖存電路A及鎖存電路B中設置了壞區塊標誌的資料時，列解碼器28將暫存器24的區塊位址傳輸至感測放大器模組29。
於步驟S23中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S24。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S21。
於步驟S24中，列解碼器28針對所有鎖存電路A及鎖存電路B將壞區塊標誌的資料及暫存器24的區塊位址的資料傳輸 至感測放大器模組29之後，寫入至記憶體胞元陣列21中。
如以上所說明般，根據第一實施方式，列解碼器28可於非揮發性半導體記憶裝置20的胞元測試中，將基於不同的胞元測試的多個壞區塊標誌的資料寫入至記憶體胞元陣列21中。具體而言，列解碼器28於胞元測試中，將壞區塊標誌的資料以四值的資料寫入至記憶體胞元陣列21中，所述壞區塊標誌的資料包括保持於其中一個鎖存電路A中的一位元例如為MLC的胞元測試結果及保持於另一個鎖存電路B中的一位元例如為SLC的胞元測試結果。
圖9是表示四值的資料被寫入至記憶體胞元陣列21的情況下的胞元分佈與臨限值的關係的概略圖。即，藉由以不同的臨限值電壓寫入至區塊BLK，可將四值的資料寫入至記憶體胞元陣列21中。具體而言，圖9中，例如對於胞元分佈，Data「11」表示臨限值位準Level-0、Data「10」表示臨限值位準Level-1、Data「01」表示臨限值位準Level-2、及Data「00」表示臨限值位準Level-3。
表1示出壞區塊標誌的資料的位址映射。該位址映射例如是藉由所述胞元測試的操作(S11~S24)寫入至記憶體胞元陣列21的壞區塊標誌的資料的一例。
Figure 110127218-A0305-02-0033-1
如表1所示，壞區塊標誌的資料的A的區域為保持於鎖存電路A中的一位元，且例如是MLC的胞元測試結果。另外，壞區塊標誌的資料的B的區域為保持於鎖存電路B中的一位元，且例如是SLC的胞元測試結果。即，於區塊位址(區塊BLK0、區塊BLK1、…)中，對應於MLC的胞元測試或SLC的胞元測試，且於為壞區塊的情況下，根據區塊位址被設置「1」。
於表1中，「0」表示區塊位址為良品。另外，「1」表示區塊位址為不良。即，例如，區塊BLK0於MLC的胞元測試及SLC的胞元測試中均為良品。另外，區塊BLK1的MLC的胞元測試為不良，SLC的胞元測試為良品。區塊BLK2的MLC的胞元測試為良品，SLC的胞元測試為不良。區塊BLK3的MLC的胞元測試為不良，SLC的胞元測試為不良。
表2是表示壞區塊標誌的資料與判定的關係的一例的圖。
Figure 110127218-A0305-02-0034-2
根據第一實施方式，如表2所示，非揮發性半導體記憶裝置20基於作為壞區塊標誌的A的一位元為MLC的胞元測試的結果及作為壞區塊標誌的B的另一位元為SLC的胞元測試的結果，可將非選擇區塊BLK用作選擇區塊BLK。即，於表2中，例如，於MLC的胞元測試的結果為不良、SLC的胞元測試的結果為良品的情況下，雖然於MLC中無法使用，但可於SLC中使用(於B中為可)。於以下的說明中，MLC的胞元測試及SLC的胞元測試均將良品稱為完全良品。另外，MLC的胞元測試及SLC的胞元測試均將不良稱為完全不良。但是，實際上並不限定於該些例子。
(通電重置的操作例)
接著，對第一實施方式的壞區塊標誌電路53的通電重置的操作的一例進行說明。
第一實施方式的非揮發性半導體記憶裝置20的通電重置的操作的一例如圖10所示般表示。為了便於說明，例如，對設定通電重置處理中的標誌的操作方法進行說明。
當檢測到電源接通時，非揮發性半導體記憶裝置20藉 由定序器25執行通電重置處理作為初始化操作。
於該通電重置處理中，讀取記憶體胞元陣列21中所記憶的壞區塊位址，設置於對應的鎖存電路A及鎖存電路B的一者或兩者中。
於步驟S31中，定序器25藉由感測放大器模組29自記憶體胞元陣列21讀取壞區塊的資料。具體而言，自記憶體胞元陣列21讀取壞區塊位址、行置換資訊及修整資訊，並傳輸至感測放大器模組29。此外，讀取記憶體胞元陣列21中所記憶的壞區塊位址的資料可為壞區塊位址、行置換資訊及修整資訊以外的資料，並不受限定。
於步驟S32中，定序器25藉由感測放大器模組29來感測所讀取的壞區塊位址的資料，並將感測並讀取的壞區塊的資料傳輸至暫存器24。
於步驟S33中，列解碼器28基於自暫存器24接收到位址ADD中的列位址的列位址，於鎖存電路A及鎖存電路B中設置壞區塊標誌的資料。具體而言，列解碼器28自區塊BLK0起依次於鎖存電路A及鎖存電路B中設置壞區塊標誌的資料。進而，列解碼器28將鎖存電路A及鎖存電路B的資料均為「0」、即MLC的胞元測試結果及SLC的胞元測試結果為完全良品設為選擇區塊BLK，將除此以外設為非選擇區塊BLK。
於步驟S34中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下， 進入至步驟S35。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址中的區塊位址選擇所有區塊BLK的情況下，返回至步驟S33。
於步驟S35中，當選擇所有區塊BLK時，定序器25成為非揮發性半導體記憶裝置20能夠訪問的晶片就緒(chip ready)狀態，從而能夠自控制器10受理指令。
如以上所說明般，根據第一實施方式，列解碼器28於非揮發性半導體記憶裝置20的通電重置中，於鎖存電路A及鎖存電路B中完成多個壞區塊標誌的資料的設置。列解碼器28藉由於鎖存電路A及鎖存電路B中完成多個壞區塊標誌的資料的設置，使於不同的胞元測試中判斷為不良的壞區塊位址為非選擇區塊BLK。即，於基於多值資料判斷為是壞區塊的情況下，列解碼器28切換至非選擇區塊，於判斷為並非壞區塊的情況下，列解碼器28切換至選擇區塊。即，所有區塊BLK於存在壞區塊標誌的情況下均變為非選擇區塊BLK。
(SLC緩衝的操作例)
接著，對作為第一實施方式的壞區塊標誌電路53的第一指令的一例的SLC緩衝的操作的一例進行說明。關於區塊BLK，如表2所示，即便不同的胞元測試中其中一個MLC的胞元測試為不良，若另一個SLC的胞元測試為良品，則區塊BLK亦可用作SLC專用。即，於通電重置處理後，自控制器10藉由指令，例如於使用作為第一指令的SLC緩衝時，基於作為壞區塊標誌的A的一位 元為MLC的胞元測試的結果及作為壞區塊標誌的B的另一位元為SLC的胞元測試的結果，可將非選擇區塊BLK切換至選擇區塊來使用。此外，將非選擇區塊BLK切換至選擇區塊的操作方法不僅可自控制器10藉由指令來執行，亦可藉由例如定序器25自暫存器24讀入確定的指令暫存器來執行。但是，實際上並不限定於該些例子。
第一實施方式的非揮發性半導體記憶裝置20的SLC緩衝的操作的一例如圖11所示般表示。此處，對例如於電源接通且於通電重置處理後自控制器10藉由指令使用SLC緩衝時SLC緩衝的操作進行說明。
於步驟S41中，當電源接通時，定序器25實施通電重置處理。
於步驟S42中，列解碼器28搜索鎖存電路A及鎖存電路B。具體而言，列解碼器28藉由區塊解碼器52來偵測自區塊BLK0起依次於鎖存電路A及鎖存電路B中是否設置了壞區塊標誌的資料。
於步驟S43中，列解碼器28自壞區塊位址提取鎖存電路A為「1」且鎖存電路B為「0」的壞區塊，且於為該條件的對象壞區塊的情況下，進入至步驟S44。列解碼器28自壞區塊位址提取鎖存電路A為「1」且鎖存電路B為「0」的壞區塊，且於並非該條件的對象壞區塊的情況下，進入至步驟S45。
於步驟S44中，列解碼器28將對象壞區塊自非選擇區 塊設定為選擇區塊。具體而言，列解碼器28於藉由區塊解碼器基於鎖存電路A為「1」且鎖存電路B為「0」的條件而判定為成為對象的區塊BLK為選擇區塊的情況下，將「H」位準的訊號輸出至節點BLKSEL。即，列解碼器28自非選擇區塊切換至選擇區塊。
於步驟S45中，列解碼器28藉由區塊解碼器52於資料的寫入、讀取及擦除時對自暫存器24接收到的區塊位址訊號進行解碼，並對選擇區塊執行資料的寫入、讀取及擦除。即，列解碼器28對記憶體胞元陣列21執行寫入。
如以上所說明般，根據第一實施方式，列解碼器28藉由暫存器的指令，基於多值資料自非選擇區塊切換至選擇區塊。具體而言，例如於使用作為非揮發性半導體記憶裝置20的第一指令的一例的SLC緩衝時，基於作為多個壞區塊標誌的資料的鎖存電路A及鎖存電路B的資料，將於不同的胞元測試中判斷為不良的壞區塊位址自非選擇區塊BLK切換至選擇區塊BLK。即，非選擇區塊BLK基於多個壞區塊標誌的資料，自非選擇區塊BLK變為選擇區塊。
(第一實施方式的效果)
根據第一實施方式，列解碼器28於切換選擇區塊BLK及非選擇區塊BLK的區塊解碼器內包括作為第一鎖存電路及第二鎖存電路的一例的鎖存電路A及鎖存電路B，且可具有作為多值資料的一例的二位元的壞區塊標誌的資料。即，壞區塊標誌電路53藉由登記作為壞區塊標誌的資料的兩個測試分區的資訊，可選擇壞 區塊標誌的資料，並將登記為壞區塊的非選擇區塊BLK切換至選擇區塊BLK來使用。
根據第一實施方式，列解碼器28可對壞區塊進行分類，例如可自控制器10藉由第一指令，自壞區塊中使用一部分作為選擇區塊。藉此，非揮發性半導體記憶裝置20作為NAND快閃記憶體的單體測試的良率提高。另外，非揮發性半導體記憶裝置20藉由自壞區塊中使用一部分作為選擇區塊，可增加控制器10可使用的區塊BLK數。
(第二實施方式)
第二實施方式的非揮發性半導體記憶裝置20的壞區塊標誌電路53的電路結構的一例如圖12所示般表示。於圖12中，作為壞區塊標誌電路53的一例，示出與區塊BLK0對應的壞區塊標誌電路53A2的結構。第二實施方式的非揮發性半導體記憶裝置20的壞區塊標誌電路53具有作為多值資料的一例的三位元的壞區塊標誌的資料。
(第二實施方式的壞區塊標誌電路的電路結構例)
如圖12所示，壞區塊標誌電路53A2包括n通道MOS電晶體Tr31~n通道MOS電晶體Tr51以及反相器INV8~反相器INV13。
壞區塊標誌電路53A2例如相對於第一實施方式的壞區塊標誌電路53A的結構，更包括：作為第三鎖存電路的一例的鎖存電路C、將意旨為壞區塊的資訊設置於鎖存電路C中的第三資 料設置部、自鎖存電路C重置意旨為壞區塊的資訊的第三資料重置部、向節點N1_A傳輸「L」位準的第五電晶體群、以及用於感測鎖存電路C的資訊的第六電晶體群。
如圖12所示，壞區塊標誌電路53A2包括n通道MOS電晶體Tr31~n通道MOS電晶體Tr45、及反相器INV8~反相器INV11的結構與第一實施方式的壞區塊標誌電路53A的包括n通道MOS電晶體Tr11~n通道MOS電晶體Tr25、及反相器INV4~反相器INV7的結構相同。
n通道MOS電晶體Tr46、n通道MOS電晶體Tr47串聯連接於節點N1_A與電壓VSS之間。具體而言，n通道MOS電晶體Tr46的第一端連接於節點N1_A，n通道MOS電晶體Tr47的第二端連接於電壓VSS。n通道MOS電晶體Tr46於閘極被供給節點GD_A3。另外，n通道MOS電晶體Tr47被供給訊號AROW_A3。即，於節點GD_A3及訊號AROW_A3為「H」位準的情況下，節點N1_A成為「L」位準。於以下的說明中，於該節點GD_A3及訊號AROW_A3為「H」位準的情況下，將向節點N1_A傳輸「L」位準的n通道MOS電晶體Tr46、n通道MOS電晶體Tr47稱為「第五電晶體群」。
反相器INV12、反相器INV13交叉連接，構成第三鎖存電路。具體而言，反相器INV12包括連接於節點GD_A3的輸入端、以及連接於節點BD_A3的輸出端。另外，反相器INV13包括連接於節點BD_A3的輸入端、以及連接於節點GD_A3的輸出端。即， 節點GD_A3及節點BD_A3具有相互反轉的邏輯位準。具體而言，具有一位元的壞區塊標誌的資料。一位元的壞區塊標誌的資料例如於節點GD_A3及節點BD_A3分別為「H」位準及「L」位準的情況下，表示區塊BLK0並非壞區塊，於「L」位準及「H」位準的情況下，表示區塊BLK0為壞區塊。於以下的說明中，將反相器INV12、反相器INV13交叉連接的第三鎖存電路的一例亦稱為「鎖存電路C」。
n通道MOS電晶體Tr48包括連接於節點GD_A3的第一端、連接於n通道MOS電晶體Tr34的第一端的第二端、以及連接於節點RFSET_A3的閘極。
節點RFSET_A3用來傳輸用於向鎖存電路C設置意旨為區塊BLK0為壞區塊的資訊的訊號。具體而言，於節點RFSET_A3為「H」位準的情況下，「L」位準被傳輸至節點GD_A3，意旨為區塊BLK0為壞區塊的資訊被設置於壞區塊標誌電路53A的鎖存電路C中。於以下的說明中，將對鎖存電路C設置意旨為壞區塊的資訊的n通道MOS電晶體Tr48稱為「第三資料設置部」。
n通道MOS電晶體Tr49包括連接於節點BD_A3的第一端、連接於n通道MOS電晶體Tr36的第一端的第二端、以及連接於節點RFRST_A3的閘極。
節點RFRST_A3用來傳輸用於自鎖存電路C重置意旨為區塊BLK0為壞區塊的資訊的訊號。具體而言，於節點RFSET_A3為「H」位準的情況下，「L」位準被傳輸至節點GD_A3，意旨為 區塊BLK0並非壞區塊的資訊被重置於壞區塊標誌電路53A的鎖存電路C中。於以下的說明中，將自鎖存電路C重置意旨為壞區塊的資訊的n通道MOS電晶體Tr49稱為「第三資料重置部」。
n通道MOS電晶體Tr50、n通道MOS電晶體Tr51串聯連接於n通道MOS電晶體Tr38的第二端與電壓VSS之間。具體而言，n通道MOS電晶體Tr50的第一端連接於n通道MOS電晶體Tr37的第二端，n通道MOS電晶體Tr51的第二端連接於電壓VSS。
n通道MOS電晶體Tr50於閘極被供給節點BLKSENSE_A3。另外，n通道MOS電晶體Tr51於閘極被供給節點BD_A3。節點BLKSENSE_A3為是否使鎖存電路C的資訊為對象的節點。於以下的說明中，將用於感測鎖存電路C的資訊的n通道MOS電晶體Tr50、n通道MOS電晶體Tr51稱為「第六電晶體群」。
如以上所說明般，根據第二實施方式，壞區塊標誌電路53包括作為第一鎖存電路、第二鎖存電路及第三鎖存電路的一例的鎖存電路A、鎖存電路B、鎖存電路C，且可具有作為多值資料的一例的三位元的壞區塊標誌的資料。即，壞區塊標誌電路53藉由登記作為壞區塊標誌的資料的三個測試分區的資訊，可選擇壞區塊標誌的資料，並將登記為壞區塊的非選擇區塊BLK切換至選擇區塊BLK來使用。此外，關於壞區塊標誌電路53自登記為壞區塊的非選擇區塊BLK切換至選擇區塊BLK的操作，將於後述 進行說明。
(胞元測試的操作例)
接著，對第二實施方式的壞區塊標誌電路53的胞元測試的操作的一例進行說明。具體而言，壞區塊標誌電路53例如於三位元的壞區塊標誌的資料中設定三個胞元測試結果的壞區塊標誌的資料。第一個是保持於鎖存電路A中的一位元，且例如是作為TLC的八值的胞元測試結果。第二個是保持於鎖存電路B中的一位元，且例如是作為TLC的八值的TLCtPROG的胞元測試結果。第三個是保持於鎖存電路C中的一位元，且例如是作為SLC的二值的胞元測試結果。於以下的說明中，將作為TLC的八值的胞元測試稱為TLC的胞元測試。此處，TLCtPROG是將輸入緩衝器的資料寫入至記憶體胞元陣列21為止的時間。
第二實施方式的非揮發性半導體記憶裝置20的胞元測試的操作的一例如圖13A及圖13B所示般表示。
如上所述，藉由壞區塊標誌電路53內的多個鎖存電路，於各一位元中登記不同的胞元測試的壞區塊標誌。即，第二實施方式的區塊解碼器52具有三位元的壞區塊標誌的資料，因此以八值寫入至記憶體胞元陣列21中。此外，亦可將各胞元測試的一位元的壞區塊標誌的資料以二值寫入至記憶體胞元陣列21中。但是，實際上並不限定於該些例子。
於步驟S51中，列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇作為對象的區塊BLK。
於步驟S52中，列解碼器28對作為對象的區塊BLK執行TLC的胞元測試。
於步驟S53中，關於列解碼器28，於作為對象的區塊BLK為壞區塊的情況下，處理進入至步驟S44。於並非壞區塊的情況下，處理進入至步驟S45。
於步驟S54中，列解碼器28對作為對象的區塊BLK設定於作為第一鎖存電路的一例的鎖存電路A中。
於步驟S55中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S56。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S51。
於步驟S56中，列解碼器28基於自暫存器24接收到位址ADD中的列位址的列位址，選擇作為對象的區塊BLK。
於步驟S57中，列解碼器28對作為對象的區塊BLK執行TLCtPROG的胞元測試。
於步驟S58中，關於列解碼器28，於作為對象的區塊BLK為壞區塊的情況下，處理進入至步驟S59。於並非壞區塊的情況下，處理進入至步驟S60。
於步驟S59中，列解碼器28對作為對象的區塊BLK設定於作為第二鎖存電路的一例的鎖存電路B中。
於步驟S60中，於列解碼器28自暫存器24接收到位址 ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S61。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S56。
於步驟S61中，列解碼器28基於自暫存器24接收到位址ADD中的列位址的列位址，選擇作為對象的區塊BLK。
於步驟S62中，列解碼器28對作為對象的區塊BLK執行SLC的胞元測試。
於步驟S63中，關於列解碼器28，於作為對象的區塊BLK為壞區塊的情況下，處理進入至步驟S64。於並非壞區塊的情況下，處理進入至步驟S65。
於步驟S64中，列解碼器28對作為對象的區塊BLK設定於作為第三鎖存電路的一例的鎖存電路C中。具體而言，列解碼器28例如藉由作為對象的區塊BLK0的區塊解碼器52A內的壞區塊標誌電路53A，使節點RFSET_A3為「H」位準。壞區塊標誌電路53A藉由使節點RFSET_A3為「H」位準，「L」位準被傳輸至節點GD_A3，意旨為區塊BLK0為壞區塊的資訊被設置於鎖存電路C中。
於步驟S65中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S66。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況 下，返回至步驟S61。
於步驟S66中，列解碼器28搜索鎖存電路A、鎖存電路B及鎖存電路C。具體而言，列解碼器28偵測自區塊BLK0起依次於鎖存電路A、鎖存電路B及鎖存電路C中是否設置了壞區塊標誌的資料。
於步驟S67中，當於鎖存電路A、鎖存電路B及鎖存電路C中設置了壞區塊標誌的資料時，列解碼器28將暫存器24的區塊位址傳輸至感測放大器模組29。
於步驟S68中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S69。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S66。
於步驟S69中，列解碼器28針對所有鎖存電路A、鎖存電路B及鎖存電路C將壞區塊標誌的資料及暫存器24的區塊位址的資料傳輸至感測放大器模組之後，寫入至記憶體胞元陣列21中。
如以上所說明般，根據第二實施方式，列解碼器28可於非揮發性半導體記憶裝置20的胞元測試中，將基於不同的胞元測試的多個壞區塊標誌的資料寫入至記憶體胞元陣列21中。具體而言，列解碼器28於胞元測試中，將壞區塊標誌的資料以八值的資料寫入至記憶體胞元陣列21中，所述壞區塊標誌的資料包括保 持於鎖存電路A中的一位元例如為TLC(八值)的胞元測試結果、保持於鎖存電路B中的一位元例如為TLC(八值)tPRG的胞元測試結果、以及保持於鎖存電路C中的一位元例如為SLC的胞元測試結果。
圖14是表示八值的資料被寫入至記憶體胞元陣列21的情況下的胞元分佈與臨限值的關係的概略圖。即，藉由以不同的臨限值電壓寫入至區塊BLK，可將八值的資料寫入至記憶體胞元陣列21中。具體而言，圖14中，例如對於胞元分佈，Data「111」表示臨限值位準Level-0、Data「110」表示臨限值位準Level-1、Data「101」表示臨限值位準Level-2、Data「100」表示臨限值位準Level-3、Data「011」表示臨限值位準Level-4，Data「010」表示臨限值位準Level-5、Data「001」表示臨限值位準Level-6、及Data「000」表示臨限值位準Level-7。
表3示出壞區塊標誌的資料的位址映射。該位址映射例如是藉由所述胞元測試的操作(S51~S69)寫入至記憶體胞元陣列21的壞區塊標誌的資料的一例。
Figure 110127218-A0305-02-0048-3
如表3所示，壞區塊標誌的資料的A的區域為保持於鎖存電路A中的一位元，且例如是TLC的胞元測試結果。壞區塊標誌的資料的B的區域為保持於鎖存電路B中的一位元，且例如是TLCtPROG的胞元測試結果。壞區塊標誌的資料的C的區域為保持於鎖存電路C中的一位元，且例如是SLC的胞元測試結果。即，於區塊位址(區塊BLK0、區塊BLK1、…)中，對應於TLC的胞元測試、TLCtPROG的胞元測試、及SLC的胞元測試，且於為壞區塊的情況下，根據區塊位址被設置「1」。
於表3中，「0」表示區塊位址為良品。另外，「1」表示區塊位址為不良。即，例如，區塊BLK0於TLC的胞元測試、TLCtPROG及SLC的胞元測試中均為良品。
表4是表示壞區塊標誌的資料與判定的關係的一例的圖。
Figure 110127218-A0305-02-0049-4
根據第二實施方式，如表4所示，非揮發性半導體記憶裝置20基於作為壞區塊標誌的A的一位元為TLC的胞元測試的結果、作為壞區塊標誌的B的一位元為TLCtPROG的胞元測試的結果、及作為壞區塊標誌的C的一位元為SLC的胞元測試的結果，可將非選擇區塊BLK用作選擇區塊BLK。
於表4中，例如，於TLC的胞元測試的結果為不良且SLC的胞元測試的結果為良品的情況下，雖然於TLC中無法使用，但可於SLC中使用(於C中為可)。另外，例如，於TLC的胞元測試及SLC的胞元測試的結果為良品且TLCtPROG的胞元測試的結果為不良的情況下，雖然於TLC中無法使用，但可於TLCtPROG的時間遲的條件下使用(於B中為可)。但是，實際上並不限定於該些例子。
(通電重置的操作例)
接著，對第二實施方式的壞區塊標誌電路53的通電重置的操作的一例進行說明。
第二實施方式的非揮發性半導體記憶裝置20的通電重置的操作的一例如圖15所示般表示。為了便於說明，例如，對設定通電重置處理中的標誌的操作方法進行說明。
當檢測到電源接通時，非揮發性半導體記憶裝置20藉由定序器25執行通電重置處理作為初始化操作。
於該通電重置處理中，讀取記憶體胞元陣列21中所記憶的壞區塊位址，並設置於對應的鎖存電路A、鎖存電路B及鎖存電路C的一個或全部中。
於步驟S71中，定序器25藉由感測放大器模組29自記憶體胞元陣列21讀取壞區塊的資料。
於步驟S72中，定序器25藉由感測放大器模組29來感測所讀取的壞區塊位址的資料，並將感測並讀取的壞區塊的資料傳輸至暫存器24。
於步驟S73中，列解碼器28基於自暫存器24接收到位址ADD中的列位址的列位址，於鎖存電路A、鎖存電路B及鎖存電路C中設置壞區塊標誌的資料。具體而言，列解碼器28自區塊BLK0起依次於鎖存電路A、鎖存電路B、鎖存電路C中設置壞區塊標誌的資料。進而，列解碼器28將鎖存電路A、鎖存電路B及鎖存電路C的資料均為「0」、即TLC的胞元測試結果、TLCtPROG 的胞元測試結果、及SLC的胞元測試結果為完全良品設為選擇區塊BLK，將除此以外設為非選擇區塊BLK。
於步驟S74中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S75。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S73。
於步驟S75中，當選擇所有區塊BLK時，定序器25成為非揮發性半導體記憶裝置20能夠訪問的晶片就緒狀態，從而能夠自控制器10受理指令。
如以上所說明般，根據第二實施方式，列解碼器28於非揮發性半導體記憶裝置20的通電重置中，於鎖存電路A、鎖存電路B、鎖存電路C中完成多個壞區塊標誌的資料的設置。列解碼器28藉由於鎖存電路A、鎖存電路B、鎖存電路C中完成多個壞區塊標誌的資料的設置，使於不同的胞元測試中判斷為不良的壞區塊位址為非選擇區塊BLK。即，於基於多值資料判斷為是壞區塊的情況下，列解碼器28切換至非選擇區塊，於判斷為並非壞區塊的情況下，列解碼器28切換至選擇區塊。即，所有區塊BLK於存在壞區塊標誌的情況下均變為非選擇區塊BLK。
(SLC緩衝的操作例)
接著，對作為第二實施方式的壞區塊標誌電路53的第一指令的一例的SLC緩衝的操作的一例進行說明。關於區塊BLK，如表 4所示，若不同的胞元測試中，作為壞區塊標誌的A的一位元為TLC的胞元測試為不良且作為壞區塊標誌的C的一位元為SLC的胞元測試為良品，則區塊BLK可用作SLC專用。即，於通電重置處理後，自控制器10藉由指令，例如於使用作為第一指令的SLC緩衝時，基於作為壞區塊標誌的A的一位元為TLC的胞元測試的結果、作為壞區塊標誌的B的一位元為TLCtPROG的胞元測試的結果、及作為壞區塊標誌的C的一位元為SLC的胞元測試的結果，可將非選擇區塊BLK切換至選擇區塊來使用。此外，將非選擇區塊BLK切換至選擇區塊的操作方法不僅可自控制器10藉由指令來執行，亦可藉由例如定序器25自暫存器24讀入確定的指令暫存器來執行。但是，實際上並不限定於該些例子。
第二實施方式的非揮發性半導體記憶裝置20的SLC緩衝的操作的一例如圖16A所示般表示。此處，對例如於電源接通且於通電重置處理後自控制器10藉由指令使用SLC緩衝時的SLC緩衝的操作進行說明。
於步驟S81中，當電源接通時，定序器25實施通電重置處理。
於步驟S82中，列解碼器28搜索鎖存電路A、鎖存電路B及鎖存電路C。具體而言，列解碼器28藉由區塊解碼器52來偵測自區塊BLK0起依次於鎖存電路A、鎖存電路B及鎖存電路C中是否設置了壞區塊標誌的資料。
於步驟S83中，列解碼器28自壞區塊位址提取鎖存電 路A為「1」且鎖存電路C為「0」的壞區塊，且於為該條件的對象壞區塊的情況下，進入至步驟S74。列解碼器28自壞區塊位址提取鎖存電路A為「1」且鎖存電路C為「0」的壞區塊，且於並非該條件的對象壞區塊的情況下，進入至步驟S85。
於步驟S84中，列解碼器28將對象壞區塊自非選擇區塊設定為選擇區塊。具體而言，列解碼器28於藉由區塊解碼器基於鎖存電路A為「1」且鎖存電路C為「0」的條件而判定為成為對象的區塊BLK為選擇區塊的情況下，將「H」位準的訊號輸出至節點BLKSEL。即，列解碼器28自非選擇區塊切換至選擇區塊。
於步驟S85中，列解碼器28藉由區塊解碼器52於資料的寫入、讀取及擦除時對自暫存器24接收到的區塊位址訊號進行解碼，並對選擇區塊執行資料的寫入、讀取及擦除。即，列解碼器28對記憶體胞元陣列21執行寫入。
如以上所說明般，根據第二實施方式，列解碼器28藉由暫存器的指令，基於多值資料自非選擇區塊切換至選擇區塊。具體而言，例如於使用作為非揮發性半導體記憶裝置20的第一指令的一例的SLC緩衝時，基於作為多個壞區塊標誌的資料的鎖存電路A、鎖存電路B、鎖存電路C的資料，將於不同的胞元測試中判斷為不良的壞區塊位址自非選擇區塊BLK切換至選擇區塊BLK。即，非選擇區塊BLK基於多個壞區塊標誌的資料，自非選擇區塊BLK變為選擇區塊。
(TLC中的寫入的操作例)
接著，對作為第二實施方式的壞區塊標誌電路53的第二指令的一例的TLC寫入的操作的一例進行說明。關於區塊BLK，如表4所示，若不同的胞元測試中，作為壞區塊標誌的A的一位元為TLC的胞元測試及作為壞區塊標誌的C的一位元為SLC的胞元測試為良品且作為壞區塊標誌的B的一位元為TLCtPROG的胞元測試為不良，則雖然tPROG的時間遲但區塊BLK可用作TLC。即，於通電重置處理後，自控制器10藉由指令，例如於使用作為第二指令的TLC中的寫入時，基於作為壞區塊標誌的A的一位元為TLC的胞元測試的結果、作為壞區塊標誌的B的一位元為TLCtPROG的胞元測試的結果、及作為壞區塊標誌的C的一位元為SLC的胞元測試的結果，可將非選擇區塊BLK切換至選擇區塊來使用。此外，將非選擇區塊BLK切換至選擇區塊的操作方法不僅可自控制器10藉由指令來執行，亦可藉由例如定序器25自暫存器24讀入確定的指令暫存器來執行。但是，實際上並不限定於該些例子。
第二實施方式的非揮發性半導體記憶裝置20的TLC中的寫入的操作的一例如圖16B所示般表示。此處，對例如於電源接通且通電重置處理後自控制器10藉由第二指令使用TLC中的寫入時TLC中的寫入的操作進行說明。
於步驟S91中，當電源接通時，定序器25實施通電重置處理。
於步驟S92中，列解碼器28搜索鎖存電路A、鎖存電 路B及鎖存電路C。具體而言，列解碼器28藉由區塊解碼器52來偵測自區塊BLK0起依次於鎖存電路A、鎖存電路B及鎖存電路C中是否設置了壞區塊標誌的資料。
於步驟S93中，列解碼器28自壞區塊位址提取鎖存電路A及鎖存電路C為「0」且鎖存電路B為「1」的壞區塊，且於為該條件的對象壞區塊的情況下，進入至步驟S94。列解碼器28自壞區塊位址提取鎖存電路A及鎖存電路C為「0」且鎖存電路B為「1」的壞區塊，且於並非該條件的對象壞區塊的情況下，進入至步驟S95。
於步驟S94中，列解碼器28將對象壞區塊自非選擇區塊設定為選擇區塊。具體而言，列解碼器28於藉由區塊解碼器基於鎖存電路A及鎖存電路C為「0」且鎖存電路B為「1」的條件而判定為成為對象的區塊BLK為選擇區塊的情況下，將「H」位準的訊號輸出至節點BLKSEL。即，列解碼器28自非選擇區塊切換至選擇區塊。
於步驟S95中，列解碼器28藉由區塊解碼器52於資料的寫入、讀取及擦除時對自暫存器24接收到的區塊位址訊號進行解碼，並對選擇區塊執行資料的寫入、讀取及擦除。即，列解碼器28對記憶體胞元陣列21執行寫入。
如以上所說明般，根據第二實施方式，列解碼器28藉由暫存器的指令，基於多值資料自非選擇區塊切換至選擇區塊。具體而言，例如於使用作為非揮發性半導體記憶裝置20的第二指 令的一例的TLC中的寫入時，基於作為多個壞區塊標誌的資料的鎖存電路A、鎖存電路B、鎖存電路C的資料，將於不同的胞元測試中判斷為不良的壞區塊位址自非選擇區塊BLK切換至選擇區塊BLK。即，非選擇區塊BLK基於多個壞區塊標誌的資料，自非選擇區塊BLK變為選擇區塊。
(第二實施方式的效果)
根據第二實施方式，列解碼器28於切換選擇區塊BLK及非選擇區塊BLK的區塊解碼器內包括作為第一鎖存電路、第二鎖存電路及第三鎖存電路的一例的鎖存電路A、鎖存電路B及鎖存電路C，且可具有三位元的壞區塊標誌的資料。即，壞區塊標誌電路53藉由登記作為壞區塊標誌的資料的三個測試分區的資訊，可選擇壞區塊標誌的資料，並將登記為壞區塊的非選擇區塊BLK切換至選擇區塊BLK來使用。
根據第二實施方式，列解碼器28可對壞區塊進行分類，例如可自控制器10藉由第一指令，自壞區塊中使用一部分作為選擇區塊。藉此，非揮發性半導體記憶裝置20作為NAND快閃記憶體的單體測試的良率提高。另外，非揮發性半導體記憶裝置20藉由自壞區塊中使用一部分作為選擇區塊，可增加控制器10可使用的區塊BLK數。
根據第二實施方式，列解碼器28可對壞區塊進行分類，例如可自控制器10藉由第二指令，自壞區塊中使用一部分作為選擇區塊。藉此，非揮發性半導體記憶裝置20作為NAND快閃記憶 體的單體測試的良率提高。另外，非揮發性半導體記憶裝置20藉由自壞區塊中使用一部分作為選擇區塊，可增加控制器10可使用的區塊BLK數。
(第三實施方式)
第三實施方式的非揮發性半導體記憶裝置20的壞區塊標誌電路53的電路結構與第二實施方式的非揮發性半導體記憶裝置20的壞區塊標誌電路53相同。即，第三實施方式的非揮發性半導體記憶裝置20的壞區塊標誌電路53具有作為多值資料的一例的三位元的壞區塊標誌的資料。
壞區塊標誌電路53藉由登記作為壞區塊標誌的資料的三個測試分區的資訊，可選擇壞區塊標誌的資料，並將登記為壞區塊的非選擇區塊BLK切換至選擇區塊BLK來使用。此外，關於壞區塊標誌電路53自登記為壞區塊的非選擇區塊BLK切換至選擇區塊BLK的操作，將於後述進行說明。
(胞元測試的操作例)
接著，對第三實施方式的壞區塊標誌電路53的胞元測試的操作的一例進行說明。具體而言，壞區塊標誌電路53例如於三位元的壞區塊標誌的資料中設定三個胞元測試結果的壞區塊標誌的資料。第一個是保持於鎖存電路A中的一位元，且例如是失效位元計數10bit判定結果。第二個是保持於鎖存電路B中的一位元，且例如是失效位元計數50bit判定測試結果。第三個是保持於鎖存電路C中的一位元，且例如是失效位元計數100bit判定結果。
第三實施方式的非揮發性半導體記憶裝置20的胞元測試的操作的一例如圖17A及圖17B所示般表示。
如上所述，藉由壞區塊標誌電路53內的多個鎖存電路，於各一位元中登記不同的胞元測試的壞區塊標誌。即，第三實施方式的區塊解碼器52具有三位元的壞區塊標誌的資料，因此以八值寫入至記憶體胞元陣列21。此外，亦可將各胞元測試的一位元的壞區塊標誌的資料以二值寫入至記憶體胞元陣列21中。但是，實際上並不限定於該些例子。
於步驟S101中，列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇作為對象的區塊BLK。
於步驟S102中，列解碼器28對作為對象的區塊BLK執行失效位元計數10bit判定測試。
於步驟S103中，關於列解碼器28，於作為對象的區塊BLK為壞區塊的情況下，處理進入至步驟S104。於並非壞區塊的情況下，處理進入至步驟S105。
於步驟S104中，列解碼器28對作為對象的區塊BLK設定於作為第一鎖存電路的一例的鎖存電路A中。
於步驟S105中，於列解碼器28自暫存器24接收的位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S106。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S101。
於步驟S106中，列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇作為對象的區塊BLK。
於步驟S107中，列解碼器28對作為對象的區塊BLK執行失效位元計數50bit判定測試。
於步驟S108中，關於列解碼器28，於作為對象的區塊BLK為壞區塊的情況下，處理進入至步驟S109。於並非壞區塊的情況下，處理進入至步驟S110。
於步驟S109中，列解碼器28對作為對象的區塊BLK設定於作為第二鎖存電路的一例的鎖存電路B中。
於步驟S110中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S111。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S106。
於步驟S111中，列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇作為對象的區塊BLK。
於步驟S112中，列解碼器28對作為對象的區塊BLK執行失效位元計數100bit判定測試。
於步驟S113中，關於列解碼器28，於作為對象的區塊BLK為壞區塊的情況下，處理進入至步驟S114。於並非壞區塊的情況下，處理進入至步驟S115。
於步驟S114中，列解碼器28對作為對象的區塊BLK 設定於作為第三鎖存電路的一例的鎖存電路C中。
於步驟S115中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S106。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S111。
於步驟S116中，列解碼器28搜索鎖存電路A、鎖存電路B及鎖存電路C。
於步驟S117中，當於鎖存電路A、鎖存電路B及鎖存電路C中設置了壞區塊標誌的資料時，列解碼器28將暫存器24的區塊位址傳輸至感測放大器模組29。
於步驟S118中，於列解碼器28自暫存器24接收到位址ADD中的列位址，基於該列位址選擇了所有區塊BLK的情況下，進入至步驟S119。於列解碼器28自暫存器24接收位址ADD中的列位址且未基於列位址內的區塊位址選擇所有區塊BLK的情況下，返回至步驟S116。
於步驟S119中，列解碼器28針對所有鎖存電路A、鎖存電路B及鎖存電路C將壞區塊標誌的資料及暫存器24的區塊位址的資料傳輸至感測放大器模組29之後，寫入至記憶體胞元陣列21中。
如以上所說明般，根據第三實施方式，列解碼器28可於非揮發性半導體記憶裝置20的胞元測試中，將基於不同的胞元 測試的多個壞區塊標誌的資料寫入至記憶體胞元陣列21中。具體而言，列解碼器28於胞元測試中，將壞區塊標誌的資料以八值的資料寫入至記憶體胞元陣列21中，所述壞區塊標誌的資料包括保持於鎖存電路A中的一位元例如為失效位元計數10bit的判定測試結果、保持於鎖存電路B中的一位元為例如為失效位元計數50bit的判定測試結果、以及保持於鎖存電路C中的一位元為例如為失效位元計數100bit判定測試結果。
表5是表示壞區塊標誌的資料與判定的關係的一例的圖。
Figure 110127218-A0305-02-0061-5
根據第三實施方式，非揮發性半導體記憶裝置20基於作為壞區塊標誌的A的一位元為失效位元計數10bit判定測試結果、作為壞區塊標誌的B的一位元為失效位元計數50bit判定測試結果、及作為壞區塊標誌的C的一位元為失效位元計數100bit判定 測試結果，可將非選擇區塊BLK用作選擇區塊BLK。即，如表5所示，非揮發性半導體記憶裝置20於例如失效位元計數100bit判定測試結果為良品且失效位元計數10bit判定測試結果為不良的情況下，可用作失效位元計數少的區塊BLK(於B中為可)。另外，如表5所示，非揮發性半導體記憶裝置20於例如失效位元計數100bit判定測試結果為良品且失效位元計數50bit判定測試結果為不良的情況下，可用作失效位元計數少的區塊BLK(於A中為可)。但是，實際上並不限定於該些例子。
(第三實施方式的效果)
根據第三實施方式，如表5所示，非揮發性半導體記憶裝置20於例如失效位元計數100bit判定測試結果為良品且失效位元計數10bit判定測試結果或失效位元計數50bit判定測試結果為不良的情況下，對於要求高可靠性的區塊BLK，優先用作失效位元計數少的區塊BLK，藉此可提高可靠性。
對本發明的若干實施方式進行了說明，但該些實施方式只是作為例子而提示，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態來實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨中，並且包含於申請專利範圍中所記載的發明及其均等的範圍中。
27:驅動器組 28:列解碼器 51A、51B:傳輸開關群（傳輸開關） 52A、52B:區塊解碼器 53A、53B:壞區塊標誌電路 BLK0、BLK1:區塊 BLKSEL_A:選擇區塊節點（節點） BLKSEL_B:選擇區塊節點 CG0～CGi、SGDL0、SGDL3、SGSL:配線 SGD0、SGD1、SGD2、SGD3:選擇閘極線 SGS:閘極線（選擇閘極線） TTr0、TTri、TTr（i+1）～TTr（i+4）、TTr（i+5）:傳輸電晶體 WL0～WLi:字元線（配線層）

Claims (20)

  1. 一種非揮發性半導體記憶裝置，包括： 記憶體胞元陣列，包括多個選擇區塊及多個非選擇區塊；以及 列解碼器，包括切換所述選擇區塊或所述非選擇區塊的區塊解碼器，且 所述區塊解碼器包括具有記憶多值資料的多個鎖存電路的壞區塊標誌電路， 於基於所述多值資料判斷為是壞區塊的情況下，所述區塊解碼器切換至所述非選擇區塊，於判斷為並非壞區塊的情況下，所述區塊解碼器切換至所述選擇區塊。
  2. 如請求項1所述的非揮發性半導體記憶裝置，更包括暫存器，所述暫存器保持用於執行寫入、讀入及擦除的指令、以及區塊位址的資訊， 所述列解碼器藉由所述暫存器的所述指令，基於所述多值資料，自所述非選擇區塊切換至所述選擇區塊。
  3. 如請求項1所述的非揮發性半導體記憶裝置，其中 所述多值資料為針對多個測試記憶體分區的每個的壞區塊標誌的資訊。
  4. 如請求項2所述的非揮發性半導體記憶裝置，其中 所述多值資料為針對多個測試記憶體分區的每個的壞區塊標誌的資訊。
  5. 如請求項3所述的非揮發性半導體記憶裝置，其中 所述壞區塊標誌的資訊為胞元測試的通過/失效資訊、輸入緩衝器的寫入時間的合格與否判定資訊及失效位元計數的判定測試的至少任一個。
  6. 如請求項4所述的非揮發性半導體記憶裝置，其中 所述壞區塊標誌的資訊為胞元測試的通過/失效資訊、輸入緩衝器的寫入時間的合格與否判定資訊及失效位元計數的判定測試的至少任一個。
  7. 如請求項2所述的非揮發性半導體記憶裝置，其中 所述指令包括： 第一指令，用於執行作為一位元資訊的二值的單層胞元緩衝；以及 第二指令，用於執行作為三位元資訊的八值的三層胞元的寫入。
  8. 如請求項3所述的非揮發性半導體記憶裝置，其中 於所述多個鎖存電路中包括第一鎖存電路及第二鎖存電路， 於所述第一鎖存電路中，設置所述多個測試記憶體分區中第一測試分區的壞區塊標誌的資訊， 於所述第二鎖存電路中，設置所述多個測試記憶體分區中第二測試分區的壞區塊標誌的資訊。
  9. 如請求項8所述的非揮發性半導體記憶裝置，其中 所述列解碼器基於包括所述第一測試分區的壞區塊標誌的資訊及所述第二測試分區的壞區塊標誌的資訊的所述多值資料，自所述非選擇區塊切換至所述選擇區塊。
  10. 如請求項8所述的非揮發性半導體記憶裝置，其中 所述第一測試分區的壞區塊標誌的資訊是表示於所述第一測試分區中是否發生了異常的資訊， 所述第二測試分區的壞區塊標誌的資訊是表示於所述第二測試分區中是否發生了異常的資訊。
  11. 如請求項8所述的非揮發性半導體記憶裝置，其中 所述第一測試分區是多層胞元的胞元測試分區， 所述第二測試分區是單層胞元的胞元測試分區。
  12. 如請求項3所述的非揮發性半導體記憶裝置，其中 於所述多個鎖存電路中包括第一鎖存電路、第二鎖存電路及第三鎖存電路， 於所述第一鎖存電路中，設置所述多個測試記憶體分區中第一測試分區的壞區塊標誌的資訊， 於所述第二鎖存電路中，設置所述多個測試記憶體分區中第二測試分區的壞區塊標誌的資訊， 於所述第三鎖存電路中，設置所述多個測試記憶體分區中第三測試分區的壞區塊標誌的資訊。
  13. 如請求項12所述的非揮發性半導體記憶裝置，其中 所述列解碼器基於包括所述第一測試分區的壞區塊標誌的資訊、所述第二測試分區的壞區塊標誌的資訊及所述第三測試分區的壞區塊標誌的資訊的所述多值資料，自所述非選擇區塊切換至所述選擇區塊。
  14. 如請求項12所述的非揮發性半導體記憶裝置，其中 所述第一測試分區的壞區塊標誌的資訊是表示於所述第一測試分區中是否發生了異常的資訊， 所述第二測試分區的壞區塊標誌的資訊是表示於所述第二測試分區中是否發生了異常的資訊， 所述第三測試分區的壞區塊標誌的資訊是表示於所述第三測試分區中是否發生了異常的資訊。
  15. 如請求項12所述的非揮發性半導體記憶裝置，其中 所述第一測試分區是三層胞元的胞元測試分區， 所述第二測試分區是三層胞元的寫入操作的時間的測試分區， 所述第三測試分區是單層胞元的胞元測試分區。
  16. 一種非揮發性半導體記憶裝置的操作方法，其中 列解碼器自暫存器接收列位址，並 基於所述列位址，於多個鎖存電路中設置多值資料， 於基於所述多值資料判斷為是壞區塊的情況下，列解碼器切換至非選擇區塊，於判斷為並非所述壞區塊的情況下，列解碼器切換至選擇區塊。
  17. 如請求項16所述的非揮發性半導體記憶裝置的操作方法，其中 所述多值資料為針對多個測試記憶體分區的每個的壞區塊標誌的資訊。
  18. 如請求項17所述的非揮發性半導體記憶裝置的操作方法，其中 所述壞區塊標誌的資訊為胞元測試的通過/失效資訊、輸入緩衝器的寫入時間的合格與否判定資訊及失效位元計數的判定測試的至少任一個。
  19. 一種非揮發性半導體記憶裝置的操作方法，其中 列解碼器藉由保持於暫存器中的指令，偵測自開頭的區塊起依次於多個鎖存電路中是否設置了壞區塊標誌的資料， 於偵測到設置了所述壞區塊標誌的資料的情況下，自壞區塊位址提取所述多個鎖存電路中所保持的所述壞區塊標誌的資料，且 於基於所述壞區塊標誌的資料，判定為成為對象的區塊為選擇區塊的情況下，自非選擇區塊切換至選擇區塊，並對記憶體胞元陣列執行寫入。
  20. 如請求項19所述的非揮發性半導體記憶裝置的操作方法，其中 所述指令包括： 第一指令，用於執行作為一位元資訊的二值的單層胞元緩衝；以及 第二指令，用於執行作為三位元資訊的八值的三層胞元的寫入。
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