[go: up one dir, main page]

TWI779885B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

Info

Publication number
TWI779885B
TWI779885B TW110138647A TW110138647A TWI779885B TW I779885 B TWI779885 B TW I779885B TW 110138647 A TW110138647 A TW 110138647A TW 110138647 A TW110138647 A TW 110138647A TW I779885 B TWI779885 B TW I779885B
Authority
TW
Taiwan
Prior art keywords
impurity region
film
semiconductor pattern
memory device
semiconductor
Prior art date
Application number
TW110138647A
Other languages
English (en)
Other versions
TW202220187A (zh
Inventor
李炅奐
金容錫
金一權
金炫哲
徐亨源
柳成原
弘載昊
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202220187A publication Critical patent/TW202220187A/zh
Application granted granted Critical
Publication of TWI779885B publication Critical patent/TWI779885B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供一種具有改善的電性特性的半導體記憶體裝置。所述半導體記憶體裝置包括：第一半導體圖案，在第一方向上與基板隔開；第一閘極結構，在第一方向上延伸且穿透第一半導體圖案；第一導電連接線，連接至第一半導體圖案且在與第一方向不同的第二方向上延伸；以及第二導電連接線，連接至第一半導體圖案。第一閘極結構位於第一導電連接線與第二導電連接線之間，第一閘極結構包括第一閘極電極及第一閘極絕緣膜，且第一閘極絕緣膜包括與第一半導體圖案接觸的第一電荷保持膜。

Description

半導體記憶體裝置
一些示例性實施例是有關於一種半導體記憶體裝置，且更具體而言是有關於一種具有改善的電性特性的三維半導體記憶體裝置。
[相關申請案的交叉參考]
本申請案主張於2020年11月3日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0145137號的優先權以及自所述韓國專利申請案產生的全部權益，所述韓國專利申請案的內容全文併入本案供參考。
為滿足消費者的現有效能及/或低價格預期，追求提高半導體元件的積體度。在半導體元件的情形中，由於積體度是決定產品價格的重要因素，因此尤其追求增大的密度。
在傳統的二維半導體元件或平面半導體元件的情形中，積體度主要由單位記憶體胞元所佔據的面積決定，且因此精細圖案形成技術的水平會大大影響積體度。然而，由於使用超昂貴的設備(例如超昂貴的光微影裝備)進行圖案收縮，二維半導 體元件的積體度正在增大但可能仍然有限。因此，已提出包括三維地排列的記憶體胞元的三維半導體記憶體元件。
一些示例性實施例提供一種具有改善的電性特性及/或可靠性的三維半導體記憶體裝置。
根據一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：第一半導體圖案，在第一方向上與基板隔開；第一閘極結構，在所述第一方向上延伸且穿透所述第一半導體圖案；第一導電連接線，連接至所述第一半導體圖案且在與所述第一方向不同的第二方向上延伸；以及第二導電連接線，連接至所述第一半導體圖案。所述第一閘極結構位於所述第一導電連接線與所述第二導電連接線之間，所述第一閘極結構包括第一閘極電極及第一閘極絕緣膜，且所述第一閘極絕緣膜包括與所述第一半導體圖案接觸的第一電荷保持膜。
根據一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：半導體圖案，在第一方向上與基板隔開；第一閘極結構，在所述第一方向上延伸且穿透所述半導體圖案；第一導電連接線，連接至所述半導體圖案且在與所述第一方向不同的第二方向上延伸；以及第二導電連接線，連接至所述半導體圖案且在所述第一方向上延伸。所述第一閘極結構位於所述第一導電連接線與所述第二導電連接線之間，所述第一閘極結 構包括第一閘極電極及第一閘極絕緣膜，且所述第一閘極絕緣膜包括第一電荷保持膜。
根據一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：半導體圖案，包括：在第一方向上與基板隔開的第一雜質區，所述第一雜質區具有第一導電類型；第二雜質區，具有與所述第一導電類型不同的第二導電類型；以及通道區，位於所述第一雜質區與所述第二雜質區之間；第一閘極結構及第二閘極結構，所述第一閘極結構及所述第二閘極結構在所述第一方向上延伸且穿透所述通道區；第一導電連接線，連接至所述第一雜質區且在與所述第一方向不同的第二方向上延伸；以及第二導電連接線，連接至所述第二雜質區。所述第一閘極結構及所述第二閘極結構各自包括閘極電極及閘極絕緣膜，且所述閘極絕緣膜包括電荷保持膜。
然而，發明概念的態樣並非僅限於本文中所陳述的態樣。藉由參照以下給出的對本揭露的詳細說明，發明概念的以上及其他態樣對於示例性實施例所屬技術中具有通常知識者而言將變得更顯而易見。
A、B、C、D、E、F、G:點
A-A、(a)、B-B、(b):線
CA:胞元陣列區/胞元陣列
CB:傳導帶
CCNT:胞元陣列配線
CH_R:通道凹槽
CIL:胞元陣列配線/胞元配線
C_PAD:胞元陣列配線/胞元連接墊
D0:狀態
D1:狀態/第一方向
D2:第二方向
D3:第三方向
EL1:第一導電連接線/第一導電線
EL2:第二導電連接線/第二導電線
EL_PL:導電板電極
EL_R1:第一電極凹槽
EL_R2:第二電極凹槽
ESL1:第一電極分隔圖案
ESL2:第二電極分隔圖案
ET_SL:蝕刻停止膜
GE1:第一閘極電極
GE2:第二閘極電極
GE3:第三閘極電極
GI_1:第一閘極絕緣膜
GI_1b:第一電荷阻擋膜
GI_1c:第一電荷保持膜
GI_1t:第一電荷穿隧膜
GI_2:第二閘極絕緣膜
GI_2b:第二電荷阻擋膜
GI_2c:第二電荷保持膜
GI_3:第三閘極絕緣膜
GS1:第一閘極結構
GS2:第二閘極結構
GS3:第三閘極結構
IA:電流
IDL_LO:下層間絕緣膜
ILD1:第一模製絕緣層
ILD2:第二模製絕緣層/第二模具圖案
L1:第一層
L2:第二層
L3:第三層
LT1:第一線性溝渠
LT2:第二線性溝渠
MIL:模具結構
MSC1:第一矽化物圖案
MSC2:第二矽化物圖案
n+:n型雜質區
PCNT:周邊電路/周邊接觸件/胞元接觸件
PER:周邊電路區
PIL:周邊電路/周邊配線
P_ILD:周邊電路絕緣膜
P_PAD:周邊連接墊
PTR:周邊電路/周邊電晶體
p+:p型雜質區
SDP1:第一犧牲圖案
SDP2:第二犧牲圖案
SP:半導體圖案
SP_CH:通道區
SP_CHN:n型基極通道部/n型基極通道部分
SP_CHP:p型基極通道部/p型基極通道部分
SP_D:雜質區
SP_DN:第二雜質區
SP_DP:第一雜質區
SS:堆疊結構
SUB:基板
SUB_u:上基板
T1:第一電晶體
T2N:第一控制電晶體
T2P:第二控制電晶體
TH1:第一孔
TH2:第二孔
TH3:第三孔
TSEL:選擇電晶體
VB:價帶
VBL:位元線電壓
VG:閘極電壓
VG1:第一電壓
VG2:第二電壓
VHOLD:保持電壓
VIP:垂直絕緣結構
VREAD:讀取電壓
VS:源極電壓
VSEL:選擇電壓
VW1:電壓
藉由參照附圖詳細闡述示例性實施例，示例性實施例的以上及其他態樣及特徵將變得更顯而易見，在附圖中：圖1A及圖1B是用於闡釋根據一些示例性實施例的半導體記 憶體裝置的操作的單位胞元的示意性電路圖。
圖2A及圖2B是根據一些示例性實施例的半導體記憶體裝置的單位胞元的電路圖。
圖3A及圖3B是用於闡釋圖2A所示單位胞元的操作的圖。
圖4至圖8B分別是示出根據一些示例性實施例的半導體記憶體裝置的示例性透視圖。
圖9至圖11是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖12至圖18分別是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖19及圖20是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖21至圖23是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖24及圖25是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖26及圖27是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖28及圖29是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖30及圖31是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖32是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖33及圖34是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖35至圖37分別是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖38A至圖43是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
圖44A至圖48是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
圖49A至圖54是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
圖1A及圖1B是用於闡釋根據一些示例性實施例的半導體記憶體裝置的操作的單位胞元的示意性電路圖。
參照圖1A及圖1B，在根據一些示例性實施例的半導體記憶體裝置中，第一電晶體T1可包括電荷陷獲位點(charge trap site)。
可對第一電晶體T1的汲極區施加位元線電壓VBL。可對第一電晶體T1的源極區施加源極電壓VS。可對第一電晶體T1的閘極施加閘極電壓VG。
在圖1A中，第一電晶體T1不包括陷獲於電荷陷獲位點處的電荷。在圖1B中，由於第一電晶體T1被程式化，因此第一電晶體T1可包括陷獲於電荷陷獲位點中的電荷。
第一電晶體T1的臨限電壓可依據是否存在陷獲於電荷陷獲位點處的電荷(例如一或多個電子或一或多個空穴)而發生改變。舉例而言，包括陷獲電荷的第一電晶體T1的第一臨限電壓可不同於不包括陷獲電荷的第一電晶體T1的第二臨限電壓。
為操作第一電晶體T1，可對圖1A所示第一電晶體T1與圖1B所示第一電晶體T1施加相同的閘極電壓VG、相同的位元線電壓VBL及相同的源極電壓VS。當圖1A所示第一電晶體T1與圖1B所示第一電晶體T1在相同的條件(例如相同的電性/偏置條件)下操作時，圖1A所示第一電晶體T1的汲極電流值可為第一電流，且圖1B所示第一電晶體T1的汲極電流值可為第二電流。
由於第一臨限電壓與第二臨限電壓彼此不同，因此第一電流可不同於第二電流。可藉由利用第一電流與第二電流之間的差而將第一電晶體T1用作記憶體元件。
圖2A及圖2B是根據一些示例性實施例的半導體記憶體裝置的單位胞元的電路圖。圖3A及圖3B是用於闡釋圖2A所示單位胞元的操作的圖。作為參照，圖3A是用於闡釋圖2A所示單位胞元的寫入操作的圖。
參照圖2A、圖3A及圖3B，根據一些示例性實施例的半導體記憶體裝置可包括半導體區，所述半導體區包括可經例如 硼等雜質摻雜(例如經例如硼等雜質重摻雜)的p型雜質區(p+)、可經例如磷及/或砷等雜質摻雜(例如經例如磷及/或砷等雜質重摻雜)的n型雜質區(n+)及位於p型雜質區(p+)與n型雜質區(n+)之間的基極區(基極)，所述基極區(基極)可為本徵的或者未經摻雜的或經例如硼、磷或砷等雜質輕摻雜的。
半導體記憶體裝置可包括例如放置於基極區(基極)上的第一閘極電極GE1及第二閘極電極GE2。第一閘極電極GE1可較第二閘極電極GE2更靠近p型雜質區(p+)。第一閘極電極GE1及基極區(基極)可界定第一控制電晶體T2N。第二閘極電極GE2及基極區(基極)可界定第二控制電晶體T2P。如在圖1A及圖1B中所示的第一電晶體T1中，第一控制電晶體T2N及第二控制電晶體T2P可各自包括電荷陷獲位點。
舉例而言，p型雜質區(p+)可為或可對應於陽極區，且n型雜質區(n+)可為或可對應於陰極區。基極區(基極)可為或可對應於電荷(例如，電子及/或空穴)在其中移動的通道區。p型雜質區(p+)可連接至例如位元線，且可對p型雜質區(p+)施加位元線電壓VBL。n型雜質區(n+)可連接至源極區，且可對n型雜質區(n+)施加源極電壓VS。舉例而言，源極電壓VS可為但不限於地電壓。
p型雜質區(p+)可由經p型雜質(例如硼)摻雜的半導體材料形成，且n型雜質區(n+)可由經n型雜質(例如磷及/或砷)摻雜的半導體材料形成。作為實例，基極區(基極)可由 未經雜質摻雜的本徵半導體材料形成。基極區(基極)可由未經摻雜的半導體材料形成。作為另一實例，基極區(基極)可由經p型雜質以小的濃度(例如，以較p型雜質區(p+)的濃度低數量級的濃度)摻雜(例如，輕摻雜)的半導體材料形成。當基極區(基極)經p型雜質摻雜時，基極區(基極)的摻雜濃度低於p型雜質區(p+)的摻雜濃度。
當對第一閘極電極GE1施加作為正電壓的第一電壓VG1時，基極區(基極)的一部分可展現出n型半導體材料的特性。當對第二閘極電極GE2施加作為負電壓的第二電壓VG2時，基極區(基極)的其餘部分可展現出p型半導體材料的特性。即使基極區(基極)由本徵半導體材料形成或者經p型半導體材料輕摻雜，仍可對第一閘極電極GE1及第二閘極電極GE2施加電壓以調製基極區(基極)的電性性質。舉例而言，在其中對第一閘極電極GE1及第二閘極電極GE2施加電壓的狀態中，半導體記憶體裝置的半導體區可具有肖克力二極體結構(Shockley diode structure)/pnpn結構。舉例而言，示例性實施例的半導體記憶體裝置可為或可對應於包括閘流體結構(thyristor structure)的記憶體裝置，例如1Thy記憶體裝置。記憶體裝置可不是電容器或不包括電容器。
在下文中，將使用圖3A闡述本揭露的半導體記憶體裝置的寫入操作。作為參照，將使用其中基極區(基極)由本徵半導體材料形成的情形給出以下說明。由於對第一閘極電極GE1施加作為正電壓的第一電壓VG1且同步地或同時對第二閘極電極 GE2施加作為負電壓的第二電壓VG2，因此基極區(基極)可具有「np結構」。另外，源極電壓VS可為地電壓。
具有pnpn結構的p型雜質區(p+)、基極區(基極)及n型雜質區(n+)的能帶圖可為第一狀態(例如實線的傳導帶CB及價帶VB)。舉例而言，在第一狀態中，在位元線電壓VBL與源極電壓VS之間可不存在電壓差。在第一狀態中，沒有電流可在p型雜質區(p+)與n型雜質區(n+)之間流動。
當對位元線電壓VBL施加正電壓時，p型雜質區(p+)、基極區(基極)及n型雜質區(n+)的能帶圖可為第二狀態(例如點線的傳導帶CB及價帶VB)。
在第二狀態中，被施加至p型雜質區(p+)的空穴可不通過p型雜質區(p+)與基極區(基極)之間的能量障壁。此外，被施加至n型雜質區(n+)的電子可不通過n型雜質區(n+)與基極區(基極)之間的能量障壁。
舉例而言，儘管位元線電壓VBL與源極電壓VS之間存在電壓差，電流IA亦不會在p型雜質區(p+)與n型雜質區(n+)之間流動或不會在p型雜質區(p+)與n型雜質區(n+)之間良好地流動。
此時，當對第一閘極電極GE1施加較第一電壓VG1小的正電壓時(如在(iii)中)，p型雜質區(p+)與基極區(基極)之間的能量障壁可暫時降低。
當p型雜質區(p+)與基極區(基極)之間的能量障壁 降低時，p型雜質區(p+)的空穴可移動(i)至基極區(基極)。移動至基極區(基極)的空穴(i)可能會降低n型雜質區(n+)與基極區(基極)之間的能量障壁，如在(iv)中。
當n型雜質區(n+)與基極區(基極)之間的能量障壁降低時，n型雜質區(n+)的電子移動(ii)至基極區(基極)。另外，已移動至基極區(基極)的電子(ii)可能會進一步降低p型雜質區(p+)與基極區(基極)之間的能量障壁。
當產生此種正回饋迴路時，p型雜質區(p+)與基極區(基極)之間的能量障壁以及n型雜質區(n+)與基極區(基極)之間的能量障壁可崩潰，且在價帶與傳導帶之間可不存在差。p型雜質區(p+)、基極區(基極)及n型雜質區(n+)的能帶圖可為第三狀態(交替的長虛線與短虛線的傳導帶CB及價帶VB)。與所示配置不同，當位元線電壓VBL進一步增大時，p型雜質區(p+)、基極區(基極)及n型雜質區(n+)的能帶圖的斜率可進一步增大。
在第三狀態中，p型雜質區(p+)與n型雜質區(n+)之間的電流IA可如p-i-n二極體(例如包括p型陽極、本徵區及n型陰極的二極體)般流動。由於電流IA在p型雜質區(p+)與n型雜質區(n+)之間流動，因此電荷可陷獲於第一控制電晶體T2N及第二控制電晶體T2P的電荷陷獲位點。由於第一控制電晶體T2N及第二控制電晶體T2P包括電荷陷獲位點，因此一些示例性實施例的半導體記憶體裝置可具有寬的記憶體窗口。
與前述配置不同，可不對第一閘極電極GE1施加較第一電壓VG1小的正電壓。在此種情形中，藉由進一步增大位元線電壓VBL與源極電壓VS之間的電壓差，可使電流在p型雜質區(p+)與n型雜質區(n+)之間如p-i-n二極體般流動。
與前述配置不同，亦可藉由利用第二閘極電極GE2來調製p型雜質區(p+)、基極區(基極)及n型雜質區(n+)的能帶圖。
在下文中，將使用圖3A及圖3B闡述示例性實施例的半導體記憶體裝置的操作。狀態「D1」(未繪示)可為或可對應於其中電流IA在p型雜質區(p+)與n型雜質區(n+)之間流動的狀態，如圖3A中所述。狀態「D0」(未繪示)可為或可對應於其中沒有電流IA在p型雜質區(p+)與n型雜質區(n+)之間流動的狀態。
當位元線電壓VBL是寫入電壓VW1時，半導體記憶體裝置可執行寫入操作。可沿著圖3B所示線(a)執行半導體記憶體裝置的寫入操作。因此，半導體記憶體裝置可被放置處於狀態「D1」(未繪示)中。當位元線電壓VBL是寫入電壓VW1時，p型雜質區(p+)與n型雜質區(n+)之間的電流IA可為點「C」。
圖3B所示點「A」可為p型雜質區(p+)與基極區(基極)之間的能量障壁消失的點。
當位元線電壓VBL是讀取電壓VREAD時，半導體記憶體裝置可執行讀取操作。讀取電壓VREAD可小於點「A」的電壓。在 狀態「D1」(未繪示)中，當位元線電壓VBL是讀取電壓VREAD時，p型雜質區(p+)與n型雜質區(n+)之間的電流IA可為點「E」。在狀態「D0」(未繪示)中，當位元線電壓VBL是讀取電壓VREAD時，p型雜質區(p+)與n型雜質區(n+)之間的電流IA可為點「D」。
可藉由利用點「E」的電流IA與點「D」的電流IA之間的差來確認半導體記憶體裝置的資料儲存值(例如，「0」或「1」)。
為使半導體記憶體裝置維持(例如穩定地維持)狀態「D1」(未繪示)，位元線電壓VBL可為保持電壓VHOLD。在狀態「D1」(未繪示)中，位元線電壓VBL與電流IA之間的關係可為圖3B所示線(b)。在狀態「D1」(未繪示)中，當位元線電壓VBL是保持電壓VHOLD時，p型雜質區(p+)與n型雜質區(n+)之間的電流IA可為點「G」。為使半導體記憶體裝置維持狀態「D0」(未繪示)，位元線電壓VBL可為保持電壓VHOLD。在狀態「D0」(未繪示)中，當位元線電壓VBL是保持電壓VHOLD時，p型雜質區(p+)與n型雜質區(n+)之間的電流IA可為點「F」。
保持電壓VHOLD需要大於點「B」的電壓或可大於點「B」的電壓。當位元線電壓VBL變得小於點「B」的電壓時，p型雜質區(p+)與基極區(基極)之間的能量障壁以及n型雜質區(n+)與基極區(基極)之間的能量障壁得到恢復。當能量障壁恢復時，沒有電流IA可在p型雜質區(p+)與n型雜質區(n+)之間流動。舉例而言，半導體記憶體裝置可不維持狀態「D1」(未繪示)。
當位元線電壓VBL變得小於點「B」的電壓時，可不維持半導體記憶體裝置的狀態「D1」(未繪示)。以另一方式闡釋，半導體記憶體裝置可改變至狀態「D0」(未繪示)。舉例而言，半導體記憶體裝置可執行抹除操作。
在圖2B中，在p型雜質區(p+)與n型雜質區(n+)之間可進一步放置有選擇電晶體TSEL。藉由調節被施加至選擇電晶體TSEL的選擇電壓VSEL，可控制電荷在p型雜質區(p+)與n型雜質區(n+)之間的移動。
另一方面，藉由調節被施加至選擇電晶體TSEL的選擇電壓VSEL，p型雜質區(p+)與n型雜質區(n+)之間的電流可變為0。作為另外一種選擇或另外地，藉由將位元線電壓VBL與源極電壓VS之間的電壓差減小至臨限值或小於臨限值，p型雜質區(p+)與n型雜質區(n+)之間的電流可變為0。
與上述內容不同，基極區(基極)可包括n型基極區及p型基極區。n型基極區可由經n型雜質(例如磷及/或砷)摻雜的半導體材料形成，且p型基極區可由經p型雜質(例如硼)摻雜的半導體材料形成。基極區(基極)的n型基極區接觸/直接接觸p型雜質區(p+)。舉例而言，在其中不對第一閘極電極GE1及第二閘極電極GE2施加電壓的狀態中，半導體記憶體裝置的半導體區可具有pnpn結構。基極區(基極)的n型基極區的雜質濃度可較n型雜質區(n+)的雜質濃度低(例如，低若干數量級)。基極區(基極)的p型基極區的雜質濃度可較p型雜質區(p+)的雜 質濃度低(例如，低若干數量級)。
圖4至圖8B是分別示出根據一些示例性實施例的半導體記憶體裝置的示例性透視圖。作為參照，圖4、圖5、圖8A及圖8B可為具有圖1A及圖1B中所示電路圖的半導體記憶體裝置的透視圖。圖6及圖7可為具有圖2A中所示電路圖的半導體記憶體裝置的透視圖。
首先，參照圖1A及圖4，在基板SUB上可放置有其中聚集了多個使用圖1A闡述的單位胞元的胞元陣列區CA。
基板SUB可為或可包含塊狀矽或SOI絕緣體上矽(silicon-on-insulator)。基板SUB可為或可包括單晶矽基板或多晶矽基板及/或可包含但不限於例如以下其他材料：矽鍺、絕緣體上矽鍺(silicon germanium on insulator，SGOI)、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵中的至少一者。在以下說明中，基板SUB將被闡述為矽基板。基板SUB可為未經摻雜的或者可為輕摻雜的。
在基板SUB上可放置有包括第一層L1、第二層L2及第三層L3的堆疊結構SS。堆疊結構SS的第一層L1、第二層L2及第三層L3可被堆疊成在與基板SUB的上表面垂直的方向(即，第三方向D3)上彼此間隔開。第一層L1、第二層L2及第三層L3中的每一者可包括多個半導體圖案SP、第一閘極電極GE1、第一導電連接線EL1及第二導電連接線EL2。
就平面角度而言，每一半導體圖案SP可具有閉合迴路 形狀。舉例而言，閉合迴路可具有環形形狀。作為另外一種選擇，閉合迴路可具有帶有多邊形形狀(例如具有倒角外周邊表面的矩形形狀/正方形形狀)的迴路形狀。
半導體圖案SP可包含半導體材料，例如矽、鍺、矽-鍺(SiGe)、碳化矽(SiC)、金屬氧化物或二維(two-dimensional，2D)材料。作為實例，半導體圖案SP可包含多晶矽。作為另外一種選擇或另外地，半導體圖案SP可包含非晶金屬氧化物、多晶金屬氧化物或非晶金屬氧化物與多晶金屬氧化物的組合。當半導體圖案SP包含金屬氧化物時，半導體圖案SP可包含但不限於例如以下中的一或多者：氧化銦、氧化錫、氧化鋅、In-Zn系氧化物(In-Zn-based oxide，IZO)、Sn-Zn系氧化物、Ba-Sn系氧化物、Al-Zn系氧化物、Zn-Mg系氧化物、Sn-Mg系氧化物、In-Mg系氧化物、In-Ga系氧化物(In-Ga-based oxide，IGO)、In-Ga-Zn系氧化物(In-Ga-Zn-based oxide，IGZO)、In-Al-Zn系氧化物、In-Sn-Zn系氧化物(In-Sn-Zn-based oxide，ITZO)、In-W-Zn系氧化物(In-W-Zn-based oxide，IWZO)、Sn-Ga-Zn系氧化物、Al-Ga-Zn系氧化物、Sn-Al-Zn系氧化物、In-Hf-Zn系氧化物、In-La-Zn系氧化物、In-Ce-Zn系氧化物、In-Pr-Zn系氧化物、In-Nd-Zn系氧化物、In-Sm-Zn系氧化物、In-Eu-Zn系氧化物、In-Gd-Zn系氧化物、In-Tb-Zn系氧化物、In-Dy-Zn系氧化物、In-Ho-Zn系氧化物、In-Er-Zn系氧化物、In-Tm-Zn系氧化物、In-Yb-Zn系氧化物、In-Lu-Zn系氧化物、In-Sn-Ga-Zn系氧化物、In-Hf-Ga-Zn系氧化 物、In-Al-Ga-Zn系氧化物、In-Sn-Al-Zn系氧化物、In-Sn-Hf-Zn系氧化物及In-Hf-Al-Zn系氧化物。
作為另外一種選擇或另外地，當半導體圖案SP包含二維材料時，半導體圖案SP可包含但不限於例如二維同素異形體或二維化合物中的至少一者，且可包含例如石墨烯、硫化銅(CuS2)、二硒化銅(CuSe2)、二硫化鉬(MoS2)、二硒化鉬(MoSe2)、二硒化鎢(WSe2)及二硫化鎢(WS2)中的至少一者。
第一閘極電極GE1可具有在第三方向D3上延伸的線形狀或支柱形狀。相應的第一閘極電極GE1可被放置成沿著第二方向D2彼此間隔開。
第一閘極電極GE1可穿透半導體圖案SP。第一閘極電極GE1可穿過閉合迴路。第一閘極電極GE1不與半導體圖案SP接觸，且可與半導體圖案SP隔開。第一閘極電極GE1可為圖1A及圖1B中闡述的第一電晶體T1的閘極電極。
第一導電連接線EL1可具有在第二方向D2上延伸的線形狀及/或條形狀。第一導電連接線EL1可被放置成沿著第三方向D3彼此間隔開。第一導電連接線EL1可電性連接至(例如直接連接至)半導體圖案SP。
第二導電連接線EL2可具有在第三方向D3上延伸的線形狀及/或支柱形狀。第二導電連接線EL2可在第一方向D1上與第一閘極電極GE1間隔開。第二導電連接線EL2可沿著第二方向D2彼此間隔開。第二導電連接線EL2可電性連接至半導體圖案 SP。
作為實例，第一導電連接線EL1可為施加位元線電壓(圖1A所示VBL)的位元線。第二導電連接線EL2可為施加源極電壓(圖1A所示VS)的源極供應線。作為另一實例，第二導電連接線EL2可為施加位元線電壓(圖1A所示VBL)的位元線。第一導電連接線EL1可為或可對應於供應源極電壓(圖1A所示VS)的源極供應線。
第一閘極電極GE1可包含導電材料。舉例而言，第一閘極電極GE1可包含但不限於導電金屬氮化物(氮化鈦、氮化鉭、氮化鈮(NbN)等)、金屬(鎢、鈦、鉭、鈷、釕等)及金屬-半導體化合物(矽化鎢、矽化鈷、矽化鈦等)中的至少一者。第一導電連接線EL1及第二導電連接線EL2可各自包含但不限於例如導電金屬氮化物及金屬中的至少一者。第一導電線EL1與第二導電線EL2可包含相同的材料或不同的材料。
將代表性地詳細闡述第一層L1、第二層L2及第三層L3之中的第一層L1。第一層L1的半導體圖案SP可排列於第二方向D2上。第一層L1的半導體圖案SP可位於彼此相同的水準處。第一閘極電極GE1與第二導電連接線EL2可依序排列於第一方向D1上。第一閘極電極GE1可穿過半導體圖案SP。排列於第二方向D2上的半導體圖案SP可連接至放置於第一層L1上的第一導電連接線EL1。此外，排列於第三方向D3上的半導體圖案SP可連接至在第三方向D3上延伸的第二導電連接線EL2。
儘管未示出，然而在第一閘極電極GE1與半導體圖案SP之間可插置有閘極絕緣膜。閘極絕緣膜可包括電荷保持膜。電荷保持膜可包含例如氮化矽、氮氧化鋯、氧化鉿、氮氧化鉿、氧化鉿鋁、氧化釔、氧化鋱、氧化鉭及氧化鋁中的至少一者。在以下說明中，電荷保持膜將被闡述為包含氮化矽。舉例而言，電荷保持膜可包括氮化矽膜。
此外，閘極絕緣膜可更包括電荷阻擋膜及電荷穿隧膜中的至少一者。電荷阻擋膜及電荷穿隧膜可各自包含例如氧化矽。舉例而言，電荷阻擋膜及電荷穿隧膜可各自包括氧化矽膜。
儘管未示出，然而可使用絕緣材料填充堆疊結構SS中的空的空間。舉例而言，絕緣材料可包括氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。在堆疊結構SS上可放置有電性連接至胞元陣列CA的配線層。儘管未示出，然而在基板SUB上可形成有操作胞元陣列CA的周邊電路。可使用配線層對周邊電路與胞元陣列進行連接。
將集中於與使用圖4闡述的點不同的點來闡述根據圖5的一些示例性實施例。
參照圖5，第二導電連接線EL2可具有在第二方向D2上延伸的線形狀及/或條形狀。第二導電連接線EL2可被放置成沿著第三方向D3彼此間隔開。第二導電連接線EL2可被放置成與第一導電連接線EL1並排。
舉例而言，放置於第一層L1上且排列於第二方向D2 上的半導體圖案SP可電性連接至放置於第一層L1上的第二導電連接線EL2。
將集中於與使用圖4及圖5闡述的點不同的點來闡述根據圖6及圖7的一些示例性實施例。
參照圖6及圖7，根據一些示例性實施例的半導體記憶體裝置可更包括第二閘極電極GE2。
就平面角度而言，每一半導體圖案SP可具有其中連接有多個閉合迴路的形狀。舉例而言，每一閉合迴路可具有環形形狀。作為另外一種選擇，每一閉合迴路可具有帶有多邊形形狀(例如具有倒角外周邊表面的矩形形狀/正方形形狀)的迴路形狀。
每一半導體圖案SP可包括通道區SP_CH、第一雜質區SP_DP及第二雜質區SP_DN。閉合迴路所連接的通道區SP_CH可在第一方向D1上延伸。通道區SP_CH可插置於第一雜質區SP_DP與第二雜質區SP_DN之間。通道區SP_CH可對應於參照圖3A闡述的基極區(基極)。第一雜質區SP_DP對應於參照圖3A闡述的p型雜質區(p+)，且第二雜質區SP_DN可對應於參照圖3A闡述的n型雜質區(n+)。
作為實例，第一導電連接線EL1可為施加位元線電壓(圖3A所示VBL)的位元線。第二導電連接線EL2可為施加源極電壓(圖3A所示VS)的源極供應線。
作為另一實例，第二導電連接線EL2可為施加位元線電壓(圖3A所示VBL)的位元線。第一導電連接線EL1可為施加源 極電壓(圖3A所示VS)的源極供應線。在此種情形中，與圖6及圖7中所示的不同，第一雜質區SP_DP的位置及第二雜質區SP_DN的位置有所改變。
第二閘極電極GE2可具有在第三方向D3上延伸的線形狀及/或支柱形狀。相應的第二閘極電極GE2可被放置成沿著第二方向D2彼此間隔開。第一閘極電極GE1可在第一方向D1上與第二閘極電極GE2間隔開。第一閘極電極GE1及第二閘極電極GE2可各自穿透通道區SP_CH。第一閘極電極GE1及第二閘極電極GE2可各自穿過閉合迴路。第一閘極電極GE1及第二閘極電極GE2不接觸通道區SP_CH/與通道區SP_CH隔離，且可與通道區SP_CH間隔開。第一閘極電極GE1及第二閘極電極GE2可為圖2A及圖3A中闡述的第一控制電晶體T2N及第二控制電晶體T2P的閘極電極。第二閘極電極GE2可包含導電材料。
第一導電連接線EL1可接觸第一雜質區SP_DP且電性連接至第一雜質區SP_DP。第二導電連接線EL2可接觸第二雜質區SP_DN且電性連接至第二雜質區SP_DN。
儘管未示出，然而在第一閘極電極GE1與通道區SP_CH之間以及第二閘極電極GE2與通道區SP_CH之間可插置有閘極絕緣膜。閘極絕緣膜可包括電荷保持膜。此外，閘極絕緣膜可更包括電荷阻擋膜及電荷穿隧膜中的至少一者。
參照圖8A及圖8B，周邊電路區PER及胞元陣列CA可堆疊於垂直方向(即，第三方向D3)上。
在圖8A中，周邊電路區PER可放置於基板SUB與胞元陣列CA之間。周邊電路區PER可包括形成於基板SUB上的周邊電路電晶體。根據本揭露的實施例，周邊電路區PER可包括用於操作記憶體胞元陣列的電路。
胞元陣列CA可經由例如貫穿電極及/或類似物電性連接至周邊電路區PER。作為另外一種選擇，胞元陣列CA的第一閘極電極GE1及第二導電連接線EL2可直接連接至周邊電路區PER。
在圖8B中，胞元陣列CA可放置於基板SUB上。周邊電路區PER可放置於胞元陣列CA上。如上所述，周邊電路區PER可包括用於操作胞元陣列CA的電路。
作為實例，第一方向D1、第二方向D2及第三方向D3可各自彼此垂直但不限於彼此垂直。此外，第一方向D1及第二方向D2可平行於基板SUB的上表面，且第三方向D3可垂直於基板SUB的上表面。
圖9至圖11是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將簡要闡述使用圖1A、圖1B及圖4闡述的內容的重複部分。作為參照，圖9是示出根據一些示例性實施例的半導體記憶體裝置的平面圖。圖10及圖11是沿著圖9所示線A-A及B-B截取的剖視圖。
參照圖9至圖11，根據一些示例性實施例的半導體記憶體裝置可包括半導體圖案SP、第一導電連接線EL1、第二導電連 接線EL2及第一閘極結構GSI。
在基板SUB上可放置有下層間絕緣膜ILD_LO。下層間絕緣膜ILD_LO可包含例如氧化矽、氮化矽及氮氧化矽中的至少一者。與所示配置不同，可不形成下層間絕緣膜ILD_LO。
在下層間絕緣膜ILD_LO上可放置有蝕刻停止膜ET_SL。蝕刻停止膜ET_SL可包含絕緣材料。蝕刻停止膜ET_SL可包含對模具結構MIL中所包含的材料具有蝕刻選擇性的材料。
模具結構MIL可放置於蝕刻停止膜ET_SL上。模具結構MIL可包括第一模製絕緣層ILD1及第二模製絕緣層ILD2。模具結構MIL可包括交替堆疊於蝕刻停止膜ET_SL上的第一模製絕緣層ILD1與第二模製絕緣層ILD2。
儘管圖10及圖11示出第一模製絕緣層ILD1的數目是四個且第二模製絕緣層ILD2的數目是三個，然而此僅是為了便於闡釋且示例性實施例並非僅限於此。此外，儘管直接相鄰於蝕刻停止膜ET_SL的模具結構MIL被示出為第一模製絕緣層ILD1，然而示例性實施例並非僅限於此。此外，第一模製絕緣層ILD1中的每一者的厚度可與第二模製絕緣層ILD2中的每一者的厚度相同或不同。
第一模製絕緣層ILD1與第二模製絕緣層ILD2可各自包含絕緣材料且可包含不同的材料。第一模製絕緣層ILD1中所包含的第一絕緣材料可對第二模製絕緣層ILD2中所包含的第二絕緣材料具有蝕刻選擇性。第一模製絕緣層ILD1及第二模製絕緣層 ILD2可包括例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及含碳氮氧化矽膜中的至少一者。作為實例，第一模製絕緣層ILD1可包括氧化矽膜，且第二模製絕緣層ILD2可包括氮化矽膜。舉例而言，模具結構MIL可為氧化物/氮化物(oxide/nitride，ON)模具結構。
在基板SUB上可放置有多個半導體圖案SP。半導體圖案SP可沿著第二方向D2放置。此外，半導體圖案SP可沿著第三方向D3堆疊。堆疊於第三方向D3上的半導體圖案SP可彼此隔開。堆疊於第三方向D3上的半導體圖案SP可放置於相鄰的第一模製絕緣層ILD1之間或者相鄰的第二模製絕緣層ILD2之間。
作為實例，在根據一些示例性實施例的半導體記憶體裝置中，第一模製絕緣層ILD1可放置於在第三方向D3上彼此相鄰的半導體圖案SP之間。此外，第二模製絕緣層ILD2可放置於在第二方向D2上彼此相鄰的半導體圖案SP之間。第二模製絕緣層ILD2可接觸/直接接觸在第二方向D2上彼此相鄰的半導體圖案SP。半導體圖案SP中的每一者的厚度可與第二模具圖案ILD2中的每一者的厚度相同。
半導體圖案SP可包含半導體材料，例如矽、鍺、矽-鍺、碳化矽、金屬氧化物或二維材料且可呈多晶相。
在根據一些示例性實施例的半導體記憶體裝置中，半導體圖案SP可由未經摻雜的半導體材料、經p型雜質摻雜的半導體材料或經n型雜質摻雜的半導體材料形成。
第一閘極結構GS1可放置於基板SUB上。第一閘極結構GS1可在第三方向D3上延伸。第一閘極結構GS1可穿透半導體圖案SP。第一閘極結構GS1可穿透模具結構MIL。
第一閘極結構GS1的至少一部分可被半導體圖案SP環繞。在根據一些示例性實施例的半導體記憶體裝置中，在第一閘極結構GS1與半導體圖案SP相交的區中，半導體圖案SP可完全環繞在第三方向D3上延伸的第一閘極結構GS1的側壁。
第一閘極結構GS1可包括第一閘極電極GE1及第一閘極絕緣膜GI_1。第一閘極電極GE1可在第三方向D3上延伸且穿透半導體圖案SP。第一閘極絕緣膜GI_1可放置於第一閘極電極GE1與半導體圖案SP之間。
第一閘極絕緣膜GI_1可包括第一電荷保持膜GI_1c及第一電荷阻擋膜GI_1b。第一電荷保持膜GI_1c可用作圖1A所示電荷陷獲位點。另外，第一電荷保持膜GI_1c亦可用作電晶體的閘極絕緣膜。
舉例而言，第一電荷保持膜GI_1c可放置於第一電荷阻擋膜GI_1b與半導體圖案SP之間。以另一方式闡述，第一電荷阻擋膜GI_1b可放置於第一電荷保持膜GI_1c與第一閘極電極GE1之間。在根據一些示例性實施例的半導體記憶體裝置中，第一電荷保持膜GI_1c可接觸/直接接觸半導體圖案SP。
第一電荷阻擋膜GI_1b可沿著第一閘極電極GE1的側壁及底表面延伸。第一電荷阻擋膜GI_1b可沿著位於半導體圖案SP 上方及下方的第一模製絕緣層ILD1的側壁延伸。舉例而言，第一電荷阻擋膜GI_1b可放置於第一閘極電極GE1與半導體圖案SP之間以及第一閘極電極GE1與第一模製絕緣層ILD1之間。
第一電荷保持膜GI_1c可放置於第一閘極電極GE1與半導體圖案SP彼此相交/接觸的區中。第一電荷保持膜GI_1c可不放置於第一閘極電極GE1與半導體圖案SP不相交的區中。舉例而言，第一電荷保持膜GI_1c可不沿著位於半導體圖案SP上方及下方的第一模製絕緣層ILD1的側壁延伸。以另一方式闡述，半導體圖案SP可包括在第三方向D3上彼此相鄰的第一半導體圖案與第二半導體圖案。在第一半導體圖案與第一閘極電極GE1相交的區中可形成有第一電荷保持膜。在第二半導體圖案與第一閘極電極GE1相交的區中可形成有第二電荷保持膜。第一電荷保持膜在第三方向D3上與第二電荷保持膜隔開。第一電荷保持膜不連接至第二電荷保持膜。
儘管第一閘極電極GE1被示出為單個膜，然而此僅是為了便於闡釋且實施例並非僅限於此。作為實例，第一閘極電極GE1可包括功函數調節膜。第一閘極電極GE1可包含導電金屬氮化物、金屬及金屬-半導體化合物中的至少一者。
第一電荷保持膜GI_1c可包括例如氮化矽膜。第一電荷阻擋膜GI_1b可包括例如氧化矽膜。
第一導電連接線EL1可連接至半導體圖案SP。第一導電連接線EL1可在第二方向D2上延伸。第一導電連接線EL1可 與基板SUB的上表面對準。第一導電連接線EL1連接至沿著第二方向D2放置的半導體圖案SP。
第一導電連接線EL1可放置於在第三方向D3上彼此隔開的第一模製絕緣層ILD1之間。在第三方向D3上彼此相鄰的第一導電連接線EL1被第一模製絕緣層ILD1及第一電極分隔圖案ESL1隔開。第一電極分隔圖案ESL1可在第二方向D2上延伸。第一電極分隔圖案ESL1可包含絕緣材料。
第二導電連接線EL2可在第三方向D3上延伸。第二導電連接線EL2連接至排列於第三方向D3上的半導體圖案SP。
第一導電連接線EL1及第二導電連接線EL2可各自包含導電金屬氮化物及金屬中的至少一者。
在根據一些示例性實施例的半導體記憶體裝置中，第一導電連接線EL1及第二導電連接線EL2可具有交叉點(cross point，XP)結構。
儘管第一閘極結構GS1及第二導電連接線EL2被示出為穿透蝕刻停止膜ET_SL，然而示例性實施例並非僅限於此。
圖12至圖18分別是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖4及圖9至圖11闡述的點不同的點。
參照圖12，在根據一些示例性實施例的半導體記憶體裝置中，第一電荷阻擋膜GI_1b不沿著第一閘極電極GE1的底表面延伸。
第一電荷阻擋膜GI_1b不放置於第一閘極電極GE1的底表面與基板SUB的上表面之間。
參照圖13，在根據一些示例性實施例的半導體記憶體裝置中，第一電荷保持膜GI_1c可沿著放置於半導體圖案SP上方及下方的第一模製絕緣層ILD1的側壁延伸。
半導體圖案SP可包括在第三方向D3上彼此相鄰的第一半導體圖案與第二半導體圖案。第一電荷保持膜可形成於第一半導體圖案與第一閘極電極GE1相交的區中。第二電荷保持膜可形成於第二半導體圖案與第一閘極電極GE1相交的區中。舉例而言，第一電荷保持膜可連接至第二電荷保持膜。
參照圖14，在根據一些示例性實施例的半導體記憶體裝置中，第一閘極絕緣膜GI_1可更包括第一電荷穿隧膜GI_1t。
第一電荷穿隧膜GI_1t可放置於第一電荷保持膜GI_1c與半導體圖案SP之間。舉例而言，第一電荷穿隧膜GI_1t可接觸半導體圖案SP。第一電荷穿隧膜GI_1t可包括例如氧化矽膜。
儘管第一電荷穿隧膜GI_1t被示出為不沿著第一模製絕緣層ILD1的側壁延伸，然而實施例並非僅限於此。
參照圖15，在根據一些示例性實施例的半導體記憶體裝置中，第一閘極絕緣膜GI_1可不包括第一電荷阻擋膜GI_1b。
舉例而言，第一電荷保持膜GI_1c可接觸半導體圖案SP及第一閘極電極GE1。
參照圖16，在根據一些示例性實施例的半導體記憶體裝 置中，第一閘極絕緣膜GI_1可包括第一電荷保持膜GI_1c及第一電荷穿隧膜GI_1t。
第一電荷穿隧膜GI_1t可放置於第一電荷保持膜GI_1c與半導體圖案SP之間。第一電荷穿隧膜GI_1t可接觸半導體圖案SP。
參照圖17，根據一些示例性實施例的半導體記憶體裝置可更包括第一矽化物圖案MSC1及第二矽化物圖案MSC2。
第一矽化物圖案MSC1可放置於半導體圖案SP與第一導電連接線EL1之間。第二矽化物圖案MSC2可放置於半導體圖案SP與第二導電連接線EL2之間。
第一矽化物圖案MSC1及第二矽化物圖案MSC2可各自包含金屬-半導體化合物。
參照圖18，在根據一些示例性實施例的半導體記憶體裝置中，半導體圖案SP可包括通道區SP_CH及雜質區SP_D。
雜質區SP_D可放置於第一導電連接線EL1與通道區SP_CH之間以及第二導電連接線EL2與通道區SP_CH之間。第一導電連接線EL1及第二導電連接線EL2可連接至雜質區SP_D。
作為實例，當通道區SP_CH由未經摻雜的半導體材料形成時，雜質區SP_D可包含p型雜質及/或n型雜質。作為另一實例，當通道區SP_CH由經p型雜質摻雜的半導體材料形成時，雜質區SP_D可包含n型雜質。作為又一實例，當通道區SP_CH由經n型雜質摻雜的半導體材料形成時，雜質區SP_D可包含p 型雜質。
第一閘極電極GE1可穿透通道區SP_CH。
圖19及圖20是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖9至圖11闡述的點不同的點。作為參照，圖19是示出根據一些示例性實施例的半導體記憶體裝置的平面圖。圖20是沿著圖19所示線A-A截取的剖視圖。
參照圖19及圖20，在根據一些示例性實施例的半導體記憶體裝置中，第二導電連接線EL2可在第二方向D2上延伸。
第二導電連接線EL2可與基板SUB的上表面對準。第二導電連接線EL2連接至沿著第二方向D2放置的半導體圖案SP。
第二導電連接線EL2可放置於在第三方向D3上彼此隔開的第一模製絕緣層ILD1之間。在第三方向D3上彼此相鄰的第二導電連接線EL2被第一模製絕緣層ILD1及第二電極分隔圖案ESL2隔開。第二電極分隔圖案ESL2可在第二方向D2上延伸。第二電極分隔圖案ESL2可包含絕緣材料。
圖21至圖23是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖4及圖9至圖11闡述的點不同的點。作為參照，圖21是示出根據一些示例性實施例的半導體記憶體裝置的平面圖。圖22及圖23是沿著圖21所示線A-A及B-B截取的剖視圖。
參照圖21至圖23，在根據一些示例性實施例的半導體 記憶體裝置中，在第三方向D3上交替堆疊的半導體圖案SP與第一模製絕緣層ILD1可被垂直絕緣結構VIP隔開。
垂直絕緣結構VIP可在第一方向D1上延伸。垂直絕緣結構VIP放置於基板SUB上且可在第三方向D3上延伸。垂直絕緣結構VIP可穿過半導體圖案SP及第一模製絕緣層ILD1。
排列於第二方向D2及第三方向D3上的半導體圖案SP可由垂直絕緣結構VIP界定。半導體圖案SP及第一模製絕緣層ILD1可接觸垂直絕緣結構VIP。垂直絕緣結構VIP可包含例如絕緣材料。
在第二方向D2上彼此相鄰的半導體圖案SP可被垂直絕緣結構VIP隔開。在第三方向D3上彼此相鄰的半導體圖案SP可被第一模製絕緣層ILD1隔開。
圖24及圖25是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖4、圖9至圖11、圖19及圖20闡述的點不同的點。另外，將簡要闡述使用圖2A、圖3A、圖6及圖7闡釋的內容的重複部分。作為參照，圖24是示出根據一些示例性實施例的半導體記憶體裝置的平面圖。圖25是沿著圖24所示線A-A截取的剖視圖。
參照圖24及圖25，根據一些示例性實施例的半導體記憶體裝置更包括第二閘極結構GS2。
半導體圖案SP可包括第一雜質區SP_DP、第二雜質區SP_DN以及位於第一雜質區SP_DP與第二雜質區SP_DN之間的 通道區SP_CH。半導體圖案SP可各自包括其中連接有閉合迴路的形式的通道區SP_CH。
在根據一些示例性實施例的半導體記憶體裝置中，半導體圖案SP的通道區SP_CH可由未經摻雜的半導體材料或經p型雜質摻雜的半導體材料形成。當通道區SP_CH由經p型雜質摻雜的半導體材料形成時，通道區SP_CH的p型雜質的濃度低於第一雜質區SP_DP的p型雜質的濃度。
第二閘極結構GS2可放置於基板SUB上。第二閘極結構GS2可在第三方向D3上延伸。第二閘極結構GS2可穿透半導體圖案SP。第二閘極結構GS2可穿透模具結構MIL。
第一閘極結構GS1與第二閘極結構GS2可在第一方向D1上彼此隔開。第一閘極結構GS1及第二閘極結構GS2可各自穿透通道區SP_CH。
第二閘極結構GS2可包括第二閘極電極GE2及第二閘極絕緣膜GI_2。第二閘極電極GE2可在第三方向D3上延伸且穿透半導體圖案SP。第二閘極絕緣膜GI_2可放置於第二閘極電極GE2與半導體圖案SP之間。
第一閘極電極GE1及第二閘極電極GE2可各自穿透通道區SP_CH。第一閘極絕緣膜GI_1可放置於第一閘極電極GE1與通道區SP_CH之間。第二閘極絕緣膜GI_2可放置於第二閘極電極GE2與通道區SP_CH之間。
第二閘極絕緣膜GI_2可包括第二電荷保持膜GI_2c及 第二電荷阻擋膜GI_2b。第一電荷保持膜GI_1c及第二電荷保持膜GI_2c可用作圖2A所示電荷陷獲位點。
舉例而言，第二電荷保持膜GI_2c可放置於第二電荷阻擋膜GI_2b與半導體圖案SP之間。作為另外一種選擇，第二電荷阻擋膜GI_2b可放置於第二電荷保持膜GI_2c與第二閘極電極GE2之間。在根據一些示例性實施例的半導體記憶體裝置中，第二電荷保持膜GI_2c可接觸半導體圖案SP。
舉例而言，第二閘極絕緣膜GI_2的堆疊結構可與第一閘極絕緣膜GI_1的堆疊結構相同。第二電荷保持膜GI_2c可包括例如氮化矽膜。第二電荷阻擋膜GI_2b可包括例如氧化矽膜。
第一導電連接線EL1可連接至第一雜質區SP_DP。第一導電連接線EL1可在第二方向D2上延伸。
第二導電連接線EL2可連接至第二雜質區SP_DN。第二導電連接線EL2可在第二方向D2上延伸。
圖26及圖27是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖24及圖25闡述的點不同的點。
參照圖24及圖25，在根據一些示例性實施例的半導體記憶體裝置中，通道區SP_CH可包括n型基極通道部SP_CHN及p型基極通道部SP_CHP。
n型基極通道部SP_CHN可接觸第一雜質區SP_DP，且p型基極通道部SP_CHP可接觸第二雜質區SP_DN。n型基極通道 部SP_CHN可放置於第一雜質區SP_DP與p型基極通道部SP_CHP之間。
n型基極通道部SP_CHN可由經n型雜質摻雜的半導體材料形成。n型基極通道部SP_CHN的n型雜質的濃度低於第二雜質區SP_DN的n型雜質的濃度。p型基極通道部SP_CHP可由經p型雜質摻雜的半導體材料形成。p型基極通道部SP-CHP的p型雜質的濃度低於第一雜質區SP_DP的p型雜質的濃度。
在圖27中，儘管n型基極通道部SP_CHN被示出為與第二閘極絕緣膜GI_2接觸，然而實施例並非僅限於此。當然，p型基極通道部SP_CHP的一部分可插置於n型基極通道部SP_CHN與第二閘極絕緣膜GI_2之間。
另外，儘管n型基極通道部分SP_CHN的一部分被示出為進入p型基極通道部分SP_CHP內部，然而實施例並非僅限於此。依據形成n型基極通道部分SP_CHN及p型基極通道部分SP_CHP的過程而定，n型基極通道部分SP_CHN及p型基極通道部分SP_CHP的形狀可有所改變。
第一閘極電極GE1可穿透通道區SP_CH的n型基極通道部SP_CHN。第二閘極電極GE2可穿透通道區SP_CH的p型基極通道部SP_CHP。
圖28及圖29是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖24及圖25闡述的點不同的點。
參照圖28及圖29，根據一些示例性實施例的半導體記憶體裝置可更包括穿透通道區SP_CH的第三閘極結構GS3。
第三閘極結構GS3可放置於基板SUB上。第三閘極結構GS3可在第三方向D3上延伸。第三閘極結構GS3中的每一者可穿透模具結構MIL。
第三閘極結構GS3的至少一部分可被通道區SP_CH環繞。在第三閘極結構GS3與半導體圖案SP相交的區中，通道區SP_CH可完全環繞在第三方向D3上延伸的第三閘極結構GS3的側壁。
第一閘極結構GS1、第二閘極結構GS2及第三閘極結構GS3可以第一導電連接線EL1為基準依序排列於第一方向D1上。
第三閘極結構GS3可包括第三閘極電極GE3及第三閘極絕緣膜GI_3。第三閘極電極GE3可在第三方向D3上延伸且穿透通道區SP_CH。第三閘極絕緣膜GI_3可放置於第三閘極電極GE3與半導體圖案SP之間。第三閘極絕緣膜GI_3可放置於第三閘極電極GE3與通道區SP_CH之間。第三閘極電極GE3可對應於圖2B所示選擇電晶體TSEL的閘極電極。
第三閘極電極GE3可包含導電金屬氮化物、金屬及金屬-半導體化合物中的至少一者。第三閘極絕緣膜GI_3可包括高介電常數絕緣膜、氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。作為實例，高介電常數絕緣膜可包含氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧 化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅中的至少一者。第三閘極絕緣膜GI_3可包含與第一閘極絕緣膜GI_1或第二閘極絕緣膜GI_2相同的材料或不同的材料。
作為實例，當第三閘極絕緣膜GI_3與第一閘極絕緣膜GI_1及第二閘極絕緣膜GI_2一同形成時，第三閘極絕緣膜GI_3的堆疊結構可與第一閘極絕緣膜GI_1的堆疊結構相同。作為另一實例，當在與第一閘極絕緣膜GI_1及第二閘極絕緣膜GI_2不同的製作製程中形成第三閘極絕緣膜GI_3時，第三閘極絕緣膜GI_3的堆疊結構可與第一閘極絕緣膜GI_1的堆疊結構不同或相同。
第二導電連接線EL2可為具有板形式的導電板電極EL_PL。導電板電極EL_PL接觸半導體圖案SP的一端。導電板電極EL_PL接觸第二雜質區SP_DN。
當半導體圖案SP包括沿著第二方向D2放置的第一半導體圖案及第二半導體圖案時，導電板電極EL_PL接觸第一半導體圖案的一端及第二半導體圖案的一端。此外，當半導體圖案SP包括沿著第三方向D3放置的第三半導體圖案及第四半導體圖案時，導電板電極EL_PL接觸/直接接觸第三半導體圖案的一端及第四半導體圖案的一端。
導電板電極EL_PL亦可對在第三方向D3上隔開的第二雜質區SP_DN進行連接。導電板電極EL_PL亦覆蓋位於第二雜質區SP_DN之間的第一模製絕緣層ILD1的側壁。導電板電極EL_PL 被第二電極分隔圖案ESL2隔開。
圖30及圖31是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖24及圖25闡述的點不同的點。
參照圖30及圖31，在根據一些示例性實施例的半導體記憶體裝置中，第二導電連接線EL2可在第三方向D3上延伸。
第二導電連接線EL2連接至排列於第三方向D3上的半導體圖案SP。第二導電連接線EL2可對在第三方向D3上彼此隔開的第二雜質區SP_DN進行連接。
圖32是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖30及圖31闡述的點不同的點。
參照圖32，在根據一些示例性實施例的半導體裝置中，第二導電連接線EL2可在第二方向D2上延伸。第一導電連接線EL1可在第三方向D3上延伸。
第一導電連接線EL1連接至排列於第三方向D3上的半導體圖案SP。第二導電連接線EL2連接至排列於第二方向D2上的半導體圖案SP。
圖33及圖34是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖30及圖31闡述的點不同的點。
參照圖33及圖34，第二導電連接線EL2可在第三方向 D3上延伸。
排列於第三方向D3上的半導體圖案SP藉由單個第二導電連接線EL2連接。第二導電連接線EL2可對在第三方向D3上彼此隔開的第二雜質區SP_DN進行連接。
排列於第二方向D2上的半導體圖案SP不藉由單個第二導電連接線EL2連接。
圖35至圖37分別是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於闡釋，將主要闡述與使用圖4及圖9至圖11闡述的點不同的點。
參照圖35及圖36，在基板SUB上可設置有胞元陣列區CA及周邊電路區PER。胞元陣列區CA及周邊電路區PER可堆疊於第三方向D3上。
在圖35中，周邊電路區PER可設置於胞元陣列區CA與基板SUB之間。周邊電路區PER可包括用於操作胞元陣列區CA的周邊電路PTR、PIL及PCNT。周邊電路PTR、PIL及PCNT的至少一部分可形成於周邊電路絕緣膜P_ILD內部。
具體而言，形成於周邊電路區PER中的周邊電路可包括周邊電晶體PTR、位於周邊電晶體PTR上的周邊配線PIL以及對周邊配線PIL進行垂直連接的周邊接觸件PCNT。作為實例，第一閘極電極GE1及第二導電連接線EL2可穿透蝕刻停止膜ET_SL且可電性連接至周邊配線PIL。此外，儘管未示出，然而第一導電連接線EL1可經由貫穿電極等連接至周邊配線PIL。
根據一些示例性實施例的半導體記憶體裝置可具有其中記憶體胞元設置於周邊電路區PER上的周邊上胞元(cell-on-peri，COP)結構。藉由三維地堆疊周邊電路區PER及胞元陣列區CA，可減小半導體記憶體晶片的面積且可達成電路的高積體化。
在圖36中，胞元陣列區CA可包括胞元陣列配線CIL、CCNT及C_PAD。
胞元陣列配線可包括第一閘極電極GE1、連接至第一導電連接線EL1及第二導電連接線EL2的胞元配線CIL以及對胞元配線CIL進行垂直連接的胞元接觸件PCNT。另外，胞元陣列配線可包括連接至胞元配線CIL及胞元接觸件PCNT的胞元連接墊C_PAD。
周邊電路區PER可包括上基板SUB_u以及放置於上基板SUB_u上以操作胞元陣列區CA的周邊電路PTR、PIL及PCNT。周邊電路PTR、PIL及PCNT的至少一部分可形成於周邊電路絕緣膜P_ILD內部。另外，周邊電路區PER亦可包括周邊連接墊P_PAD。
周邊電路區PER與胞元陣列區CA可為晶圓結合的。藉由周邊連接墊P_PAD及胞元連接墊C_PAD的連接，周邊電路PTR、PIL及PCNT可連接至第一閘極電極GE1、第一導電連接線EL1及第二導電連接線EL2。
根據一些示例性實施例的半導體記憶體裝置可具有其 中周邊電路區PER設置於記憶體胞元上的胞元上周邊(POC)結構。藉由三維地堆疊胞元陣列區CA及周邊電路區PER，可減小半導體記憶體晶片的面積且可達成電路的高積體化。
參照圖37，在根據一些示例性實施例的半導體記憶體裝置中，半導體圖案SP可放置於第二導電連接線EL2周圍。
在第一方向D1上彼此隔開的半導體圖案SP可共享第二導電連接線EL2。由於在第一方向D1上隔開的兩個半導體圖案SP放置於在第一方向D1上彼此相鄰的第一導電連接線EL1之間，因此可減小半導體記憶體晶片的面積且可達成電路的高積體化。
示例性實施例並非僅限於以上實施例，且以上示例性實施例亦不旨在彼此相互排斥。舉例而言，一些示例性實施例可包括使用以上各圖中的一者闡述的特徵且亦可包括參照以上各圖中的其他圖闡述的特徵。
圖38A至圖43是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
參照圖38A及圖38B，可在基板SUB上形成下層間絕緣膜ILD_LO、蝕刻停止膜ET_SL及模具結構MIL，且可使用化學氣相沈積(chemical vapor deposition，CVD)製程或原子層沈積(ALD)製程中的至少一者形成。模具結構MIL可包括垂直堆疊的多個第一模製絕緣層ILD1及第二模製絕緣層ILD2。
可形成(例如可使用光微影製程及例如乾式蝕刻製程等 蝕刻製程形成)穿透模具結構MIL的第一孔TH1及第二孔TH2以及第一線性溝渠LT1。第一孔TH1及第二孔TH2可具有接觸形式，且第一線性溝渠LT1可具有在第二方向D2上延長的線形式。第一線性溝渠LT1與第一孔TH1相鄰。
參照圖39，可在第二孔TH2及第一線性溝渠LT1內部形成第一犧牲圖案SDP1。第一犧牲圖案SDP1不形成於第一孔TH1內部，或者可形成於第一孔TH1內部且稍後接著選擇性地自第一孔TH1移除第一犧牲圖案SDP1。
參照圖40，可例如使用等向性蝕刻(例如濕式蝕刻製程)對被第一孔TH1暴露出的第二模製絕緣層ILD2進行局部地蝕刻，以形成通道凹槽CH_R。
參照圖41，形成對通道凹槽CH_R進行填充的半導體圖案SP。半導體圖案SP可不完全填充通道凹槽CH_R或者可完全填充通道凹槽CH_R且可藉由後續的蝕刻製程進一步凹陷。
與所示配置不同，半導體圖案SP可完全填充通道凹槽CH_R。
參照圖42，可在被第一孔TH1暴露出的半導體圖案SP上形成第一閘極絕緣膜GI_1。隨後，可在第一孔TH1內部形成第二犧牲圖案SDP2。
參照圖43，可移除第一孔TH1中的第二犧牲圖案SDP2及第二孔TH2中的第一犧牲圖案SDP1以及第一線性溝渠LT1。
另外，可對被第二孔TH2及第一線性溝渠LT1暴露出 的第二模製絕緣層ILD2進行局部地蝕刻以形成第一電極凹槽EL_R1及第二電極凹槽EL_R2。半導體圖案SP可被第一電極凹槽EL_R1及第二電極凹槽EL_R2暴露出。
返回參照圖10，在第一電極凹槽EL_R1內部形成第一導電連接線EL1。在第二電極凹槽EL_R2及第二孔TH2內部形成第二導電連接線EL2。在第一孔TH1內部形成第一閘極電極GE1。
圖44A至圖48是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
參照圖44A及圖44B，可形成穿透模具結構MIL的第一孔TH1以及第一線性溝渠LT1及第二線性溝渠LT2。第一孔TH1可具有接觸形式，且第一線性溝渠LT1及第二線性溝渠LT2可具有在第二方向D2上延伸的線形式。第一孔TH1放置於第一線性溝渠LT1與第二線性溝渠LT2之間。
參照圖45，可在第一線性溝渠LT1及第二線性溝渠LT2內部形成第一犧牲圖案SDP1。第一犧牲圖案SDP1不形成於第一孔TH1內部。
參照圖46，可對被第一孔TH1暴露出的第二模製絕緣層ILD2進行局部地蝕刻以形成通道凹槽CH_R。
參照圖47，形成對通道凹槽CH_R進行填充的半導體圖案SP。半導體圖案SP可不完全填充通道凹槽CH_R。
隨後，可在被第一孔TH1暴露出的半導體圖案SP上形成第一閘極絕緣膜GI_1。隨後，可在第一孔TH1內部形成第二犧 牲圖案SDP2。
參照圖48，可移除第一孔TH1中的第二犧牲圖案SDP2以及第一線性溝渠LT1及第二線性溝渠LT2中的第一犧牲圖案SDP1。
此外，可對被第一線性溝渠LT1及第二線性溝渠LT2暴露出的第二模製絕緣層ILD2進行局部地蝕刻以形成第一電極凹槽EL_R1及第二電極凹槽EL_R2。半導體圖案SP可被第一電極凹槽EL_R1及第二電極凹槽EL_R2暴露出。
返回參照圖20，在第一電極凹槽EL_R1中形成第一導電連接線EL1。在第二電極凹槽EL_R2中形成第二導電連接線EL2。在第一孔TH1中形成第一閘極電極GE1。
圖49A至圖54是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
參照圖49A及圖49B，可形成穿透模具結構MIL的第一孔TH1、第二孔TH2及第三孔TH3以及第一線性溝渠LT1。第一孔TH1、第二孔TH2及第三孔TH3可具有接觸形式，且第一線性溝渠LT1可具有在第二方向D2上延伸的線形式。第一孔TH1、第二孔TH2及第三孔TH3可依序排列於第一方向D1上。第一線性溝渠LT1與第一孔TH1相鄰。
隨後，可在第三孔TH3及第一線性溝渠LT1內部形成第一犧牲圖案SDP1。第一犧牲圖案SDP1不形成於第一孔TH1及第二孔TH2內部。
參照圖50，可對被第一孔TH1及第二孔TH2暴露出的第二模製絕緣層ILD2進行局部地蝕刻以形成通道凹槽CH_R。
參照圖51，形成對通道凹槽CH_R進行填充的半導體圖案SP。半導體圖案SP可不完全填充通道凹槽CH_R。
隨後，可在被第一孔TH1暴露出的半導體圖案SP上形成第一閘極絕緣膜GI_1。可在被第二孔TH2暴露出的半導體圖案SP上形成第二閘極絕緣膜GI_2。隨後，可在第一孔TH1及第二孔TH2內部形成第二犧牲圖案SDP2。
參照圖52，移除對第三孔TH3進行填充的第一犧牲圖案SDP1。
隨後，可對被第三孔TH3暴露出的第二模製絕緣層ILD2進行局部地蝕刻以形成第二電極凹槽EL_R2。半導體圖案SP被第二電極凹槽EL_R2暴露出。
可使用雜質對被第二電極凹槽EL_R2暴露出的半導體圖案SP進行摻雜以形成第二雜質區SP_DN。
參照圖53，在第二電極凹槽EL_R2及第三孔TH3內部形成第二犧牲圖案SDP2。
隨後，移除對第一線性溝渠LT1進行填充的第一犧牲圖案SDP1。可對被第一線性溝渠LT1暴露出的第二模製絕緣層ILD2進行局部地蝕刻以形成第一電極凹槽EL_R1。半導體圖案SP被第一電極凹槽EL_R1暴露出。可使用雜質對被第一電極凹槽EL_R1暴露出的半導體圖案SP進行摻雜以形成第一雜質區SP_DP。
參照圖54，移除第二電極凹槽EL_R2及第三孔TH3中的第二犧牲圖案SDP2。移除第一孔TH1及第二孔TH2中的第二犧牲圖案SDP2。
返回參照圖31，在第一電極凹槽EL_R1中形成第一導電連接線EL1。在第二電極凹槽EL_R2及第三孔TH3中形成第二導電連接線EL2。在第一孔TH1中形成第一閘極電極GE1。在第二孔TH2中形成第二閘極電極GE2。
與所示配置不同，第一電極凹槽EL_R1可較第二電極凹槽EL_R2形成得早。
根據一些示例性實施例，三維記憶體裝置可作為包括電容器的記憶體裝置的替代而被提供為pnpn記憶體裝置。記憶體裝置可具有改善的電性特性及/或可具有改善的製作方法及/或可具有可擴縮性的改善。
總結所述詳細說明，此項技術中具有通常知識者應理解，在不實質上背離本發明概念的原則的條件下，可對示例性實施例作出許多變化及潤飾。因此，所揭露的示例性實施例僅用於通常意義及闡述性意義，而並非用以限制目的。
A-A:線
D1:狀態/第一方向
D2:第二方向
D3:第三方向
EL1:第一導電連接線/第一導電線
EL2:第二導電連接線/第二導電線
ESL1:第一電極分隔圖案
ET_SL:蝕刻停止膜
GE1:第一閘極電極
GI_1:第一閘極絕緣膜
GI_1b:第一電荷阻擋膜
GI_1c:第一電荷保持膜
GS1:第一閘極結構
IDL_LO:下層間絕緣膜
ILD1:第一模製絕緣層
ILD2:第二模製絕緣層
MIL:模具結構
SP:半導體圖案
SUB:基板

Claims (20)

  1. 一種半導體記憶體裝置，包括： 第一半導體圖案，在第一方向上與基板隔開； 第一閘極結構，在所述第一方向上延伸且穿過所述第一半導體圖案； 第一導電連接線，連接至所述第一半導體圖案且在與所述第一方向不同的第二方向上延伸；以及 第二導電連接線，連接至所述第一半導體圖案， 其中所述第一閘極結構在所述第一導電連接線與所述第二導電連接線之間， 所述第一閘極結構包括第一閘極電極及第一閘極絕緣膜，且 所述第一閘極絕緣膜包括與所述第一半導體圖案接觸的第一電荷保持膜。
  2. 如請求項1所述的半導體記憶體裝置，其中所述第一閘極絕緣膜更包括在所述第一電荷保持膜與所述第一閘極電極之間的電荷阻擋膜。
  3. 如請求項2所述的半導體記憶體裝置，其中所述第一電荷保持膜包括氮化矽膜，且所述電荷阻擋膜包括氧化矽膜。
  4. 如請求項1所述的半導體記憶體裝置，其中所述第二導電連接線在所述第二方向上延伸。
  5. 如請求項1所述的半導體記憶體裝置，其中所述第二導電連接線在所述第一方向上延伸。
  6. 如請求項1所述的半導體記憶體裝置，更包括： 第二閘極結構，在所述第一方向上延伸且穿過所述第一半導體圖案， 所述第二閘極結構包括第二閘極電極及第二閘極絕緣膜，且 所述第二閘極絕緣膜包括與所述第一半導體圖案接觸的第二電荷保持膜。
  7. 如請求項6所述的半導體記憶體裝置，其中所述第一半導體圖案包括具有第一導電類型的第一雜質區、具有與所述第一導電類型不同的第二導電類型的第二雜質區以及在所述第一雜質區與所述第二雜質區之間的通道區， 所述第一雜質區連接至所述第一導電連接線， 所述第二雜質區連接至所述第二導電連接線，且 所述第一閘極結構及所述第二閘極結構穿過所述通道區。
  8. 如請求項6所述的半導體記憶體裝置，更包括： 第三閘極結構，在所述第一方向上延伸、穿過所述第一半導體圖案且包括第三閘極電極及第三閘極絕緣膜， 其中所述第一半導體圖案包括具有第一導電類型的第一雜質區、具有與所述第一導電類型不同的第二導電類型的第二雜質區以及在所述第一雜質區與所述第二雜質區之間的通道區， 所述第一雜質區連接至所述第一導電連接線， 所述第二雜質區連接至所述第二導電連接線，且 所述第一閘極結構、所述第二閘極結構及所述第三閘極結構穿過所述通道區。
  9. 如請求項8所述的半導體記憶體裝置，更包括： 第二半導體圖案，在所述基板與所述第一半導體圖案之間， 其中所述第一閘極結構、所述第二閘極結構及所述第三閘極結構穿過所述第二半導體圖案， 所述第二半導體圖案連接至所述第二導電連接線，且 所述第二導電連接線包括具有板形狀的導電板電極。
  10. 如請求項1所述的半導體記憶體裝置，更包括： 模製絕緣層，在所述第一半導體圖案上， 其中所述第一電荷保持膜不沿著所述模製絕緣層的側壁延伸。
  11. 如請求項1所述的半導體記憶體裝置，更包括： 模製絕緣層，在所述第一半導體圖案上， 其中所述第一電荷保持膜沿著所述模製絕緣層的側壁延伸。
  12. 一種半導體記憶體裝置，包括： 半導體圖案，在第一方向上與基板隔開； 第一閘極結構，在所述第一方向上延伸且穿過所述半導體圖案； 第一導電連接線，連接至所述半導體圖案且在與所述第一方向不同的第二方向上延伸；以及 第二導電連接線，連接至所述半導體圖案且在所述第一方向上延伸， 其中所述第一閘極結構在所述第一導電連接線與所述第二導電連接線之間， 所述第一閘極結構包括第一閘極電極及第一閘極絕緣膜，且 所述第一閘極絕緣膜包括第一電荷保持膜。
  13. 如請求項12所述的半導體記憶體裝置，其中所述第一閘極絕緣膜更包括在所述第一電荷保持膜與所述第一閘極電極之間的電荷阻擋膜。
  14. 如請求項13所述的半導體記憶體裝置，其中所述第一閘極絕緣膜更包括在所述第一電荷保持膜與所述半導體圖案之間的電荷穿隧膜。
  15. 如請求項13所述的半導體記憶體裝置，其中所述第一電荷保持膜接觸所述半導體圖案。
  16. 如請求項12所述的半導體記憶體裝置，其中所述第一閘極絕緣膜更包括在所述第一電荷保持膜與所述半導體圖案之間的電荷穿隧膜，且 所述電荷穿隧膜接觸所述半導體圖案。
  17. 如請求項12所述的半導體記憶體裝置，更包括： 第二閘極結構，在所述第一方向上延伸、穿過所述半導體圖案且包括第二閘極電極及第二閘極絕緣膜， 其中所述半導體圖案包括具有第一導電類型的第一雜質區、具有與所述第一導電類型不同的第二導電類型的第二雜質區以及在所述第一雜質區與所述第二雜質區之間的通道區， 所述第一雜質區連接至所述第一導電連接線， 所述第二雜質區連接至所述第二導電連接線， 所述第一閘極結構及所述第二閘極結構穿過所述通道區， 所述第二閘極絕緣膜包括第二電荷保持膜，且 所述第一閘極絕緣膜的堆疊結構與所述第二閘極絕緣膜的堆疊結構相同。
  18. 一種半導體記憶體裝置，包括： 半導體圖案，包括：在第一方向上與基板隔開的第一雜質區，所述第一雜質區具有第一導電類型；第二雜質區，具有與所述第一導電類型不同的第二導電類型；以及通道區，在所述第一雜質區與所述第二雜質區之間； 第一閘極結構及第二閘極結構，在所述第一方向上延伸且穿過所述通道區； 第一導電連接線，連接至所述第一雜質區且在與所述第一方向不同的第二方向上延伸；以及 第二導電連接線，連接至所述第二雜質區， 其中所述第一閘極結構及所述第二閘極結構各自包括閘極電極及閘極絕緣膜，且 所述閘極絕緣膜包括電荷保持膜。
  19. 如請求項18所述的半導體記憶體裝置，其中所述閘極絕緣膜更包括在所述電荷保持膜與所述閘極電極之間的電荷阻擋膜。
  20. 如請求項19所述的半導體記憶體裝置，其中所述閘極絕緣膜更包括在所述電荷保持膜與所述半導體圖案之間的電荷穿隧膜。
TW110138647A 2020-11-03 2021-10-19 半導體記憶體裝置 TWI779885B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0145137 2020-11-03
KR1020200145137A KR102839081B1 (ko) 2020-11-03 2020-11-03 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
TW202220187A TW202220187A (zh) 2022-05-16
TWI779885B true TWI779885B (zh) 2022-10-01

Family

ID=81362468

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110138647A TWI779885B (zh) 2020-11-03 2021-10-19 半導體記憶體裝置

Country Status (4)

Country Link
US (2) US12048150B2 (zh)
KR (1) KR102839081B1 (zh)
CN (1) CN114446990A (zh)
TW (1) TWI779885B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102833171B1 (ko) * 2020-04-28 2025-07-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
TWI817778B (zh) * 2022-07-04 2023-10-01 旺宏電子股份有限公司 記憶體結構
US12484211B2 (en) 2022-07-04 2025-11-25 Macronix International Co., Ltd. Memory structure with three transistors
CN117998854A (zh) * 2022-10-27 2024-05-07 武汉新芯集成电路制造有限公司 存储块、存储器件及存储单元
US12277965B2 (en) * 2023-01-17 2025-04-15 Macronix International Co., Ltd. Memory structure and method for operating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245976B2 (en) * 2012-05-31 2016-01-26 SK Hynix Inc. Vertical channel transistor with self-aligned gate electrode and method for fabricating the same
TWI552266B (zh) * 2012-07-09 2016-10-01 愛思開海力士有限公司 具有減小的字線電阻率的垂直閘極裝置
TW201721806A (zh) * 2015-09-24 2017-06-16 英特爾股份有限公司 混合三閘極和奈米線ｃｍｏｓ裝置架構
US10629538B2 (en) * 2015-07-01 2020-04-21 Stmicroelectronics, Inc. Modular interconnects for gate-all-around transistors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100908819B1 (ko) * 2007-11-02 2009-07-21 주식회사 하이닉스반도체 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
KR20130070150A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US10546811B2 (en) 2017-05-10 2020-01-28 Micron Technology, Inc. Assemblies which include wordlines over gate electrodes
KR102581384B1 (ko) * 2017-12-28 2023-09-22 삼성전자주식회사 반도체 메모리 소자
US10468414B2 (en) * 2017-12-28 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory devices
KR102674883B1 (ko) * 2018-12-21 2024-06-14 에스케이하이닉스 주식회사 적층된 셀 트랜지스터들을 포함하는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 동작 방법
CN110785846B (zh) 2019-09-29 2021-03-23 长江存储科技有限责任公司 三维存储器件及其形成方法
US11276704B2 (en) * 2019-10-11 2022-03-15 Tokyo Electron Limited Device and method of forming with three-dimensional memory and three-dimensional logic

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245976B2 (en) * 2012-05-31 2016-01-26 SK Hynix Inc. Vertical channel transistor with self-aligned gate electrode and method for fabricating the same
TWI552266B (zh) * 2012-07-09 2016-10-01 愛思開海力士有限公司 具有減小的字線電阻率的垂直閘極裝置
US10629538B2 (en) * 2015-07-01 2020-04-21 Stmicroelectronics, Inc. Modular interconnects for gate-all-around transistors
TW201721806A (zh) * 2015-09-24 2017-06-16 英特爾股份有限公司 混合三閘極和奈米線ｃｍｏｓ裝置架構

Also Published As

Publication number Publication date
TW202220187A (zh) 2022-05-16
US12048150B2 (en) 2024-07-23
US20220139948A1 (en) 2022-05-05
US20240357810A1 (en) 2024-10-24
KR20220059675A (ko) 2022-05-10
CN114446990A (zh) 2022-05-06
KR102839081B1 (ko) 2025-07-25

Similar Documents

Publication Publication Date Title
TWI779885B (zh) 半導體記憶體裝置
US11955548B2 (en) Two-dimensional (2D) material for oxide semiconductor (OS) ferroelectric field-effect transistor (FeFET) device
US11849587B2 (en) Three-dimensional memory device and manufacturing method thereof
US7052941B2 (en) Method for making a three-dimensional integrated circuit structure
TW202306130A (zh) 半導體記憶體裝置
KR20220153308A (ko) 반도체 메모리 소자
US12051696B2 (en) Method of fabricating a semiconductor device
TWI760172B (zh) 半導體記憶體裝置及其製作方法
US20240282763A1 (en) Semiconductor device
US12402358B2 (en) Thin film transistor including a compositionally-modulated active region and methods for forming the same
US11968840B2 (en) Tri-gate transistor and methods for forming the same
US20230206976A1 (en) Semiconductor device
US12532477B2 (en) Three-dimensional (3D) semiconductor memory device and method of manufacturing the same
US20240136253A1 (en) Isolation rail between backside power rails
US20240324237A1 (en) Three-dimensional semiconductor memory device
US20230378289A1 (en) Semiconductor device
KR20230128932A (ko) 반도체 장치
TW202414798A (zh) 三維半導體記憶體裝置
CN117794248A (zh) 半导体存储器件

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent