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TWI779756B - 自校準正交時脈產生器及其方法 - Google Patents

自校準正交時脈產生器及其方法 Download PDF

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TWI779756B
TWI779756B TW110128506A TW110128506A TWI779756B TW I779756 B TWI779756 B TW I779756B TW 110128506 A TW110128506 A TW 110128506A TW 110128506 A TW110128506 A TW 110128506A TW I779756 B TWI779756 B TW I779756B
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嘉亮 林
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瑞昱半導體股份有限公司
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Abstract

一種正交時脈產生器包含：一可變延遲時脈產生器，用來接收一第一時脈及一第三時脈，並根據一控制訊號輸出一第二時脈及一第四時脈，其中，該第一時脈及該第三時脈實質上相同，但是在時序上偏移該週期的一半；一正交相位誤差檢測器，用來接收該第一時脈、該第二時脈、該第三時脈及該第四時脈，並輸出一第一相位檢測訊號及一第二相位檢測訊號，其中，該第一相位檢測訊號代表該第一時脈與該第二時脈之間的相對時序，以及該第二相位檢測訊號代表該第二時脈與該第三時脈之間的相對時序；以及一放大器，用來將該第一相位檢測訊號與該第二相位檢測訊號之間的差放大為該控制訊號。

Description

自校準正交時脈產生器及其方法
本案關於正交時脈的產生，尤其是關於一種自校準正交時脈產生器，用來產生正交時脈的相位，且該些相位準確地間隔開。
本技術領域具有通常知識者知悉，時脈是在低準位和高準位之間週期性地來回切換的電壓訊號。兩相時脈是具有兩個相位的時脈，兩個相位相差180度。正交時脈是具有四個相位的時脈，包含第一相位、第二相位、第三相位及第四相位，該四個相位在時間上均勻間隔。也就是說：第一、第二及第三相位分別領先第二、第三及第四相位90度。圖1顯示傳統的多相濾波器100，其可以用來基於兩相時脈產生正交時脈。如圖所示，A1和A2是兩相時脈的兩個相；B1、B2、B3、B4是中間正交時脈的四個相位；D1、D2、D3和D4是輸出正交時脈的四個相位。多相濾波器100包含：四個電容器111、112、113及114；四個電阻器121、122、123及124；以及四個反相器131、132、133及134。電容器111和電阻器124形成第一高通濾波器，用以將A1濾波成B1。電阻器121和電容器112形成第一低通濾波器，用以將A1濾波成B2。電容器113和電阻器122形成第二高通濾波器，用以將A2濾波成B3。電阻器123和電容器114形成第二低通濾波器，用以將A2濾波成B4。反相器131、132、133、134用作緩衝器，並且被配置為分別接收B1、B2、B3及B4且輸出D1、D2、D3及D4。
圖1所示的多相濾波器100在習知技術中是眾所周知的，因此在此不再詳細說明。多相濾波器100的缺點是：第一高通濾波器（由電容器111和電阻器124組成）所引起的損耗導致B1的振幅小於A1的振幅；第一低通濾波器（由電阻器121和電容器112組成）導致B2的振幅小於A1的振幅；類似地，B3的振幅小於A2的振幅，以及B4的振幅小於A2的振幅。較小的振幅（如上所述）會導致訊號雜訊比（signal-to-noise ratio）下降。
美國專利10,469,061公開了一種可以基於兩相時脈產生正交時脈的正交時脈產生器，該正交時脈產生器不需要使用會使兩相時脈衰減並且不可避免地降低訊號雜訊比的濾波器。然而，該正交時脈產生器不能保證正交時脈的四個相位之間有準確的相對時序，即，不能保證四個相位在時間上準確地間隔開。
因此需要一種正交時脈產生器，其可以保證正交時脈的四個相位在時間上準確地間隔開。
本發明之一實施例提供一種正交時脈產生器，包含一可變延遲時脈產生器、一正交相位誤差檢測器以及一放大器。可變延遲時脈產生器用來接收一第一時脈及一第三時脈，並根據一控制訊號輸出一第二時脈及一第四時脈，其中，該第一時脈和該第三時脈具有相同的週期和實質上相同的波形，但在時序上偏移該週期的一半。正交相位誤差檢測器用來接收該第一時脈、該第二時脈、該第三時脈及該第四時脈，並輸出一第一相位檢測訊號及一第二相位檢測訊號，其中，該第一相位檢測訊號代表該第一時脈與該第二時脈之間的相對時序，以及該第二相位檢測訊號代表該第二時脈與該第三時脈之間的相對時序。放大器用來將該第一相位檢測訊號與該第二相位檢測訊號之間的差放大為該控制訊號。
本發明之另一實施例提供一種正交時脈產生方法，包含以下步驟：接收一第一時脈及一第三時脈，其中，該第一時脈和該第三時脈具有相同的週期和實質上相同的波形，但在時序上偏移該週期的一半；使用一可變延遲時脈產生器根據一控制訊號來從該第一時脈及該第三時脈產生一第二時脈及一第四時脈；使用一正交相位誤差檢測器檢測該第一時脈與該第二時脈之間的相對時序以及該第二時脈與該第三時脈之間的相對時序，來分別產生一第一相位檢測訊號及一第二相位檢測訊號；以及將該第一相位檢測訊號與該第二相位檢測訊號之間的差放大為該控制訊號。
本案是關於正交時脈產生器。雖然說明書描述了本案中實施本發明的數個示例性的實施例，但是應當理解，本發明可以以多種方式實現，並且不限於以下描述的特定示例或是實作該些示例的任何特徵的特定方式。在其他情況下，為了專注於討論本案的各個層面，不顯示或描述眾所周知的細節。
本技術領域具有通常知識者理解本案中所使用的與微電子有關的術語和基本概念，例如「電壓」、「訊號」、「時脈」、「相位」、「週期」、「反相器」、「傳輸閘（transmission gate）」、「反及閘（NAND gate）」、「互斥或（exclusive-OR，簡稱XOR）閘」、「邏輯閘」、「邏輯訊號」、「兩相時脈」、「四相時脈」、「電阻器」、「電容器」、「變容器（varactor）」、「低通濾波器」、「放大器」、「N通道金氧半（n-channel metal oxide semiconductor，簡稱NMOS）電晶體」及「P通道金氧半（p-channel metal oxide semiconductor，簡稱PMOS）電晶體」。這類的術語在微電子學的領域中使用，並且相關的概念對於本技術領域具有通常知識者而言是顯而易見的，因此這裡將不進行詳細說明。
本技術領域具有通常知識者可以閱讀包含諸如反及閘與反相器等元件的電路的示意圖，並且不需要關於在示意圖中一個元件如何連接另一元件的詳細描述。
一個電路是電晶體、電容器、電阻器及/或其他電子裝置的集合，以某種方式互連以實現某種功能。
所謂的訊號，指的是準位可變的電壓，其準位承載某個信息，並且會隨時間變化。訊號在某一時刻的準位表示該時刻該訊號的狀態。複合訊號包括多個電壓，每個電壓都具有可變的準位，攜帶特定資訊並可隨時間變化。在本案中，當訊號的類型可以從上下文中清楚得知時，複合訊號有時被簡稱為訊號。
邏輯訊號是有兩種狀態的電壓訊號：低準位狀態和高準位狀態。低準位狀態也稱為「0」狀態，而高準位也稱為「1」狀態。關於邏輯訊號Q，「Q為高準位」或「Q為低準位」代表「Q處於高準位狀態」或「Q處於低準位狀態」。同樣地，「Q為1」或「Q為0」代表「Q處於1的狀態」或「Q處於0的狀態」。
當邏輯訊號從低準位切換到高準位時，會呈現上升緣。當邏輯訊號從高準位切換到低準位時，會呈現下降緣。
如果第一邏輯訊號和第二邏輯訊號總是處於相反的狀態，則第一邏輯訊號被稱作是第二邏輯訊號的反相或反相邏輯。也就是說，當第一邏輯訊號為1時，第二邏輯訊號為0；當第一邏輯訊號為0時，第二邏輯訊號為1。當第一邏輯訊號是第二邏輯訊號的反相邏輯時，意思是第一邏輯訊號與第二邏輯訊號互補。
時脈是一種在低準位和高準位之間週期性地來回切換的邏輯訊號。時脈的上升緣和隨後的上升緣之間的時序差決定了時脈的週期。時脈的時序通常以「度」為單位來衡量，其中時脈的週期等於360度，時脈的半週期等於180度，時脈的四分之一週期等於90度。多相時脈是一個複合訊號，是多個週期相同、波形實質上相同但時序不同的時脈的集合。所述多相時脈的所述多個時脈中的每個時脈被稱為多相時脈的一個相位。兩相時脈包括第一相位（例如0度相位）和第二相位（例如180度相位），其中第一相位和第二相位除了時序差180度（即，兩相時脈週期的一半）之外實質上相同。正交時脈是四相時脈，包括第一相位（例如0度相位）、第二相位（例如90度相位）、第三相位（例如180度相位），以及第四相位（例如270度相位），其中第一（第二、第三、第四）相位的上升緣與後續的第二（第三、第四、第一）相位的上升緣之間的時序差等於90度，即，四分之一正交時脈的週期。
在本說明書中，可變延遲電路是接收輸入時脈並輸出輸出時脈的電路，輸出時脈具有與輸入時脈實質上相同的波形，但是具有可變且可控（以控制訊號控制）的時序延遲。
圖2顯示本案一實施例的正交時脈產生器200的示意圖。正交時脈產生器200接收兩相時脈（包含0度相位時脈X1和180度相位時脈X3），並生成90度相位時脈X2和270度相位時脈X4，從而時脈X1、X2、X3及X4（以下簡稱為X1、X2、X3及X4）形成一個四相時脈。正交時脈產生器200包含：可變延遲時脈產生器210，用來接收X1及X3並且根據控制訊號VCTL輸出X2和X4；正交相位誤差檢測器220，用來接收X1、X2、X3及X4並且輸出由第一相位檢測訊號Z1和第二相位檢測訊號Z2共同實現的誤差訊號；放大器230，用來接收相位檢測訊號Z1及Z2（以下簡稱為Z1及Z2）並輸出控制訊號VCTL；以及電容器231，用來穩住控制訊號VCTL的值（以下簡稱為VCTL）。
圖3顯示正交時脈產生器200的時序圖的一個例子。如圖所示，X1的週期為T，X3的週期也為T。X1與X3在時序上相差T/2；因此，X1和X3可以共同構成一個兩相時脈。X1與X2在時序上相差D，X3與X4在時序上也相差D。當D等於T/4時，X1（X2、X3、X4）與X2（X3、X4、X1）在時序上相差T/4，因此X1、X2、X3及X4可以共同形成一個準確的四相時脈。正交時脈產生器200的目的是確保D等於T/4，使得X1、X2、X3及X4可以形成準確的四相時脈。
可變延遲時脈產生器210包含：第一可變延遲電路211和第二可變延遲電路212，用來根據VCTL的控制分別接收X1和X3以及輸出X2和X4。除了延遲（延遲量為D且延遲量D由VCTL控制）之外，X2（X4）與X1（X3）實質上相同。當VCTL被設定為最佳值時，D等於T/4。當VCTL偏離最佳值時，D將大於或小於T/4。在一個實施例中，當VCTL的值增加（減小）時，D減小（增加）。
正交相位誤差檢測器220包含：第一相位檢測器221，用來接收四相時脈（包含X1、X2、X3及X4）並輸出兩個邏輯訊號Y1和Y3，Y1和Y3代表四相時脈的四個相位（X1、X2、X3及X4）間的第一相對相位；第二相位檢測器222，用來接收四相時脈（包含X1、X2、X3及X4）並輸出另兩個邏輯訊號Y2和Y4，Y2和Y4代表四相時脈的四個相位（X1、X2、X3及X4）間的第二相對相位；第一低通濾波器223，包含兩個電阻器R1和R3以及一個電容器C1，用來接收Y1和Y3並輸出Z1；以及第二低通濾波器224，包含另外兩個電阻器R2和R4以及另一個電容器C2，用來接收Y2和Y4並輸出Z2。第一相位檢測器221包含兩個反及閘（NAND gate）NG1和NG3，其中NG1接收X1和X2並輸出Y1，而NG3接收X3和X4並輸出Y3。第二相位檢測器222包含另外兩個反及閘NG2和NG4，其中NG2接收X2和X3並輸出Y2，而NG4接收X4和X1並輸出Y4。如圖3所示，只有當X1和X2都為高準位時，Y1才為低準位，這在每個時脈週期發生且維持T/2-D的長度。類似地，只有當X3和X4都為高準位時，Y3才為低準位，這也在每個時脈週期發生且維持T/2-D的長度。
另一方面，只有當X2和X3都為高準位時，Y2才為低準位，這在每個時脈週期發生且維持D的長度。類似地，只有當X4和X1都為高準位時，Y4才為低準位，這在每個時脈週期發生且維持D的長度。第一低通濾波器223對Y1和Y3進行低通濾波，因此Z1代表Y1和Y3的平均值，並且最終代表T/2-D的值的倒置（inversion），這是因為Y1和Y3在每個時脈週期有T/2‒D長度的時間為低準位。第二低通濾波器224對Y2和Y4進行低通濾波，因此Z2代表Y2和Y4的平均值，並且最終代表D的值的倒置，這是因為Y2和Y4在每個時脈週期有D長度的時間為低準位。當D等於T/4時，Z1和Z2相等；當D大於（小於）T/4時，Z1將大於（小於）Z2，這表示X2和X4需要分別自X1和X3延遲更少（更多）。放大器230將Z1和Z2之間的差放大為VCTL。當D大於（小於）T/4時，Z1減去Z2的值將為正（負），導致VCTL上升（下降），使得可變延遲時脈產生器210減小（增加）D。如此形成負回授控制迴路，以閉迴路方式將D控制為等於T/4，使得Z1等於Z2，並且VCTL維持在電容器231所保持的最佳值。換句話說，X2及X4相對於X1及X3的時序已校準。由於這種閉迴路控制是自動進行的，因此正交時脈產生器200被稱為是自校準（self-calibrating）。
圖4顯示可變延遲電路400的示意圖，可變延遲電路400可以作為實現可變延遲電路211及212的一個範例。當可變延遲電路400作為實現可變延遲電路211（212）的一個例子時，可變延遲電路400接收輸入時脈X1（X3），以及，當可變延遲電路400作為實現可變延遲電路211（212）的一個例子時，可變延遲電路400輸出輸出時脈X2（X4）。可變延遲電路400包含以級聯（cascade）結構配置的複數個反相器，其中，該些反相器中的每個包含一個NMOS電晶體和一個PMOS電晶體，以及由VCTL控制的複數個反相器間分路（inter-inverter shunt）變容器。圖4顯示（僅作為範例，而非限制本發明）四個反相器410、420、430和440，以及三個反相器間分路變容器413、423和433。反相器410（420、430、440）包含NMOS電晶體411（421、431、441）和PMOS電晶體412（422、432、442）。此處的「VDD」表示電源節點。VCTL是三個反相器間分路變容器413、423和433的共同偏壓電壓。反相器間分路變容器413、423和433的可變電容值受VCTL的值（即電壓準位）控制：VCTL的值越高，電容值越小。
反相器410（420、430）的延遲由分路變容器413（423、433）的電容值決定：分路變容器413（423、433）的電容值愈小則延遲愈小。因此，除了延遲（延遲量由VCTL控制），輸出時脈與輸入時脈實質上相同，其中，VCTL的值越高，則延遲量越小。這對於本技術領域具有通常知識者來說是顯而易見的，因此不需要詳細說明。
電路設計者可自行決定採用現有技術中已知的任何放大器電路來實現放大器230。電容器231可以是放大器230的外顯電容器（explicit capacitor）或寄生電容器。「寄生電容器」的概念對於本技術領域具有通常知識者來說是眾所周知的，因此在此不再詳細描述。
需注意的是，就平均值而言，Y1和Y3是相同的訊號。類似地，就平均值而言，Y2和Y4是相同的訊號。因此，即使移除NG3、NG4、R3及R4，正交相位誤差檢測器220仍能維持其功能。同樣地，即使移除NG1、NG2、R1和R2，正交相位誤差檢測器220仍能維持其功能。
使用反及閘（例如NG1、NG2、NG3及NG4）實現相位檢測器只是一個示例，而非對本案的限制。本案可以使用其他相位檢測器電路，例如，互斥或閘也可以實現相位檢測器的功能。反及閘與互斥或閘都是邏輯閘。
在圖2中，可變延遲時脈產生器210包含兩個可變延遲電路211及212。可變延遲電路211及可變延遲電路212分別用來接收X1和X3以及輸出X2和X4。在其他的實施例中，可變延遲時脈產生器210被另一個可變延遲時脈產生器210a取代，圖5顯示其示意圖。如圖所示，可變延遲時脈產生器210a包含可變延遲電路510及單端至差分轉換器520。可變延遲電路510用來接收X1，並且根據VCTL輸出中間時脈X2a。單端至差分轉換器520用來接收X2a並輸出X2和X4。可變延遲電路510可以透過實例化圖4的可變延遲電路400來實現。單端至差分轉換器520包含三個反相器521、522及523以及一個電阻器524。級聯連接的反相器521和522接收X2a和輸出X2，因此，除了由反相器521及522引起的延遲外，X2與X2a實質上相同。級聯連接的電阻器524和反相器523接收X2a並輸出X4，因此，X4是X2a的反相，且具有由電阻器524和反相器523引起的延遲。藉由適當地選擇電阻器524的值，可以使由電阻器524及反相器523引起的延遲約等於由反相器521及522引起的延遲。這樣，X4實質上是X2的反相邏輯，因此X2和X4的相位相差180度。由於僅使用一個可變延遲電路，所以可變延遲時脈產生器210a可以比圖2的可變延遲時脈產生器210更有效率。另外，可變延遲時脈產生器210a僅需要X1，而無需X3。在一個實施例中，電阻器524由傳輸閘來實現。傳輸閘是本技術領域具有通常知識者所熟知的，因此在此不再詳細說明。
如圖6的流程圖600所示，根據本案一實施例，正交時脈產生方法包含：（步驟610）接收第一時脈與第三時脈，其中，第一時脈與第三時脈具有相同的週期和實質上相同的波形，但在時序上偏移該週期的一半；（步驟620）使用可變延遲時脈產生器根據控制訊號來從第一時脈與第三時脈產生第二時脈和第四時脈；（步驟630）使用正交相位誤差檢測器檢測第一時脈與第二時脈之間的相對時序以及第二時脈與第三時脈之間的相對時序，來分別產生第一相位檢測訊號與第二相位檢測訊號；以及（步驟640）將第一相位檢測訊號與第二相位檢測訊號之間的差放大為控制訊號。
100:多相濾波器 111,112,113,114,231,C1,C2:電容器 121,124,122,123,R1,R2,R3,R4,524:電阻器 131,132,133,134,410,420,430,440,521,522,523:反相器 B1,B2,B3,B4,X2a:中間時脈 D1,D2,D3,D4:輸出時脈 200:正交時脈產生器 A1,A2,X1,X3,X2,X4:相位時脈 210,210a:可變延遲時脈產生器 VCTL:控制訊號 220:正交相位誤差檢測器 221,222:相位檢測器 Y1,Y3,Y2,Y4:邏輯訊號 223,224:低通濾波器 Z1,Z2:相位檢測訊號 230:放大器 211,212,400,510:可變延遲電路 T:週期 D:延遲量 NG1,NG2,NG3,NG4:反及閘 413,423,433:變容器 411,421,431,441:NMOS電晶體 412,422,432,442:PMOS電晶體 VDD:電源節點 520:單端至差分轉換器 600:流程圖 610,620,630,640:步驟
圖1顯示習知的多相電路的示意圖； 圖2顯示本案一實施例的正交時脈產生器的示意圖； 圖3顯示圖2的正交時脈產生器的時序圖； 圖4顯示可變延遲電路的示意圖； 圖5顯示另一種可變延遲時脈產生器的示意圖；以及 圖6顯示本案一實施例的產生正交時脈的方法的流程圖。
200:正交時脈產生器
X1,X3,X2,X4:相位時脈
210:可變延遲時脈產生器
211,212:可變延遲電路
VCTL:控制訊號
220:正交相位誤差檢測器
221,222:相位檢測器
NG1,NG2,NG3,NG4:反及閘
Y1,Y3,Y2,Y4:邏輯訊號
223,224:低通濾波器
R1,R2,R3,R4:電阻器
231,C1,C2:電容器
Z1,Z2:相位檢測訊號
230:放大器

Claims (10)

  1. 一種正交時脈產生器，包含： 一可變延遲時脈產生器，用來接收一第一時脈及一第三時脈，並根據一控制訊號輸出一第二時脈及一第四時脈，其中，該第一時脈和該第三時脈具有相同的一週期和實質上相同的波形，但在時序上偏移該週期的一半； 一正交相位誤差檢測器，用來接收該第一時脈、該第二時脈、該第三時脈及該第四時脈，並輸出一第一相位檢測訊號及一第二相位檢測訊號，其中，該第一相位檢測訊號代表該第一時脈與該第二時脈之間的相對時序，以及該第二相位檢測訊號代表該第二時脈與該第三時脈之間的相對時序；以及 一放大器，用來將該第一相位檢測訊號與該第二相位檢測訊號之間的差放大為該控制訊號。
  2. 如請求項1之正交時脈產生器，其中，該可變延遲時脈產生器包含：一第一可變延遲電路，用來接收該第一時脈，並且以由該控制訊號控制的一延遲來輸出該第二時脈；以及一第二可變延遲電路，用來接收該第三時脈，並且以由該控制訊號控制的一延遲來輸出該第四時脈。
  3. 如請求項1之正交時脈產生器，其中，該可變延遲時脈產生器包含：一可變延遲電路，用來接收該第一時脈，並且以由該控制訊號控制的一延遲來輸出一中間時脈；以及一單端至差分轉換器，用來接收該中間時脈並輸出該第二時脈及該第四時脈。
  4. 如請求項1之正交時脈產生器，其中，該正交相位誤差檢測器包含：一第一相位檢測器，包含一第一邏輯閘並且用來接收該第一時脈和該第二時脈以及輸出一第一邏輯訊號；一第一低通濾波器，用來將該第一邏輯訊號濾波為該第一相位檢測訊號；一第二相位檢測器，包含一第二邏輯閘並且用來接收該第二時脈和該第三時脈以及輸出一第二邏輯訊號；以及一第二低通濾波器，用來將該第二邏輯訊號濾波為該第二相位檢測訊號。
  5. 如請求項4之正交時脈產生器，其中，該第一邏輯閘和該第二邏輯閘均為反及閘。
  6. 如請求項4之正交時脈產生器，其中，該第一邏輯閘和該第二邏輯閘均為互斥或閘。
  7. 如請求項4之正交時脈產生器，其中，該第一相位檢測器更包含一第三邏輯閘，用來接收該第三時脈和該第四時脈並輸出一第三邏輯訊號，該第三邏輯訊號與該第一邏輯訊號一起被該第一低通濾波器濾波為該第一相位檢測訊號；該第二相位檢測器更包含一第四邏輯閘，用來接收該第四時脈和該第一時脈並輸出一第四邏輯訊號，該第四邏輯訊號與該第二邏輯訊號一起被該第二低通濾波器濾波為該第二相位檢測訊號。
  8. 如請求項7之正交時脈產生器，其中，該第一邏輯閘、該第二邏輯閘、該第三邏輯閘及該第四邏輯閘均為反及閘或互斥或閘。
  9. 如請求項1之正交時脈產生器，更包含一電容器，用來穩住該控制訊號的值。
  10. 一種正交時脈產生方法，包含： 接收一第一時脈及一第三時脈，其中，該第一時脈和該第三時脈具有相同的一週期和實質上相同的波形，但在時序上偏移該週期的一半； 使用一可變延遲時脈產生器根據一控制訊號來從該第一時脈及該第三時脈產生一第二時脈及一第四時脈； 使用一正交相位誤差檢測器檢測該第一時脈與該第二時脈之間的相對時序以及該第二時脈與該第三時脈之間的相對時序，來分別產生一第一相位檢測訊號及一第二相位檢測訊號；以及 將該第一相位檢測訊號與該第二相位檢測訊號之間的差放大為該控制訊號。
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