TWI779497B - 電感器及積體電路 - Google Patents

Abstract

一種電感器，包含一第一線圈、一第二線圈以及一第三線圈。第一線圈包含一第一輸入端及一第一輸出端，且第一線圈係自第一輸入端以一第一方向繞線至第一輸出端。第二線圈包含一第二輸入端及一第二輸出端，且第二線圈係自第二輸入端以與第一方向相反之一第二方向繞線至第二輸出端。第三線圈包含一第三輸入端及一第三輸出端，且第三輸入端連接至第一輸出端及第二輸入端。

Description

電感器及積體電路

本發明係關於一種電感器及積體電路。具體而言，本發明之積體電路所包含之電感器採用不同繞線方向的線圈，以消除周圍線路的訊號干擾，以及透過調整線圈之電感值，增加積體電路的頻寬以及減少訊號失真的情況。

於現有技術中，通常透過在電路中增加電感器的數量，來改善電路可支援的頻寬及訊號失真的情況。然而，在電路佈局時，電感器所占面積相對於其他元件較大，因此增加電感器數量，不僅使電路整體面積增加，同時也增加製作成本。此外，為控制製作成本而限制電感器數量時，電路可支援頻寬增加的幅度以及訊號失真的情況，將無法有效的獲得改善。

有鑑於此，本領域亟需一種電感器結構，其可在改善電路可支援頻寬及訊號失真的同時，控制電路的製作成本。

本發明之目的在於提供一種電感器結構，其包含三組線圈，其中兩組線圈以相反繞線方向設置在同一金屬層，另一線圈設置在另一金屬層，且與前述兩組線圈堆疊。據此，本發明電感器結構可達到在改善電路可支援頻寬及訊號失真的同時，控制電路的製作成本。

為達上述目的，本發明揭露一種電感器，其包含一第一線圈、一第二線圈以及一第三線圈。該第一線圈包含一第一輸入端及一第一輸出端，且該第一線圈係自該第一輸入端以一第一方向繞線至該第一輸出端。該第二線圈包含一第二輸入端及一第二輸出端，且該第二線圈係自該第二輸入端以一第二方向繞線至該第二輸出端。該第二方向與該第一方向相反。該第三線圈包含一第三輸入端及一第三輸出端，且該第三輸入端連接至該第一輸出端及該第二輸入端。

此外，本發明更揭露一種積體電路，其包含一第一電阻器、一第二電阻器、一第一電感器、一第二電感器、一第一電容器、一第二電容器、一第三電容器、一第四電容器、一第一電晶體以及一第二電晶體。該第一電阻器及該第二電阻器連接至一電源。該第一電晶體及該第二電晶體連接至一電流源。該第一電感器連接至該第一電阻器、該第一電容器、該第三電容器及該第一電晶體。該第二電感器連接至該第二電阻器、該第二電容器、該第四電容器及該第二電晶體。

在參閱圖式及隨後描述之實施方式後，此技術領域具有通常知識者便可瞭解本發明之其他目的，以及本發明之技術手段及實施態樣。

以下將透過實施例來解釋本發明內容，本發明的實施例並非用以限制本發明須在如實施例所述之任何特定的環境、應用或特殊方式方能實施。因此，關於實施例之說明僅為闡釋本發明之目的，而非用以限制本發明。需說明者，以下實施例及圖式中，與本發明非直接相關之元件已省略而未繪示，且圖式中各元件間之尺寸關係僅為求容易瞭解，並非用以限制實際比例。

本發明第一實施例如圖1至圖4所示，其分別描繪本發明電感器之繞線方向之示意圖。電感器100包含一第一線圈110、一第二線圈120以及一第三線圈130。第一線圈100包含一第一輸入端112及一第一輸出端114，第一線圈100係自第一輸入端112以第一方向繞線至第一輸出端114。第一方向可為一順時針方向或一逆時針方向其中之一。第二線圈120包含一第二輸入端122及一第二輸出端124，第二線圈120係自第二輸入端122以一第二方向繞線至第二輸出端124。第二方向亦可為一順時針方向或一逆時針方向其中之一。

於本發明中，第二方向被設計為與第一方向相反，可達到減少訊號干擾的效果。此外，於一實施例中，第一線圈110之一第一電感值與第二線圈120之一第二電感值可設為相同，以抵銷磁場，達到完全消除訊號干擾的效果。須說明者，第一線圈110之第一電感值與第二線圈120之第二電感值可依據整體電路的運作而調整，故第一電感值及第二電感值可因應不同的電路設計或不同的電路佈局方式而設定為不同的電感值。

第三線圈130包含一第三輸入端132及一第三輸出端134，第三輸入端132連接至第一輸出端114及第二輸入端122。第三線圈130自第三輸入端132以第一方向及第二方向其中之一繞線至第三輸出端134。換言之，不論第一方向及第二方向為順時針方向或逆時針方向，第三線圈130之繞線方向可與第一線圈110相同或是與第二線圈120相同。

舉例而言，請參考圖1至圖4，其分別描繪第一線圈110、第二線圈120及第三線圈130以不同繞線方向組合之電感器100。於圖1中，第一線圈110繞線之第一方向為順時針方向，第二線圈120繞線之第二方向為逆時針方向，以及第三線圈130係以順時針方向繞線。於圖2中，第一線圈110繞線之第一方向為逆時針方向，第二線圈120繞線之第二方向為順時針方向，以及第三線圈130係以逆時針方向繞線。

於圖3中，第一線圈110繞線之第一方向為順時針方向，第二線圈120繞線之第二方向為逆時針方向，以及第三線圈130係以逆時針方向繞線。於圖4中，第一線圈110繞線之第一方向為逆時針方向，第二線圈120繞線之第二方向為順時針方向，以及第三線圈130係以順時針方向繞線。

此外，本發明透過將電感器100之第一線圈110及第二線圈120設置於一第一金屬層，即第一線圈110及第二線圈120於電路佈局時，係設置在同一金屬層上，以及將第三線圈130設置於一第二金屬層，且第三線圈130於一垂直方向與第一線圈110及第二線圈120重疊。第三線圈130之第三輸入端132透過一第一通孔V1連接至第一輸出端114，透過一第二通孔V2連接至第二輸入端122。

須說明者，前述第一金屬層及第二金屬層僅用於區別不同金屬層，並非用以限制金屬層的數量、順序及位置。

於一實施例中，第一線圈110之一第一面積及第二線圈120之一第二面積之總和，大於第三線圈130之一第三面積，且電感器100整體所占用之面積為第一線圈110之第一面積及第二線圈120之第二面積的總和。相較於現有技術欲設置三個線圈於電路中時，通常是採用三個僅包含一個線圈之單獨的電感器，本發明透過以堆疊方式設置電感器100中之第一線圈110、第二線圈120及第三線圈130，可大幅減少電感器100所占用之面積，同時可進一步降低製作成本。

於其他實施例中，第一線圈110之第一電感值及第二線圈120之第二電感值大於第三線圈130之一第三電感值。

本發明第二實施例如圖5至圖9所示。圖5描繪本發明包含電感器100之積體電路之示意圖。積體電路200包含一第一電阻器R1、一第二電阻器R2、一第一電感器L1、一第二電感器L2、一第一電容器C1、一第二電容器C2、一第三電容器C3、一第四電容器C4、一第一電晶體M1以及一第二電晶體M2。第一電阻器R1及第二電阻器R2皆連接至一電源。第一電晶體M1及第二電晶體M2連接至一電流源。

第一電感器L1連接至第一電阻器R1、第一電容器C1、第三電容器C3及第一電晶體M1。詳言之，第一電感器L1包含一第一線圈IND1、一第二線圈IND2及一第三線圈IND3。於積體電路200中，第一線圈IND1、第二線圈IND2及第三線圈IND3構成一T型線圈，形成具有三端接頭之第一電感器L1。第一電感器L1之第一端連接至第一電阻器R1，第二端連接至第一電容器C1，以及第三端連接至第三電容器C3及第一電晶體M1。

類似地，第二電感器L2連接至第二電阻器R2、第二電容器C2、第四電容器C4及第二電晶體M2。第二電感器L2包含一第四線圈IND4、一第五線圈IND5及一第六線圈IND6。第四線圈IND4、第五線圈IND5及第六線圈IND6構成另一T型線圈，形成具有三端接頭之第二電感器L2。第二電感器L2之第一端連接至第二電阻器R2，第二端連接至第二電容器C2，以及第三端連接至第四電容器C4及第二電晶體M2。

於電路佈局時，第一電感器L1之第一線圈IND1以一第一方向繞線，第二線圈IND2以一第二方向繞線。於本發明中，第二方向被設計為與第一方向相反，可達到減少訊號干擾的效果。此外，於一實施例中，第一線圈IND1之一第一電感值與第二線圈IND2之一第二電感值可設為相同，以抵銷磁場，達到完全消除訊號干擾的效果。

由於第四線圈IND4與第一線圈IND1相鄰，為降低積體電路200受到外部的干擾，第四線圈IND4以第二方向繞線，以及第五線圈IND5以第一方向繞線。換言之，第四線圈IND4之繞線方向須與第一線圈IND1之繞線方向相反，以及第五線圈IND5之繞線方向須與第二線圈IND2及第四線圈IND4之繞線方向相反。同樣地，第四線圈IND4之一第四電感值及第五線圈IND5之一第五電感值可設為與第一電感值及第二電感值相同，以抵銷磁場，達到完全消除訊號干擾的效果。

第三線圈IND3及第六線圈IND6之繞線方向可為第一方向或第二方向。當第三線圈IND3以第一方向繞線時，第六線圈IND6係以第二方向繞線，以及當第三線圈IND3以第二方向繞線時，則第六線圈IND6以第一方向繞線。為使，第三線圈IND3之一第三電感值及第六線圈IND6之一第六電感值相同。

舉例而言，請參考圖6至圖9，其分別描繪第一線圈IND1、第二線圈IND2及第三線圈IND3以不同繞線方向組合之第一電感器L1，第四線圈IND4、第五線圈IND5及第六線圈IND6以不同繞線方向組合之第二電感器L2。於圖6中，第一線圈IND1繞線之第一方向為逆時針方向，第二線圈IND2繞線之第二方向為順時針方向，第三線圈IND3係以逆時針方向繞線，第四線圈IND4以順時針方向繞線，第五線圈IND5以逆時針方向繞線，第六線圈IND6係以順時針方向繞線。於圖7中，第一線圈IND1繞線之第一方向為逆時針方向，第二線圈IND2繞線之第二方向為順時針方向，第三線圈IND3係以順時針方向繞線，第四線圈IND4以順時針方向繞線，第五線圈IND5以逆時針方向繞線，第六線圈IND6係以逆時針方向繞線。

於圖8中，第一線圈IND1繞線之第一方向為順時針方向，第二線圈IND2繞線之第二方向為逆時針方向，第三線圈IND3係以順時針方向繞線，第四線圈IND4以逆時針方向繞線，第五線圈IND5以順時針方向繞線，第六線圈IND6係以逆時針方向繞線。於圖9中，第一線圈IND1繞線之第一方向為順時針方向，第二線圈IND2繞線之第二方向為逆時針方向，第三線圈IND3係以逆時針方向繞線，第四線圈IND4以逆時針方向繞線，第五線圈IND5以順時針方向繞線，第六線圈IND6係以順時針方向繞線。

於佈局積體電路200時，第一線圈IND1、第二線圈IND2、第四線圈IND4及第五線圈IND5設置於一第一金屬層，第三線圈IND3及第六線圈IND6設置於一第二金屬層。第三線圈IND3於垂直方向與第一線圈IND1及第二線圈IND2重疊，並透過一第一通孔V3連接至第一線圈以及透過一第二通孔V4連接至第二線圈，以減少電感器100所占用之面積，同時可進一步降低製作成本。同樣地，第六線圈IND6於垂直方向與第四線圈IND4及第五線圈IND5重疊，且第六線圈IND6透過第三通孔V5連接至第四線圈IND4，以及透過第四通孔V6連接至第五線圈IND5。

須說明者，前述第一金屬層及第二金屬層僅用於區別不同金屬層，並非用以限制金屬層的數量、順序及位置。

於一實施例中，第一線圈IND1之一第一面積及第二線圈IND2之一第二面積之總和，大於第三線圈IND3之一第三面積，以及第四線圈IND4之一第四面積及第五線圈IND5之一第五面積之總和，大於第六線圈IND6之一第六面積。相較於現有技術會設置六個電感器於電路中時，本發明透過以堆疊方式設置第一電感器L1中之第一線圈IND1、第二線圈IND2及第三線圈IND3，以及透過以堆疊方式設置第二電感器L2中之第四線圈IND4、第五線圈IND5及第六線圈IND6，可大幅減少第一電感器L1及第二電感器L2所占用之面積，同時可進一步降低製作成本。

於其他實施例中，第一電感值、第二電感值、第四電感值及第五電感值大於第三電感值及第六電感值。於一實施例中，相較於未使用電感器之積體電路或使用單一線圈結構之電感器的積體電路，使用本發明之電感器結構，可使積體電路200頻寬增加。

綜上所述，本發明之電感器架構以多線圈方式的堆疊，且相鄰的線圈以相反方向繞線，以減少電感器所佔用之面積，以及降低外部干擾。此外，於積體電路中設置電感器可使得極點零點相消，增加電路可支援頻寬（即延伸3 dB頻寬）。

上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之保護範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利保護範圍應以申請專利範圍為準。

100：電感器 110：第一線圈 112：第一輸入端 114：第一輸出端 120：第二線圈 122：第二輸入端 124：第二輸出端 130：第三線圈 132：第三輸入端 134：第三輸出端 200：積體電路 IND1：第一線圈 IND2：第二線圈 IND3：第三線圈 IND4：第四線圈 IND5：第五線圈 IND6：第六線圈 R1：第一電阻器 R2：第二電阻器 C1：第一電容器 C2：第二電容器 C3：第三電容器 C4：第四電容器 M1：第一電晶體 M2：第二電晶體 L1：第一電感器 L2：第二電感器 V1：第一通孔 V2：第二通孔 V3：第一通孔 V4：第二通孔 V5：第三通孔 V6：第四通孔

圖1描繪本發明電感器之繞線方向之示意圖； 圖2描繪本發明電感器之繞線方向之示意圖； 圖3描繪本發明電感器之繞線方向之示意圖； 圖4描繪本發明電感器之繞線方向之示意圖； 圖5係本發明積體電路之示意圖； 圖6描繪本發明電感器之繞線方向之示意圖； 圖7描繪本發明電感器之繞線方向之示意圖； 圖8描繪本發明電感器之繞線方向之示意圖；以及 圖9描繪本發明電感器之繞線方向之示意圖。

無

100：電感器 110：第一線圈 112：第一輸入端 114：第一輸出端 120：第二線圈 122：第二輸入端 124：第二輸出端 130：第三線圈 132：第三輸入端 134：第三輸出端 V1：第一通孔 V2：第二通孔

Claims (10)

1. 一種電感器，包含：一第一線圈，包含一第一輸入端及一第一輸出端，自該第一輸入端以一第一方向繞線至該第一輸出端；一第二線圈，包含一第二輸入端及一第二輸出端，自該第二輸入端以一第二方向繞線至該第二輸出端，該第二方向與該第一方向相反；以及一第三線圈，包含一第三輸入端及一第三輸出端，該第三輸入端連接至該第一輸出端及該第二輸入端，其中，該第一線圈之一第一面積及該第二線圈之一第二面積之總和大於該第三線圈之一第三面積。
2. 如請求項1所述之電感器，其中該第三線圈自該第三輸入端，以該第一方向及該第二方向其中之一繞線至該第三輸出端。
3. 如請求項1所述之電感器，其中該第一線圈及該第二線圈設置於一第一金屬層，該第三線圈設置於一第二金屬層，該第三輸入端透過一第一通孔連接至該第一輸出端，以及該第三輸入端透過一第二通孔連接至該第二輸入端。
4. 如請求項1所述之電感器，其中該第三線圈於一垂直方向與該第一線圈及該第二線圈重疊。
5. 如請求項1所述之電感器，其中該第一線圈之一 第一電感值與該第二線圈之一第二電感值相同。
6. 一種積體電路，包含：一第一電阻器，連接至一電源；一第二電阻器，連接至該電源；一第一電容器；一第二電容器；一第三電容器；一第四電容器；一第一電晶體，連接至一電流源；一第二電晶體，連接至該電流源；一第一電感器，連接至該第一電阻器、該第一電容器、該第三電容器及該第一電晶體，其中該第一電感器包含一第一線圈、一第二線圈及一第三線圈，該第一線圈以一第一方向繞線，該第二線圈以與該第一方向相反之一第二方向繞線；以及一第二電感器，連接至該第二電阻器、該第二電容器、該第四電容器及該第二電晶體。
7. 如請求項6所述之積體電路，其中該第二電感器包含一第四線圈、一第五線圈及一第六線圈，該第四線圈以該第二方向繞線，以及該第五線圈以該第一方向繞線。
8. 如請求項7所述之積體電路，其中當該第三線圈以該第一方向繞線時，該第六線圈以該第二方向繞線，以及當該第三線圈以該第二方向繞線時，該第六線圈以該第 一方向繞線。
9. 如請求項7所述之積體電路，其中該第三線圈於一垂直方向與該第一線圈及該第二線圈重疊，以及該第六線圈於該垂直方向與該第四線圈及該第五線圈重疊。
10. 如請求項7所述之積體電路，其中該第一線圈之一第一電感值、該第二線圈之一第二電感值、該第四線圈之一第四電感值及該第五線圈之一第五電感值相同，以及該第三線圈之一第三電感值及該第六線圈之一第六電感值相同。

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