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TWI778209B - 使用模板之鰭塑形及由其所產生的積體電路結構 - Google Patents

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TWI778209B
TWI778209B TW108101367A TW108101367A TWI778209B TW I778209 B TWI778209 B TW I778209B TW 108101367 A TW108101367 A TW 108101367A TW 108101367 A TW108101367 A TW 108101367A TW I778209 B TWI778209 B TW I778209B
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比斯瓦吉 古哈
馬克 阿姆斯壯
威廉 許
塔何 甘尼
史汪米納森 席發庫瑪
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美商英特爾股份有限公司
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Abstract

描述了使用模板的鰭塑形、以及由其所產生的積體電路結構。例如，一種包含半導體鰭的積體電路，該半導體鰭在基板之上之隔離結構之上具有突出鰭部分。突出鰭部分具有垂直部分和在垂直部分中之一或更多側向凹槽對。閘極堆疊在半導體鰭的突出鰭部分上方並與其共形。第一源極或汲極區是在該閘極堆疊的第一側處。第二源極或汲極區是在相對於該閘極堆疊的該第一側之該閘極堆疊的第二側處。

Description

使用模板之鰭塑形及由其所產生的積體電路結構
本揭露的實施方式屬於半導體裝置和處理領域，並且特別是使用模板的鰭塑形，以及由其所產生的積體電路結構。
近幾十年來，積體電路中的特徵縮小已成為不斷成長的半導體工業的背後的驅動力。縮得越來越小的特徵致使在半導體晶片的有限的基礎上的功能單元的增加的密度。例如，縮小的電晶體尺寸允許在晶片上整合增加的數量的記憶體或邏輯裝置，致使產品的製造有增加的容量。唯，對於不斷更多的容量的驅動並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。
在積體電路裝置的製造，多閘極電晶體，例如三閘極電晶體，當裝置尺寸持續縮小時，成為越來越有優勢。在習用工序中，三閘極電晶體一般在塊狀矽基板或者絕緣體上矽(silicon-on-insulator)基板上製造。於某些例子，塊狀矽基板是較佳的，因為它們成本較低及與存在的高產率塊狀矽板基礎設施的相容性。
唯，縮小多閘極電晶體並非沒有問題。當這些微電子電路的基礎建立方塊的尺度縮小且於給定區域中製造的基礎建立方塊的眾多數量增加，用於製造這些建立方塊的半導體工序的限制成為壓倒性的問題。
及
描述了使用模板的鰭塑形、以及由其所產生的積體電路結構。於之後的敘述，提出了許多細節，例如特定的整合及材料方案，以提供對於本揭露的實施方式的透徹理解。顯然地，對於所屬技術領域中具有通常知識者而言，本揭露的實施方式可被實現而無這些特定的細節。於其它例子，可知的特徵，例如積體電路設計布局，不以細節的方式敘述，以避免非必要地混淆本揭露的實施方式。再者，將被理解的是，於圖式所示的多樣的實施方式僅為說明性表示而非必需為實際尺寸。
特定的用語亦可用於以下的敘述，僅為了參照的目的，且因此無意為限制性的。例如，諸如「上(或較上)」、「下(或較下)」、「之上」、「之下」、「底」、和「頂」的用語表示圖式中的方向，其作為參照。諸如「前」、「背」、「後」、及「側」的用語敘述組件的部分的方位及/或位置，其於一致但任意的參照的框架中，其由參照文字及敘述討論的組件的關聯的圖式而成為清楚的。此用語可包含於上特別提及的字、其衍生物、及相似重要性的字。
此處所述的實施方式可為對於產線前端(FEOL)半導體處理及結構。FEOL為積體電路(IC)製造的第一部分，其中個別裝置(例如，電晶體、電容器、電阻器等)於半導體基板或層中被圖案化。FEOL一般涵蓋到(但不包含)金屬互連體層的沉積為止的所有事情。在最後FEOL操作後，所成的為典型的有獨立的電晶體的晶圓(例如，沒有任何導線)。
此處所述的實施方式可為對於後段製程(BEOL)半導體處理及結構。BEOL為IC製造的第二部分，其中個別裝置(例如，電晶體、電容器、電阻器等)以導線互連於晶圓上，例如，金屬化層或層。BEOL包含接觸物、絕緣層(介電質)、金屬級、及接合處，用於晶片對封裝的連接。於製造階段的BEOL部分中，形成接觸物(墊)、互連體導線、通孔、及介電質結構。對於現代IC工序，可添加多於10金屬層於BEOL中。
於下所述的實施方式可應用於FEOL處理及結構、BEOL處理及結構、或FEOL及BEOL處理及結構的兩者。特別是，雖然範例處理方案可使用FEOL處理場景描述，此方式亦可應用於BEOL處理。相似地，雖然範例處理方案可使用BEOL處理場景描述，此方式亦可應用於FEOL處理。
此處描述的一或更多實施方式涉及用於調變半導體鰭幾何形狀的方法。可以施行此處描述的鰭架構以透過實現改進的短通道效應來改善裝置性能。可以類似地施行方法以修改具有非常小的垂直間隙的奈米線的整合。在實施方式中，使用具有不同的等向蝕刻速率的膜的水平分層來產生鰭模板。然後經由模板生長半導體鰭以產生所需形式。應當理解，在此處所述的一或更多實施方式中，鰭被形成在開口中，而不是被減去地蝕刻到半導體材料中。
通常，描述了包含用於場效電晶體(FET)的新通道架構的新裝置結構，例如finFET、三閘極FET、或奈米線FET。一或更多實施方式包含使用這種通道架構的裝置，以提供減小的外部電阻(Rext)和電容，如習用的finFET裝置所觀察到的。再者，如習用的finFET裝置所觀察到的那樣，實現了改善的短通道效應(例如，減少的洩漏)。一或更多實施方式可適用於高性能，低洩漏邏輯互補式金屬氧化物半導體(CMOS)裝置。
更具體地，此處描述的一或更多實施方式涉及用於形成含有矽(Si)的非平面架構的方法。例如，在一實施方式中，此處描述的一或更多裝置可以表徵為基於Si的裝置、基於奈米帶的裝置、基於奈米線的裝置、非平面電晶體、亞米茄FET(omega-FET)、基於三閘極的裝置、多閘極裝置或其組合。
在代表本揭露的一或更多實施方式的範例處理方案中，圖1A至1R繪示了的使用基於模板的鰭塑形方法製造半導體鰭的方法中的各種操作的成角度的雙橫截面視圖(並且，在某些情況下，直接單橫截面視圖)，根據本揭露的實施方式。
參照圖1A，起始結構100包含基板102，其上具有交替的絕緣層104和106的堆疊。在實施方式中，交替絕緣層104和106是具有不同蝕刻速率的材料的交替層，例如，在濕蝕刻工序中。例如，在實施方式中，與相同氧化物濕蝕刻劑中的絕緣層106的蝕刻速率相比，絕緣層104在氧化物濕蝕刻劑中具有更快的蝕刻速率。在特定實施方式中，絕緣層104由相對低密度的氧化矽材料所構成，而絕緣層106由相對高密度的氧化矽材料所構成。根據此處描述的實施方式，儘管示出了三對104/106作為非限制性實施例，但是提供最少兩對104/106以提供有效的鰭塑形模板。
在所示的範例實施方式中，基板102是塊狀半導體基板，例如塊狀單結晶矽基板。在實施方式中，塊狀半導體基板102是塊狀單晶矽基板，其中具有蝕刻在其中的鰭102。在一實施方式中，塊狀半導體基板102在該階段是未摻雜的或輕摻雜的。例如，在特定實施方式中，該塊狀半導體基板102具有小於大約1E17 atoms/cm3 的硼摻雜物雜質原子之濃度。
參考圖1B，在圖1A的結構上形成硬遮罩108。在特定實施方式中，硬遮罩108是氮化矽硬遮罩。
參照圖1C，開口110形成在硬遮罩層108中並延伸穿過交替的絕緣層104和106，以暴露圖1B的結構的基板102。根據此處描述的一或更多實施方式，開口110被稱為鰭蝕刻反轉圖案，因為開口110表示可以形成鰭的位置，與鰭形成材料被蝕刻掉的位置相反。
在實施方式中，如亦用於整份本說明的，微影操作使用以下執行：193 nm浸漬微影(i193)、EUV及/或EBDW微影，或類似。可使用正調或負調阻。在一實施方式中，由拓樸的遮罩部分、抗反射塗佈(ARC)層及光阻層所構成的三層遮罩用作微影遮罩，以提供開口110的圖案。於此特定的實施方式，拓樸的遮罩部分為碳硬遮罩(CHM)層且抗反射塗佈層為矽ARC層。
間距分割處理及圖案化方案可被施行以致能於此處所述的實施方式或可被包含作為於此所述的實施方式的部分，例如，以形成開口110。間距分割圖案化典型表示間距二分之一、間距四分之一等。根據於此處所述的一或更多實施方式，光學微影首先被施行以印出單方向線(例如，嚴格單方向或主要單方向)於預定義的間距中。間距分割處理之後被施行作為用以增加線密度的技術。
參照圖1D，在可選實施方式中，圖1C結構的開口110的選定位置被阻止形成鰭，遮罩112形成在開口110之上和在開口110中。然後在遮罩112中形成開口114並延伸以在不需要鰭形成的位置處形成重新打開的位置110'。該工序可被描述為「反向鰭切割」工序，因為與形成的鰭被蝕刻掉相反，阻擋鰭形成。在實施方式中，遮罩112是或包含基於碳的硬遮罩材料。
參照圖1E，介電質填充材料116形成在圖1D的結構的開口上方和在圖1D的結構的開口中，例如，在開口114中、在遮罩112中及和在重新打開的位置110'中。在實施方式中，介電質填充材料116是或包含氧化矽材料。
參照圖1F，圖1E的結構的介電質填充材料116被平坦化(例如，拋光)並凹陷以形成介電質結構118。另外，移除遮罩112的剩餘部分。
參考圖1G，對圖1F的結構執行蝕刻工序，以在絕緣層104中形成凹槽120。在實施方式中，施行濕蝕刻工序，其比絕緣層106更快地蝕刻絕緣層104。所施加的蝕刻在此處中可稱為鰭模板蝕刻。
參考圖1H，執行沉積工序以形成鰭結構122。在實施方式中，使用半導體材料的磊晶沉積工序形成鰭結構122，隨後對半導體材料進行平坦化和凹陷，以形成圖1H中所繪示的結構。在實施方式中，鰭結構122由諸如矽、矽鍺、鍺或III-V族材料的半導體材料形成。應當理解，如圖所示，抑制了在介電質結構118的位置處形成半導體材料。
參照圖1I，硬遮罩材料被沉積在圖1H的結構上並在其上方被平坦化以形成硬遮罩124。在實施方式中，硬遮罩124被平坦化以與硬遮罩108和介電質結構118共平面，如圖所示。
參照圖1J，從圖1I的結構移除硬遮罩108。如圖所示，移除硬遮罩108留下硬遮罩124和介電質結構118。
參考圖1K，使用硬遮罩126作為蝕刻遮罩對圖1J的結構進行蝕刻工序。蝕刻工序蝕刻穿過絕緣層104、穿過絕緣層106的暴露部分(留下剩餘部分106')、並移除介電質結構118。在實施方式中，蝕刻工序移除未被硬遮罩124覆蓋的暴露的氧化物材料(諸如氧化矽材料)。
參照圖1L，圖1K的剩餘圖案在基板102的圖案化期間用作蝕刻遮罩以形成子鰭結構126。在實施方式中，子鰭結構126是半導體子鰭結構。
關於圖1M和1N的可選處理，並且保留在圖1R的最終結構中，本揭露的一或更多實施方式涉及具有半導體結構或裝置的閘極電極的一或更多個閘極邊緣結構(例如，如閘極隔離區)。一或更多實施方式涉及用於這種閘極電極結構的區域互連體的製造。另外，還描述了以自對準方式製造閘極邊緣隔離結構的方法及/或製造區域互連體的方法。在一或更多實施方式中，基於互補式金屬氧化物半導體(CMOS)裝置為邏輯電晶體製造自對準閘極邊緣結構。
為了提供脈絡，閘極端蓋和溝槽接觸物(TCN)端帽區的縮小是改善電晶體布局區域和密度的重要因素。閘極和TCN端帽區指的是半導體裝置的擴散區/鰭的閘極和TCN重疊。作為實施例，半導體裝置是基於半導體鰭，並且每個裝置具有閘極電極。另外，每個裝置在鰭的源極和汲極區具有溝槽接觸物(TCN)。閘極電極和TCN各自具有端帽區，其位於對應的鰭之外。
通常，閘極和TCN端帽尺寸必須包含遮罩配準誤差的餘量，以確保最壞情況遮罩誤配準的穩健電晶體操作，留下端到端間隔。因此，對於改善電晶體布局密度至關重要的另一個重要設計規則是彼此面對的兩個相鄰端帽之間的間隔。然而，「2*端蓋+端到端間距」的參數變得越來越難以使用微影圖案化來擴展以滿足新技術的縮小的要求。特別地，由於TCN和閘極電極之間的較長重疊長度，允許遮罩配準誤差所需的附加端帽長度也增加了閘極電容值，從而增加了產品動態能量消耗並降低了性能。以前的解決方案專注於改進配準預算和圖案化或解析度改進，以實現端蓋尺寸和端帽到端帽間距的縮小。
根據本揭露的實施方式，描述了提供半導體鰭的自對準閘極端帽和TCN重疊而不需要允許遮罩配準的方法。在一這樣的實施方式中，在半導體鰭邊緣上製造一次性間隔物，其確定閘極端帽和接觸物重疊尺寸。間隔物限定的端帽工序使得閘極和TCN端帽區能夠與半導體鰭自對準，因此，不需要額外的端帽長度來解決遮罩誤配準。再者，由於閘極和TCN端帽/重疊尺寸保持固定，因此此處描述的方法不需要在先前所需階段的微影圖案化，導致改善(即，降低)了在電參數中裝置到裝置的可變性。
參照圖1M，在其中在鰭製造工序中包含自對準閘極邊緣(SAGE)方法的可選實施方式中，間隔物材料128形成在圖1L的結構上並與其共形。
參照圖1N，介電質自對準閘極邊緣壁130形成在圖1M結構的間隔物材料128的開口區中。然後將該結構從間隔物材料128平坦化(例如，拋光)以形成非連續的間隔物132並重新暴露硬遮罩124。
參照圖1O，選擇性從圖1N的結構移除硬遮罩124。
參考圖1P，凹陷非連續間隔物132以提供絕緣結構134。還移除了絕緣層106的殘留部分106'，留下鰭結構122作為其中具有凹槽對122的直立結構。
在實施方式中，凹陷非連續間隔物132以提供在子鰭結構126的上表面之下具有上表面的絕緣結構134，如圖所示。在這種情況下，對應的半導體鰭的有主動區被有效地延伸，以包含在絕緣結構134之上的子鰭結構126的部分。在特定實施方式中，包含不同的基板半導體材料作為鰭的一部分。在另一實施方式中，然而，凹陷非連續間隔物132以提供在子鰭結構126的上表面之上具有上表面的絕緣結構134。在又另一實施方式中，然而，凹陷非連續間隔物132以提供具有與子鰭結構126的上表面共平面的上表面的絕緣結構134。
參考圖1Q，閘極介電質層138形成在圖1P的結構上方並與其共形。在實施方式中，閘極介電質層是或包含高k值介電質材料。
參照圖1R，閘極電極140形成在圖1Q的結構上方。在實施方式中，在處理的這個階段，閘極電極是犧牲閘極電極結構，其最終在取代閘極工序中被取代為後續處理操作。在另一實施方式中，在處理的這個階段，閘極電極是永久閘極電極結構，並且閘極電極可以包含金屬。
再次參考圖1R，根據本揭露的實施方式，積體電路結構包含半導體鰭122，半導體鰭122在基板102之上的隔離結構134之上具有突出鰭部分。突出鰭部分具有垂直部分和在垂直部分中之一或更多側向凹槽對136。閘極堆疊138/140在該半導體鰭122的該突出鰭部分上方且與其共形。如下面結合圖2B更詳細描述的，第一源極或汲極區位於閘極堆疊的第一側處。第二源極或汲極區是在相對於該閘極堆疊的該第一側之該閘極堆疊的第二側處。
在實施方式中，半導體鰭122進一步包含在基板102上並且側向在隔離結構134中的開口之間的子鰭部分126。在一這樣的實施方式中，子鰭部分126與半導體鰭122的突出部分連續，如圖所示。
在實施方式中，基板102是單結晶矽基板，並且半導體鰭122是矽鰭。在另一實施方式中，基板102是單結晶矽基板，並且半導體鰭122是矽鍺鰭或鍺鰭。在又另一實施方式中，基板102是單結晶矽基板，並且半導體鰭122是III-V材料鰭。
再參照圖1R，根據本揭露的實施方式，積體電路結構包含複數半導體鰭122。該複數半導體鰭122的個別者在基板102之上之隔離結構134之上具有突出鰭部分，該突出鰭部分具有垂直部分和在該垂直部分中之一或更多側向凹槽對136。介電質壁130替代該複數半導體鰭122中的一者。在一這樣的實施方式中，介電質壁130在複數半導體鰭122的頂表面之上具有頂表面，如圖所示。在特定實施方式中，最終形成為在鰭122上方的永久結構的閘極電極的上表面在介電質壁130的頂表面之下具有最上表面，使得介電質壁130用於提供自對準的閘極端帽位置。
在實施方式中，儘管如上所述最初可以在選定位置抑制鰭形成，但是隨後可以對圖1H至1P中任何一個的結構進行「鰭切割」工序，其中使用蝕刻工序移除一或更多個選擇鰭。在一實施方式中，選擇的鰭被移除到在鰭122的實質上平坦的底表面之上留下突出部分的水平。在另一實施方式中，選擇的鰭被移除到與鰭122的實質上平坦的底表面大致共面的水平。在另一實施方式中，選擇的鰭被移除到在鰭122的底表面的實質上平坦的表面之下留下凹槽的水平。
應當理解，由以上範例性處理方案所產生的結構(例如，來自圖1A至1R的一或更多的結構)可能以相同或類似形式被使用於後續處理操作以完成裝置製造，諸如PMOS及NMOS裝置製造。作為完成的裝置的實施例，圖2A和2B分別繪示非平面積體電路結構的橫截面視圖和平面視圖(沿著橫截面視圖的a-a'軸截取)，根據本揭露的實施方式。
參照圖2A和2B，半導體結構或裝置200包含在基板202上所形成且在隔離區206內的非平面主動區(例如，包含突出鰭部分204及子鰭區205的鰭結構)。根據此處描述的一或更多實施方式，每個突出鰭部分204具有垂直部分204A和在垂直部分204A中之一或更多個側向凹槽對204B。複數這樣的鰭可以被稱為半導體鰭的柵結構。閘極線208在該非平面主動區的突出部分204上方以及隔離區206的一部分上方。
如所示，閘極線208包含閘極電極250及閘極介電質層252。在一實施方式中，閘極線208也可包含介電質蓋帽層254。閘極接觸物214、及上覆閘極接觸物通孔216也從此觀點被看見，連同上覆金屬互連體260，其全部在層間介電質堆疊或層270中，諸如低k值介電質材料。也從第2A圖的觀點看見，閘極接觸物214(在一實施方式中)被設置於隔離區206上方，但未在該非平面主動區之上。或者，在另一實施方式中，閘極接觸物214在非平面主動區中的一或更多上方，以在主動閘極布局上提供接觸物。
還如圖2A中所示，在實施方式中，介面280存在於突出鰭部分204和子鰭區205之間。介面280可以是摻雜的子鰭區205和輕微或未摻雜的上鰭部分204之間的過渡區。在一這樣的實施方式中，每個鰭約為10奈米寬或更小，並且從子鰭位置處的相鄰固態摻雜層供應子鰭摻雜物。應當理解，輕微或未摻雜的上鰭部分204的特徵在於N型或P型摻雜物。
參照第2B圖，閘極線208被顯示成在突出鰭部分204上方。儘管未示出，但應理解，可以形成複數閘極線以提供閘極線的柵。突出鰭部分204的源極及汲極區204A及204B可從此觀點被看見。在一實施方式中，源極及汲極區204A及204B為突出鰭部分204的原始材料的摻雜部分。在另一實施方式中，突出鰭部分204的材料被移除並用與突出鰭部分相同或不同的半導體材料來取代，諸如藉由磊晶沉積以形成嵌入的源極和汲極區。在任一情況中，源極和汲極區204A及204B可延伸低於介電質層206的高度，即，進入子鰭區205。根據本揭露的實施方式，更重摻雜的子鰭區(即在介面280之下的鰭的摻雜部分)抑制經由該塊狀半導體鰭的部分之源極至汲極洩漏。
於實施方式中，半導體結構或裝置200為非平面裝置，諸如但不限於，鰭場效電晶體(fin-FET)或三閘極裝置。在此實施方式中，對應的半導體通道區由三維本體所構成或形成於三維本體中。在一此實施方式中，閘極線208的閘極電極堆疊至少圍繞三維本體的頂表面及側壁的對。
基板202可由可承受製造工序且在其中電荷可遷移的半導體材料所構成。在實施方式中，基板202為由摻雜有電荷載子(諸如但不限於磷、砷、硼或其組合)的結晶矽、矽/鍺或鍺層所構成的塊狀基板以形成主動區204。在一實施方式中，塊狀基板202中的矽原子的濃度大於97%。在另一實施方式中，塊狀基板202由在不同晶體基板頂上所生長的磊晶層所構成，例如，在硼摻雜的塊狀矽單結晶基板頂上所生長的矽磊晶層。塊狀基板202可替代地由III-V族材料所構成。在實施方式中，塊狀基板202由III-V材料所構成，例如但不限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。在一實施方式中，塊狀基板202由III-V材料所構成且電荷載子摻雜物雜質原子為，例如但不限於，碳、矽、鍺、氧、硫、硒或碲。
根據本揭露的一或更多實施方式，包含突出鰭部分204和子鰭區205的鰭結構具有與基板202相同的半導體成分。在特定實施方式中，該基板202為單結晶塊狀矽基板，以及該複數半導體鰭204/205為複數矽鰭。根據本揭露的一或更多實施方式，包含突出鰭部分204和子鰭區205的鰭結構具有的半導體成分相異於基板202。在特定實施方式中，該基板202為單結晶塊狀矽基板，以及該複數半導體鰭204/205為複數矽鍺或鍺鰭。在另一特定實施方式中，該基板202為單結晶塊狀矽基板，以及該複數半導體鰭204/205為複數III-V材料鰭。
隔離區206可由一種材料所構成，該材料適於將永久閘極結構的部分與下伏塊狀基板最終電隔離(或有助於隔離)或者隔離形成在下伏塊狀基板內的主動區，諸如隔離鰭主動區。例如，在一實施方式中，隔離區206由介電質材料所構成，諸如但不限於二氧化矽、氮氧化矽、氮化矽、或碳摻雜的氮化矽。
閘極線208可由閘極電極堆疊所構成，該閘極電極堆疊包含閘極介電質層252及閘極電極層250。於實施方式，閘極電極堆疊的閘極電極由金屬閘極所構成，且閘極介電質層由高k值材料所構成。例如，於一實施方式，閘極介電質層由，諸如但不限於，氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或其組合之材料所構成。再者，閘極介電質層的部分可包含從該基板202的頂部數層形成的原生氧化物的層。在實施方式中，閘極介電質層由頂部高k值部分及由半導體材料的氧化物所構成的下部分所構成。在一實施方式中，閘極介電質層由氧化鉿的頂部分及二氧化矽或氮氧化矽的底部分所構成。於某些實施方案中，閘極介電質的部分為「U」型結構，其包含實質上平行於基板的表面的底部分及實質垂直於基板的頂表面的二側壁部分。
在一實施方式中，該閘極電極由金屬層所構成，諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定的實施方式中，閘極電極由形成於金屬功函數設定層之上的非功函數設定填充材料所構成。閘極電極層可由P型功函數金屬或N型功函數金屬組成，依其電晶體要作為PMOS或NMOS電晶體而定。在某些實施方案中，閘極電極可由二或更多金屬層的堆疊組成，其中一或更多金屬層為功函數金屬層且至少一金屬層為導電填充層。對於PMOS電晶體，可用於閘極電極的金屬，包含但不限於，釕、鈀、鉑、鈷、鎳和導電金屬氧化物，例如，氧化釕。P型金屬層會致能PMOS閘極電極形成有約4.9 eV及約5.2 eV之間的功函數。對於NMOS電晶體，可用於作為閘極電極的金屬，包含但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層會致能NMOS閘極電極形成有約3.9 eV及約4.2 eV之間的功函數。
在某些實施方案中，閘極電極可由「U」型結構所組成，其包含實質上平行於基板的表面的底部分及實質垂直於基板的頂表面的二側壁部分。在另一實施方案中，形成閘極電極的金屬層的至少一者可簡單的為平面層，其實質上平行於基板的頂表面且不包含實質上垂直於基板的頂表面的側壁部分。於本揭露的進一步實施方案中，閘極電極可由U形結構及平面、非U形結構的組合組成。例如，閘極電極可由形成於一或更多平面、非U形層頂上的一或更多U形金屬層組成。
關聯於該等閘極電極堆疊的間隔物可由一種材料所構成，該材料適於最終電隔離(或有助於隔離)永久閘極結構與相鄰導電接觸物，諸如自我對準接觸物。例如，於一實施方式，間隔物由介電質材料所構成，諸如但不限於，二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。
閘極接觸物314和上覆閘極接觸物通孔316可以由導電材料所構成。在實施方式中，該等接觸物或通孔的一或更多者由金屬物種所構成。該等金屬物種可為純金屬(諸如鎢、鎳、或鈷)、或可為合金，諸如金屬-金屬合金或金屬-半導體合金(例如，諸如矽化物材料)。
在實施方式中(儘管未顯示)，提供結構200包含形成接觸物圖案，其實質上完美對準於現有閘極圖案同時消除使用具極嚴格限制預算的微影步驟。在一此種實施方式中，此方法致能使用本質上高度選擇性的濕蝕刻(例如，對於習用施行的乾或電漿蝕刻)以產生接觸物開口。於實施方式中，接觸物圖案使用存在的閘極圖案與接觸物插塞微影操作的組合形成。在一此種實施方式中，該方法致能消除對其他方面關鍵的微影操作以產生接觸物圖案之需要，如習用方法中所使用。在實施方式中，溝槽接觸物柵不是分開地圖案化，而是形成於多晶(閘極)線之間。例如，在一此實施方式中，溝槽接觸物柵在閘極柵圖案化之後形成，但在閘極柵切割之前。
再者，閘極堆疊結構208可藉由取代閘極工序加以製造。在此方案中，虛置閘極材料，例如多晶矽或氮化矽柱材料，可被移除且以永久閘極電極材料取代。在一此實施方式中，永久閘極介電質層亦於此工序形成，而不是於更早的處理進行。在實施方式中，虛置閘極由乾蝕刻或濕蝕刻工序移除。在一實施方式中，虛置閘極由多晶體矽或非晶矽所構成且以乾蝕刻工序移除，包含使用SF6 。在另一實施方式中，虛置閘極由多晶體矽或非晶矽所構成，且以濕蝕刻工序移除，包含含水的NH4 OH或氫氧化四甲銨的使用。在一實施方式中，虛置閘極由氮化矽所構成且以包含含水的磷酸的濕蝕刻移除。
在一實施方式中，一或更多此處所述的方式主要考量虛置及取代閘極工序與虛置及取代接觸物工序的結合，以到達結構200。在一此實施方式中，在取代閘極工序後執行取代接觸物工序，允許永久閘極堆疊的至少部分的高溫退火。例如，在特定的此實施方式中，永久閘極結構的至少部分的退火例如，在形成閘極介電質層後，於大於約攝氏600度的溫度執行。退火在永久接觸物的形成之前執行。
再次參照第2A圖，半導體結構或裝置200的配置放置該閘極接觸物於隔離區之上。此種配置可被視為布局空間的無效率使用。然而在另一實施方式中，半導體裝置具有接觸物結構，其接觸在主動區之上所形成的閘極電極的部分。一般而言，在形成閘極接觸物結構(諸如通孔)於閘極的主動部分上方及於與溝槽接觸物通孔的相同層中之前(例如，除了上述這些以外)，本揭露的一或更多實施方式包含首先使用閘極對準溝槽接觸物工序。此工序可被施行以形成用於半導體結構製造(例如，用於積體電路製造)的溝槽接觸物結構。在實施方式中，溝槽接觸物圖案形成為對準於存在的閘極圖案。相比之下，習用方法典型包含額外的微影工序，具嚴格限制微影接觸物圖案於現有閘極圖案與選擇性接觸物蝕刻組合。例如，習用工序可包含藉由個別圖案化接觸物特徵來圖案化多(閘極)柵。
可以理解的是，不是於上所述的工序的所有態樣都需要被實現才落入本揭露的實施方式的精神及範疇中。例如，在一實施方式中，虛置閘極不需要在閘極堆疊的主動部分上方製造閘極接觸物之前而曾經被形成。當初始形成時，上述的閘極堆疊可實際上為永久閘極堆疊。又，此處所述的工序可用於製造一或複數半導體裝置。半導體裝置可為電晶體或類似的裝置。例如，在實施方式中，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或為雙極電晶體。又，在實施方式中，半導體裝置具有三維架構，例如三閘極裝置、獨立接取的雙閘極裝置或鰭場效電晶體。一或更多實施方式可特別可用於製造在10奈米(10 nm)或更小技術節點的半導體裝置。
在實施方式中，如於整份本說明書中所使用的，層間介電質(ILD)材料由介電質或絕緣材料的層所構成或包含介電質或絕緣材料的層。適合的介電質材料的例子，包含但不限於，氧化矽(例如，二氧化矽(SiO2 ))、氧摻雜的矽、矽的氟化的氧化物、矽的碳摻雜氧化物、所屬技術領域中可知的多樣的低介電常數(low-k)介電質材料、及其組合。層間介電質材料可由習用的技術，例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其它沉積方法來形成。
在實施方式中，如亦用於整份本說明書的，金屬線或互連體線材料(及通孔材料)由一或更多金屬或其它導電結構所構成。一般實施例為銅線及結構的使用，其可有或沒有包含障壁層於銅及圍繞的ILD材料之間。如於此所用的，用語「金屬」包含合金、堆疊及複數金屬的其它組合。例如，金屬互連體線可包含障壁層(例如，包含Ta、TaN、Ti或TiN的一或多者的層)、不同金屬或合金的堆疊等。因此，互連體線可為單材料層、或可從許多層形成，包含導電襯墊層及填充層。任意適合的沉積工序，例如電鍍、化學氣相沉積、或物理氣相沉積，可用以形成互連體線。在實施方式中，互連體線由導電材料所構成，例如但不限於，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連體線亦有時於所屬技術領域稱為跡線、導線、線、金屬或單純稱為互連體。
在實施方式中，如亦用於整份本說明書的，硬遮罩材料由與層間介電質材料不同的介電質材料所構成。在某些實施方式中，硬遮罩層包含矽的氮化物(例如，氮化矽)的層或矽的氧化物的層、或兩者、或其組合。其它適合的材料可包含基於碳的材料。在另一實施方式中，硬遮罩材料包含金屬物種。例如，硬遮罩或其它上覆材料可包含鈦的氮化物或另一金屬(例如，氮化鈦)的層。其它材料的潛在的較少量，例如氧，可被包含於這些層的一或更多中。或是，可使用其它於所屬技術領域中可知的其它硬遮罩層，依特定的實施方案而定。硬遮罩層可由CVD、PVD或由其它沉積方法形成。
在實施方式中，對於鰭、閘極線、金屬線、ILD線或硬遮罩線的用語「柵結構」於此處用於表示緊密間距柵結構。在一此實施方式中，緊密間距無法由選擇的微影直接得到。例如，基於選擇的微影的圖案可首先形成，但間距可由使用於所屬技術領域中可知的間隔物遮罩圖案化而減半。更甚者，原始間距可由第二回合的間隔物遮罩圖案化而成為四分之一。據此，於此處所述的類似柵的圖案可具有以實質上一致間距間隔開且具有實質一致寬度的金屬線、ILD線或硬遮罩線。例如，在某些實施方式中，間距變化會在百分之十內且寬度變化會在百分之十內，且在某些實施方式中，間距變化會在百分之五內且寬度變化會在百分之五內。圖案可由間距二分之一或間距四分之一或其它間距分割方式而製造。在實施方式中，柵不需要為單間距。
此處所揭露的實施方式可用於製造積體電路及/或微電子裝置的不同類型的廣泛變化。此積體電路的實施例包含，但不限於，處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器及類似。在其它實施方式中，半導體記憶體可被製造。此外，積體電路或其它微電子裝置可用於廣泛多樣的所屬技術領域可知的電子裝置。例如，在電腦系統(例如，桌上電腦、膝上電腦、伺服器)中、行動電話、個人電子器件等。積體電路可耦接於匯流排及系統中的其它組件。例如，處理器可由一或更多匯流排耦接於記憶體、晶片組等。處理器、記憶體及晶片組的各者，可能使用於此處所揭露的方式製造。
圖3繪示一實施方案之計算裝置300，根據本揭露的實施方式。計算裝置300容納板302。板302可包含一些組件，包含但不限於，處理器304以及至少一通訊晶片306。處理器304實體且電耦接至板302。於某些實施方案中，至少一通訊晶片306亦實體且電耦接至板302。在更多實施方案中，通訊晶片306為處理器304的部分。
依其應用，計算裝置300可包含可能有或可能沒有實體且電耦接至板302的其它組件。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟機、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片306能夠無線通訊以用於對計算裝置300傳輸資料。用語「無線」及其所衍生的可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，經由非固態介質，可藉由調整的電磁輻射的使用而通訊資料。此用語並非暗示相關裝置沒有包含任何線，雖然於某些實施方式中它們可能沒有線。通訊晶片306可施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定用於3G、4G、5G以及更多的其它無線協定。計算裝置300可包含複數通訊晶片306。舉例而言，第一通訊晶片306專用於例如Wi-Fi及藍牙等較短程無線通訊，而第二通訊晶片306專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長程無線通訊。
計算裝置300的處理器304包含封裝於處理器304中的積體電路晶粒。於本揭露的實施方式的某些實施方案，處理器的積體電路晶粒包含一或更多積體電路結構，諸如根據本揭露的實施方式的雙圖案化實施方案建構的半導體鰭。用語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片306亦包含積體電路晶粒，封裝在通訊晶片306中。在本揭露的另一實施方案中，通訊晶片的積體電路晶粒包含一或更多積體電路結構，諸如根據本揭露的實施方式的雙圖案化實施方案建構的半導體鰭。
在進一步實施方案中，容納在該計算裝置300內的另一組件可含有積體電路晶粒，其包含一或更多積體電路結構，諸如根據本揭露的實施方式的雙圖案化實施方案建構的半導體鰭。
在多樣的實施方式中，計算裝置300可為膝上電腦、小筆電、筆記型電腦、超極筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。在更多實施方案，計算裝置300可為處理資料的任意其它的電子裝置。
圖4繪示中介物400，其包含本揭露的一或更多實施方式。中介物400係用於橋接第一基板402至第二基板404的中介基板。第一基板402可為，例如，積體電路晶粒。第二基板404可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物400的目的是擴展連接至更廣的間距或重路由連接至不同的連接。例如，中介物400可耦接積體電路晶粒至球柵陣列(BGA)406，其可接續耦接至第二基板404。於某些實施方式中，第一及第二基板402/404係附接至中介物400的對置側。在其它實施方式中，第一及第二基板402/404附接至中介物400的相同側。且在更多實施方式中，三或更多基板由中介物400的方式互連。
在實施方式中，第一基板402是積體電路晶粒，包含一或更多積體電路結構，諸如根據本揭露的實施方式的雙圖案化實施方案建構的半導體鰭。在實施方式中，第二基板404是記憶體模組、電腦主機板、或其他積體電路晶粒，包含一或更多積體電路結構，諸如根據本揭露的實施方式的雙圖案化實施方案建構的半導體鰭。
中介物400可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或是例如聚醯亞胺等聚合物材料所形成。於進一步實施方案中，中介物可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物可包含金屬互連體408及通孔410，包含但不限於矽穿孔(TSV)412。中介物400可更包含嵌入裝置414，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容器、解耦合電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物400上。根據本揭露的實施方式中，此處揭示用於中介物400的製造之設備或工序。
因此，本揭露的實施方式包含使用模板的鰭塑形，以及由其所產生的積體電路結構。
本揭露的實施方式的已描述實施方案的上述說明，包含發明摘要中所述的說明，並非是竭盡性的或是要將本揭露限定於揭示的精準形式。雖然於此處基於說明之目的而舉例說明本揭露的特定實施方案，但是，如同習於此技藝者將瞭解般，各式各樣的等效修改可能在本揭露的範圍之內。
考慮上述詳細說明，對該揭露作出這些修改。在下述申請專利範圍中使用的用語不應被解釋為將本揭露侷限於說明書及申請專利範圍中揭露的特定實施方案。相反地，該揭露的範圍是完全由根據已建立的申請專利範圍的解釋準則所建構之後附的申請專利範圍決定。
實施例實施方式1：一種包含半導體鰭的積體電路，該半導體鰭在基板之上之隔離結構之上具有突出鰭部分。突出鰭部分具有垂直部分和在垂直部分中之一或更多側向凹槽對。閘極堆疊在半導體鰭的突出鰭部分上方並與其共形。第一源極或汲極區是在該閘極堆疊的第一側處。第二源極或汲極區是在相對於該閘極堆疊的該第一側之該閘極堆疊的第二側處。
實施例實施方式2：實施例實施方式1之積體電路結構，其中該半導體鰭進一步包含，在該基板上且側向在該隔離結構中的開口之間的子鰭部分，該子鰭部分與該半導體鰭的該突出部分連續。
實施例實施方式3：實施例實施方式1或2之積體電路結構，其中該基板為單結晶矽基板，以及該半導體鰭為矽鰭。
實施例實施方式4：實施例實施方式1或2之積體電路結構，其中該基板為單結晶矽基板，以及該半導體鰭為矽鍺或鍺鰭。
實施例實施方式5：實施例實施方式1或2之積體電路結構，其中該基板為單結晶矽基板，以及該半導體鰭為III-V材料鰭。
實施例實施方式6：實施例實施方式1、2、3、4或5之積體電路結構，其中該第一和第二源極或汲極區分別形成在該閘極堆疊的該第一和第二側處之該半導體鰭的區域中。
實施例實施方式7：實施例實施方式1、2、3、4或5之積體電路結構，其中該第一和第二源極或汲極區為嵌入源極或汲極區。
實施例實施方式8：實施例實施方式1、2、3、4、5、6或7的積體電路結構，其中閘極堆疊包含：包含高k值介電質材料的閘極介電質、以及包括金屬的閘極電極。
實施例實施方式9：積體電路結構包含複數半導體鰭，該複數半導體鰭的個別者在基板之上之隔離結構之上具有突出鰭部分，該突出鰭部分具有垂直部分和在該垂直部分中之一或更多側向凹槽對。該複數半導體鰭的個別者還在該基板上且側向在該隔離結構中的開口之間具有子鰭部分，該子鰭部分與該對應的半導體鰭的該突出部分連續。
實施例實施方式10：實施例實施方式9的積體電路結構，進一步包含閘極堆疊在該複數半導體鰭的各者的該突出鰭部分上方且與其共形，第一源極或汲極區在該閘極堆疊的第一側處，以及第二源極或汲極區，在相對於該閘極堆疊的該第一側之該閘極堆疊的第二側處。
實施例實施方式11：實施例實施方式10之積體電路結構，其中該第一和第二源極或汲極區分別形成在該閘極堆疊的該第一和第二側處之該複數半導體鰭的區域中。
實施例實施方式12：實施例實施方式10之積體電路結構，其中該第一和第二源極或汲極區為嵌入源極或汲極區。
實施例實施方式13：實施例實施方式10、11或12的積體電路結構，其中閘極堆疊包含：包含高k值介電質材料的閘極介電質、以及包括金屬的閘極電極。
實施例實施方式14：實施例實施方式10、11、12或13之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數矽鰭。
實施例實施方式15：實施例實施方式10、11、12或13之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數矽鍺或鍺鰭。
實施例實施方式16：實施例實施方式10、11、12或13之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數III-V材料鰭。
實施例實施方式17：積體電路結構包含複數半導體鰭，該複數半導體鰭的個別者在基板之上之隔離結構之上具有突出鰭部分，該突出鰭部分具有垂直部分和在該垂直部分中之一或更多側向凹槽對。介電質壁替代該複數半導體鰭中的一者。
實施例實施方式18：實施例實施方式17之積體電路結構，其中該複數半導體鰭的該個別者進一步包含在該基板上且側向在該隔離結構中的開口之間的子鰭部分，該子鰭部分與該對應的半導體鰭的該突出部分連續。
實施例實施方式19：實施例實施方式17或18之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數矽鰭。
實施例實施方式20：實施例實施方式17或18之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數矽鍺或鍺鰭。
實施例實施方式21：實施例實施方式17或18之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數III-V材料鰭。
實施例實施方式22：實施例實施方式17、18、19、20或21之積體電路結構，其中該介電質壁在該複數半導體鰭的頂表面之上具有頂表面。
100‧‧‧起始結構 102‧‧‧基板 104‧‧‧絕緣層 106‧‧‧絕緣層 106'‧‧‧剩餘部分 108‧‧‧硬遮罩 110‧‧‧開口 110'‧‧‧重新打開的位置 112‧‧‧遮罩 114‧‧‧開口 116‧‧‧介電質填充材料 118‧‧‧介電質結構 120‧‧‧凹槽 122‧‧‧鰭結構 124‧‧‧硬遮罩 126‧‧‧硬遮罩 128‧‧‧間隔物材料 130‧‧‧介電質壁 132‧‧‧非連續間隔物 134‧‧‧絕緣結構 136‧‧‧橫向凹槽對 138‧‧‧閘極介電質層 140‧‧‧閘極電極 200‧‧‧結構 202‧‧‧基板 204‧‧‧主動區 204A‧‧‧垂直部分 204B‧‧‧側向凹槽對 205‧‧‧子鰭區 206‧‧‧隔離區 208‧‧‧閘極線 214‧‧‧閘極接觸物 216‧‧‧上覆閘極接觸物通孔 250‧‧‧閘極電極 252‧‧‧閘極介電質層 254‧‧‧介電質蓋帽層 260‧‧‧上覆金屬互連體 270‧‧‧層間介電質堆疊或層 280‧‧‧介面 300‧‧‧計算裝置 302‧‧‧板 304‧‧‧處理器 306‧‧‧通訊晶片 400‧‧‧中介物 402‧‧‧第一基板 404‧‧‧第二基板 406‧‧‧球柵陣列 408‧‧‧金屬互連體 410‧‧‧通孔 412‧‧‧矽穿孔 414‧‧‧嵌入裝置
圖1A至1R繪示了的使用基於模板的鰭塑形方法製造半導體鰭的方法中的各種操作的成角度的雙橫截面視圖(並且，在某些情況下，直接單橫截面視圖)，根據本揭露的實施方式。
圖2A繪示非平面積體電路結構的橫截面視圖，根據本揭露的實施方式。
圖2B繪示了沿圖2A的非平面積體電路結構的a-a'軸截取的平面視圖，根據本揭露的實施方式。
圖3繪示計算裝置，根據本揭露的實施方式之一實施方案。
圖4繪示中介物，其包含本揭露的一或更多實施方式。
122‧‧‧鰭結構
126‧‧‧硬遮罩
130‧‧‧介電質壁
134‧‧‧絕緣結構
136‧‧‧橫向凹槽對
138‧‧‧閘極介電質層
140‧‧‧閘極電極

Claims (22)

  1. 一種積體電路結構，包括：半導體鰭，在基板之上之隔離結構之上具有突出鰭部分，該突出鰭部分具有垂直部分和在該垂直部分中之一或更多側向凹槽對，以及該垂直部分包括從該一或更多側向凹槽對之上的位置連續到該一或更多側向凹槽對之下的位置的相同半導體材料；閘極堆疊，在該半導體鰭的該突出鰭部分上方且與其共形；第一源極或汲極區，在該閘極堆疊的第一側處；以及第二源極或汲極區，在相對於該閘極堆疊的該第一側之該閘極堆疊的第二側處。
  2. 如請求項1之積體電路結構，其中該半導體鰭進一步包括在該基板上且側向在該隔離結構中的開口之間的子鰭部分，該子鰭部分與該半導體鰭的該突出部分連續。
  3. 如請求項1或2之積體電路結構，其中該基板為單結晶矽基板，以及該半導體鰭為矽鰭。
  4. 如請求項1或2之積體電路結構，其中該基板為單結晶矽基板，以及該半導體鰭為矽鍺或鍺鰭。
  5. 如請求項1或2之積體電路結構，其中該基板為單結晶矽基板，以及該半導體鰭為III-V材料鰭。
  6. 如請求項1或2之積體電路結構，其中該第一和第二源極或汲極區分別形成在該閘極堆疊的該第一和第二側處之該半導體鰭的區域中。
  7. 如請求項1或2之積體電路結構，其中該第一和第二源極或汲極區為嵌入源極或汲極區。
  8. 如請求項1或2之積體電路結構，其中該閘極堆疊包括：包括高k值介電質材料的閘極介電質、以及包括金屬的閘極電極。
  9. 一種積體電路結構，包括：複數半導體鰭，該複數半導體鰭的個別者在基板之上之隔離結構之上具有突出鰭部分，該突出鰭部分具有垂直部分和在該垂直部分中之一或更多側向凹槽對，以及該垂直部分包括從該一或更多側向凹槽對之上的位置連續到該一或更多側向凹槽對之下的位置的相同半導體材料，以及該複數半導體鰭的個別者在該基板上且側向在該隔離結構中的開口之間具有子鰭部分，該子鰭部分與該對應的半導體鰭的該突出部分連續。
  10. 如請求項9之積體電路結構，進一步包括：閘極堆疊，在該複數半導體鰭的各者的該突出鰭部分上方且與其共形；第一源極或汲極區，在該閘極堆疊的第一側處；以及第二源極或汲極區，在相對於該閘極堆疊的該第一側之該閘極堆疊的第二側處。
  11. 如請求項10之積體電路結構，其中該第一和第二源極或汲極區分別形成在該閘極堆疊的該第一和第二側處之該複數半導體鰭的區域中。
  12. 如請求項10之積體電路結構，其中該第一和第二源極或汲極區為嵌入源極或汲極區。
  13. 如請求項10、11或12之積體電路結構，其中該閘極堆疊包括：包括高k值介電質材料的閘極介電質、以及包括金屬的閘極電極。
  14. 如請求項9、10、11或12之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數矽鰭。
  15. 如請求項9、10、11或12之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數矽鍺或鍺鰭。
  16. 如請求項9、10、11或12之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數III-V材料鰭。
  17. 一種積體電路結構，包括：複數半導體鰭，該複數半導體鰭的個別者在基板之上之隔離結構之上具有突出鰭部分，該突出鰭部分具有垂直部分和在該垂直部分中之一或更多側向凹槽對，以及該垂直部分包括從該一或更多側向凹槽對之上的位置連續到該一或更多側向凹槽對之下的位置的相同半導體材料；以及介電質壁，替代該複數半導體鰭中的一者。
  18. 如請求項17之積體電路結構，其中該複數半導體鰭的該個別者進一步包括在該基板上且側向在該隔離結構中的開口之間的子鰭部分，該子鰭部分與該對應的半導體鰭的該突出部分連續。
  19. 如請求項17或18之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數矽鰭。
  20. 如請求項17或18之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數矽鍺或鍺鰭。
  21. 如請求項17或18之積體電路結構，其中該基板為單結晶矽基板，以及該複數半導體鰭為複數III-V材料鰭。
  22. 如請求項17或18之積體電路結構，其中該介電質壁在該複數半導體鰭的頂表面之上具有頂表面。
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