[go: up one dir, main page]

TWI777460B - 鎖存器電路、鎖存器及用於操作鎖存器的方法 - Google Patents

鎖存器電路、鎖存器及用於操作鎖存器的方法 Download PDF

Info

Publication number
TWI777460B
TWI777460B TW110109894A TW110109894A TWI777460B TW I777460 B TWI777460 B TW I777460B TW 110109894 A TW110109894 A TW 110109894A TW 110109894 A TW110109894 A TW 110109894A TW I777460 B TWI777460 B TW I777460B
Authority
TW
Taiwan
Prior art keywords
transistor
node
inverter
enabling
drain
Prior art date
Application number
TW110109894A
Other languages
English (en)
Other versions
TW202230985A (zh
Inventor
李嘉富
林弘璋
池育德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202230985A publication Critical patent/TW202230985A/zh
Application granted granted Critical
Publication of TWI777460B publication Critical patent/TWI777460B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration

Landscapes

  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

一種鎖存器電路，包含交叉耦合反相器，所述交叉耦合反相器包含第一反相器及第二反相器。第一反相器及第二反相器在第一資料節點及第二資料節點處交叉耦合。輸入單元耦合於交叉耦合反相器與功率節點之間。輸入單元回應於在輸入單元的第一輸入端處接收到的第一輸入信號及在輸入單元的第二輸入端處接收到的第二輸入信號而控制交叉耦合反相器。第一電晶體連接於功率節點與電源節點之間。第一電晶體回應於賦能信號變為第一值而將功率節點連接至電源節點。第二電晶體連接於功率節點與接地之間。第二電晶體回應於賦能信號變為第二值而將功率節點連接至接地。

Description

鎖存器電路、鎖存器及用於操作鎖存器的方法
在本發明的實施例中闡述的技術大體來說涉及鎖存器，且更具體來說，涉及鎖存器電路、鎖存器及用於操作鎖存器的方法。
鎖存器為具有兩種穩定狀態的電路且用以儲存資訊，亦即資料儲存元件。鎖存器儲存單個資料位元。舉例而言，鎖存器的兩種狀態中的一種表示位元值一，且另一種表示位元值零。鎖存器可藉由施加至一或多個控制輸入的信號而改變狀態，且可具有一個或兩個輸出。鎖存器為時序邏輯中的基本儲存元件。舉例而言，鎖存器為用於電腦、通信以及許多其他類型的系統中的數位電子系統的基本構建區塊。
本發明實施例提供一種鎖存器電路，包括：交叉耦合反相器，包括第一反相器及第二反相器，其中所述第一反相器與所述第二反相器在第一資料節點及第二資料節點處交叉耦合；輸入單元，耦合於所述交叉耦合反相器與功率節點之間，其中所述輸 入單元回應於在所述輸入單元的第一輸入端處接收到的第一輸入信號及在所述輸入單元的第二輸入端處接收到的第二輸入信號而控制所述交叉耦合反相器；第一電晶體，連接於所述功率節點與電源節點之間，其中所述第一電晶體回應於賦能信號變為第一值而將所述功率節點連接至所述電源節點；以及第二電晶體，連接於所述功率節點與接地之間，其中所述第二電晶體回應於所述賦能信號變為第二值而將所述功率節點連接至所述接地。
本發明實施例提供一種鎖存器，包括：第一電晶體，其中所述第一電晶體的源極連接至第一內部節點，且所述第一電晶體的汲極連接至第一資料節點；第二電晶體，其中所述第二電晶體的源極連接至所述第一資料節點，且所述第二電晶體的汲極連接至接地，且其中所述第二電晶體的閘極在第二資料節點處連接至所述第一電晶體的閘極；第三電晶體，其中所述第三電晶體的源極連接至第二內部節點，且所述第三電晶體的汲極連接至所述第二資料節點；第四電晶體，其中所述第四電晶體的源極連接至所述第二資料節點，且所述第四電晶體的汲極連接至所述接地，且其中所述第四電晶體的閘極在所述第一資料節點處連接至所述第三電晶體的閘極；第五電晶體，其中所述第五電晶體的源極連接至功率節點，所述第五電晶體的汲極連接至所述第一內部節點，且所述第五電晶體的閘極連接至第一輸入端；第六電晶體，其中所述第六電晶體的源極連接至所述功率節點，所述第六電晶體的汲極連接至所述第二內部節點，且所述第六電晶體的閘極連接至第二輸入端；第七電晶體，其中所述第七電晶體的源極連接至電源電壓節點，且所述第七電晶體的汲極連接至所述功率節 點，其中所述第七電晶體在啟用時將所述功率節點連接至所述電源電壓節點；以及第八電晶體，其中所述第八電晶體的源極連接至所述功率節點，且所述第八電晶體的汲極連接至所述接地，其中所述第八電晶體在啟用時將所述功率節點連接至所述接地，且其中所述鎖存器可操作以在所述第一資料節點處儲存第一位元值，且在所述第二資料節點處儲存第二位元值。
本發明實施例提供一種用於操作鎖存器的方法，所述方法包括：在所述鎖存器的輸入單元的第一輸入端處接收第一輸入信號；在所述輸入單元的第二輸入端處接收第二輸入信號；回應於接收到所述第一輸入信號及所述第二輸入信號而控制所述鎖存器的交叉耦合反相器，其中所述交叉耦合反相器連接至所述輸入單元，且其中所述輸入單元連接於功率節點與所述交叉耦合反相器之間；回應於接收到所述第一輸入信號及所述第二輸入信號而啟用連接於所述功率節點與電源電壓節點之間的第一電晶體，其中當啟用時，所述第一電晶體將所述功率節點連接至所述電源電壓節點，其中啟用所述第一電晶體包括藉由變為第一值的賦能信號啟用所述第一電晶體；在所述鎖存器的第一資料節點處儲存第一位元值，且在所述鎖存器的第二資料節點處儲存第二位元值；以及啟用連接於所述功率節點與接地之間的第二電晶體，其中啟用所述第二電晶體包括藉由變為第二值的所述賦能信號啟用所述第二電晶體。
100、200、300、400:鎖存器
202:交叉耦合反相器
202a:第一反相器
202a1:第一反相器第一電晶體
202a2:第一反相器第二電晶體
202b:第二反相器
202b1:第二反相器第一電晶體
202b2:第二反相器第二電晶體
204a:第三電晶體
204b:第四電晶體
206:第五電晶體
208:第六電晶體
210、W、WB:節點
302a、C:第一寄生電容
302b、CB:第二寄生電容
402:第一賦能電晶體
404:第二賦能電晶體
406:第三賦能電晶體
408:第四賦能電晶體
500:方法
510、520、530、540、550、560:區塊
ENB、Q、QB:端子
M3、N1、N2、N3、P、P1、P2、P3、P4、P5:電晶體
Z、ZB:端子/節點
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各態 樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1為示出根據一些實施例的實例鎖存器的圖式。
圖2為根據一些實施例的實例鎖存器的電路圖。
圖3為示出根據一些實施例的具有寄生電容器的實例鎖存器的圖式。
圖4為示出根據一些實施例的具有初始電晶體的實例鎖存器的圖式。
圖5為示出根據一些實施例的用於操作鎖存器的實例方法的流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及佈置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，可在本文中使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所示出的一個元件或特徵與另一元件或 特徵的關係。除圖中所描繪的定向以外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
圖1為示出根據一些實施例的實例鎖存器100的圖式。如圖1中所示，鎖存器100包含第一輸入端(亦稱為端子Q)及第二輸入端(亦稱為端子QB)。另外，鎖存器100包含第一輸出端(亦稱為端子Z)及第二輸出端(亦稱為端子ZB)。在實例中，端子QB與端子Q互補，且端子ZB與端子Z互補。
兩個輸入端(亦即端子Q及端子QB)用於設定及復位鎖存器100。設定鎖存器100等同於儲存位元值1。在設定下，端子Z將變為邏輯高，且端子ZB將變為邏輯低。復位具有相反作用。當兩個輸入(亦即端子Q及端子QB)皆處於邏輯低時，保持鎖存器100的電流狀態。在一些實例中，鎖存器100可操作為感測放大器。舉例而言，鎖存器100可在端子Q及端子QB處接收差分輸入信號，放大所接收差分輸入信號，且在端Z及端ZB處提供放大輸出信號。
圖2為根據一些實施例的鎖存器200的電路圖。舉例而言且如圖2中所示，鎖存器200包含交叉耦合反相器202。交叉耦合反相器202在節點Z處儲存第一位元值，且在節點ZB處儲存第二位元值。因此，節點Z亦可稱為第一資料節點，且節點ZB亦可稱為第二資料節點。端子Z連接至節點Z，且端子ZB連接至節點ZB。在實例中，節點ZB與節點Z互補。
如圖2中所示，交叉耦合反相器202包含第一反相器202a 及第二反相器202b。第一反相器202a連接於節點W(亦稱為第一內部節點)與接地之間。第二反相器202b連接於節點WB(亦稱為第二內部節點)與接地之間。在實例中，第一反相器202a在節點Z及節點ZB處與第二反相器202b交叉耦合。
第一反相器202a包含第一反相器第一電晶體202a1及第一反相器第二電晶體202a2。第一反相器第一電晶體202a1的源極連接至節點W，且第一反相器第一電晶體202a1的汲極連接至節點Z。第一反相器第二電晶體202a2的源極連接至節點Z，且第一反相器第二電晶體202a2的汲極為浮動的或連接至接地(亦即VSS)。第一反相器第一電晶體202a1及第一反相器第二電晶體202a2中的每一者的閘極連接至節點ZB，藉此使第一反相器202a與第二反相器202b交叉耦合。
在實例中，第一反相器第一電晶體202a1為p通道金屬氧化物半導體(p-channel metal oxide semiconductor；pMOS)電晶體，且第一反相器第二電晶體202a2為n通道金屬氧化物半導體(n-channel metal oxide semiconductor；nMOS)電晶體。然而，所屬領域中具通常知識者在閱讀本揭露之後將顯而易見，諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)、nMOS電晶體、pMOS電晶體或互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)電晶體的其他類型的電晶體可用於第一反相器第一電晶體202a1及第一反相器第二電晶體202a2中的每一者。另外，第一反相器第一電晶體202a1及第一反相器第二電晶體202a2中的每一者為對稱的。亦即，第一反相器第一電晶體202a1及第一反相器第二 電晶體202a2中的每一者的源極可為汲極，且汲極可為源極。
第二反相器202b包含第二反相器第一電晶體202b1及第二反相器第二電晶體202b2。第二反相器第一電晶體202b1的源極連接至節點WB，且第二反相器第一電晶體202b1的汲極連接至節點ZB。第二反相器第二電晶體202b2的源極連接至節點ZB，且第二反相器第二電晶體202b2的汲極為浮動的或連接至接地(亦即VSS)。第二反相器第一電晶體202b1及第二反相器第二電晶體202b2中的每一者的閘極連接至節點Z，藉此使第二反相器202b與第一反相器202a交叉耦合。
在實例中，第二反相器第一電晶體202b1為pMOS電晶體，且第二反相器第二電晶體202b2為nMOS電晶體。然而，所屬領域中具通常知識者在閱讀本揭露之後將顯而易見，諸如MOSFET、nMOS電晶體、pMOS電晶體或CMOS電晶體的其他類型的電晶體可用於第二反相器第一電晶體202b1及第二反相器第二電晶體202b2中的每一者。另外，第二反相器第一電晶體202b1及第二反相器第二電晶體202b2中的每一者為對稱的。亦即，第二反相器第一電晶體202b1及第二反相器第二電晶體202b2中的每一者的源極可為汲極，且汲極可為源極。
繼續圖2，鎖存器200更包含第三電晶體204a及第四電晶體204b。在實例中，第三電晶體204a及第四電晶體204b一同形成輸入單元，所述輸入單元可操作以控制交叉耦合反相器202。舉例而言，當啟用時，第三電晶體204a將交叉耦合反相器202的第一反相器202a連接至電源電壓。類似地，當啟用時，第四電晶體204b將交叉耦合反相器202的第二反相器202b連接至電源電 壓。在一些實例中，回應於在端子Q處接收到第一輸入信號而啟用第三電晶體204a，且回應於在端子QB處接收到第二輸入信號而啟用第四電晶體204b。舉例而言，回應於在端子Q處感測到記憶體裝置的所選位元線處的位元線電流而啟用第三電晶體204a，且回應於在端子QB處感測到記憶體裝置的所選互補位元線處的互補位元線電流而啟用第四電晶體204b。
如圖2中所示，第三電晶體204a的源極連接至節點210(亦稱為功率節點)，且第三電晶體204a的汲極連接至節點W。第三電晶體204a的閘極連接至端子Q。另外，第四電晶體204b的源極連接至節點210(亦即功率節點)，且第四電晶體204b的汲極連接至節點WB。第四電晶體204b的閘極連接至端子QB。端子Q及端子QB亦稱為差分輸入端。
在實例中，第三電晶體204a及第四電晶體204b中的每一者為pMOS電晶體。然而，所屬領域中具通常知識者在閱讀本揭露之後將顯而易見，諸如MOSFET、nMOS電晶體或CMOS電晶體的其他類型的電晶體可用於第三電晶體204a及第四電晶體204b中的每一者。另外，第三電晶體204a及第四電晶體204b中的每一者為對稱的。亦即，第三電晶體204a及第四電晶體204b中的每一者的源極可為汲極，且汲極可為源極。
繼續參考圖2，鎖存器200更包含第五電晶體206。第五電晶體206連接於電源電壓節點與功率節點(亦即節點210)之間。第五電晶體206的源極連接至電源電壓節點，所述電源電壓節點處於預定電壓或處於電源電壓(亦即VDD)。第五電晶體206的汲極連接至節點210(亦即功率節點)。第五電晶體206的閘極 連接至端子ENB。端子ENB可操作以接收賦能信號。
當啟用時，第五電晶體206可操作以將電源電壓節點連接至功率節點。因此，且在一些實例中，當所啟用的第五電晶體206將節點210(亦即功率節點)連接至電源電壓(亦即VDD)時，第五電晶體206亦稱為上拉電晶體。在實例中，第五電晶體206由賦能信號啟用。舉例而言，當賦能信號變為將功率節點連接至電源電壓的第一邏輯值(例如邏輯低)時，第五電晶體206接通。當賦能信號變為將功率節點與電源電壓節點斷開連接的第二邏輯值(例如邏輯高)時，第五電晶體206斷開。
在實例中，第五電晶體206為pMOS電晶體。然而，所屬領域中具通常知識者在閱讀本揭露之後將顯而易見，諸如MOSFET、nMOS電晶體或CMOS電晶體的其他類型的電晶體可用於第五電晶體206。另外，第五電晶體206為對稱的。亦即，第五電晶體206的源極可為汲極，且汲極可為源極。
仍繼續參考圖2，鎖存器200更包含第六電晶體208。第六電晶體206連接於功率節點(亦即節點210)與接地之間。舉例而言，第六電晶體208的源極連接至節點210，且第六電晶體208的汲極連接至接地(亦即VSS)。第六電晶體208的閘極連接至端子ENB。
當啟用時，第六電晶體208可操作以將功率節點(亦即節點210)連接至接地。因此，且在一些實例中，當所啟用的第六電晶體208將節點210(亦即功率節點)連接至接地時，第六電晶體208亦稱為下拉電晶體。在實例中，第五電晶體206亦藉由賦能信號啟用。舉例而言，當賦能信號變為將功率節點連接至接地 的第二邏輯值(例如邏輯高)時，第六電晶體208接通。當賦能信號變為將電源節點與接地斷開連接的第一邏輯值(例如邏輯低)時，第六電晶體208斷開。因此，且根據實例實施例，當第五電晶體206接通時，第六電晶體208斷開，且當第五電晶體206斷開時，第六電晶體208接通。
端子ENB可操作以接收賦能信號。在實例中，第六電晶體208為nMOS電晶體。然而，所屬領域中具通常知識者在閱讀本揭露之後將顯而易見，第六電晶體208可包含其他類型的電晶體，諸如MOSFET、pMOS電晶體或CMOS電晶體。另外，第六電晶體208為對稱的。亦即，第六電晶體208的源極可為汲極，且汲極可為源極。
圖3為示出鎖存器300的寄生電容器的圖式。舉例而言，且如圖3中所示，鎖存器300包含第一寄生電容C 302a及第二寄生電容CB 302b。第一寄生電容C 302a在端子Q與功率節點(亦即節點210)之間形成。第二寄生電容CB 302b在功率節點(亦即節點210)與端子QB之間形成。
在實例實施例中，第一寄生電容C 302a及第二寄生電容CB 302b不在第一輸入端與第二輸入端之間(亦即端子Q與端子QB之間)形成耦合路徑。舉例而言，當賦能信號處於邏輯低時，第五電晶體206接通，此中斷在第一寄生電容C 302a與第二寄生電容CB 302b之間形成耦合路徑。類似地，當賦能信號處於邏輯高時，第六電晶體208接通，此中斷在第一寄生電容C 302a與第二寄生電容CB 302b之間形成耦合路徑。因此，且根據實例實施例，在不經由與鎖存器300相關聯的寄生電容器耦合輸入信號的 情況下，鎖存器300或鎖存器300的組件可與另一鎖存器共用。
圖4為示出啟用鎖存器400的電晶體的圖式。舉例而言，且如圖4中所示，鎖存器400包含第一賦能電晶體402及第二賦能電晶體404。第一賦能電晶體402及第二賦能電晶體404用以啟用或操作交叉耦合反相器202。舉例而言，第一賦能電晶體402的源極連接至交叉耦合反相器202的節點Z，且第一賦能電晶體402的汲極連接至接地(亦即VSS)。第一賦能電晶體402的閘極連接至端子ENB。當賦能信號處於邏輯高時，啟用第一賦能電晶體402。當啟用時，第一賦能電晶體402將交叉耦合反相器202的節點Z連接至接地(亦即將節點Z設定為邏輯值「0」)。
類似地，第二賦能電晶體404的源極連接至交叉耦合反相器202的節點ZB，且第二賦能電晶體404的汲極連接至接地(亦即VSS)。第二賦能電晶體404的閘極連接至端子ENB。當賦能信號處於邏輯高時，啟用第二賦能電晶體404。當啟用時，第二賦能電晶體404將交叉耦合反相器202的節點ZB連接至接地(亦即將節點ZB設定為邏輯值「0」)。在實例中，第一賦能電晶體402及第二賦能電晶體404中的每一者在鎖存器400的估測階段處啟用，且在啟用時，分別將交叉耦合反相器202的節點Z及節點ZB中的每一者設定為邏輯低(亦即邏輯值「0」)。
在實例中，第一賦能電晶體402及第二賦能電晶體404中的每一者為nMOS電晶體。然而，所屬領域中具通常知識者在閱讀本揭露之後將顯而易見，第一賦能電晶體402及第二賦能電晶體404中的每一者可包含其他類型的電晶體，諸如MOSFET、pMOS電晶體或CMOS電晶體。另外，第一賦能電晶體402及第 二賦能電晶體404中的每一者為對稱的。亦即，第一賦能電晶體402及第二賦能電晶體404中的每一者的源極可為汲極，且汲極可為源極。
繼續參考圖4，鎖存器400更包含第三賦能電晶體406及第四賦能電晶體408。第三賦能電晶體406的源極連接至節點W，且第三賦能電晶體406的汲極連接至接地(亦即VSS)。第三賦能電晶體406的閘極連接至端子ENB。當賦能信號處於邏輯高時，啟用第三賦能電晶體406。當啟用時，第三賦能電晶體406將節點W連接至接地(亦即將節點W設定為邏輯值「0」)。
第四賦能電晶體408的源極連接至節點WB，且第四賦能電晶體408的汲極連接至接地(亦即VSS)。第四賦能電晶體408的閘極連接至端子ENB。當賦能信號處於邏輯高時，啟用第四賦能電晶體408。當啟用時，第四賦能電晶體408將節點WB連接至接地(亦即將節點WB設定為邏輯值「0」)。在實例中，第三賦能電晶體406及第四賦能電晶體408中的每一者在鎖存器400的估測階段處啟用，且在啟用時，分別將節點W及節點WB設定為邏輯低(亦即邏輯值「0」)。在實例實施例中，估測階段判定鎖存器400的實際邏輯回應。
在實例中，第三賦能電晶體406及第四賦能電晶體408中的每一者為nMOS電晶體。然而，所屬領域中具通常知識者在閱讀本揭露之後將顯而易見，第三賦能電晶體406及第四賦能電晶體408中的每一者可包含其他類型的電晶體，諸如MOSFET、pMOS電晶體或CMOS電晶體。另外，第三賦能電晶體406及第四賦能電晶體408中的每一者為對稱的。亦即，第三賦能電晶體 406及第四賦能電晶體408中的每一者的源極可為汲極，且汲極可為源極。
在實例實施例中，在估測階段之後，賦能信號自邏輯高變為邏輯低(亦即自邏輯值「1」變為邏輯值「0」)。此亦稱為鎖存階段。當賦能信號變為邏輯低時，第一賦能電晶體402、第二賦能電晶體404、第三賦能電晶體406以及第四賦能電晶體408中的每一者斷開，從而分別將節點Z、節點ZB、節點W以及節點WB與接地斷開連接。另外，在鎖存階段中，亦即當賦能信號為邏輯低時，第五電晶體206接通，從而將節點210連接至電源電壓(亦即VDD)，且第六電晶體208斷開，從而將節點210與接地斷開連接。此接通第三電晶體204a及第四電晶體204b兩者，從而使得設定節點Z及節點ZB。
圖5為示出根據一些實施例的用於操作鎖存器的方法500的流程圖。舉例而言，可實施方法500以操作參考圖1至圖4描述的鎖存器100至400。另外，方法500的步驟可作為指令儲存於記憶體裝置中或電腦可讀媒體中，所述指令可由處理器執行以實施方法500。電腦可讀媒體可為非暫時性電腦可讀媒體。
在方法500的區塊510處，在輸入單元的第一輸入端處接收第一輸入信號。舉例而言，在圖2的鎖存器200的第三電晶體204a的端子Q處接收第一輸入信號，諸如位元線電流。在方法500的區塊520處，在輸入單元的第二輸入端處接收第二輸入信號。舉例而言，在圖2的鎖存器200的第四電晶體204b的端子QB處接收第二輸入信號，諸如互補位元線電流。
在方法500的區塊530處，回應於接收到第一輸入信號 及第二輸入信號而控制交叉耦合反相器。舉例而言，回應於在鎖存器200的第三電晶體204a的端子Q處接收到第一輸入信號及在鎖存器200的第三電晶體204a的端子Q處接收到第二輸入信號而控制圖2的鎖存器200的交叉耦合反相器202。回應於在輸入單元處接收到第一輸入信號及第二輸入信號而啟用鎖存器200的連接至功率節點(亦即鎖存器200的節點210)的交叉耦合反相器202。
在方法500的區塊540處，回應於接收到第一輸入信號及第二輸入信號而啟用連接於功率節點與電源節點之間的第一電晶體。當啟用時，第一電晶體(亦即上拉電晶體)將功率節點連接至電源節點。藉由變為第一值的賦能信號啟用第一電晶體。舉例而言，當賦能信號變為邏輯低時，啟用圖2的鎖存器200的第五電晶體206。當啟用時，第五電晶體206將功率節點(亦即節點210)與電源節點連接。
在方法500的區塊550處，在鎖存器的第一節點處儲存第一位元，且在鎖存器的第二節點處儲存第二位元。舉例而言，位元1或位元0儲存於鎖存器200的節點Z處，且位元0或位元1儲存於鎖存器200的節點ZB處。
在方法500的區塊560處，啟用連接於功率節點與接地之間的第二電晶體。當啟用時，第二電晶體(亦即下拉電晶體)將功率節點連接至接地。回應於賦能信號自第一值變為第二值而啟用第二電晶體。舉例而言，當賦能信號變為邏輯高時，啟用圖2的鎖存器200的第六電晶體208。當啟用時，第六電晶體208將功率節點(亦即節點210)連接至接地。在實例實施例中，當不啟用上拉電晶體時，啟用下拉電晶體。亦即，當不啟用第五電晶體206 時，啟用第六電晶體208。亦即，啟用第五電晶體206及第六電晶體208中的一者以抑制在端子Q與端子QB之間耦合第一寄生電容器C 302a及第二寄生電容器CB 302b。
根據實例實施例，一種鎖存器電路包括：交叉耦合反相器，包括第一反相器及第二反相器，其中第一反相器與第二反相器在第一資料節點及第二資料節點處交叉耦合；輸入單元，耦合於交叉耦合反相器與功率節點與之間，其中輸入單元回應於在輸入單元的第一輸入端處接收到的第一輸入信號及在輸入單元的第二輸入端處接收到的第二輸入信號而控制交叉耦合反相器；第一電晶體，連接於功率節點與電源節點之間，其中第一電晶體回應於賦能信號變為第一值而將功率節點連接至電源節點；以及第二電晶體，連接於功率節點與接地之間，其中第二電晶體回應於賦能信號變為第二值而將功率節點連接至接地。
在相關實施例中，所述第一反相器連接於第一內部節點與所述接地之間，且其中所述第二反相器連接於第二內部節點與所述接地之間。
在相關實施例中，所述輸入單元包括第三電晶體及第四電晶體，其中所述第三電晶體的源極連接至所述功率節點，且所述第三電晶體的汲極連接至所述第一內部節點，且其中所述第四電晶體的源極連接至所述功率節點，且所述第四電晶體的汲極連接至所述第二內部節點。
在相關實施例中，所述第三電晶體的閘極連接至所述第一輸入端，且所述第四電晶體的閘極連接至所述第二輸入端。
在相關實施例中，當啟用時，所述第三電晶體將所述第 一內部節點連接至所述功率節點，且其中當啟用時，所述第四電晶體將所述第二內部節點連接至所述功率節點。
在相關實施例中，回應於所述第一輸入信號而啟用所述第三電晶體，且回應於所述第二輸入信號而啟用所述第四電晶體。
在相關實施例中，所述第一反相器包括第五電晶體及第六電晶體，其中所述第五電晶體的源極連接至所述第一內部節點，且所述第五電晶體的汲極連接至所述第一資料節點，其中所述第六電晶體的源極連接至所述第一資料節點，且所述第六電晶體的汲極連接至所述接地，且其中所述第五電晶體的閘極連接至所述第六電晶體的閘極，所述第六電晶體的所述閘極轉而連接至所述第二資料節點。
在相關實施例中，所述第二反相器包括第七電晶體及第八電晶體，其中所述第七電晶體的源極連接至所述第二內部節點，且第七電晶體的汲極連接至所述第二資料節點，其中所述第八電晶體的源極連接至所述第二資料節點，且所述第八電晶體的汲極連接至所述接地，且其中所述第七電晶體的閘極連接至所述第八電晶體的閘極，所述第八電晶體的所述閘極轉而連接至所述第一資料節點。
在相關實施例中，所述的鎖存器電路更包括第一賦能電晶體及第二賦能電晶體，其中所述第一賦能電晶體的源極連接至所述第一資料節點，所述第一賦能電晶體的汲極連接至所述接地，且所述第一賦能電晶體的閘極連接至賦能端，且其中所述第二賦能電晶體的源極連接至所述第二資料節點，所述第二賦能電晶體的汲極連接至所述接地，且所述第二賦能電晶體的閘極連接 至所述賦能端。
在相關實施例中，當啟用時，所述第一賦能電晶體及所述第二賦能電晶體分別將所述第一資料節點及所述第二資料節點設定為位元值零。
在相關實施例中，所述的鎖存器電路更包括第三賦能電晶體及第四賦能電晶體，其中所述第三賦能電晶體的源極連接至所述第一內部節點，所述第三賦能電晶體的汲極連接至所述接地，且所述第三賦能電晶體的閘極連接至所述賦能端，且其中所述第四賦能電晶體的源極連接至所述第二內部節點，所述第四賦能電晶體的汲極連接至所述接地，且所述第四賦能電晶體的閘極連接至所述賦能端。
在相關實施例中，當啟用時，所述第三賦能電晶體及所述第四賦能電晶體分別將所述第一內部節點及所述第二內部節點設定為位元值零。
在實例實施例中，一種鎖存器包括：第一電晶體，其中第一電晶體的源極連接至第一內部節點，且第一電晶體的汲極連接至第一資料節點；第二電晶體，其中第二電晶體的源極連接至第一資料節點，且第二電晶體的汲極連接至接地，且其中第二電晶體的閘極在第二資料節點處連接至第一電晶體的閘極；第三電晶體，其中第三電晶體的源極連接至第二內部節點，且第三電晶體的汲極連接至第二資料節點；第四電晶體，其中第四電晶體的源極連接至第二資料節點，且第四電晶體的汲極連接至接地，且其中第四電晶體的閘極在第一資料節點處連接至第三電晶體的閘極；第五電晶體，其中第五電晶體的源極連接至功率節點，第五 電晶體的汲極連接至第一內部節點，且第五電晶體的閘極連接至第一輸入端；第六電晶體，其中第六電晶體的源極連接至功率節點，第六電晶體的汲極連接至第二內部節點，且第六電晶體的閘極連接至第二輸入端；第七電晶體，其中第七電晶體的源極連接至電源電壓節點，且第七電晶體的汲極連接至功率節點，其中第七電晶體在啟用時將功率節點連接至電源電壓節點；以及第八電晶體，其中第八電晶體的源極連接至功率節點，且第八電晶體的汲極連接至接地，其中第八電晶體在啟用時將功率節點連接至接地，且其中鎖存器可操作以在第一資料節點處儲存第一位元值，且在第二資料節點處儲存第二位元值。
在相關實施例中，所述第五電晶體及所述第六電晶體形成輸入單元，其中所述輸入單元可操作以在所述第一輸入端及所述第二輸入端處接收差分輸入信號。
在相關實施例中，回應於接收到所述差分輸入信號而啟用所述第一電晶體、所述第二電晶體、所述第三電晶體以及所述第四電晶體。
在相關實施例中，所述的鎖存器更包括第一賦能電晶體及第二賦能電晶體，其中所述第一賦能電晶體的源極連接至所述第一資料節點，所述第一賦能電晶體的汲極連接至所述接地，且所述第一賦能電晶體的閘極連接至賦能端，且其中所述第二賦能電晶體的源極連接至所述第二資料節點，所述第二賦能電晶體的汲極連接至所述接地，且所述第二賦能電晶體的閘極連接至所述賦能端。
在相關實施例中，當啟用時，所述第一賦能電晶體及所 述第二賦能電晶體分別將所述第一資料節點及所述第二資料節點設定為位元值零。
根據實例實施例，一種用於操作鎖存器的方法包括：在鎖存器的輸入單元第一輸入端處接收第一輸入信號；在輸入單元的第二輸入端處接收第二輸入信號；回應於接收到第一輸入信號及第二輸入信號而控制鎖存器的交叉耦合反相器，其中交叉耦合反相器連接至輸入單元，且其中輸入單元連接於功率節點與交叉耦合反相器之間；回應於接收到第一輸入信號及第二輸入信號而啟用連接於功率節點與電源電壓節點之間的第一電晶體，其中當啟用時，第一電晶體將功率節點連接至電源電壓節點，其中啟用第一電晶體包括藉由變為第一值的賦能信號啟用第一電晶體；在鎖存器的第一資料節點處儲存第一位元值，且在鎖存器的第二資料節點處儲存第二位元值；以及啟用連接於功率節點與接地之間的第二電晶體，其中啟用第二電晶體包括藉由變為第二值的賦能信號啟用第二電晶體。
在相關實施例中，所述的方法更包括：使所述賦能信號變為所述第二值；將第一內部節點及第二內部節點設定為位元值零，其中所述輸入單元在所述第一內部節點及所述第二內部節點處連接至所述交叉耦合反相器；以及將所述第一資料節點及所述第二資料節點設定為所述位元值零。
在相關實施例中，所述的方法更包括：啟動鎖存器階段，其中啟動所述鎖存器階段包括使所述賦能信號變為第一邏輯值。
本揭露概述各種實施例，以使得所屬領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭 解，其可易於使用本揭露作為設計或修改用於實施本文中所引入實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
200：鎖存器 202：交叉耦合反相器 202a：第一反相器 202a1：第一反相器第一電晶體 202a2：第一反相器第二電晶體 202b：第二反相器 202b1：第二反相器第一電晶體 202b2：第二反相器第二電晶體 204a：第三電晶體 204b：第四電晶體 206：第五電晶體 208：第六電晶體 210、W、WB：節點 ENB、Q、QB：端子 M3、N1、N2、P、P1、P2、P3、P4、P5：電晶體 Z、ZB：端子/節點

Claims (10)

  1. 一種鎖存器電路，包括：交叉耦合反相器，包括第一反相器及第二反相器，其中所述第一反相器與所述第二反相器在第一資料節點及第二資料節點處交叉耦合；輸入單元，耦合於所述交叉耦合反相器與功率節點之間，其中所述輸入單元回應於在所述輸入單元的第一輸入端處接收到的第一輸入信號及在所述輸入單元的第二輸入端處接收到的第二輸入信號而控制所述交叉耦合反相器，其中所述第一輸入信號是記憶體裝置的被選擇的位元線的位元線電流，所述第二輸入信號是所述記憶體裝置的被選擇的互補位元線的互補位元線電流；第一電晶體，連接於所述功率節點與電源節點之間，其中所述第一電晶體回應於賦能信號變為第一值而將所述功率節點連接至所述電源節點；以及第二電晶體，連接於所述功率節點與接地之間，其中所述第二電晶體回應於所述賦能信號變為第二值而將所述功率節點連接至所述接地。
  2. 如請求項1所述的鎖存器電路，其中所述第一反相器連接於第一內部節點與所述接地之間，且其中所述第二反相器連接於第二內部節點與所述接地之間。
  3. 如請求項2所述的鎖存器電路，其中所述輸入單元包括第三電晶體及第四電晶體，其中所述第三電晶體的源極連接至所述功率節點，且所述第三電晶體的汲極連接至所述第一內部節點，且其中所述第四電晶體的源極連接至所述功率節點，且所 述第四電晶體的汲極連接至所述第二內部節點。
  4. 如請求項2所述的鎖存器電路，其中所述第一反相器包括第五電晶體及第六電晶體，其中所述第五電晶體的源極連接至所述第一內部節點，且所述第五電晶體的汲極連接至所述第一資料節點，其中所述第六電晶體的源極連接至所述第一資料節點，且所述第六電晶體的汲極連接至所述接地，且其中所述第五電晶體的閘極連接至所述第六電晶體的閘極，所述第六電晶體的所述閘極轉而連接至所述第二資料節點。
  5. 如請求項2所述的鎖存器電路，其中所述第二反相器包括第七電晶體及第八電晶體，其中所述第七電晶體的源極連接至所述第二內部節點，且第七電晶體的汲極連接至所述第二資料節點，其中所述第八電晶體的源極連接至所述第二資料節點，且所述第八電晶體的汲極連接至所述接地，且其中所述第七電晶體的閘極連接至所述第八電晶體的閘極，所述第八電晶體的所述閘極轉而連接至所述第一資料節點。
  6. 如請求項1所述的鎖存器電路，更包括第一賦能電晶體及第二賦能電晶體，其中所述第一賦能電晶體的源極連接至所述第一資料節點，所述第一賦能電晶體的汲極連接至所述接地，且所述第一賦能電晶體的閘極連接至賦能端，且其中所述第二賦能電晶體的源極連接至所述第二資料節點，所述第二賦能電晶體的汲極連接至所述接地，且所述第二賦能電晶體的閘極連接至所述賦能端。
  7. 一種鎖存器，包括：第一電晶體，其中所述第一電晶體的源極連接至第一內部節 點，且所述第一電晶體的汲極連接至第一資料節點；第二電晶體，其中所述第二電晶體的源極連接至所述第一資料節點，且所述第二電晶體的汲極連接至接地，且其中所述第二電晶體的閘極在第二資料節點處連接至所述第一電晶體的閘極；第三電晶體，其中所述第三電晶體的源極連接至第二內部節點，且所述第三電晶體的汲極連接至所述第二資料節點；第四電晶體，其中所述第四電晶體的源極連接至所述第二資料節點，且所述第四電晶體的汲極連接至所述接地，且其中所述第四電晶體的閘極在所述第一資料節點處連接至所述第三電晶體的閘極；第五電晶體，其中所述第五電晶體的源極連接至功率節點，所述第五電晶體的汲極連接至所述第一內部節點，且所述第五電晶體的閘極連接至第一輸入端，其中第一輸入端接收記憶體裝置的被選擇的位元線的位元線電流；第六電晶體，其中所述第六電晶體的源極連接至所述功率節點，所述第六電晶體的汲極連接至所述第二內部節點，且所述第六電晶體的閘極連接至第二輸入端，其中所述其中第二輸入端接收所述記憶體裝置的被選擇的互補位元線的互補位元線電流；第七電晶體，其中所述第七電晶體的源極連接至電源電壓節點，且所述第七電晶體的汲極連接至所述功率節點，其中所述第七電晶體在啟用時將所述功率節點連接至所述電源電壓節點；以及第八電晶體，其中所述第八電晶體的源極連接至所述功率節點，且所述第八電晶體的汲極連接至所述接地，其中所述第八電 晶體在啟用時將所述功率節點連接至所述接地，且其中所述鎖存器可操作以在所述第一資料節點處儲存第一位元值，且在所述第二資料節點處儲存第二位元值。
  8. 如請求項7所述的鎖存器，更包括第一賦能電晶體及第二賦能電晶體，其中所述第一賦能電晶體的源極連接至所述第一資料節點，所述第一賦能電晶體的汲極連接至所述接地，且所述第一賦能電晶體的閘極連接至賦能端，且其中所述第二賦能電晶體的源極連接至所述第二資料節點，所述第二賦能電晶體的汲極連接至所述接地，且所述第二賦能電晶體的閘極連接至所述賦能端。
  9. 一種用於操作鎖存器的方法，所述方法包括：在所述鎖存器的輸入單元的第一輸入端處接收第一輸入信號，其中所述第一輸入信號是記憶體裝置的被選擇的位元線的位元線電流；在所述輸入單元的第二輸入端處接收第二輸入信號，其中所述第二輸入信號是所述記憶體裝置的被選擇的互補位元線的互補位元線電流；回應於接收到所述第一輸入信號及所述第二輸入信號而控制所述鎖存器的交叉耦合反相器，其中所述交叉耦合反相器連接至所述輸入單元，且其中所述輸入單元連接於功率節點與所述交叉耦合反相器之間；回應於接收到所述第一輸入信號及所述第二輸入信號而啟用連接於所述功率節點與電源電壓節點之間的第一電晶體，其中當啟用時，所述第一電晶體將所述功率節點連接至所述電源電壓節 點，其中啟用所述第一電晶體包括藉由變為第一值的賦能信號啟用所述第一電晶體；在所述鎖存器的第一資料節點處儲存第一位元值，且在所述鎖存器的第二資料節點處儲存第二位元值；以及啟用連接於所述功率節點與接地之間的第二電晶體，其中啟用所述第二電晶體包括藉由變為第二值的所述賦能信號啟用所述第二電晶體。
  10. 如請求項9所述的方法，更包括：使所述賦能信號變為所述第二值；將第一內部節點及第二內部節點設定為位元值零，其中所述輸入單元在所述第一內部節點及所述第二內部節點處連接至所述交叉耦合反相器；以及將所述第一資料節點及所述第二資料節點設定為所述位元值零。
TW110109894A 2021-01-29 2021-03-19 鎖存器電路、鎖存器及用於操作鎖存器的方法 TWI777460B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/162,440 US11469745B2 (en) 2021-01-29 2021-01-29 Latch
US17/162,440 2021-01-29

Publications (2)

Publication Number Publication Date
TW202230985A TW202230985A (zh) 2022-08-01
TWI777460B true TWI777460B (zh) 2022-09-11

Family

ID=82527480

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110109894A TWI777460B (zh) 2021-01-29 2021-03-19 鎖存器電路、鎖存器及用於操作鎖存器的方法

Country Status (3)

Country Link
US (3) US11469745B2 (zh)
CN (1) CN114826215A (zh)
TW (1) TWI777460B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102957405A (zh) * 2011-08-30 2013-03-06 安凯(广州)微电子技术有限公司 一种动态锁存比较器
CN104579252A (zh) * 2015-01-05 2015-04-29 中国传媒大学 一种基于延时的双轨预充逻辑触发器
CN104620503A (zh) * 2013-06-11 2015-05-13 华为技术有限公司 高速锁存器
CN105162441A (zh) * 2015-09-25 2015-12-16 中国电子科技集团公司第二十四研究所 一种高速低功耗动态比较器
CN105187045A (zh) * 2015-08-13 2015-12-23 清华大学 一种高速电路的带上拉pmos管的动态锁存器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3874733B2 (ja) * 2003-02-28 2007-01-31 富士通株式会社 高速入力信号の受信回路
US7545180B2 (en) * 2006-09-26 2009-06-09 Stmicroelectronics Pvt. Ltd. Sense amplifier providing low capacitance with reduced resolution time
US7936192B2 (en) * 2008-05-16 2011-05-03 Van Den Berg Leendert Jan Alias-locked loop frequency synthesizer using a regenerative sampling latch
US8659322B2 (en) * 2011-01-28 2014-02-25 Freescale Semiconductor, Inc. Memory having a latching sense amplifier resistant to negative bias temperature instability and method therefor
US9111637B1 (en) * 2014-05-12 2015-08-18 Avago Technologies General IP Singapore) Pte Ltd Differential latch word line assist for SRAM
US9667230B1 (en) * 2016-03-23 2017-05-30 Nvidia Corporation Latch and flip-flop circuits with shared clock-enabled supply nodes
JP6645933B2 (ja) * 2016-08-19 2020-02-14 キオクシア株式会社 データラッチ回路および半導体装置
US10965383B1 (en) * 2020-01-02 2021-03-30 Qualcomm Incorporated Zero hold time sampler for low voltage operation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102957405A (zh) * 2011-08-30 2013-03-06 安凯(广州)微电子技术有限公司 一种动态锁存比较器
CN104620503A (zh) * 2013-06-11 2015-05-13 华为技术有限公司 高速锁存器
CN104579252A (zh) * 2015-01-05 2015-04-29 中国传媒大学 一种基于延时的双轨预充逻辑触发器
CN105187045A (zh) * 2015-08-13 2015-12-23 清华大学 一种高速电路的带上拉pmos管的动态锁存器
CN105162441A (zh) * 2015-09-25 2015-12-16 中国电子科技集团公司第二十四研究所 一种高速低功耗动态比较器

Also Published As

Publication number Publication date
CN114826215A (zh) 2022-07-29
US20220247394A1 (en) 2022-08-04
US11469745B2 (en) 2022-10-11
US11641193B2 (en) 2023-05-02
US20230268909A1 (en) 2023-08-24
US20220360254A1 (en) 2022-11-10
US11973502B2 (en) 2024-04-30
TW202230985A (zh) 2022-08-01

Similar Documents

Publication Publication Date Title
CN112767975B (zh) 灵敏放大器及其控制方法
TWI766389B (zh) 位準移位器、位準移位方法及位準移位系統
JP5201487B2 (ja) 不揮発性ラッチ回路
US7317335B2 (en) Level shifter with low leakage current
US11677400B2 (en) Level shifter circuit and method of operating the same
US7479818B2 (en) Sense amplifier flip flop
KR0146387B1 (ko) 플립플롭형 증폭 회로
US7002834B2 (en) Semiconductor integrated circuit
WO2023240676A1 (zh) 一种数据处理电路、方法和半导体存储器
TWI777460B (zh) 鎖存器電路、鎖存器及用於操作鎖存器的方法
US8988146B1 (en) Voltage amplifier for capacitive sensing devices using very high impedance
US6437604B1 (en) Clocked differential cascode voltage switch with pass gate logic
JP6617879B2 (ja) 半導体集積回路、ラッチ回路およびフリップフロップ回路
US20140355360A1 (en) High speed and low offset sense amplifier
TWI603328B (zh) 鎖存電路以及半導體記憶裝置
CN113299327B (zh) 锁存器、数据运算单元以及芯片
EP1096677A2 (en) Latch circuit with a small number of nodes for high speed operation
JPH05189970A (ja) 昇圧回路
US20070052466A1 (en) Flip-flop with improved operating speed
KR100973720B1 (ko) 반도체 메모리장치의 래치회로
TW202331717A (zh) 在一第一電力域中的電路
TWM517481U (zh) 電壓位準轉換器
CN116111993A (zh) 一种模拟开关电路
JPH0574170A (ja) 半導体装置
TWM538183U (zh) 電壓位準轉換器

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent