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TWI777201B - 記憶體系統之控制方法及記憶體系統 - Google Patents

記憶體系統之控制方法及記憶體系統 Download PDF

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TWI777201B
TWI777201B TW109125417A TW109125417A TWI777201B TW I777201 B TWI777201 B TW I777201B TW 109125417 A TW109125417 A TW 109125417A TW 109125417 A TW109125417 A TW 109125417A TW I777201 B TWI777201 B TW I777201B
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TW
Taiwan
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memory
data
circuit
mentioned
symbol
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TW109125417A
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TW202101234A (zh
Inventor
小林弘幸
出口淳
弘原海潤治
都井敬
Original Assignee
日商鎧俠股份有限公司
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Publication date
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Abstract

本發明之一實施形態提供一種解決串列介面與記憶體介面之資料傳送速度不匹配，且大容量、寬頻帶之記憶體系統。  根據一實施形態，記憶體系統具備第1及第2記憶體、記憶體控制器、以及橋接電路。記憶體控制器發送第1資料，該第1資料係應分別寫入至第1及第2記憶體之資料，且係於振幅方向及時間方向中之任一方向以上分配給對應之各記憶體之區域中包含各記憶體之特定位元資料。橋接電路從自記憶體控制器發送之第1資料中分配給該第1記憶體之區域，取出特定位元資料，控制特定位元資料之向第1記憶體之寫入，且將所取出之特定位元資料自第1資料去除後之第2資料，發送至控制向第2記憶體之資料寫入之第2橋接電路。

Description

記憶體系統之控制方法及記憶體系統
本實施形態係關於一種記憶體系統。
先前，作為用於電腦系統之外部記憶裝置，搭載有非揮發性記憶體之記憶體系統受到關注。記憶體系統係由記憶體控制器及連接於控制器之記憶體構成，與外部裝置之通信係藉由串列介面進行，與記憶體之通信係藉由記憶體介面進行。通常，記憶體之通信速度較慢，因此藉由將記憶體並聯連接，而謀求大容量化與寬頻帶化。然而，因並聯連接而配線負荷增大，因此利用並聯化所實現之寬頻帶化存在極限。進而，伴隨近年之串列介面之寬頻帶化，要求更進一步之記憶體之大容量、寬頻帶化。
一實施形態提供一種解決串列介面與記憶體介面之資料傳送速度不匹配，且大容量、寬頻帶之記憶體系統。
根據一實施形態，記憶體系統具備第1及第2記憶體、記憶體控制器、以及橋接電路。記憶體控制器發送第1資料，該第1資料係應分別寫入至第1及第2記憶體之資料，且係於振幅方向及時間方向中之任一方向以上分配給對應之各記憶體之區域中包含各記憶體之特定位元資料。橋接電路從自記憶體控制器發送之第1資料中分配給第1記憶體之區域，取出特定位元資料，控制特定位元資料之向第1記憶體之寫入，並將所取出之特定位元資料自第1資料去除後之第2資料，發送至控制向第2記憶體之資 料寫入之第2橋接電路。
1:記憶體系統
100:記憶體控制器
101:多工化部
102:反多工化部
103:控制器
110:第1橋接電路
111:接收電路
112:發送電路
113:接收電路
114:發送電路
115:CDR
116:CDR
120:第2橋接電路
121:接收電路
122:發送電路
123:接收電路
124:發送電路
125:CDR
126:CDR
130:第3橋接電路
131:接收電路
132:發送電路
133:接收電路
134:發送電路
135:CDR
136:CDR
140:第4橋接電路
141:接收電路
144:發送電路
145:CDR
151:第1記憶體
152:第2記憶體
153:第3記憶體
154:第4記憶體
180:通信介面
201:第1記憶體用寫入資料
202:第2記憶體用寫入資料
203:第3記憶體用寫入資料
204:第4記憶體用寫入資料
301:第1記憶體之讀取資料
302:第2記憶體之讀取資料
303:第3記憶體之讀取資料
304:第4記憶體之讀取資料
401:寫入符號
402:寫入符號
403:寫入符號
404:寫入符號
411:第1記憶體用寫入資料
412:第2記憶體用寫入資料
413:第3記憶體用寫入資料
414:第4記憶體用寫入資料
501:讀取符號
502:讀取符號
503:讀取符號
504:讀取符號
511:第4記憶體之讀取資料
512:第3記憶體之讀取資料
513:第2記憶體之讀取資料
514:第1記憶體之讀取資料
601:讀取符號
602:讀取符號
603:讀取符號
604:讀取符號
610:信號邊緣
701:時點
702:時點
703:時點
704:時點
801:時點
802:時點
803:時點
804:時點
901:時點
902:時點
903:時點
904:時點
1001:寫入符號
1002:寫入符號
1003:寫入符號
1004:寫入符號
1010:信號邊緣
1101:第1頻帶
1102:第2頻帶
1103:第3頻帶
1104:第4頻帶
1200:記憶體系統
1210:第1橋接電路
1211:接收電路
1212:發送電路
1213:CDR
1220:第2橋接電路
1221:接收電路
1222:發送電路
1223:CDR
1230:第3橋接電路
1231:接收電路
1232:發送電路
1233:CDR
1240:第4橋接電路
1241:接收電路
1242:發送電路
1243:CDR
1401:符號
1402:符號
1403:符號
1404:符號
1405:符號
1411:第1記憶體用寫入資料
1412:第2記憶體用寫入資料
1413:第3記憶體用寫入資料
1414:第4記憶體用寫入資料
1421:第1記憶體之讀取資料
1422:第2記憶體之讀取資料
1423:第3記憶體之讀取資料
1424:第4記憶體之讀取資料
1510:發送側之橋接電路
1511:接收電路
1512:發送電路
1513:CDR
1514:選擇器
1516:互斥或電路
1517:發送部
1519:發送側之記憶體
1520:接收側之橋接電路
1521:接收電路
1523:CDR
1524:接收部
1525:互斥或電路
圖1係表示第1實施形態之記憶體系統之構成例之圖。
圖2係例示藉由第1實施形態之多工化部而彙總之寫入符號之圖。
圖3係例示第1實施形態之NAND(Not AND，反及)控制器所接收之讀取符號之圖。
圖4係例示於第1實施形態之記憶體系統內發送之寫入符號之轉變之圖。
圖5係例示於第1實施形態之記憶體系統內傳送之讀取符號之轉變之圖。
圖6係例示第1實施形態之變化例1中之讀取符號與時脈之嵌埋時點的關係之圖。
圖7係例示藉由第1實施形態之變化例1中之第4橋接電路之發送電路所發送的儲存有第4記憶體之讀取資料之讀取符號之圖。
圖8(a)、(b)係例示藉由第1實施形態之變化例1中之第3橋接電路之發送電路所發送的儲存有第3記憶體及第4記憶體之讀取資料之讀取符號之圖。
圖9係例示第1實施形態之變化例1中之寫入符號與嵌埋時點之關係的圖。
圖10(A)~(D)係例示第1實施形態之變化例2中之於每個CDR(Clock Data Recovery，時脈資料恢復)中進行相位追隨功能之頻帶之圖。
圖11係表示第2實施形態之記憶體系統之構成例之圖。
圖12係表示第2實施形態之第1橋接電路~第4橋接電路之構成例之圖。
圖13係例示於第2實施形態之記憶體系統內發送之符號之轉變之圖。
圖14係例示變化例之發送側之橋接電路及接收側之橋接電路之構成之圖。
圖15(a)、(b)係表示使用如先前之方法以信號線發送讀取符號及同步信號之情形時之資料寬度的圖。
圖16(a)、(b)係表示以變化例之信號線發送之讀取符號及同步信號之資料寬度的圖。
以下，參照隨附圖式，對實施形態之記憶體系統詳細地進行說明。再者，本發明不受該等實施形態限定。
(第1實施形態)
圖1係表示第1實施形態之記憶體系統1之構成例之圖。記憶體系統1與(未圖示之)主機之間進行資料之收發。主機例如相當於個人電腦、攜帶型資訊終端、或伺服器等。記憶體系統1可自主機受理存取要求(讀取要求及寫入要求)。作為記憶體系統1，例如考慮有SSD(Solid State Drive，固態硬碟)、SD記憶卡(Secure Digital Memory Card，安全數位記憶卡)驅動器等，只要為可對非揮發性記憶體進行讀寫之系統即可。
記憶體系統1具備通信介面180、記憶體控制器100、第1橋接電路110、第2橋接電路120、第3橋接電路130、第4橋接電路140、第1記憶體151、第2記憶體152、第3記憶體153、及第4記憶體154。
通信介面180係用以與主機之間進行資料收發之介面。
第1記憶體151、第2記憶體152、第3記憶體153、及第4記憶體154例如為NAND型快閃記憶體(NAND記憶體)之封裝。於本實施形態中，第1記憶體151、第2記憶體152、第3記憶體153、及第4記憶體154並不限定於NAND記憶體之封裝，例如亦可為隔著記憶體介面而複數個並聯連接之記憶體群、或積層於封裝內之記憶體晶片群等由複數個記憶體構成。於本實施形態中，對使用NAND記憶體作為非揮發性記憶體之一例的例子進行說明，但亦可使用任意之非揮發性記憶體。例如，記憶體系統1亦可使用NOR(Not OR，反或)型快閃記憶體代替NAND記憶體。又，本實施形態中，對封裝之數量為4個之情形進行說明，但封裝之數量並無限制。
記憶體控制器100具備多工化部101、反多工化部102、及控制器103，進行主機與第1記憶體151~第4記憶體154之間之資料傳送。
多工化部(MUX)101將發送至第1記憶體151~第4記憶體154之各者之以1bit為單位之通信資料彙總。於本實施形態中，將作為要被寫入之資料(以下，稱為寫入資料)而彙總儲存之單位通信資料稱為寫入符號。
圖2係例示藉由本實施形態之多工化部101所彙總之寫入符號之圖。於圖2所示之例中，儲存第1記憶體151用寫入資料(1bit)201、第2記憶體152用寫入資料(1bit)202、第3記憶體153用寫入資料(1bit)203、及第4記憶體154用寫入資料(1bit)204。即，多工化部101將4bit寫入資料彙總為寫入符號。
圖2所示之寫入符號於振幅方向上設置2bit資料之儲存區 域，於時間方向上設置2bit資料之儲存區域。然後，於所設置之儲存區域中預先分配給設置於本實施形態之記憶體系統1之各記憶體封裝(第1記憶體151~第4記憶體154)的區域，儲存要發送至該記憶體封裝之1bit資料。
對本實施形態中之對每個記憶體封裝預先分配區域之方法之一例進行說明。於記憶體系統1啟動時，記憶體控制器100對第1橋接電路1210~第4橋接電路1240發送唯一識別每個橋接電路之ID(Identification，標識符)。第1橋接電路1210~第4橋接電路1240可依照所發送之ID而識別預先分配至本橋接電路之區域。藉此，於資料通信時，可自啟動時預先分配之區域取出記憶體用寫入資料(1bit)。於本實施形態中，表示了分配方法之一例，亦可於製造、出貨時設定預先分配給各記憶體之區域。
再者，對本實施形態之多工化部101使用以1時槽傳送2bit資訊之PAM(Pulse Amplitude Modulation)4(4相脈衝振幅調變)之例進行說明，但亦可使用其他方法。於本實施形態中，對在振幅方向及時間方向上設置儲存資料之區域之例進行說明，但亦可於振幅方向及時間方向中之任一方向上設置儲存資料之區域。再者，於本實施形態中，對在每個記憶體之封裝儲存1bit資料之例進行說明，但並不限定於1bit，例如亦可儲存2bit資料。
先前，於自記憶體控制器對複數個橋接電路發送資料時，必須追加用以特定出資料之發送目標之橋接電路的位址資訊。於該情形時，由於對所發送之資訊追加了位址資訊，故資料之發送效率降低，傳送速度降低。又，於發送追加有位址資訊之資料之情形時，必須於各橋接電 路中進行判別是否為向本電路發送之資料之處理等。因此，於將複數個橋接電路串聯連接，自前段之橋接電路向後段之橋接電路發送資料之情形時，因各橋接電路之處理所產生之延遲成為問題。另一方面，於為了實現高速化而將追加有位址資訊之資料發送至所連接之所有橋接電路之情形時，產生消耗電力增大之問題。
與此相對，本實施形態之記憶體控制器100係於預先分配給每個橋接電路之區域中，儲存要向橋接電路發送之資料。藉此，橋接電路藉由自預先分配給本橋接電路之區域讀入1bit資料，而即便不設置位址資訊，亦可接收以本橋接電路為發送目標之資料。
又，本實施形態之多工化部101將用以供各橋接電路(第1橋接電路110~第4橋接電路140)特定出儲存有本區塊電路之資料之儲存區域的同步信號(時脈)與寫入符號一起嵌埋於要發送之信號。再者，同步信號之嵌埋方法使用周知之方法即可，省略說明。再者，將同步信號與寫入符號一起嵌埋於相同信號之方法並無限制，亦可自與寫入符號不同之信號線發送。如此，同步信號之發送方法可使用無論是否為周知方法之任何方法。
圖1之控制器103控制與第1橋接電路110之間之資料傳送。例如，控制器103將藉由多工化部101而多工化後之寫入符號發送至第1橋接電路110。
控制器103自第1橋接電路110接收讀取符號。於本實施形態中，將自第1記憶體151~第4記憶體154讀出之1bit讀取資料彙總儲存所得之單位通信資料被稱為讀取符號。
圖3係例示控制器103所接收之讀取符號之圖。於圖3所示 之例中，儲存自第1記憶體151讀出之讀取資料(以下，稱為第1記憶體151之讀取資料)(1bit)301、第2記憶體152之讀取資料(1bit)302、第3記憶體153之讀取資料(1bit)303、及第4記憶體154之讀取資料(1bit)304。即，控制器103接收將自各記憶體(第1記憶體151~第4記憶體154)讀出之1bit單位之讀取資料彙總所得的4bit讀取符號。
圖3所示之讀取符號於振幅方向上設置2bit資料之儲存區域，於時間方向上設置2bit資料之儲存區域。然後，於所設置之儲存區域中的預先分配給設置於本實施形態之記憶體系統1之各記憶體封裝(第1記憶體151~第4記憶體154)之區域，儲存自該記憶體封裝讀出之1bit單位之資料。
返回至圖1，反多工化部(DEMUX)102針對所接收到之各讀取符號，自預先分配給各記憶體封裝(第1記憶體151~第4記憶體154)之區域讀出1bit單位之資料，產生各記憶體封裝(第1記憶體151~第4記憶體154)之資料。然後，將所產生之資料自通信介面180發送至主機。
第1橋接電路110係用以控制對第1記憶體151進行資料之讀出及寫入之橋接電路，具備接收電路111、發送電路112、接收電路113、及發送電路114。再者，於本實施形態中，關於第1橋接電路110控制對第1記憶體151進行資料之讀出及寫入之例進行說明，但亦可僅控制資料之讀出及寫入中之任一者。
第1橋接電路110自預先分配給第1記憶體151之區域，讀出自記憶體控制器100發送而來之寫入符號中的1bit寫入資料。
接收電路111具備CDR115。CDR115根據自記憶體控制器100發送之信號，與和寫入符號一起發送來之同步信號(時脈)相位同步。
圖4係例示於本實施形態之記憶體系統1內發送之寫入符號之轉變之圖。如圖4所示，記憶體控制器100發送儲存有第1記憶體151用寫入資料(1bit)411、第2記憶體152用寫入資料(1bit)412、第3記憶體153用寫入資料(1bit)413、及第4記憶體154用寫入資料(1bit)414之寫入符號401。
然後，接收電路111以同步信號為基準，自預先分配給第1記憶體151之區域，讀出自記憶體控制器100發送而來(圖4所示)之寫入符號401中的第1記憶體151用寫入資料(1bit)411。然後，接收電路111基於所讀出之第1記憶體151用寫入資料411，進行將該資料寫入至第1記憶體151之控制。
其後，接收電路111將寫入符號401及同步信號交付給發送電路112。
然後，發送電路112以同步信號為基準，自分配為第1記憶體151用之區域，去除(抹除)寫入符號401中之第1記憶體151用寫入資料(1bit)411，從而產生寫入符號402。如圖4所示，寫入符號402由第2記憶體152用寫入資料(1bit)412、第3記憶體153用寫入資料(1bit)413、及第4記憶體154用寫入資料(1bit)414構成。
然後，發送電路112將於寫入符號402中包含有自CDR115接收之同步信號所得之信號發送至第2橋接電路120。作為使寫入符號402包含同步信號之方法，可使用任何方法，例如考慮於產生寫入符號402之信號邊緣之時點作為振幅資訊包含。寫入符號402與寫入符號401相比，除去(刪除)了寫入符號後之振幅方向上之資料量得以減少。藉此，本實施形態之記憶體系統1可降低用於振幅方向之電壓，因此可實現消耗電力之 降低。其次，對第2橋接電路120進行說明。再者，對於第1橋接電路110之接收電路113及發送電路114將於下文敍述。
第2橋接電路120係用以控制對第2記憶體152進行資料之讀出及寫入之橋接電路，具備接收電路121、發送電路122、接收電路123、及發送電路124。再者，於本實施形態中，關於第2橋接電路120控制對第2記憶體152進行資料之讀出及寫入之例進行說明，亦可僅進行資料之讀出及寫入中之任一者。
接收電路121具備CDR125。CDR125根據自第1橋接電路110發送之信號，與和寫入符號402一起發送來之同步信號(時脈)相位同步。
然後，接收電路121以同步信號為基準，從自第1橋接電路110發送而來(圖4所示)之寫入符號402，讀出第2記憶體152用寫入資料(1bit)412。然後，接收電路121基於所讀出之第2記憶體152用寫入資料412，進行將該資料寫入至第2記憶體152之控制。
發送電路122以同步信號為基準，自分配為第2記憶體152用之區域，去除寫入符號402中之第2記憶體152用寫入資料(1bit)412，從而產生寫入符號403。如圖4所示，寫入符號403係由第3記憶體153用寫入資料(1bit)413、及第4記憶體154用寫入資料(1bit)414構成。
然後，發送電路122將於寫入符號403中包含有自CDR125接收之同步信號所得之信號發送至第3橋接電路130。寫入符號403與寫入符號402相比，時間方向上之資料量得以減少。因此，本實施形態之發送電路122將自寫入符號402降低取樣頻率(downsampling)所得之資料作為寫入符號403發送至第3橋接電路130。藉此，可實現消耗電力之降低。其 次，對第3橋接電路130進行說明。再者，對於第2橋接電路120之接收電路123及發送電路124將於下文敍述。
第3橋接電路130係用以控制對第3記憶體153進行資料之讀出及寫入之橋接電路，具備接收電路131、發送電路132、接收電路133、及發送電路134。再者，於本實施形態中，關於第3橋接電路130控制對第3記憶體153進行資料之讀出及寫入之例進行說明，亦可僅進行資料之讀出及寫入中之任一者。
接收電路131具備CDR135。CDR135根據自第2橋接電路120發送而來之信號，與和寫入符號403一起發送來之同步信號(時脈)相位同步。
然後，接收電路131以同步信號為基準，從自第2橋接電路120發送而來(圖4所示)之寫入符號403，讀出第3記憶體153用寫入資料(1bit)413。然後，接收電路131基於所讀出之第3記憶體153用寫入資料413，進行將該資料寫入至第3記憶體153之控制。
然後，發送電路132以同步信號為基準，自分配為第3記憶體153用之區域，去除寫入符號403中之第3記憶體153用寫入資料(1bit)413，從而產生寫入符號404。如圖4所示，寫入符號404係由第4記憶體154用寫入資料(1bit)414構成。
然後，發送電路132將於寫入符號404中包含有自CDR135接收之同步信號所得之信號發送至第4橋接電路140。寫入符號404與寫入符號403相比，振幅方向上之資料量得以減少。藉此，本實施形態之記憶體系統1可降低用於振幅方向之電壓，因此可實現消耗電力之降低。其次，對第4橋接電路140進行說明。再者，對第3橋接電路130之接收電路 133、及發送電路134將於下文敍述。
第4橋接電路140係用以控制對第4記憶體154進行資料之讀出及寫入之橋接電路，至少具備接收電路141、及發送電路144。再者，於本實施形態中，關於第4橋接電路140控制對第4記憶體154進行資料之讀出及寫入之例進行說明，亦可僅進行資料之讀出及寫入中之任一者。
接收電路141具備CDR145。CDR145根據自第3橋接電路130發送之信號，與和寫入符號404一起發送來之同步信號(時脈)相位同步。
然後，接收電路141以同步信號為基準，從自第3橋接電路130發送而來(圖4所示)之寫入符號404，讀出第4記憶體154用寫入資料(1bit)414。然後，接收電路141基於所讀出之第4記憶體154用寫入資料414，進行將該資料寫入至第4記憶體154之控制。
其次，對本實施形態之記憶體系統1之橋接電路(第1橋接電路110~第4橋接電路140)將自第1記憶體151~第4記憶體154讀出之資料交付給記憶體控制器100之前的處理進行說明。
於本實施形態中，橋接電路(第1橋接電路110~第4橋接電路140)與對第1記憶體151~第4記憶體154交付寫入資料時同樣地，對記憶體控制器100交付將自第1記憶體151~第4記憶體154讀出之1bit資料(以下，稱為讀取資料)彙總所得之單位通信資料(讀取符號)。
首先，發送電路144以同步信號為基準，產生儲存有自第4記憶體154讀出之讀取資料之讀取符號。同步信號可使用自發送電路132發送而來之同步信號，亦可新產生。
圖5係例示於本實施形態之記憶體系統1內傳送之讀取符號 之轉變之圖。如圖5所示，發送電路144發送儲存有第4記憶體154之讀取資料(1bit)511之讀取符號501。
然後，發送電路144將讀取符號501中包含有用於產生讀取符號501之同步信號所得之信號發送至第3橋接電路130。其次，對第3橋接電路130之接收電路133及發送電路134進行說明。
第3橋接電路130之接收電路133具備CDR136。CDR136根據自第4橋接電路140發送之信號，與和讀取符號501一起發送來之同步信號(時脈)相位同步。
發送電路134以同步信號為基準，對於讀取符號501，於分配為第3記憶體153用之區域儲存自第3記憶體153讀出之讀取資料(1bit)512，而產生讀取符號502。如圖5所示，讀取符號502由第3記憶體153之讀取資料(1bit)512、及第4記憶體154之讀取資料(1bit)511構成。
發送電路134將於讀取符號502中包含有自CDR136接收之同步信號所得之信號發送至第2橋接電路120。其次，對第2橋接電路120之接收電路123及發送電路124進行說明。
第2橋接電路120之接收電路123具備CDR126。CDR126根據自第3橋接電路130發送之信號，與和讀取符號502一起發送來之同步信號(時脈)相位同步。
發送電路124以同步信號為基準，對於讀取符號502，於分配為第2記憶體152用之區域儲存自第2記憶體152讀出之讀取資料(1bit)513，而產生讀取符號503。如圖5所示，讀取符號503由第2記憶體152之讀取資料(1bit)513、第3記憶體153之讀取資料(1bit)512、及第4記憶體154之讀取資料(1bit)511構成。
發送電路124將於讀取符號503中包含有自CDR126接收之同步信號所得之信號發送至第1橋接電路110。發送電路124於發送讀取符號503時，進行使取樣頻率翻倍之提升取樣頻率。其次，對第1橋接電路110之接收電路113及發送電路114進行說明。
第1橋接電路110之接收電路113具備CDR116。CDR116根據自第2橋接電路120發送之信號，與和讀取符號503一起發送來之同步信號(時脈)相位同步。
發送電路114以同步信號為基準，對於讀取符號503，於分配為第1記憶體151用之區域儲存自第1記憶體151讀出之讀取資料(1bit)514，而產生讀取符號504。如圖5所示，讀取符號504由第1記憶體151之讀取資料(1bit)514、第2記憶體152之讀取資料(1bit)513、第3記憶體153之讀取資料(1bit)512、及第4記憶體154之讀取資料(1bit)511構成。
然後，發送電路114將於讀取符號504中包含有自CDR116接收之同步信號所得之信號發送至記憶體控制器100。
藉此，記憶體控制器100接收讀取符號504。於本實施形態中，藉由進行上述處理，而記憶體控制器100可接收自第1記憶體151~第4記憶體154讀出之每1bit之讀取資料。
於本實施形態中，根據讀取符號及寫入符號之時間方向之資料量而進行提升取樣頻率及降低取樣頻率。藉此，設定與資料量相應之必要充分之頻率及振幅，因此可實現記憶體系統1中之省電力化。
於本實施形態中，於以讀取符號發送讀取資料之情形時、及以寫入符號發送寫入資料之情形時，無須儲存用以特定出發送目標之橋接電路之位址資訊。藉此，可削減所要發送之資料量。
再者，於本實施形態中，有關寫入第1記憶體151~第4記憶體154之資料之寫入目標的資訊可藉由將作為寫入符號儲存之1bit寫入資料組合而產生，省略說明。
本實施形態中，對第1記憶體151、第2記憶體152、第3記憶體153、及第4記憶體154為NAND型之快閃記憶體(NAND記憶體)之封裝之情形進行說明，但並不限制於NAND型之快閃記憶體(NAND記憶體)之封裝。又，於本實施形態中，並不限制設置於記憶體系統1之封裝之數量、隔著記憶體介面而複數個並聯連接之記憶體群、及積層於封裝內之記憶體晶片群等，而是根據實施態樣設置適當數量之封裝等。
(第1實施形態之變化例1)
於第1實施形態中，對同步信號未特別進行限制。可是，於先前將複數個橋接電路從屬連接之情形時，所有橋接電路之CDR均嵌埋與藉由該橋接電路所發送之資料相應之時脈。於所有橋接電路之CDR均嵌埋時脈之情形時，每次經由橋接電路時都要嵌埋時脈，因此產生被發送之信號所包含之資料之比率降低，有效資料比率下降的問題。因此，於本變化例1中，對抑制有效資料比率之降低之時脈之嵌埋時點進行說明。再者，對於本變化例1之構成，設為與第1實施形態相同。
首先，對讀取符號用時脈(同步信號)之嵌埋時點進行說明。圖6係例示本變化例1中之讀取符號與時脈之嵌埋時點之關係之圖。如圖6所示，自第4橋接電路140發送讀取符號601。然後，接收到讀取符號601之第3橋接電路130發送讀取符號602。接收到讀取符號602之第2橋接電路120發送讀取符號603。接收到讀取符號603之第1橋接電路110發送讀 取符號604。如此，每當經由橋接電路時，讀取符號於振幅方向及時間方向上發生變化。
然而，與讀取符號601之振幅變化之時點相對應的信號邊緣610被維持在第1橋接電路110所發送之讀取符號604。
因此，於本變化例中，第4橋接電路140之發送電路144發送儲存有自第4記憶體154讀出之1bit資料的讀取符號601時，在該讀取符號601之振幅變化之時點(信號邊緣610)，將同步信號(時脈)作為振幅資訊嵌埋。再者，將同步信號(時脈)作為振幅資訊嵌埋之方法可使用無論是否為周知方法之任何方法。
又，本變化例並不限制資料之傳送方式，例如考慮使用NRZ(non-return-to-zero，不歸零)方式。其次，對第3橋接電路130之發送電路134於讀取符號601中儲存第3記憶體153之讀取資料(1bit)而產生讀取符號602時亦保留同步信號(時脈)的情況進行說明。
圖7係例示藉由第1實施形態之變化例1中之第4橋接電路140之發送電路144所發送之儲存有第4記憶體154之讀取資料的讀取符號之圖。於圖7所示之例中，發送電路144在讀取符號之振幅變化之時點701、702、703、704嵌埋同步信號(時脈)。
圖8係表示藉由第1實施形態之變化例1中之第3橋接電路130之發送電路134所發送之儲存有第3記憶體153及第4記憶體154之讀取資料的讀取符號之例之圖。於圖8(a)所示之例中，示出了於第4記憶體154之讀取資料“0110100”儲存有第3記憶體153之讀取資料“1010101”之例。可確認到即便於該情形時，圖7中嵌埋了同步信號(時脈)之信號邊緣於時點801、802、803、804亦保留。
於圖8(b)所示之例中，示出了於第4記憶體154之讀取資料“0110100”中儲存有第3記憶體153之讀取資料“0000000”之例。可確認到即便於新儲存之讀取資料均為“0”之情形時，圖7中嵌埋了同步信號(時脈)之信號邊緣於時點901、902、903、904亦保留。
如圖8所示，由於無論儲存何種讀取資料，信號邊緣均保留，故無須對每個橋接電路嵌埋新的同步信號(時脈)。
其後於時間方向上儲存第2記憶體152及第1記憶體151之讀取資料，但當於時間方向上進行追加時，振幅不發生變化，因此當然信號邊緣保留，省略說明。
其次，對寫入符號用同步信號(時脈)之嵌埋時點進行說明。
圖9係例示第1實施形態之變化例1中之寫入符號與嵌埋時點之關係之圖。如圖9所示，自記憶體控制器100發送寫入符號1001。接收到寫入符號1001之第1橋接電路110將去除了第1記憶體151用寫入資料後之寫入符號1002發送至第2橋接電路120。
接收到寫入符號1002之第2橋接電路120發送去除了第2記憶體152用寫入資料後之寫入符號1003。接收到寫入符號1003之第3橋接電路130將去除了第3記憶體153用寫入資料後之寫入符號1004發送至第4橋接電路140。如此，每當經由橋接電路時，寫入符號於振幅方向及時間方向上發生變化。
然而，儲存有保留至最後之第4記憶體154用寫入資料的寫入符號1004之信號邊緣1010存在於寫入符號1001~1003之任一者。
因此，記憶體控制器100之控制器103於發送包含同步信號 及寫入符號1001之信號時，在寫入符號1001所包含之寫入資料中最後被刪除之第4記憶體用寫入資料(1bit)的振幅變化之時點(信號邊緣1010)，將同步信號(時脈)作為振幅資訊嵌埋。
藉此，於第1橋接電路110~第3橋接電路130中，可不嵌埋同步信號(時脈)而藉由第1橋接電路110~第4橋接電路140之各者，基於同步信號接收寫入資料(1bit)。於本變化例中，無須對每個橋接電路嵌埋時脈(同步信號)，因此可提昇資料之傳送效率。
(第1實施形態之變化例2)
於第1實施形態及其變化例1中，於各接收電路接收到寫入符號及讀取符號之情形時，以同步信號進行相位同步時之處理並無特別限制。可是，橋接電路所包含之CDR具備相位追隨功能。因此，對於在第1實施形態之變化例2之記憶體系統中，CDR具備對於嵌埋至寫入符號及讀取符號中之時脈的相位同步功能之情形進行說明。再者，本變化例2之構成與第1實施形態相同。即，記憶體系統1之CDR115、116、125、126、135、136、145具備相位追隨功能。
通常，於將橋接電路從屬連接之情形時，存在隨著信號所通過之橋接電路之數量變多，而該信號所包含之雜訊增加的傾向。因此，產生傳送之資料之BER(位元錯誤率：Bit Error Rate)上升之問題。因此，於本變化例2中，對抑制BER上升之CDR115、116、125、126、135、136、145進行說明。
首先，對記憶體控制器100發送寫入符號之情形進行說明，即，對在第1橋接電路110、第2橋接電路120、第3橋接電路130、及 第4橋接電路140之間進行包含寫入符號及同步信號之信號之收發的情形進行說明。
於此種情形時，存在隨著包含寫入符號及同步信號之信號所通過之橋接電路(第1橋接電路110、第2橋接電路120、第3橋接電路130、及第4橋接電路140)之數量增加，該信號所包含之雜訊增加的傾向。因此，本變化例2中，各橋接電路之CDR115、125、135、145所具有之相位追隨功能根據所通過之橋接電路之數量而擴大追隨相位之頻帶。
圖10係例示第1實施形態之變化例2中之於每個CDR115、125、135、145中進行之相位追隨功能之頻帶的圖。圖10(A)表示進行第1橋接電路110之CDR115之相位追隨功能中之同步信號之相位修正的第1頻帶1101。該第1頻帶1101可由任何設定方法設定，根據實施態樣而設定適當之頻帶。於圖10所示之例中，縱軸設為增益，橫軸設為相位。
第1橋接電路110之CDR115具有於接收到包含同步信號之寫入符號1001之情形時，使該信號追隨第1頻帶1101所包含之相位的第1相位追隨功能。然後，CDR115進行與嵌埋於寫入符號1001之同步信號相位同步之操作。然後，第1橋接電路110之接收電路111自基於所擷取之同步信號而特定出的預先分配給第1記憶體151之區域，讀出1bit資料。
圖10(B)設為藉由第2橋接電路120之CDR125進行相位追隨功能之第2頻帶1102。如圖10(A)及(B)所示，第2頻帶1102寬於第1頻帶1101。
第2橋接電路120之CDR125具有於接收到包含同步信號之寫入符號1002之情形時，使該信號追隨第2頻帶1102所包含之相位的第2相位追隨功能。然後，CDR125進行與嵌埋於寫入符號1002之同步信號相 位同步之操作。然後，第2橋接電路120之接收電路121自基於所擷取之同步信號而特定出的對第2記憶體152預先分配之區域，讀出1bit資料。
圖10(C)設為藉由第3橋接電路130之CDR135而進行相位追隨功能之第3頻帶1103。如圖10(A)、(B)及(C)所示，第3頻帶1103寬於第1頻帶1101及第2頻帶1102。
第3橋接電路130之CDR135具有於接收到包含同步信號之寫入符號1003之情形時，使該信號追隨第3頻帶1103所包含之相位的第3相位追隨功能。CDR135之其他功能與上述實施形態相同，省略說明。
圖10(D)設為藉由第4橋接電路140之CDR145而進行相位追隨功能之第4頻帶1104。如圖10(A)、(B)、(C)及(D)所示，第4頻帶1104寬於第1頻帶1101、第2頻帶1102及第3頻帶1103。
第4橋接電路140之CDR145具有於接收到包含同步信號之寫入符號1004之情形時，使該信號追隨第4頻帶1104所包含之相位的第4相位追隨功能。CDR145之其他功能與上述實施形態相同，省略說明。
於本變化例2中，藉由根據所通過之橋接電路之數量，使CDR之相位追隨功能之頻帶逐漸變寬，而使對於混入所要傳送之信號之雜訊之耐性變強。又，於所通過之橋接電路之數量較少之階段，頻帶較窄，因此可實現消耗電力之削減。
又，於上述例中，對於每當進行寫入符號之交付時，均要根據所通過之橋接電路之數量而使進行CDR之相位追隨功能之頻帶不斷變寬之例進行了說明。
然而，本變化例所示之使進行CDR之相位追隨功能之頻帶不斷變寬之處理並不限定於進行寫入符號之交付之情形。例如，亦可於每 當進行讀取符號之交付時，根據所通過之橋接電路之數量而使進行CDR之相位追隨功能之頻帶變寬。如此，只要為於複數個橋接電路間交付彙總複數個資料而成之符號之樣態，則均可應用。
(第2實施形態)
圖11係表示第2實施形態之記憶體系統1200之構成例之圖。記憶體系統1200具備通信介面180、記憶體控制器100、第1橋接電路1210、第2橋接電路1220、第3橋接電路1230、第4橋接電路1240、第1記憶體151、第2記憶體152、第3記憶體153、及第4記憶體154。再者，對與第1實施形態相同之構成分配相同之符號，省略說明。
於第1實施形態中，對分開交付讀取符號與寫入符號之例進行了說明。於本實施形態中，設為交付將讀取資料與寫入資料彙總而成之符號之例。
即，第1橋接電路1210~第4橋接電路1240自預先分配給每個橋接電路之區域，讀出符號中之寫入資料，將該寫入資料自符號刪除後，於該預先分配之區域中儲存符號之讀取資料。
本實施形態之記憶體控制器100於啟動時，對第1橋接電路1210~第4橋接電路1240發送唯一識別每個橋接電路之ID。第1橋接電路1210~第4橋接電路1240可依照所發送之ID而識別分配給本橋接電路之區域。
圖12係表示第2實施形態之第1橋接電路1210~第4橋接電路1240中之構成例之圖。
第1橋接電路1210係用以針對第1記憶體151控制資料之讀 出及寫入之橋接電路，具備接收電路1211及發送電路1212。
接收電路1211具備CDR1213。CDR1213根據自記憶體控制器100發送之信號，與和符號一起發送來之同步信號(時脈)相位同步。
圖13係例示於本實施形態之記憶體系統1200內發送之符號之轉變之圖。如圖13所示，記憶體控制器100發送儲存有第1記憶體151用寫入資料(1bit)1411、第2記憶體152用寫入資料(1bit)1412、第3記憶體153用寫入資料(1bit)1413、及第4記憶體154用寫入資料(1bit)1414之符號1401。
然後，接收電路1211以同步信號為基準，自預先分配給第1記憶體151之區域，讀出自記憶體控制器100發送而來(圖13所示)之符號1401中之第1記憶體151用寫入資料(1bit)1411。然後，接收電路1211基於所讀出之第1記憶體151用寫入資料1411，進行將該資料寫入至第1記憶體151之控制。
其後，接收電路1211將符號1401及同步信號交付至發送電路1212。
發送電路1212自第1記憶體151接收所讀出之讀取資料。
然後，發送電路1212產生如下資料作為符號1402，即，以同步信號為基準，自分配為第1記憶體151用之區域將符號1401中之第1記憶體151用寫入資料(1bit)1411去除後，於分配為第1記憶體151用之區域中儲存第1記憶體151之讀取資料(1bit)1421所得之資料。
如圖13所示，符號1402由第1記憶體151之讀取資料(1bit)1421、第2記憶體152用寫入資料(1bit)1412、第3記憶體153用寫入資料(1bit)1413、及第4記憶體154用寫入資料(1bit)1414構成。
然後，發送電路1212將於符號1402中包含有自CDR1213接收之同步信號所得之信號發送至第2橋接電路1220。
第2橋接電路1220係用以控制對第2記憶體152進行資料之讀出及寫入之橋接電路，具備接收電路1221及發送電路1222。
接收電路1221具備CDR1223。CDR1223根據自第1橋接電路1210發送之信號，與和符號1402一起發送來之同步信號(時脈)相位同步。
然後，接收電路1221以同步信號為基準，自預先分配給第2記憶體152之區域，讀出自第1橋接電路1210發送而來(圖13所示)之符號1402中的第2記憶體152用寫入資料(1bit)1412。然後，接收電路1221基於所讀出之第2記憶體152用寫入資料1412，進行將該資料寫入至第2記憶體152之控制。
其後，接收電路1221將符號1402及同步信號交付至發送電路1222。
發送電路1222自第2記憶體152接收所讀出之讀取資料。
然後，發送電路1222以同步信號為基準，自分配為第2記憶體152用之區域，將符號1402中之第2記憶體152用寫入資料(1bit)1412去除後，於分配為第2記憶體152用之區域中儲存第2記憶體152之讀取資料(1bit)1422，從而產生符號1403。
如圖13所示，符號1403由第1記憶體151之讀取資料(1bit)1421、第2記憶體152之讀取資料(1bit)1422、第3記憶體153用寫入資料(1bit)1413、及第4記憶體154用寫入資料(1bit)1414構成。
然後，發送電路1222將於符號1403中包含有自CDR1223 接收之同步信號所得之信號發送至第3橋接電路1230。
第3橋接電路1230係用以控制對第3記憶體153進行資料之讀出及寫入之橋接電路，具備接收電路1231、及發送電路1232。
接收電路1231具備CDR1233。CDR1233根據自第2橋接電路1220發送之信號，與和符號1403一起發送來之同步信號(時脈)相位同步。
然後，接收電路1231以同步信號為基準，自預先分配給第3記憶體153之區域，讀出自第2橋接電路1220發送而來(圖13所示)之符號1403中的第3記憶體153用寫入資料(1bit)1413。然後，接收電路1231基於所讀出之第3記憶體153用寫入資料(1bit)1413，進行將該資料寫入至第3記憶體153之控制。
其後，接收電路1231將符號1403及同步信號交付至發送電路1232。
發送電路1232自第3記憶體153接收所讀出之讀取資料。
然後，發送電路1232以同步信號為基準，自分配為第3記憶體153用之區域，去除符號1403中之第3記憶體153用寫入資料(1bit)1413後，於分配為第3記憶體153用之區域中儲存第3記憶體153之讀取資料(1bit)1423，從而產生符號1404。
如圖13所示，符號1404由第1記憶體151之讀取資料1421、第2記憶體152之讀取資料1422、第3記憶體153之讀取資料1423、及第4記憶體154用寫入資料(1bit)1414構成。
然後，發送電路1232將於符號1404中包含有自CDR1233接收之同步信號所得之信號發送至第4橋接電路1240。
第4橋接電路1240係用以控制對第4記憶體154進行資料之讀出及寫入之橋接電路，具備接收電路1241、及發送電路1242。
接收電路1241具備CDR1243。CDR1243根據自第3橋接電路1230發送之信號，與和符號1404一起發送來之同步信號(時脈)相位同步。
然後，接收電路1241以同步信號為基準，自預先分配給第4記憶體154之區域，讀出自第3橋接電路1230發送而來(圖13所示)之符號1404中的第4記憶體154用寫入資料1414(1bit)。然後，接收電路1241基於所讀出之第4記憶體154用寫入資料(1bit)1414，進行將該資料寫入至第4記憶體154之控制。
其後，接收電路1241將符號1404及同步信號交付至發送電路1242。
發送電路1242自第4記憶體154接收所讀出之讀取資料。
然後，發送電路1242以同步信號為基準，自分配為第4記憶體154用之區域，去除符號1404中之第4記憶體154用寫入資料(1bit)1414後，於分配為第4記憶體154用之區域中儲存第4記憶體154之讀取資料1424，從而產生符號1405。
如圖13所示，符號1405由第1記憶體151之讀取資料1421、第2記憶體152之讀取資料1422、第3記憶體153之讀取資料1423、及第4記憶體154之讀取資料(1bit)1424構成。
然後，發送電路1242將於符號1405中包含有自CDR1243接收之同步信號所得之信號發送至記憶體控制器100。
於本實施形態中，藉由具備上述構成，而可利用形成為環 狀之橋接電路1210~1240間之符號之收發來實現橋接電路1210~1240與記憶體控制器100之間的資料收發。此時，無須將位址資訊等儲存於符號中，因此可提昇資料之發送效率。又，於上述構成之情形時，與先前相比，零件之件數更少，因此可實現消耗電力與成本之削減。
(變化例)
圖14係例示變化例之發送側之橋接電路及接收側之橋接電路之構成之圖。如圖14所示，發送側之橋接電路1510具備接收電路1511及發送電路1512。本變化例設為發送側之橋接電路1510對讀取符號之振幅追加自發送側之記憶體1519讀出之讀取資料的例。發送側之橋接電路1510只要為對振幅追加資料之橋接電路，則可為上述實施形態之第1橋接電路~第4橋接電路之任一構成。
接收電路1511具備CDR1513，發送電路1512具備選擇器1514、互斥或(exclusive OR)電路1516、以及具有第1發送機(TX)及第2發送機(TX)之發送部1517。
第1發送機(TX)自第1信號線發送信號。第2發送機(TX)自第2信號線發送信號。藉此，發送部1517分別以不同信號線(第1信號線及第2信號線)發送讀取符號與同步信號。
接收側之橋接電路1520至少具備接收電路1521。接收電路1521包含具備第1接收機(RX)及第2接收機(RX)之接收部1524、以及具備互斥或電路1525之CDR1523。
第1接收機(RX)自第1信號線接收信號。第2接收機(RX)自第2信號線接收信號。藉此，接收部1524分別以不同信號線(第1信號線及 第2信號線)接收讀取符號與同步信號。
此外，當使用如先前之方法對讀取符號之振幅追加讀取資料時，於所追加之資料為‘0’且保持不變之情形時，儲存於讀取符號之資料會產生偏差，因此存在DC(Direct Current，直流)平衡崩潰之可能性。儲存於讀取符號之資料產生偏差係指如下狀態：由於所追加之資料為‘0’且保持不變，因而於4個振幅值(信號之電壓值)中，僅端側之2個振幅(電壓)間發生變化。以圖15對端側之2個振幅間進行說明。
圖15係表示使用如先前之方法，以信號線發送讀取符號及同步信號之情形時之資料之寬度的圖。於圖15(a)所示之例中，於粗線1601及粗線1602之間，讀取資料之振幅變化。於圖15(b)所示之例中，於粗線1701及粗線1702之間，同步信號之振幅變化。如此，若利用先前之方法發送，則存在資料產生偏差之情形。於此種情形時，存在DC平衡崩潰之可能性。
因此，變化例之發送電路1512具備切換所讀出之讀取資料與所接收之讀取符號之選擇器1514、及互斥或電路1516。再者，變化例對使用讀取符號之處理進行說明，但並不限定於使用讀取符號之處理，亦可應用於使用寫入符號之處理。
選擇器1514構成為接收自CDR1513發送之讀取符號與自發送側之記憶體1519發送之讀取資料之任一者並進行切換，根據是否不於時間方向上儲存資料而使資料通過來使用。即，根據橋接電路不同，於追加讀取資料時，切換於時間方向上儲存資料或於振幅方向上追加資料。因此，為了適應該切換而設置選擇器1514。
互斥或電路1516於包含自選擇器1514輸出之讀取符號之信 號(自記憶體1519讀取之讀取符號、或自設置於較發送側之橋接電路1510更前之橋接電路傳送而來的讀取符號)與自CDR1513輸出之同步信號之間進行互斥或運算。
圖16係表示以本變化例之信號線發送之讀取符號及同步信號之資料之寬度的圖。於圖16(a)所示之例中，於粗線1801及粗線1802之間，讀取資料之振幅變化。於圖16(b)所示之例中，於粗線1901及粗線1902之間，同步信號之振幅變化。
如此，於本變化例中，藉由具備上述構成，可將對自前一橋接電路接收之讀取符號進行振幅調變後之資料設為讀取符號。即，讀取符號係以4個振幅值(信號之電壓值)中之以偏壓電壓為中心的低電壓側與高電壓側之2個振幅(電壓)間變化之方式被調變，因此可維持DC平衡。
接收側之橋接電路1520基於自發送側之橋接電路1510接收之讀取符號及同步信號進行處理。省略處理之方法。
於上述實施形態及變化例中，藉由具備上述構成，可不儲存發送目標之橋接電路之位址而實現資料向各橋接電路之發送。藉此，可提昇資料之發送效率。因此，於實施形態及變化例中，可實現資料之傳送速度之提昇。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2017-180351號(申請日：2017年9月20日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
1:記憶體系統
100:記憶體控制器
101:多工化部
102:反多工化部
103:控制器
110:第1橋接電路
111:接收電路
112:發送電路
113:接收電路
114:發送電路
115:CDR
116:CDR
120:第2橋接電路
121:接收電路
122:發送電路
123:接收電路
124:發送電路
125:CDR
126:CDR
130:第3橋接電路
131:接收電路
132:發送電路
133:接收電路
134:發送電路
135:CDR
136:CDR
140:第4橋接電路
141:接收電路
144:發送電路
145:CDR
151:第1記憶體
152:第2記憶體
153:第3記憶體
154:第4記憶體
180:通信介面

Claims (9)

  1. 一種記憶體系統之控制方法，該記憶體系統係具備第1記憶體、第2記憶體及控制器，該控制方法包含：發送第1資料，該第1資料係應分別寫入至上述第1及第2記憶體之資料，且係於振幅方向及時間方向中之任一方向以上分配給對應之各記憶體之區域中包含各記憶體之1bit之資料；從所發送之上述第1資料中分配給上述第1記憶體之區域，取出上述1bit之資料；控制所取出之上述1bit之資料之向上述第1記憶體之寫入；且發送所取出之上述1bit之資料自上述第1資料去除後之第2資料。
  2. 一種記憶體系統之控制方法，該記憶體系統係具備：第1記憶體；第1電路，其控制對上述第1記憶體之寫入；第2記憶體；第2電路，其控制對上述第2記憶體之寫入；及記憶體控制器；該控制方法包含：將第1資料自上述控制器發送至上述第1電路，該第1資料係將寫入上述第1記憶體之資料儲存於分配給上述第1記憶體之區域並且將寫入上述第2記憶體之資料儲存於分配給上述第2記憶體之區域所得的資料；藉由上述第1電路自分配給上述第1記憶體之區域取出上述第1資料中寫入上述第1記憶體之資料，指示對上述第1記憶體之寫入，且將自上述第1資料取出寫入上述第1記憶體之資料後之第2資料自上述第1電路發送至上述第2電路；及藉由上述第2電路自分配給上述第2記憶體之區域取出上述第2資料中 要寫入上述第2記憶體之資料，指示對上述第2記憶體之寫入；且自上述記憶體控制器發送之上述第1資料係包含每個上述記憶體的1bit資料。
  3. 一種記憶體系統，其具備：第1記憶體；第1電路，其控制對上述第1記憶體之寫入；第2記憶體；第2電路，其控制對上述第2記憶體之寫入；及記憶體控制器；且上述記憶體控制器係將第1傳送資料發送至第1電路，該第1傳送資料係將寫入上述第1記憶體之第1資料儲存於分配給上述第1記憶體之區域並且將寫入上述第2記憶體之第2資料儲存於分配給上述第2記憶體之區域所得的資料；上述第1電路執行將上述第1傳送資料中儲存於分配給上述第1記憶體之區域之上述第1資料寫入上述第1記憶體之控制，且將自上述第1傳送資料取出寫入上述第1記憶體之資料後之第2傳送資料發送至上述第2電路；上述第2電路執行將上述第2傳送資料中儲存於分配給上述第2記憶體之區域之上述第2資料寫入上述第2記憶體之控制；且上述記憶體控制器所發送之上述第1傳送資料係包含對上述第1記憶體的1bit資料及對上述第2記憶體的1bit資料。
  4. 如請求項3之記憶體系統，其中 上述第1電路進而將去除了上述第1傳送資料中儲存於分配給上述第1記憶體之區域之上述第1資料所得的資料作為上述第2傳送資料發送至上述第2電路。
  5. 如請求項4之記憶體系統，其中上述第1電路進而將去除了上述第1資料之資料中，於分配給上述第1記憶體之區域儲存自上述第1記憶體讀出之第3資料所得的資料作為上述第2傳送資料發送至上述第2電路。
  6. 如請求項3之記憶體系統，其中上述第1傳送資料係於時間方向分配給對應之各記憶體之區域中包含各記憶體之上述1bit之資料的資料；上述第1電路將對上述第1傳送資料降低取樣頻率(downsampling)所得之資料作為上述第2傳送資料發送至上述第2電路。
  7. 如請求項3至6中任一項之記憶體系統，其中上述記憶體控制器於上述第1傳送資料中發送用以特定出分配給上述第1記憶體或上述第2記憶體之區域之同步信號，且上述第1電路自基於上述同步信號而特定出之分配給上述第1記憶體之區域，讀出上述第1資料。
  8. 如請求項7之記憶體系統，其中上述第1電路接收包含上述同步信號及上述第1傳送資料之信號，並 於第1頻帶內自該信號抽出上述同步信號，藉此進行相位同步；且上述第2電路接收包含上述同步信號及上述第2傳送資料之信號，並於較上述第1頻帶寬之第2頻帶內自該信號抽出上述同步信號，藉此進行相位同步。
  9. 一種記憶體系統之控制方法，該記憶體系統係具備：第1記憶體；第1電路，其控制對上述第1記憶體之寫入；第2記憶體；第2電路，其控制對上述第2記憶體之寫入；及記憶體控制器；該控制方法包含：自上述記憶體控制器將第1傳送資料發送至上述第1電路，該第1傳送資料係將寫入上述第1記憶體之第1資料儲存於分配給上述第1記憶體之區域並且將寫入上述第2記憶體之第2資料儲存於分配給上述第2記憶體之區域所得的資料；藉由上述第1電路，執行將上述第1傳送資料中儲存於分配給上述第1記憶體之區域之上述第1資料寫入上述第1記憶體之控制，且將自上述第1傳送資料取出寫入上述第1記憶體之資料後之第2傳送資料發送至上述第2電路，且藉由上述第2電路，執行將上述第2傳送資料中儲存於分配給上述第2記憶體之區域之上述第2資料寫入上述第2記憶體之控制；且上述記憶體控制器所發送之上述第1傳送資料係包含對上述第1記憶體的1bit資料及對上述第2記憶體的1bit資料。
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