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TWI776645B - 乘積和運算裝置 - Google Patents

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TWI776645B
TWI776645B TW110131006A TW110131006A TWI776645B TW I776645 B TWI776645 B TW I776645B TW 110131006 A TW110131006 A TW 110131006A TW 110131006 A TW110131006 A TW 110131006A TW I776645 B TWI776645 B TW I776645B
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蘇純賢
張福文
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神盾股份有限公司
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Abstract

一種乘積和運算裝置。乘積和運算裝置包括具有編碼器電路以及多個反向器的類比數位轉換電路，多個反向器分別具有不同的臨界電壓，反應類比乘積和信號而產生多個位元信號，編碼器電路對多個位元信號進行編碼以產生數位信號。

Description

乘積和運算裝置
本發明是有關於一種運算裝置，且特別是有關於一種乘積和運算裝置。
隨著半導體技術的發展，各式半導體裝置不斷推陳出新。一種新穎的半導體裝置可以執行運算，例如是乘積和（sum-of-product）運算。乘積和運算對於人工智慧技術（Artificial Intelligence）而言具備相當大的用途。
在習知的乘積和運算裝置中，會將乘積和運算結果由類比信號轉為數位信號輸出。一般來說，常使用循續漸近式類比數位轉換器(Successive-approximation ADC)或快閃式類比數位轉換器(flash-type ADC)來實現信號的類比數位轉換。然而，循續漸近式類比數位轉換器有著工作效率不佳以及功耗大的缺點，循續漸近式類比數位轉換器則有著電路面積大的缺點，兩者皆無法符合乘積和運算裝置對類比數位轉換器的要求。
本發明提供一種乘積和運算裝置，具有工作效率高、低功耗以及電路面積小的優點。
本發明的乘積和運算裝置包括乘積和運算電路以及類比數位轉換電路。乘積和運算電路將多個權重信號與多個類比輸入信號進行乘積和運算，以輸出類比乘積和信號。類比數位轉換電路耦接乘積和運算電路，將類比乘積和信號轉為數位信號，類比數位轉換電路包括多個反向器與編碼器電路。上述多個反向器耦接乘積和運算電路，上述多個反向器分別具有不同的臨界電壓，上述多個反向器反應該類比乘積和信號而產生多個位元信號。編碼器電路耦接上述多個反向器，對上述多個位元信號進行編碼以產生數位信號。
基于上述，本發明實施例的乘積和運算裝置包括具有編碼器電路以及多個反向器的類比數位轉換電路，多個反向器分別具有不同的臨界電壓，可反應類比乘積和信號而產生多個位元信號，編碼器電路則可對多個位元信號進行編碼以產生數位信號。如此可使類比數位轉換電路具有高轉換效率、低功耗以及電路面積小的優點，而可滿足乘積和運算裝置對類比數位轉換電路的要求，拓展乘積和運算裝置應用於人工智慧技術的可行性。
為了使本發明之內容可以被更容易明瞭，以下特舉實施例做為本發明確實能夠據以實施的範例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟，係代表相同或類似部件。
以下請參照圖1，圖1是依照本發明一實施例所繪示的乘積和運算裝置的電路方塊示意圖。乘積和運算裝置包括乘積和運算電路102以及類比數位轉換電路104，乘積和運算電路102耦接類比數位轉換電路104。乘積和運算電路102可將多個權重信號SC1~SCN與多個類比輸入信號SA1~SAN進行乘積和運算，其中N為正整數，以輸出類比乘積和信號SMA1。類比數位轉換電路106則可將類比乘積和信號SMA1轉為數位信號SB1。
進一步來說，類比數位轉換電路106可包括多個反向器InV1~InV15以及編碼器電路106，各個反向器InV1~InV15的輸入端與輸出端分別耦接乘積和運算電路102與編碼器電路106。各個反向器InV1~InV15分別具有不同的臨界電壓，而可反應類比乘積和信號SMA1而產生對應的位元信號。舉例來說，在本實施例中，反向器InV1可用以產生最低位元信號，而反向器InV15可用以產生最高位元信號，反向器InV1~InV15所產生的位元信號可例如構成溫度計碼(然不以此為限)，以表示類比乘積和信號SMA1的信號值。
進一步來說，各個反向器InV1~InV15的實施方式可如圖2所示，在圖2實施例中，以反向器InV1進行說明，反向器InV2~InV15可以相同的方式實施。在圖2中，反向器InV1可包括P型電晶體M1以及N型電晶體M2，P型電晶體M1以及N型電晶體M2耦接於操作電壓VC與參考電壓之間，(在本實施例中參考電壓為接地電壓，然不以此為限。P型電晶體M1以及N型電晶體M2的閘極耦接乘積和運算電路102，以接收類比乘積和信號SMA1。P型電晶體M1以及N型電晶體M2的共同接點耦接編碼器電路106，反向器InV1可反應類比乘積和信號SMA1於P型電晶體M1以及N型電晶體M2的共同接點上產生對應的位元信號ST1。如上所述，反向器InV1~InV15具有不同的臨界電壓，在本實施例中，各個反向器InV1~InV15的臨界電壓反應P型電晶體M1與N型電晶體M2的通道寬度長度比不同而有所不同，亦即各個反向器InV1~InV15的臨界電壓可透過調整P型電晶體M1與N型電晶體M2的通道寬度長度比來設計。例如可使各反向器InV1~InV15的P型電晶體M1具有相同的通道寬度，各反向器的N型電晶體M2具有相同的通道寬度，並透過使各反向器InV1~InV15的P型電晶體M1與N型電晶體M2具有不同的通道長度來調整各個反向器InV1~InV15的臨界電壓。
此外，編碼器電路106可對反向器InV1~InV15所產生的位元信號進行編碼以產生數位信號SB1。舉例來說，編碼器電路106可將反向器InV1~InV15所產生的位元信號構成的溫度計碼編碼為二進制信號(在本實施例中，可編碼為4位元的二進制信號，然不以此為限)，並作為數位信號SB1輸出。在部分實施例中，編碼器電路106可例如以邏輯電路來實施，然不以此為限，編碼器電路106也可例如透過參照查找表(例如溫度計碼轉二進制碼的查找表)的方式將反向器InV1~InV15所產生的位元信號編碼為數位信號SB1。
如此藉由具有不同臨界電壓的反向器InV1~InV15以及編碼器電路106可快速地將類比乘積和信號SMA1轉換為數位信號SB1，可不需額外提供電流或電壓，而無靜態偏壓電流，僅有轉態電流，且轉態時間極短，具有功耗低且轉換效率高的優點，不會有如循續漸近式類比數位轉換器工作效率不佳以及功耗大的缺點，此外，反向器InV1~InV15與編碼器電路106的電路架構循續漸近式類比數位轉換器電路面積大的缺點。因此，乘積和運算裝置可更符合乘積和運算裝置對類比數位轉換電路的要求。
值得注意的是，上述實施例為以15個反向器InV1~InV15進行類比數位轉換電路106的說明，然反向器的數量並不以上述實施例為限，在其他實施例中，類比數位轉換電路106可包括更多或更少的反向器。
圖3是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。進一步來說，乘積和運算裝置的乘積和運算電路102可包括乘法電路302與加法電路304，乘法電路302耦接加法電路304。乘法電路302可接收多個類比輸入信號SA1~SAN以及多個權重信號SC1~SCN，將多個權重信號SC1~SCN與多個類比輸入信號SA1~SAN進行乘法運算，以產生多個乘積信號SM1~SMN。加法電路304則可將多個乘積信號SM1~SMN相加，以產生類比乘積和信號SMA1。
詳細來說，乘法電路302與加法電路304的實施方式可如圖4所示，其中乘法電路302可包括多個電晶體串STR1~STR9，加法電路304可包括比較器A1與電容C1。電晶體串STR1~STR9耦接於比較器A1的負輸入端與參考電壓(例如接地電壓，然不以此為限)之間。此外，比較器A1的正輸入端耦接電晶體串STR1~STR9，比較器A1的負輸入端耦接接地電壓，A1的輸出端耦接反向器InV1~InV15的輸入端，電容C1耦接於比較器A1的正輸入端與輸出端之間。
進一步來說，各個電晶體串可包括串接的兩個電晶體，例如在電晶體串STR1可包括電晶體MA1與電晶體MB1。其中電晶體MA1受控於對應的類比輸入信號SA1改變其導通程度，而於對應的電晶體串上產生輸入資料電流I1。此外，電晶體MB1受控於對應的權重信號SC1而改變其導通時間，以控制輸入資料電流I1的提供時間長度。電晶體串STR1提供的乘積信號SM1的信號值反應於電晶體串STR1提供的輸入資料電流I1的電流值大小以及提供時間長度。類似地，電晶體串STR2~STR9提供的乘積信號SM2~SM9的信號值分別反應於其提供的輸入資料電流I2~I9的電流值大小以及提供時間長度，由於其實施方式與類似於電晶體串STR1提供乘積信號SM1的實施方式，因此在此不再贅述。輸入資料電流I1~I9經由比較器A1與電容C1構成的積分器進行積分後，比較器A1輸出的電壓即可代表輸入資料電流I1~I9與權重(電晶體MB1~MB9的導通時間)的乘積的累加值，亦即可代表類比輸入信號SA1~SA9與權重信號SC1~SC9的乘積和(類比乘積和信號SMA1)。
值得注意的是，本實施例為以9個電晶體串STR2~STR9為例進行乘積和運算電路102的說明，然電晶體串的數量並不以本實施例為限，在其他實施例中，乘積和運算電路102可包括更多或更少的電晶體串。
圖5是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。在本實施例中，乘法電路302可包括多個電流源IA1~IA4、開關SWA1~SWA4、電流鏡電路502以及開關SWB1~SWB4，開關SWA1~SWA4耦接於對應的電流源IA1~IA4與電流鏡電路502之間，電流鏡電路502具有多個輸出端O1~O4，開關SWB1~SWB4耦接於對應的電流鏡電路502的輸出端O1~O4與比較器A1的負輸入端之間。
電流源IA1~IA4可分別提供不同的電流，舉例來說，電流源IA1~IA4提供的電流的電流值間的比可為等比數列，例如電流源IA1~IA4提供的電流的電流值可依序為0.1uA、0.2uA、0.4uA、0.8uA，然不以此為限。開關SWA1~SWA4可受控於類比輸入信號SA1~SA4而改變其導通狀態，被導通的開關可將其對應的電流源的電流提供給電流鏡電路502。舉例來說，假設在本實施例中，開關SWA1~SWA3為導通狀態，而開關SWA4為斷開狀態，則開關SWA1~SWA3可分別提供電流值為0.1uA、0.2uA、0.4uA的電流，亦即電流鏡電路502所接收的電流I的電流值為0.7uA。
電流鏡電路502可依據被導通的開關SWA1~SWA3所提供的電流自其輸出端O1~O4輸出多個電流，此些電流的電流值間的比可為等比數列，例如在本實施例中，輸出端O1~O4可分別輸出電流值為I/15、2I/15、4I/15、8I/15的電流，然不以此為限。開關SWB1~SWB4可受控於權重信號SC1~SC4而改變其導通狀態，被導通的開關可將其對應的輸出端的電流提供給比較器A1的負輸入端。舉例來說，假設在本實施例中，開關SWB1、SWB3為導通狀態，而開關SWB2、SWB4為斷開狀態，則開關SWB1、SWB3可分別提供電流值為I/15、4I/15的電流，亦即比較器A1的負輸入端所接收的電流ISM的電流值為5I/15。電流ISM經由比較器A1與電容C1構成的積分器進行積分後，比較器A1輸出的電壓即可代表類比輸入信號SA1~SA4與權重信號SC1~SC4的乘積和(類比乘積和信號SMA1)。值得注意的是，本實施例為以4個電流源IA1~IA4、4個開關SWA1~SWA4以及4個開關SWB1~SWB4為例進行乘積和運算電路102的說明，然開關以及電流源的數量並不以本實施例為限，電流源IA1~IA4提供的電流的電流值間的關係以及電流鏡電路502的輸出端O1~O4提供的電流的電流值間的關係也不以本實施例為限。
綜上所述，本發明實施例的乘積和運算裝置包括具有編碼器電路以及多個反向器的類比數位轉換電路，多個反向器分別具有不同的臨界電壓，可反應類比乘積和信號而產生多個位元信號，編碼器電路則可對多個位元信號進行編碼以產生數位信號。如此可使類比數位轉換電路具有高轉換效率、低功耗以及電路面積小的優點，而可滿足乘積和運算裝置對類比數位轉換電路的要求，拓展乘積和運算裝置應用於人工智慧技術的可行性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
102:乘積和運算電路 104:類比數位轉換電路 106:編碼器電路 302:乘法電路 304:加法電路 502:電流鏡電路 SC1~SCN:權重信號 SA1~SAN:類比輸入信號 SMA1:類比乘積和信號 SB1:數位信號 InV1~InV15:反向器 M1:P型電晶體 M2:N型電晶體 VC:操作電壓 ST1:位元信號 SM1~SMN:乘積信號 STR1~STR9:電晶體串 SA1~SA4、SWB1~SWB4:開關 A1:比較器 C1:電容 MA1~MA9:電晶體 MB1~MB9:電晶體 IA1~IA4:電流源 I1~I9:輸入資料電流 I、ISM:電流 O1~O4:輸出端
圖1是依照本發明一實施例所繪示的乘積和運算裝置的電路方塊示意圖。 圖2是依照本發明一實施例所繪示的反向器的電路示意圖。 圖3是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。 圖4是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。 圖5是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。
102:乘積和運算電路
104:類比數位轉換電路
106:編碼器電路
SC1~SCN:權重信號
SA1~SAN:類比輸入信號
SMA1:類比乘積和信號
SB1:數位信號
InV1~InV15:反向器

Claims (12)

  1. 一種乘積和運算裝置，包括：一乘積和運算電路，將多個權重信號與多個類比輸入信號進行乘積和運算，以輸出一類比乘積和信號；以及一類比數位轉換電路，耦接該乘積和運算電路，將該類比乘積和信號轉為一數位信號，該類比數位轉換電路包括：多個反向器，耦接該乘積和運算電路，該些反向器分別具有不同的臨界電壓，該些反向器反應該類比乘積和信號而產生多個位元信號：以及一編碼器電路，耦接該些反向器，對該些位元信號進行編碼以產生該數位信號，其中該編碼器電路參照一查找表將該些位元信號編碼為該數位信號。
  2. 如請求項1所述的乘積和運算裝置，其中該些位元信號構成一溫度計碼。
  3. 如請求項2所述的乘積和運算裝置，其中該數位信號為二進制信號。
  4. 如請求項1所述的乘積和運算裝置，其中各反向器包括：一P型電晶體：以及一N型電晶體，與該P型電晶體串接於一操作電壓與一參考電壓之間，該P型電晶體與該N型電晶體的閘極耦接該乘積和運 算電路，各反向器對應的位元信號產生於該P型電晶體與該N型電晶體的共同接點上。
  5. 如請求項4所述的乘積和運算裝置，其中各反向器的臨界電壓反應該P型電晶體與該N型電晶體的通道寬度長度比不同而有所不同。
  6. 如請求項5所述的乘積和運算裝置，其中各反向器的P型電晶體具有相同的通道寬度，各反向器的N型電晶體具有相同的通道寬度。
  7. 如請求項1所述的乘積和運算裝置，其中該乘積和運算電路包括：一乘法電路，接收該些類比輸入信號以及該些權重信號，對該些權重信號與該些類比輸入信號進行乘法運算，以產生多個乘積信號；以及一加法電路，耦接該乘法電路，將該些乘積信號相加，以產生該類比乘積和信號。
  8. 如請求項7所述的乘積和運算裝置，其中該加法電路包括：一比較器，其正輸入端接收該些乘積信號，該比較器的負輸入端耦接一參考電壓，該比較器的輸出端耦接該些反向器的輸入端；以及一電容，耦接於該比較器的正輸入端與輸出端之間，該比較器的輸出端輸出該類比乘積和信號。
  9. 如請求項8所述的乘積和運算裝置，其中該乘法電路包括多個電晶體串，耦接於該比較器的負輸入端與該參考電壓之間，該些電晶體串提供該些乘積信號，各電晶體串包括：一第一電晶體，受控於對應的類比輸入信號改變其導通程度，而於對應的電晶體串上產生一輸入資料電流；以及一第二電晶體，受控於對應的權重信號而改變其導通時間，以控制該輸入資料電流的提供時間長度，其中各乘積信號的信號值反應於對應的電晶體串提供的輸入資料電流的電流值大小以及提供時間長度。
  10. 如請求項8所述的乘積和運算裝置，其中該乘法電路包括：多個第一電流源，提供多個電流；多個第一開關，耦接對應的該些第一電流源，該些第一開關的導通狀態受控於該些類比輸入信號；一電流鏡電路，耦接該些第一開關，該電流鏡電路具有多個輸出端，該電流鏡電路依據導通的該些第一開關提供的電流自該些輸出端提供多個電流；以及多個第二開關，分別耦接於對應的該電流鏡電路的輸出端與該比較器的負輸入端之間，該些第二開關的導通狀態受控於該些權重信號。
  11. 如請求項10所述的乘積和運算裝置，其中該些第一電流源提供的該些電流的電流值間的比為等比數列，該電流鏡電路的該些輸出端提供的該些電流的電流值的比為等比數列。
  12. 如請求項1所述的乘積和運算裝置，其中該乘積和運算裝置為人工智慧運算裝置或邊緣運算裝置。
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