[go: up one dir, main page]

TWI776078B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI776078B
TWI776078B TW108128727A TW108128727A TWI776078B TW I776078 B TWI776078 B TW I776078B TW 108128727 A TW108128727 A TW 108128727A TW 108128727 A TW108128727 A TW 108128727A TW I776078 B TWI776078 B TW I776078B
Authority
TW
Taiwan
Prior art keywords
substrate
electrode
hole
semiconductor device
holes
Prior art date
Application number
TW108128727A
Other languages
English (en)
Other versions
TW202025228A (zh
Inventor
岡田史朗
松尾美恵
山下浩
鍋屋信介
片岡憲一
Original Assignee
日商紐富來科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商紐富來科技股份有限公司 filed Critical 日商紐富來科技股份有限公司
Publication of TW202025228A publication Critical patent/TW202025228A/zh
Application granted granted Critical
Publication of TWI776078B publication Critical patent/TWI776078B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement or ion-optical arrangement
    • H01J37/045—Beam blanking or chopping, i.e. arrangements for momentarily interrupting exposure to the discharge
    • H10W70/635—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement or ion-optical arrangement
    • H01J37/06—Electron sources; Electron guns
    • H10P76/00—
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/20—Masks or mask blanks for imaging by charged particle beam [CPB] radiation, e.g. by electron beam; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2051—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source
    • G03F7/2059—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source using a scanning corpuscular radiation beam, e.g. an electron beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement or ion-optical arrangement
    • H01J37/147—Arrangements for directing or deflecting the discharge along a desired path
    • H01J37/1472—Deflecting along given lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/302—Controlling tubes by external information, e.g. programme control
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • H01J37/3177—Multi-beam, e.g. fly's eye, comb probe
    • H10D64/011—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10W70/65—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/04—Means for controlling the discharge
    • H01J2237/043—Beam blanking
    • H01J2237/0435—Multi-aperture
    • H01J2237/0437—Semiconductor substrate

Landscapes

  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing & Machinery (AREA)
  • Electron Beam Exposure (AREA)
  • Geometry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

實施方式的半導體裝置具備：第1基板，其具有複數個第1貫通孔；複數個第1電極，其在第1基板上，與複數個第1貫通孔中的各者鄰接而設；複數個第2電極，其在第1基板上，設為與第1貫通孔中的各者鄰接而與第1電極分別相向；和第2基板，其設為與第1基板相向，具有與複數個第1貫通孔中的各者相向的複數個第2貫通孔，至少於與第1基板的相向面具有導電性，與第2電極電連接。

Description

半導體裝置
本發明涉及半導體裝置。
挑負半導體裝置的微細化的進展之光刻技術為極重要的程序。近年來，隨著LSI的高積體化，半導體裝置所要求的電路線寬逐年微細化。電子束(electron beam)描繪技術具有本質上優異的解析度，故對於遮罩基底使用電子束而描繪遮罩圖案。 使用多重電子束(多重射束)的描繪裝置比起以1個電子束進行描繪的情況，可使處理量大幅提升。在該多重射束方式的描繪裝置，例如使從電子槍所放出的電子束通過具有複數個孔的成型孔徑而形成多重射束。構成所形成的多重射束之個別的電子束是透過遮沒孔徑陣列加以遮沒控制。由於遮沒孔徑陣列而被偏向的電子束是被遮蔽(遮沒)，未偏向的電子束照射於遮罩基底等的樣品。 於遮沒孔徑陣列，設置個別的電子束通過的貫通孔。並且，於貫通孔的周圍，設置為了使電子束偏向用的各一對的電極對。於遮沒孔徑陣列的製造方面，採用使用半導體製造技術而在例如矽(Si)基板形成上述的個別的貫通孔及個別的電極對等之方法。 在使用多重射束進行圖案的描繪之際，可透過由於對設於遮沒孔徑陣列的電極對間施加的電壓因而產生的電場，從而獨立使個別的電子束偏向。此時，存在發生由於為了使作為對象的電子束偏向用的電極對以外的電極對因而產生的電場的影響所致的非意圖的射束的偏向、串擾如此的課題。
本發明之實施方式提供可抑制串擾的半導體裝置。 實施方式的半導體裝置具備：第1基板，其具有複數個第1貫通孔；複數個第1電極，其在第1基板上，與複數個第1貫通孔中的各者鄰接而設；複數個第2電極，其在第1基板上，設為與第1貫通孔中的各者鄰接而與第1電極分別相向；和第2基板，其設為與第1基板相向，具有與複數個第1貫通孔中的各者相向的複數個第2貫通孔，至少於與第1基板的相向面具有導電性，與第2電極電連接。
以下，使用圖式說明實施方式。另外，圖式中，就相同或類似之處，標注相同或類似的符號。 本說明書中，就相同或類似的構材，有時標注相同的符號，省略重複的說明。 本說明書中，為了示出構件等的位置關係，將圖式之上方向記述為「上」，將圖式的下方向記述為「下」。本說明書中，「上」、「下」的概念未必為表示重力的方向的關係之用語。 以下，作為帶電粒子束的一例，就使用電子束之構成進行說明。其中，帶電粒子束不限於電子束，亦可為離子束等的使用帶電粒子的射束。 (第1實施方式) 本實施方式的半導體裝置具備：第1基板，其具有複數個第1貫通孔；複數個第1電極，其在第1基板上，與複數個第1貫通孔中的各者鄰接而設；複數個第2電極，其在第1基板上，設為與第1貫通孔中的各者鄰接而與第1電極分別相向；和第2基板，其設為與第1基板相向，具有與複數個第1貫通孔中的各者相向的複數個第2貫通孔，至少於與第1基板的相向面具有導電性，與第2電極電連接。 圖1為本實施方式的電子束描繪裝置150的示意剖面圖。電子束描繪裝置150為多重帶電粒子束描繪裝置的一例。 本實施方式的半導體裝置100a為用於電子束描繪裝置150的遮沒孔徑陣列。 電子束描繪裝置150具備電子鏡筒102(多重電子束柱)與描繪室103。在電子鏡筒102內，配置電子槍201、照明透鏡202、成型孔徑陣列203、半導體裝置100a(遮沒孔徑陣列)、縮小透鏡205、限制孔徑構材206、接物鏡207、主偏向器208及副偏向器209。 於此，定義直角座標系(x、y、z軸)。亦即，定義x軸、與x軸正交的y軸、和與x軸及y軸分別正交的z軸。使電子槍201為朝z方向放出電子束200者。此外，樣品101當作配置於與xy面平行的面內者。另外，x方向為第1方向的一例，y方向為第2方向的一例。 從電子槍201放出的電子束200是透過照明透鏡202大致垂直地對成型孔徑陣列203進行照明。並且，電子束200通過成型孔徑陣列203的開口部，從而形成多重射束110。多重射束110具有電子束120a、120b、120c、120d、120e及120f。個別的電子束120的形狀為反映成型孔徑陣列203的開口部的形狀者，為例如矩形狀。另外，圖1中雖成型孔徑陣列203的開口部的個數示出為6個，惟不限定於此。透過成型孔徑陣列203形成的多重射束110的個數在圖1中為6個。然而，形成的多重射束110的個數當然不限於6個。一例方面，成型孔徑陣列203的開口部在x方向及y方向分別各512個，配置為矩陣狀。 作為遮沒孔徑陣列的半導體裝置100a設於成型孔徑陣列203之下。由於半導體裝置100a被偏向的電子束120位置偏離限制孔徑構材206之中心的孔，被限制孔徑構材206遮蔽。另一方面，未偏向的電子束120通過限制孔徑構材206之中心的孔。據此，控制電子束的開關。 通過限制孔徑構材206的電子束120透過接物鏡207被對焦，成為期望的縮小率的圖案影像，透過主偏向器208及副偏向器209被總括地偏向。並且，照射於載置於XY載台105的樣品101上的個別的照射位置。於XY載台105，進一步配置XY載台105的位置測定用的反射鏡210。 圖2為本實施方式的半導體裝置100a的示意俯視圖。圖3為在圖2示出的本實施方式的半導體裝置100a的A-A’線下的示意剖面圖。使用圖2與圖3，就本實施方式的半導體裝置100a進行說明。 第1基板20為例如矽基板等的半導體基板。圖2及圖3中，第1基板20的基板表面配置為平行於xy面。 第1基板20具有複數個第1貫通孔12。於圖3，作為複數個第1貫通孔，示出第1貫通孔12a、12b、12c、12d、12e及12f。於圖2，第1貫通孔12示出分別配置各6個於x方向及y方向。另外，複數個第1貫通孔12的個數當然不限於此。 複數個電源電極14(第1電極的一例)設於第1基板20之上的複數個第1貫通孔12的個別的周邊。於圖3，在第1貫通孔12a、12b、12c、12d、12e、12f的周圍，分別設置電源電極14a、14b、14c、14d、14e、14f。 接地電極16(第2電極的一例)設於第1基板20之上。於圖3，接地電極16設為與電源電極14夾著第1貫通孔12而相向。例如，接地電極16a、16b、16c、16d、16e及16f設為分別與對應的電源電極14a、14b、14c、14d、14e及14f夾著第1貫通孔12a、12b、12c、12d、12e及12f而相向。個別的接地電極16於例如未圖示的部分彼此連接，被接地於未圖示的接地部而在電子束描繪裝置150內使用。 電路10設於第1基板20內。於圖3，作為電路10，示出電路10a、10b、10c、10d、10e及10f。例如，電路10a、10b、10c、10d、10e及10f透過未圖示的佈線分別與電源電極14a、14b、14c、14d、14e及14f連接。電路10具有對電源電極14施加例如5V程度的既定的電壓的功能。電路10為例如CMOS(Complimentary Metal-Oxide-Semiconductor)電路。 第2基板40設為與第1基板20相向。第2基板40為例如Si基板等的半導體基板。另外，第2基板40需要至少與第1基板20的相向面具有導電性。如示於圖3，可使用在表面形成導電膜32者。例如，在Si基板表面形成金(Au)等的金屬膜者為優選。此外，優選上可使用其他金屬基板等。 第2基板40具有複數個第2貫通孔34。在複數個第1貫通孔12的個別之上，分別設置複數個第2貫通孔34。於圖3，在第1貫通孔12a、12b、12c、12d、12e及12f之上，設置分別對應的第2貫通孔34a、34b、34c、34d、34e及34f。 此外，以電源電極14不與第2基板40接觸的方式，在電源電極14a、14b、14c、14d、14e及14f之上設置分別對應的第2貫通孔34a、34b、34c、34d、34e及34f。換言之，在第2貫通孔34a、34b、34c、34d、34e及34f之下設置分別對應的第1貫通孔12a、12b、12c、12d、12e及12f、和分別對應的電源電極14a、14b、14c、14d、14e及14f。此外，第2貫通孔34的大小在考量將第2基板40配置於第1基板20上之際的對準偏差時優選上比第1貫通孔12的大小大。 另一方面，只要不阻礙電子束120的通過之程度，則亦可為相同或較小。此情況下，透過使第2貫通孔34的大小為比第1貫通孔12的大小小的期望的大小，從而使第2基板40為兼具成型孔徑陣列203的功能者，可透過第2貫通孔34形成多重射束。 此外，第2基板40的材料方面，亦可使用鎢(W)、金(Au)等的重金屬使得具備X射線遮蔽功能。此時，亦可透過使第2貫通孔34的大小為比第1貫通孔12的大小小的期望的大小，從而如上述般兼備成型孔徑陣列203的功能與X射線遮蔽功能雙方。 第2基板40的板厚是考量僅考量貫通孔34的大小、撓度等的加工性、和電子束120的透射性而決定。第2基板40的板厚優選上為10μm以上。不足10μm時，難以對第2基板40進行加工。此外，第2基板40的板厚作成例如200μm以下時，在使電子束120在不會碰觸壁面之下通過貫通孔34的情況下為優選。然而，從串擾抑制效果的觀點而言，第2基板40的板厚可比200μm大，不足10μm亦無妨，惟較厚者較優選。 在第2基板40的導電膜32設於第2基板40的與第1基板20相向之面，電連接於接地電極16。導電膜32為例如Au(金)的膜，惟不限定於此。此外，導電膜32可均勻或局部形成於第2基板40的與第1基板20相向之面，亦可形成於貫通孔內。 第1基板20及第2基板40例如配置為相對於xy面平行。 透過成型孔徑陣列203成型旳電子束120分別通過第2貫通孔34及第1貫通孔12。於此，使用例如電路10a而對電源電極14a施加既定的電壓時，在接地電極16a、導電膜32及第2基板40與電源電極14a之間產生電場。透過產生的電場，使得通過第2貫通孔34a及第1貫通孔12a的電子束120被偏向。 另外電子束120可從第2貫通孔34朝第1貫通孔12通過，亦可從第1貫通孔12朝第2貫通孔34通過，惟使第2基板40具備成型孔徑陣列203的功能、X射線遮蔽功能、或兼備其雙方的情況下，使電子束120從第2貫通孔34朝第1貫通孔12通過的情況為有效。 電源電極14與第2基板40(導電膜32)的垂直距離(Z方向的距離或與第2基板40垂直的方向的距離)從串擾抑制的觀點而言，30μm以下為優選，10μm以下更優選。電源電極14與第2基板40的垂直距離為零的情況最優選。 圖4為就本實施方式的半導體裝置100a的主要部分的一例進行繪示的示意俯視圖。圖4為對示於圖2的半導體裝置100a將第2基板40除去而顯示的示意俯視圖。接地電極16具有設於第1基板上的格子狀的形狀，在個別的格子的內側，配置個別的第1貫通孔12及設於第1基板上的電源電極14。換言之，接地電極16設為包圍個別的第1貫通孔12及電源電極14。 圖5為就本實施方式的半導體裝置100a中的第1貫通孔12、第2貫通孔34及電源電極14的一例進行繪示的示意圖。 使用圖5A，就第1貫通孔12、第2貫通孔34及電源電極14的配置進行說明。使第2貫通孔34的x方向的長度為Lx ，使y方向的長度為Ly 。使第1貫通孔12的x方向的長度為ax ，使y方向的長度為ay 。使電源電極14的x方向的長度為bx ，使y方向的長度為by 。 從串擾抑制的觀點而言，第2貫通孔34優選上小至電子束120可通過的程度。然而，在將第2基板40配置於第1基板20上之際，有時第2基板40相對於第1基板20從既定的位置朝x方向偏dx 且朝y方向偏dy 而被配置。因此，於x方向，優選上2dx +bx +ax ≦Lx 。此外，於y方向，優選上2dy +ay ≦Ly 且2dy +by ≦Ly 。 此外，第2貫通孔34的開口形狀不限於四角形，亦可為多角形等。如示於圖5B，對於由電源電極14與第1貫通孔12所成的多角形，作成與配合外形在分別考量接合誤差dx 與dy 而增大的電源電極14與第1貫通孔12的俯視形狀的形狀大致相似形狀，使得可使開口面積更小，可使串擾抑制效果更大。 圖5C、圖5D及圖5E為就第1貫通孔12及電源電極14的其他態樣進行繪示者。圖5A及圖5B中，第1貫通孔12、第2貫通孔34及電源電極14的形狀皆為矩形狀。然而，第1貫通孔12、第2貫通孔34及電源電極14的形狀不限定於此。圖5C中，第1貫通孔12的形狀為圓形。圖5D中，第1貫通孔12的形狀為三角形。圖5E中，第1貫通孔12的形狀為三角形，電源電極14的形狀為波形。圖5C、圖5D及圖5E皆可優選地使用。並且，分別x方向方面優選上為2dx +bx +ax ≦Lx 。此外，分別y方向方面優選上為2dy +ay ≦Ly 且2dy +by ≦Ly 。 接著，記載本實施方式的作用效果。 為了抑制串擾，在具有電路10、電源電極14及接地電極16的第1基板20之上，配置具有導電性的第2基板40。此是為了作成將在電源電極14與接地電極16間產生的電場以第2基板40進行遮蔽，使電場不會到達於其他電源電極14的周邊。從此觀點而言，電源電極14、接地電極16、和第2基板40的距離盡可能越小越優選。此是使第2基板40具有成型孔徑陣列203的功能、X射線遮蔽功能、或兼備其雙方的情況亦同。 為了獲得遮蔽效果而以使電源電極14、接地電極16不會短路的方式一面使與第2基板40的距離保持為盡可能小，一面使第1基板20及第2基板40保持平行為困難。 因此，在本實施方式的半導體裝置100a，於第2基板40，在與第1基板20的相向面設置導電膜32，使導電膜32與接地電極16電連接。並且，以不使第2基板40與電源電極14接觸的方式設置第2貫通孔。作成如此使得可使第1基板20與第2基板40的距離接近，故可更確實抑制串擾。 依本實施方式的半導體裝置100a時，可提供可抑制串擾的半導體裝置。 (第2實施方式) 本實施方式的半導體裝置在複數個第1電極之上設置第2基板的一部分方面，與第1實施方式的半導體裝置不同。於此，就與第1實施方式重複的點，省略記載。 圖6為本實施方式的半導體裝置100b的示意剖面圖。 於半導體裝置100b，在接地電極16與導電膜32之間設置突起部(凸塊)18。據此，即使在電源電極14之上設置第2基板40的一部分，仍成為電源電極14與第2基板40不會接觸而不會短路的構成。透過此構成，即使電源電極14與接地電極16的膜厚相同的情況下，仍可設為第2基板覆蓋電源電極14，故可使貫通孔34的開口面積更小，可抑制串擾。 突起部18以例如金屬等的導電體形成。 圖7為本實施方式的其他態樣的半導體裝置100c的示意剖面圖。 於半導體裝置100c，設置複數個凹部36。凹部36a、36b、36c、36e、36f設於分別對應的電源電極14a、14b、14c、14d、14e、14f之上。據此，即使在電源電極14之上設置第2基板40的一部分，仍成為電源電極14與第2基板40不會接觸的構成。凹部36以不與電源電極14接觸的方式，考量dx 與dy 而形成。此外，凹部36的Z方向的量越小越好，惟以基板1與基板2不短路的方式，考量電源電極14與接地電極16的高度變異性而決定。透過此構成，可設為貫通孔34覆蓋電源電極14，故可使貫通孔34的開口面積更小，可更確實抑制串擾。貫通孔34的尺寸可考量接合誤差而決定。 依本實施方式的半導體裝置100b及100c，亦可提供可抑制串擾的半導體裝置。 (第3實施方式) 本實施方式的半導體裝置在具備在第1基板的貫通孔的陣列周緣設於與第2基板的相向面並具有導電性的第1接合材、在第2基板的周緣設於與第1基板的相向面並具有導電性的第2接合材、和設於第1接合材與第2接合材之間的間隔物方面，與第1及第2實施方式不同。於此，就與第1及第2實施方式重複之點，省略記載。 圖8為本實施方式的半導體裝置100d的示意剖面圖。 第1接合材90及第2接合材92為含有例如Ag(銀)等並具有導電性的黏合劑。此是為了抑制在被照射電子束120之際半導體裝置100d帶電。間隔物94為例如Si。第1接合材90、第2接合材92及間隔物94優選上設於第1基板的貫通孔12的陣列部、第2基板的周緣。 第1接合材90、第2接合材92及間隔物94的膜厚的和優選上與電源電極14或接地電極16的膜厚相同程度或大致相等。 依本實施方式的半導體裝置100d，亦可提供可抑制串擾的半導體裝置。 雖已說明本發明的數個實施方式及實施例，惟此等實施方式及實施例是提示為例者，未意圖限定發明的範圍。此等新穎的實施方式能以其他各種的方式實施，在不脫離發明的要旨的範圍下，可進行各種的省略、置換、變更。此等實施方式、其變形含於發明的範圍、要旨，同時落入記載於申請專利範圍的發明與其均等的範圍。
10a:電路 10b:電路 10c:電路 10d:電路 10e:電路 10f:電路 12:第1貫通孔 12a:第1貫通孔 12b:第1貫通孔 12c:第1貫通孔 12d:第1貫通孔 12e:第1貫通孔 12f:第1貫通孔 14:電源電極 14a:電源電極 14b:電源電極 14c:電源電極 14d:電源電極 14e:電源電極 14f:電源電極 16:接地電極 16a:接地電極 16b:接地電極 16c:接地電極 16d:接地電極 16e:接地電極 16f:接地電極 18:突起部 20:第1基板 32:導電膜 34:第2貫通孔 34a:第2貫通孔 34b:第2貫通孔 34c:第2貫通孔 34d:第2貫通孔 34e:第2貫通孔 34f:第2貫通孔 36a:凹部 36b:凹部 36c:凹部 36d:凹部 36e:凹部 36f:凹部 40:第2基板 90:第1接合材 92:第2接合材 94:間隔物 100a:半導體裝置 100b:半導體裝置 100c:半導體裝置 100d:半導體裝置 101:樣品 102:電子鏡筒 103:描繪室 105:XY載台 110:多重射束 120a:電子束 120b:電子束 120c:電子束 120d:電子束 120e:電子束 120f:電子束 150:電子束描繪裝置 200:電子束 201:電子槍 202:照明透鏡 203:成型孔徑陣列 205:縮小透鏡 206:限制孔徑構材 207:接物鏡 208:主偏向器 209:副偏向器 210:反射鏡
圖1為第1實施方式的電子束描繪裝置的示意剖面圖。 圖2為第1實施方式的半導體裝置的示意俯視圖。 圖3為第1實施方式的半導體裝置的示意剖面圖。 圖4為就第1實施方式的半導體裝置的主要部分的一例進行繪示的示意俯視圖。 圖5A～E為就第1實施方式的半導體裝置中的第1貫通孔、第2貫通孔及電源電極的一例進行繪示的示意圖。 圖6為第2實施方式的半導體裝置的示意剖面圖。 圖7為第2實施方式的其他態樣的半導體裝置的示意剖面圖。 圖8為第3實施方式的半導體裝置的示意剖面圖。
10a:電路
10b:電路
10c:電路
10d:電路
10e:電路
10f:電路
12a:第1貫通孔
12b:第1貫通孔
12c:第1貫通孔
12d:第1貫通孔
12e:第1貫通孔
12f:第1貫通孔
14a:電源電極
14b:電源電極
14c:電源電極
14d:電源電極
14e:電源電極
14f:電源電極
16:接地電極
16a:接地電極
16b:接地電極
16c:接地電極
16d:接地電極
16e:接地電極
16f:接地電極
20:第1基板
32:導電膜
34a:第2貫通孔
34b:第2貫通孔
34c:第2貫通孔
34d:第2貫通孔
34e:第2貫通孔
34f:第2貫通孔
40:第2基板
100a:半導體裝置

Claims (12)

  1. 一種半導體裝置，其具備：第1基板，其具有複數個第1貫通孔；複數個第1電極，其在前述第1基板上，與前述複數個第1貫通孔中的各者鄰接而設；複數個第2電極，其在前述第1基板上，設為與前述第1貫通孔中的各者鄰接而與前述第1電極分別相向；和第2基板，其設為與前述第1基板相向，具有與前述複數個第1貫通孔中的各者相向的複數個第2貫通孔，至少於與前述第1基板的相向面具有導電性，與前述第2電極電連接；前述第2基板具有與前述複數個第1電極分別相向的複數個凹部，形成有前述複數個凹部的區域的前述第2基板的厚度比前述凹部以外的區域小。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第2貫通孔比前述第1貫通孔小。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述第2基板包含重金屬。
  4. 如申請專利範圍第1項之半導體裝置，其中，前述第2 基板的板厚為10μm以上。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述第2基板在與前述第1基板的前述相向面具有導電膜，前述導電膜與前述第2電極電連接。
  6. 如申請專利範圍第1項之半導體裝置，其中，相對於前述第2基板垂直的方向上的前述第1電極與前述第2基板的距離為30μm以下。
  7. 如申請專利範圍第1項之半導體裝置，其進一步具備設於前述第1基板內的電路，前述電路與前述第1電極電連接。
  8. 如申請專利範圍第1項之半導體裝置，其中，前述第2電極具有格子狀的形狀，以包圍前述第1貫通孔及前述第1電極的方式而設。
  9. 如申請專利範圍第1項之半導體裝置，其中，使與前述第1基板或前述第2基板平行的第1方向上的前述第1貫通孔的長度為ax、使與前述第1基板或前述第2基板平行且與前述第1方向相交的第2方向上的前述第1貫通孔的長度為ay、使前述第1方向上的前述第1電極的長度為bx、使與前述第2方向平行的方向上的前述第1電極的長度為by、使前 述第1方向上的前述第2貫通孔的長度為Lx、使前述第2方向上的前述第2貫通孔的長度為Ly、使前述第1方向上的前述第2基板的相對於前述第1基板之偏差為dx、使前述第2方向上的前述第2基板的相對於前述第1基板之偏差為dy時，2dx+bx+ax≦Lx、2dy+ay≦Ly及2dy+by≦Ly。
  10. 如申請專利範圍第1項之半導體裝置，其具備：第1接合材，其在前述第1基板的貫通孔的陣列周緣，設於與前述第2基板的相向面，具有導電性；第2接合材，其在前述第2基板的周緣，設於與前述第1基板的相向面，具有導電性；和間隔物，其設於前述第1接合材與前述第2接合材之間。
  11. 如申請專利範圍第10項之半導體裝置，其中，前述第1接合材、前述第2接合材及前述間隔物的膜厚的和與前述第1電極的膜厚或前述第2電極的膜厚大致相等。
  12. 如申請專利範圍第10項之半導體裝置，其中，前述間隔物包含矽。
TW108128727A 2018-09-19 2019-08-13 半導體裝置 TWI776078B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018175432A JP7016309B2 (ja) 2018-09-19 2018-09-19 半導体装置
JP2018-175432 2018-09-19

Publications (2)

Publication Number Publication Date
TW202025228A TW202025228A (zh) 2020-07-01
TWI776078B true TWI776078B (zh) 2022-09-01

Family

ID=69773183

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108128727A TWI776078B (zh) 2018-09-19 2019-08-13 半導體裝置

Country Status (5)

Country Link
US (1) US11189554B2 (zh)
JP (1) JP7016309B2 (zh)
KR (1) KR102303434B1 (zh)
CN (1) CN110931337B (zh)
TW (1) TWI776078B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240007062A (ko) * 2022-07-07 2024-01-16 가부시키가이샤 뉴플레어 테크놀로지 실장 기판, 블랭킹 애퍼처 어레이 칩, 블랭킹 애퍼처 어레이 시스템 및 멀티 하전 입자 빔 조사 장치
KR20250060541A (ko) 2023-10-26 2025-05-07 전북대학교산학협력단 검사대상 내 방사능을 검사하기 위한 장치 및 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1525259A (zh) * 2003-02-28 2004-09-01 ������������ʽ���� 偏转器及其制造方法和应用偏转器的带电粒子束曝光装置
US6989546B2 (en) * 1998-08-19 2006-01-24 Ims-Innenmikrofabrikations Systeme Gmbh Particle multibeam lithography
TW201717246A (zh) * 2015-11-10 2017-05-16 三星電子股份有限公司 束線投射裝置以及束線投射系統
TW201739685A (zh) * 2016-04-13 2017-11-16 弗勞恩霍夫爾協會 機電組件、機電組件配置，藉由使用機電組件檢測電位差之方法以及在機電組件上執行功能測試之方法
TW201805987A (zh) * 2016-05-31 2018-02-16 紐富來科技股份有限公司 多帶電粒子束的遮蔽裝置以及多帶電粒子束照射裝置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164495A (ja) 1998-11-26 2000-06-16 Advantest Corp 荷電粒子ビーム露光装置及びそこで使用するブランキング・アパーチャ・アレイ
US20040232535A1 (en) * 2003-05-22 2004-11-25 Terry Tarn Microelectromechanical device packages with integral heaters
JP3988735B2 (ja) * 2004-03-15 2007-10-10 日立金属株式会社 半導体装置及びその製造方法
GB2414111B (en) * 2004-04-30 2010-01-27 Ims Nanofabrication Gmbh Advanced pattern definition for particle-beam processing
JP4477435B2 (ja) 2004-06-29 2010-06-09 キヤノン株式会社 偏向器作製方法、荷電粒子線露光装置及びデバイス製造方法
KR101192761B1 (ko) * 2005-11-29 2012-10-18 엘지디스플레이 주식회사 액정표시장치 및 이의 제조방법
JP5491704B2 (ja) 2007-05-14 2014-05-14 イーエムエス ナノファブリカツィオン アーゲー 対向電極アレイ板を有するパターン定義装置
KR20100033012A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8237257B2 (en) * 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US8546767B2 (en) 2010-02-22 2013-10-01 Ims Nanofabrication Ag Pattern definition device with multiple multibeam array
NL2007604C2 (en) * 2011-10-14 2013-05-01 Mapper Lithography Ip Bv Charged particle system comprising a manipulator device for manipulation of one or more charged particle beams.
JP2014041948A (ja) 2012-08-23 2014-03-06 Canon Inc 荷電粒子線レンズアレイ用電極基板とその製造方法、及びこれを用いた露光装置
JP6147642B2 (ja) * 2013-10-11 2017-06-14 株式会社ニューフレアテクノロジー マルチ荷電粒子ビームのブランキング装置
JP6684586B2 (ja) * 2015-12-22 2020-04-22 株式会社ニューフレアテクノロジー マルチ荷電粒子ビーム装置
US10351417B2 (en) * 2017-08-28 2019-07-16 Taiwan Semiconductor Manufacturing Company Ltd. MEMS device with viewer window and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989546B2 (en) * 1998-08-19 2006-01-24 Ims-Innenmikrofabrikations Systeme Gmbh Particle multibeam lithography
CN1525259A (zh) * 2003-02-28 2004-09-01 ������������ʽ���� 偏转器及其制造方法和应用偏转器的带电粒子束曝光装置
TW201717246A (zh) * 2015-11-10 2017-05-16 三星電子股份有限公司 束線投射裝置以及束線投射系統
TW201739685A (zh) * 2016-04-13 2017-11-16 弗勞恩霍夫爾協會 機電組件、機電組件配置，藉由使用機電組件檢測電位差之方法以及在機電組件上執行功能測試之方法
TW201805987A (zh) * 2016-05-31 2018-02-16 紐富來科技股份有限公司 多帶電粒子束的遮蔽裝置以及多帶電粒子束照射裝置

Also Published As

Publication number Publication date
KR20200033175A (ko) 2020-03-27
JP7016309B2 (ja) 2022-02-04
US11189554B2 (en) 2021-11-30
US20200091056A1 (en) 2020-03-19
TW202025228A (zh) 2020-07-01
JP2020047788A (ja) 2020-03-26
KR102303434B1 (ko) 2021-09-23
CN110931337A (zh) 2020-03-27
CN110931337B (zh) 2023-04-11

Similar Documents

Publication Publication Date Title
US10586677B1 (en) Semiconductor apparatus and charged particle ray exposure apparatus
TWI665707B (zh) Multi-charged particle beam shielding device and multi-charged particle beam irradiation device
TW201732445A (zh) 多重帶電粒子束裝置
TWI776078B (zh) 半導體裝置
TWI844817B (zh) 半導體裝置，多帶電粒子束描繪裝置及多帶電粒子束照射裝置
KR101807519B1 (ko) 멀티빔의 블랭킹 애퍼처 어레이 장치 및 멀티빔의 블랭킹 애퍼처 어레이 장치의 제조 방법
KR20160026788A (ko) 멀티 하전 입자빔용의 블랭킹 장치 및 멀티 하전 입자빔 묘화 장치
CN115480455A (zh) 多带电粒子束描绘装置
KR102917617B1 (ko) 전자 부품 및 하전 입자 빔 조사 장치
US20250095948A1 (en) Electronic component and charged particle beam irradiation apparatus
JP7222874B2 (ja) 半導体装置
KR102926769B1 (ko) 전자 부품 및 하전 입자빔 조사 장치
JP4455846B2 (ja) 電極基板およびその製造方法、該電極基板を用いた偏向器、ならびに該偏向器を用いた荷電粒子線露光装置
TWI884722B (zh) 電子零件及帶電粒子束照射裝置
JP2595150B2 (ja) 荷電粒子ビーム露光用透過マスク
JPS6031226A (ja) 荷電ビ−ム偏向器及びその製造法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent