[go: up one dir, main page]

TWI775825B - 特別是用於前側型成像器之絕緣體上半導體型結構，及製造此結構之方法 - Google Patents

特別是用於前側型成像器之絕緣體上半導體型結構，及製造此結構之方法 Download PDF

Info

Publication number
TWI775825B
TWI775825B TW107109656A TW107109656A TWI775825B TW I775825 B TWI775825 B TW I775825B TW 107109656 A TW107109656 A TW 107109656A TW 107109656 A TW107109656 A TW 107109656A TW I775825 B TWI775825 B TW I775825B
Authority
TW
Taiwan
Prior art keywords
layer
silicon
substrate
germanium
active layer
Prior art date
Application number
TW107109656A
Other languages
English (en)
Other versions
TW201903962A (zh
Inventor
瓦特 史瓦然貝區
歐雷格 寇農洽克
路多維克 艾卡諾特
Original Assignee
法商索泰克公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 法商索泰克公司 filed Critical 法商索泰克公司
Publication of TW201903962A publication Critical patent/TW201903962A/zh
Application granted granted Critical
Publication of TWI775825B publication Critical patent/TWI775825B/zh

Links

Images

Classifications

    • H10P90/1916—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/12—Active materials
    • H10F77/122—Active materials comprising only Group IV materials
    • H10P14/2905—
    • H10P14/3211—
    • H10P14/3411—
    • H10W10/181—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical & Material Sciences (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Silicon Compounds (AREA)
  • Element Separation (AREA)

Abstract

本發明有關一種特別是用於前側型成像器的絕緣體上半導體型結構，從其後側到其前側依次包含一半導體支撐基板(1)，一電絕緣層(2)和一稱為主動層之單晶半導體層(3)，特徵在於該主動層(3)由一相對於支撐基板(1)具有機械應力狀態的半導體材料製成，且在於該支撐基板(1)在其後側包含一氧化矽層(4)，該氧化物層(4)的厚度經選擇為補償在藉由磊晶形成該支撐基板上的至少一部分主動層之後該結構的冷卻期間，因該主動層與該支撐基板之間的機械應力導致的弓形。

Description

特別是用於前側型成像器之絕緣體上半導體型結構，及製造此結構之方法
發明領域
本發明有關於一種絕緣體上半導體型結構，特別是用於「前側」型成像器，納入此一結構的成像器，以及一種製造此一結構的方法。
發明背景
依次包括一支撐基板，一電絕緣層和一薄半導體層之絕緣體上半導體型結構(SeOI)，在微電子、光學和光電子學領域具有許多應用。
這些應用中的其中一個涉及成像器。
參考文獻US 2016/0118431描述一「前側」型成像器。
如圖1所示，該成像器包含一SOI(絕緣體上矽)型結構，從其後側到其前側包含具有一定摻雜的矽支撐基板1'，一氧化矽層2'，及一稱為主動層的單晶矽層3'， 具有可不同於支撐基板1'的摻雜，其中配置有各自界定一像素的光二極體的一矩陣陣列。
然而，此一成像器在近紅外線，亦即在700nm和3μm之間的波長具有低靈敏度。
事實上，主動矽層3'的吸收係數隨著其所被暴露之輻射的波長而顯著降低，即從300nm波長大約106cm-1降至700nm波長的數個103cm-1。
然而，單晶矽目前是用於形成成像器之基板的主動層的適合材料，因為其具有與微電子方法相容的優點，使得能夠製造成像器且呈現適合於主動層之功能的結晶品質(特別是不存在差排)。
為了改善成像器在近紅外區的靈敏度，單晶矽-鍺(SiGe)是另一種可以考慮用於主動層的材料，因為其有利地在近紅外區具有隨著其鍺含量增加而增加的吸收係數。
就不存在一塊體單晶矽-鍺基板的情況而言，為了目標應用形成足夠厚度(微米等級)的單晶SiGe層將包含在一絕緣體上矽型結構之一SiGe的磊晶(異質磊晶)或在一絕緣體上SiGe結構-下文中稱作SiGeOI-之一SiGe的磊晶(同質磊晶)。此種磊晶通常將在大約900℃的溫度下實施。在這兩種情況下，該結構的支撐基板將由矽製成。
然而，由於當在不超過下文描述的臨界厚度下被壓縮的矽-鍺中的應力，磊晶結構經歷導致弓形的變 形，弓形定義為結構的中心與包含結構之邊緣的一平面之間的距離，其可以達到遠高於250μm的值。然而，具有這種弓形的結構將難以用為平面基底設計的常規工業工具來處理。
參考文獻EP2 251897關注補償由一矽基板的前側上的矽-鍺層的磊晶引起的變形。為了此一目的，此參考文獻提出了一種方法，其中一SiGe層沉積在矽基板的後側上，以此方式補償SiGe層沉積在基板的前側上所引起的變形。更具體而言，該方法包括以下的連續步驟：(a)同時拋光矽基板的兩個面(DSP，「雙面拋光(double side polishing)」的縮寫字)，直到獲得考慮由SiGe層在前後側的後續沉積所導致之增厚的合適厚度，(b)在矽基板的後側上藉由磊晶形成一SiGe層，從而引起變形，該變形將由SiGe層在前側上的後續沉積來補償，(c)拋光及清潔矽基板的前側，(d)藉由磊晶在矽基板的前側上形成一SiGe層。
然而，此一方法適用於厚度為數百微米的塊體矽基板，但不適用於矽或SiGe層的厚度為微米等級的SOI或SiGeOI型結構，因為雙面拋光步驟會破壞薄層。
此外，在步驟(b)結束時，結構高度變形，難以處理在矽基板的前側拋光及藉由磊晶形成SiGe層。
因此存在一項需求為在SOI或SiGeOI型結構上實現單晶SiGe的磊晶，其在整個製造過程中保持結構 的平坦性。
發明概要
本發明的目的是克服上述問題並提出一種絕緣體上半導體型基板，其包含一磊晶SiGe層-或者更一般地為具有機械應力狀態的單晶半導體層-且能夠補償由該壓力引起的變形。值得注意的是，此結構必須能夠用於前側型成像器而增加近紅外光的吸收，同時顧及與成像器的製造方法和主動層的結晶品質的相容性限制。
為此一目的，本發明提出了一種特別是用於前側型成像器之絕緣體上半導體型結構，從其後側到其前側依次包含一半導體支撐基板，一電絕緣層和一稱為主動層的單晶半導體層，其特徵在於，該主動層由一相對於該支撐基板具有機械應力狀態的半導體材料製成，且在於該支撐基板在其後側包含一氧化矽層，該氧化物層的厚度係被選擇來補償藉由磊晶在支撐基板上形成至少一部分的主動層之後於該結構的冷卻期間因主動層與支撐基板之間的機械應力所引起的弓形。
在本文中「前側」意指成像器的欲被暴露於光輻射的一側，其與相關聯的電子組件位於基板的同側。
在本文中，「相對於支撐基板之一機械應力狀態」意指所考慮的層具有一與可能存在於支撐基板中的應力不同的壓縮或拉張應力，且能夠引起在室溫下(室溫定義為20與25℃間的溫度)由該層與該支撐基材形成之組 件的變形。此一機械應力狀態特別是由於該層與該支撐基板之間的熱膨脹係數差異引起的。
依據一較佳實施例，主動層是矽-鍺層。
有利地，主動層的鍺含量小於或等於10%。
較佳地，主動層的厚度小於一臨界厚度，該臨界厚度被定義為超過則發生主動層材料鬆弛的厚度。
依據一個實施例，該結構進一步包含在電絕緣層和主動層之間的矽層。
依據一個實施例，電絕緣層由氧化矽製成。
該電絕緣層的厚度通常是在10和200nm之間。
位於基板後側上的氧化矽層的厚度有利地是在0.5μm和4μm之間。
本發明也涉及一種前側成像器，其包括此一結構及一在該結構之主動層中的光二極體的矩陣陣列。
本發明的另一個目的涉及一種製造此一結構的方法。該方法包括以下步驟：-提供包含適合用於該主動層之材料的磊晶生長的半導體材料的供體基板；-提供該支撐基板；-將該供體基板接合在該支撐基板上，該電絕緣層係在該接合介面處；-薄化該供體基板以便將一半導體材料之層轉移到該支撐基板的前側上； -在該支撐基板的後側上沉積氧化矽層，-在該氧化物層沉積之後，於一大於氧化物層的沉積溫度的溫度下，在轉移之半導體材料層上磊晶生長該主動層。
依據一較佳實施例，該主動層由矽-鍺製成。
依據本發明的一個實施例，適用於矽-鍺之磊晶生長的供體基板的半導體材料是矽-鍺。
該半導體材料係在一襯底基板上藉由磊晶形成，該半導體材料和襯底基板一起形成供體基板。
依據另一個實施例，適用於矽-鍺之磊晶生長的供體基板的半導體材料是矽。
轉移到支撐基板上之矽層的厚度有利地小於或等於400nm。
在矽-鍺的磊晶生長結束時，矽層可以保持在電絕緣層與矽-鍺層之間。
或者，該方法可包含凝結該主動層之矽-鍺以將矽-鍺之磊晶生長已從其實施的矽層轉化成一矽-鍺層的步驟。
依據一個實施例，該方法包含在供體基板中形成一脆化區域的步驟，以便劃適合於主動層之材料的磊晶生長的半導體材料之一層，且該供體基板之薄化包含沿著該脆化區域的分離。
該脆化區域的形成有利地包含在供體基板中之原子物種植入。
主動層的磊晶溫度通常在600和1100℃之間。
氧化矽層的沉積溫度通常在100和400℃之間。
在一特別有利的方式中，氧化矽層的厚度係被選擇為使得在該層沉積之後該結構的冷卻期間由於與支撐基板的熱膨脹係數差異而產生的應力導致一小於極限值的弓形。
1:支撐基板
1’:支撐基板
2:電絕緣層
2’:氧化矽層
3:主動層
3’:主動矽層
31:SiGe層
32:襯底基板
33:脆化區域
34:轉移層
35:SiGe層
36:摻雜區域
37:區域
38:襯底基板的一部分
4:氧化矽層
40:供體矽基板
41:脆化區域
42:種子層
6:鈍化層
7:絕緣溝槽
本發明的其它特徵和優點將由閱讀以下參照附圖所為之詳細說明變得清楚，其中：-圖1是如參考文獻US2016/0118431中描述之一用於前側成像器的SOI結構的截面圖；-圖2是依據本發明一個實施例之結構的截面圖；-圖3繪示不同鍺含量的矽-鍺吸收係數為波長的函數；-圖4繪示矽層-鍺的臨界厚度為其鍺含量的函數；-圖5表示具有一在其前側上磊晶的受應力SiGe層的一矽基板的弓形；此弓形以SiGe中的應力和SiGe的厚度的函數作圖；-圖6是依據本發明的一可選擇實施例的基板的截面圖；-圖7A至7G繪示一種製造依據本發明的一個實施例之結構的方法的主要步驟；-圖8A至8C繪示圖7A至圖7F中所繪示之製造方法的一可選擇方案的步驟；-圖9A至9E繪示製造依據本發明另一實施例之結構的 方法的主要步驟；圖10是包含依據本發明一個實施例之結構的「前側」型成像器的一像素的截面圖。
為了使圖式清楚易認，不同層不一定按比例表示。
較佳實施例之詳細說明
圖2是依據本發明一個實施例的絕緣體上半導體型基板的截面圖。此一基板可以特別地用於製造前側型成像器，但並不限於此一應用。
該基板從其後側到其前側依次包含一氧化矽(SiO2)層4，一半導體支撐基板1，一電絕緣層2和一稱為主動層的單晶半導體層3。
在詳細說明的其餘部分中，層3將視為是矽-鍺(SiGe)層，但是本發明不限於此一材料，主動層也能夠由另一種半導體材料形成，諸如相對於支撐基板具有機械應力狀態的鍺或III-V材料。
支撐基板1通常藉由切割單晶塊獲得。有利地，基板1是由矽製成。
依據一個實施例，電絕緣層是一氧化矽層。
有利的是，該電絕緣層的厚度在10和200nm之間。
層3的目的是形成一電子，光學或光電子組件的主動層。因此，在應用於成像器時，層3的目的是容納 能夠擷取影像的光二極體的矩陣陣列(未示出)。層3的厚度通常大於或等於1μm。該層3可被輕摻雜。
從圖3可以看出，該圖繪示對於該材料的不同組成SiGe的吸收係數(單位為cm-1)為波長的函數(單位為μm)，特別是在紅外線中的吸收係數隨著鍺含量而增加。
然而，層3的設計不僅涉及鍺的濃度，而且也涉及該層的厚度。事實上，由於SiGe層是藉由在一矽基板上磊晶形成的，矽基板的晶格參數與矽-鍺的晶格參數不同，SiGe層的鬆弛在超過一定厚度下發生，稱為臨界厚度。此一鬆弛導致在SiGe層內形成差排。
此種差排會使SiGe層不適用於主動層3的功能，因此必須避免。
如圖4所示，該圖繪示SiGe層的臨界厚度(以Å計)為鍺含量(對應於組成Si1-xGex的化學計量係數x)函數，鍺濃度愈高臨界厚度愈小。
因此，主動層3的厚度和該層的鍺濃度因此來自下列之間的折衷：-一方面，足夠大的厚度來擷取近紅外波長中的最多光子，-另一方面，足夠的濃度鍺來增加主動層吸收光子的能力，特別是在近紅外吸收光子的能力，以及-受限的厚度(取決於濃度)以避免矽-鍺鬆弛且由此導致的結晶缺陷(差排)的產生。
典型地，試圖使層3的厚度與鍺濃度最大化，以便在紅外線中具有最佳的可能吸收，較佳地，主動層的鍺含量小於或等於10%。圖4表示實際上Si0.9Ge0.1層的臨界厚度為微米級，其適用於「前側」型成像器的主動層。
圖5繪示一300mm直徑和775μm厚度的矽基板之弓形z(以μm為單位)為藉由磊晶在該基板上沉積之一SiGe層之厚度x(以μm為單位)，以及在該SiGe層中之應力y(以GPa為單位)的一函數，該應力取決於SiGe層的鍺含量和厚度。
因此，例如，引起0.1GPa應力之一5μm厚度的SiGe層產生一+300μm級度的弓形。
配置在支撐基板1的後側上的氧化矽層4得以補償由主動層之應力引起的變形。
將在以下的製造該結構之方法的實施例的描述中見到，在SiGe層的磊晶之前氧化矽層在足夠低的溫度下沈積在支撐基板上，俾在磊晶步驟前未顯著地使該結構變形。因此，在整個製造方法中，該結構仍然可以由常規工業工具來處理。
現在將描述製造如圖2所繪示結構之方法的實例。
一般而言，製造該結構的方法包含以下步驟。
一方面，提供包含適合矽-鍺磊晶生長的半導 體材料的供體基板。該材料尤其可以是SiGe(使能同質磊晶)或者不同於SiGe但具有與SiGe的晶格參數足夠接近的晶格參數以使其能磊晶(異質磊晶)的材料。在後一種情況下，該半導體材料有利地為矽。
另一方面，提供接受基板，且供體基板係接合在接受基板上，一電絕緣層係位元於接合介面處。
然後薄化供體基板以便將半導體材料的一層轉移到接受基板上。
可以藉由研磨或蝕刻半導體材料來執行該薄化，以獲得SiGe之磊晶所需的厚度和表面狀態。
然而，有利的是，在接合步驟之前，在半導體材料中形成一脆化區域以區劃要轉移的一表層。在接合步驟之後，薄化包括沿著脆化區域分離供體基板，此造成該表層轉移到接受基板上。典型地，轉移之層的厚度小於或等於400nm。為了有利於磊晶的實施，有可能執行轉移層的自由表面的最後加工處理，此一處理能夠導致轉移層的薄化。
其次，在接受基板的後側上沉積氧化矽(SiO2)層。此一沉積是在相對較低的溫度下實施，基本上低於使單晶SiGe層生長所需的磊晶溫度。通常，氧化物層的沉積溫度約為300℃，更一般地在100和400℃之間。本技術領域中具有通常知識者知悉實現此沉積的技術，其中PECVD(電漿增強化學氣相沉積)可以被引用。
鑒於氧化矽的熱膨脹係數為溫度的函數是恆 定的，在回到室溫之後，由該層在接受基板上沉積引起的應力導致在300℃沉積1000Å為6μm的一弓形，在950℃下沉積1000Å該弓形為18μm。
沉積之氧化矽層的厚度係被選擇為使得在回到室溫之後獲得的弓形小於或等於一極限值，例如小於或等於100μm，這使得可以用標準微電子設備處理及測量該結構。氧化矽層的厚度通常在0.5μm和4μm之間。
最後，在用作種子層的經轉移半導體材料之層上，實施矽-鍺層的磊晶，直到獲得所需的主動層厚度為止。該磊晶通常在大約900℃的溫度下進行，更一般地在600-1100℃的溫度下進行。
由於磊晶是在接近位於後側之氧化矽層的玻璃化轉變溫度的溫度下進行，該氧化矽層在磊晶期間潛變，這減少了由該層產生的應力。另一方面，就該層已達到其沉積溫度三倍的一溫度而言，在其磊晶後冷卻期間產生的應力也是其沉積之後冷卻期間所產生應力的約三倍。
因此，SiGe層的沉積會引起一個雙重現象：-弓形的正變化，與前側上之SiGe產生的應力相關，-弓形的負變化，由後側上之氧化矽產生的應力引起。
在返回到室溫時，這兩種變化相互抵消，使得可由以厚的未變形SiGe層覆蓋的SOI或SiGeOI結構獲益。
此後，由於為了製造成像器或另一電子、光學或光電子組件該結構必須經受的步驟係在低於SiGe磊 晶溫度之溫度下實施，該結構於再次回到室溫時總是成為實質上平坦的。
應該注意，當種子層不是由SiGe製成時，例如當其由矽製成時，在SiGe磊晶結束時種子層保留在主動層3下方。
此一情況繪示在圖6中，其對應於本發明的一個特定實施例。種子層由參考數字42標記。
與主動層的厚度相比，種子層足夠薄(厚度小於或等於300nm)，因此不會顯著影響主動SiGe層在紅外吸收方面的性能。
然而，例如可以藉由凝結方法移除種子層。以本身為已知的方式，該方法包含SiGe層的氧化，該氧化具有唯一消耗矽(以形成氧化矽)的效果，並使鍺遷移到與SiGe的自由表面相對之面。然後在該表面上獲得可以藉由蝕刻移除的SiO2層。
依據圖7A至7F所繪示的第一實施例，起始點是包含淺表SiGe層31的一供體基板30。
該SiGe層典型地藉由在一通常由矽製成的襯底基板32上磊晶而形成。該SiGe層充分地薄而承受應力。
在該實施例的第一種形式中，在SiGe層中形成一脆化區域。
以特別有利的方式，如圖7B所示，該脆化區域33藉由植入原子物種(典型地為氫及/或氦)穿越SiGe層31的自由表面而形成。脆化區域33藉以區劃在供體基板 之表面處的一SiGe層34。
參照圖7C，進一步提供一接受基板，包含一支撐基板1和一電絕緣層2。
參照圖7D，供體基板被接合在接受基板上，SiGe層31和電絕緣層2係處於接合介面處。
其次，如圖7E所示，供體基板沿著脆化區域分離。該分離可藉由本技術領域中具有通常知識者已知的任何技術來引發，諸如機械、化學、及/或熱應力。
由此將SiGe層34轉移到支撐基板上。
參照圖7F，氧化矽層4在低溫下(大約300℃)被沉積在支撐基板1的後側上。如上文所指出，層4的厚度被選擇為回到室溫時不產生一大於100μm的弓形，且補償由SiGe層的後續磊晶產生的弓形。層4的厚度例如約為1.4μm。
如果需要的話，進行SiGe層的表面處理來移除與植入和分離有關的缺陷，且使其對於將要接隨的磊晶步驟足夠平滑(參照下文描述的圖7H)。
在此一實施例的第二種形式中，脆化區域33形成在位於SiGe層31之下的供體基板30中(參照圖8A)。
在一特別有利的方式中，該脆化區域33藉由植入原子物種(典型地為氫及/或氦)穿越層30的自由表面而形成。脆化區域33從而區劃一SiGe層和在供體基板的表面處之襯底基板32的一部分38。
此外提供了包括一支撐基板1和一電絕緣層 2(參照圖7C)的接受基板。
參照圖8B，供體基板被接合在接受基板上，SiGe層31和電絕緣層2係在接合介面處。
其次，供體基板沿著脆化區域33被分離。該分離可以藉由本技術領域中具有通常知識者已知的任何技術來引發，諸如機械、化學、及/或熱應力。
SiGe層31和襯底基板的部分38由此將轉移到支撐基板上(參見圖8C)。
然後進行所產生之表面的處理，以除去淺表供體基板的該部分38，直到SiGe的表面被顯露為止，由此除去與植入和分離有關的缺陷，並且使其對於將要接隨的磊晶步驟足夠平滑。
如圖7E所示，由此獲得支撐基板1上的SiGe層31的一部分34。
參照圖7F，一氧化矽層4在低溫(大約300℃)下被沈積在支撐基板1的後側上。如上文所指出，層4的厚度被選擇為在回到室溫期間不產生大於100μm的弓形，且補償由SiGe層的後續磊晶產生的弓形。層4的厚度例如約為1.4μm。
如圖7G所繪示(為該實施例的兩個形式的共同步驟)，然後重新開始磊晶以便使滿足種子層作用之轉移層34上使一SiGe層35生長達到主動層3的期望厚度，該主動層3由兩個SiGe層34和35一起形成。在磊晶期間，可以依據所需的電性質輕摻雜層35。層35的摻雜不一定與種 子層34的摻雜相同。
在900-950℃的溫度下進行的此一磊晶期間，層4的氧化物潛變並放鬆施加在結構內的應力。
另一方面，在磊晶之後回到室溫的期間，氧化物層4造成一應力，該應力補償由沉積在前側的SiGe層施加的應力。
由此獲得圖2中所繪示的結構，其具有零弓形或一至少足夠低的弓形，以使得能夠藉由微電子工業中的常規工具來處理的結構。
依據圖9A至9D所繪示的第二實施例，使用眾知的Smart CutTM方法來形成SOI基板，該SOI基板包含該支撐基板，電絕緣層及一欲用作SiGe層磊晶生長的矽種子層。
為此一目的，提供一由電絕緣層2覆蓋的供體矽基板40(參照圖9A)，然後藉由植入原子物種形成區劃一要轉移的矽層42的脆化區域41(參照圖9B)。
此外提供一接受基板，其通常為最終基板之支撐基板1。
參照圖9C，供體基板40被接合在接受基板1上，電絕緣層2係在接合介面處。
其次，供體基板沿脆化區域分離。該分離可由本技術領域中具有通常知識者已知的任何技術來引發，諸如機械、化學、及/或熱應力。
矽層42由此被轉移到支撐基板1上(參照圖 9D)。
參照圖9E，氧化矽層4在低溫(大約300℃)下被沈積在支撐基板1的後側上。如以上所指出，層4的厚度被選擇為在回到室溫期間不產生大於100μm的弓形，且補償由SiGe層的後續磊晶產生的弓形。層4的厚度例如約為1.4μm。
如果需要的話，進行矽層的表面處理以除去與插入和分離有關的缺陷，並使其對於將要接隨的磊晶步驟足夠平滑。
最後，在使用作為種子層的轉移矽層42上的SiGe磊晶繼續進行至主動層3的期望厚度。在磊晶期間，可視所需之電性能輕摻雜層3。
由此獲得圖6中所繪示的基板。
如上文所提及，可以保留矽種子層以用於形成成像器。或者，可以藉由上述凝結方法除去矽層。
圖10繪示依據對應於圖2之本發明一個實施例的包含一基板之前側型成像器的一部分，但不限於此。該圖中僅繪示對應一像素之該成像器的一部分，該像素與在主動層3中形成的其他像素藉由絕緣溝槽7電絕緣。
一具有不同於層3類型之類型的摻雜區域36被形成在主動層3的前側表面下方。此區域36與主動層3一起形成一光二極體。在區域36與層3的前側之間形成的一區域37有利地具有大於區域36的摻雜程度以便鈍化介面。一鈍化層6形成在主動層3上且可封裝元件使得電控制 該像素成為可能。
有可能地，在鈍化層6上可以形成諸如濾波器的其它層，但其未在圖10中繪示。
成像器本身的結構及其製造方法是本技術領域中具有通常知識者已知的，因此在本文中不再詳細描述。
參考文獻
US 2016/0118431
EP 2 251897
1:支撐基板
2:電絕緣層
3:主動層
4:氧化矽層

Claims (13)

  1. 一種製造特別是用於前側型成像器之絕緣體上半導體型結構的方法，該結構從其後側至其前側依次包含一半導體支撐基板，一電絕緣層及一稱為主動層的單晶半導體層，該方法包含以下步驟：提供一供體基板，其包含適用於該主動層之材料之磊晶生長的半導體材料；提供該支撐基板；其中該電絕緣層是形成於該供體基板上或是於該支撐基板上，將該供體基板接合在該支撐基板上，該電絕緣層係位於該接合介面處；於接合後，薄化該供體基板以便將該半導體材料之一層轉移到該支撐基板的前側上；於薄化後，在支撐基板的後側上沉積一氧化矽層，在該氧化矽層的沉積之後，在一大於該氧化矽層之沉積溫度的溫度下，在該半導體材料之轉移層上磊晶生長該主動層，其中該氧化矽層有一厚度係經選擇以補償弓形，該弓形係藉由該主動層與該支撐基板間的機械應力於該結構的冷卻期間在該支撐基板上磊晶生長該主動層之後所導致。
  2. 依據請求項1之方法，其中該主動層係由矽-鍺製成。
  3. 依據請求項2之方法，其中該適用於矽-鍺之 磊晶生長的供體基板的半導體材料是矽-鍺。
  4. 依據請求項3之方法，其中該半導體材料藉由磊晶形成在一襯底基板上，該半導體材料與該襯底基板一起形成該供體基板。
  5. 依據請求項2之方法，其中適用於矽-鍺磊晶生長之供體基板的半導體材料是矽。
  6. 依據請求項5之方法，其中該轉移至該支撐基板上的矽層的厚度小於或等於400nm。
  7. 依據請求項5或6中之一項之方法，其中，在矽-鍺的磊晶生長結束時，該矽層保留在該電絕緣層與該矽-鍺層之間。
  8. 依據請求項5或6中之一項之方法，進一步包含一凝結該主動層之矽-鍺的步驟，以便將已由其的進行矽-鍺之磊晶生長的該矽層轉化成一矽-鍺層。
  9. 依據請求項1至6中任一項之方法，包含一在該供體基板中形成一脆化區域的步驟，以便區劃適合於該主動層之材料的磊晶生長的半導體材料之一層，且其中該供體基板之薄化包含一沿著該脆化區域的分離。
  10. 依據請求項9之方法，其中該脆化區域的形成包含在該供體基板中之原子物種植入。
  11. 依據請求項1至6中任一項之方法，其中該主動層的磊晶溫度係包含在600與1100℃之間。
  12. 依據請求項1至6中任一項之方法，其中該氧化矽層的沉積溫度係在100至400℃之間。
  13. 依據請求項1至6中任一項之方法，其中該氧化矽層的厚度係進一步經選擇為使得在該氧化矽層沉積之後，由於與該支撐基底的熱膨脹係數差異，在該結構冷卻期間導致一弓形所產生的應力小於一極限值。
TW107109656A 2017-03-21 2018-03-21 特別是用於前側型成像器之絕緣體上半導體型結構，及製造此結構之方法 TWI775825B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1752310 2017-03-21
FR1752310A FR3064398B1 (fr) 2017-03-21 2017-03-21 Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure

Publications (2)

Publication Number Publication Date
TW201903962A TW201903962A (zh) 2019-01-16
TWI775825B true TWI775825B (zh) 2022-09-01

Family

ID=59649786

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107109656A TWI775825B (zh) 2017-03-21 2018-03-21 特別是用於前側型成像器之絕緣體上半導體型結構，及製造此結構之方法

Country Status (9)

Country Link
US (2) US11127624B2 (zh)
EP (1) EP3602617B1 (zh)
JP (1) JP7332158B2 (zh)
KR (2) KR102736696B1 (zh)
CN (1) CN110383456B (zh)
FR (1) FR3064398B1 (zh)
SG (1) SG11201908704XA (zh)
TW (1) TWI775825B (zh)
WO (1) WO2018172405A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3928358A1 (en) * 2019-02-18 2021-12-29 Technische Universiteit Eindhoven Light-emitting or light-absorbing component
JP7334698B2 (ja) * 2020-09-11 2023-08-29 信越半導体株式会社 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060292822A1 (en) * 2005-06-27 2006-12-28 Ya-Hong Xie Method for producing dislocation-free strained crystalline films
US20160118431A1 (en) * 2014-10-24 2016-04-28 Stmicroelectronics Sa Front-side imager having a reduced dark current on soi substrate

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4795679A (en) * 1985-05-22 1989-01-03 North American Philips Corporation Monocrystalline silicon layers on substrates
FR2600582B1 (fr) 1986-06-25 1990-06-08 Elect Meca Et Const Procede de fabrication de panneaux prefabriques en briques
JPH0355822A (ja) * 1989-07-25 1991-03-11 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
EP0530972B1 (en) * 1991-08-02 1997-11-05 Canon Kabushiki Kaisha Liquid crystal image display unit
EP0646286B1 (en) * 1992-06-17 2002-10-16 Harris Corporation Fabrication of semiconductor devices on SOI substrates
JPH07211602A (ja) * 1994-01-13 1995-08-11 Canon Inc 半導体基体の製造方法
JP3378135B2 (ja) * 1996-02-02 2003-02-17 三菱電機株式会社 半導体装置とその製造方法
US6054363A (en) * 1996-11-15 2000-04-25 Canon Kabushiki Kaisha Method of manufacturing semiconductor article
US6689211B1 (en) * 1999-04-09 2004-02-10 Massachusetts Institute Of Technology Etch stop layer system
JP3325538B2 (ja) * 1999-04-06 2002-09-17 セイコーインスツルメンツ株式会社 半導体集積回路装置の製造方法
WO2001001465A1 (en) * 1999-06-25 2001-01-04 Massachusetts Institute Of Technology Cyclic thermal anneal for dislocation reduction
JP2001036054A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
JP2001237403A (ja) * 2000-02-21 2001-08-31 Rohm Co Ltd 半導体装置の製法および超薄型半導体装置
EP1295319A2 (en) * 2000-06-22 2003-03-26 Massachusetts Institute Of Technology Etch stop layer system for sige devices
WO2002001648A1 (en) * 2000-06-28 2002-01-03 Motorola, Inc. Semiconductor structure, device, circuit, and process
AU2001264987A1 (en) * 2000-06-30 2002-01-14 Motorola, Inc., A Corporation Of The State Of Delware Hybrid semiconductor structure and device
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US6743662B2 (en) * 2002-07-01 2004-06-01 Honeywell International, Inc. Silicon-on-insulator wafer for RF integrated circuit
FR2842349B1 (fr) * 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
DE10231964A1 (de) * 2002-07-15 2004-02-19 Infineon Technologies Ag Halbleiterbauelement mit stressaufnehmender Halbleiterschicht sowie zugehöriges Herstellungsverfahren
FR2848337B1 (fr) * 2002-12-09 2005-09-09 Commissariat Energie Atomique Procede de realisation d'une structure complexe par assemblage de structures contraintes
US6995427B2 (en) * 2003-01-29 2006-02-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
JP4187540B2 (ja) 2003-01-31 2008-11-26 大日本スクリーン製造株式会社 基板処理方法
JP4306266B2 (ja) * 2003-02-04 2009-07-29 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
EP1667207B1 (en) * 2003-09-08 2019-07-17 SUMCO Corporation Bonded wafer and its manufacturing method
WO2005027214A1 (ja) * 2003-09-10 2005-03-24 Shin-Etsu Handotai Co., Ltd. 積層基板の洗浄方法及び基板の貼り合わせ方法並びに貼り合せウェーハの製造方法
US7067430B2 (en) * 2003-09-30 2006-06-27 Sharp Laboratories Of America, Inc. Method of making relaxed silicon-germanium on insulator via layer transfer with stress reduction
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer
US7160753B2 (en) * 2004-03-16 2007-01-09 Voxtel, Inc. Silicon-on-insulator active pixel sensors
FR2868202B1 (fr) * 2004-03-25 2006-05-26 Commissariat Energie Atomique Procede de preparation d'une couche de dioxyde de silicium par oxydation a haute temperature sur un substrat presentant au moins en surface du germanium ou un alliage sicicium- germanium.
US20080072926A1 (en) 2004-09-30 2008-03-27 Shin-Etsu Handotai Co., Ltd. Method for Cleaning Soi Wafer
JP4617820B2 (ja) * 2004-10-20 2011-01-26 信越半導体株式会社 半導体ウェーハの製造方法
FR2877491B1 (fr) * 2004-10-29 2007-01-19 Soitec Silicon On Insulator Structure composite a forte dissipation thermique
JP2006140187A (ja) * 2004-11-10 2006-06-01 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
JP4427489B2 (ja) * 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
JP4648134B2 (ja) * 2005-09-02 2011-03-09 大日本印刷株式会社 Ｓｏｉ基板、荷電粒子線露光用マスクブランクスおよび荷電粒子線露光用マスク
TW200733244A (en) * 2005-10-06 2007-09-01 Nxp Bv Semiconductor device
FR2892733B1 (fr) * 2005-10-28 2008-02-01 Soitec Silicon On Insulator Relaxation de couches
FR2893762B1 (fr) * 2005-11-18 2007-12-21 Commissariat Energie Atomique Procede de realisation de transistor a double grilles auto-alignees par reduction de motifs de grille
FR2894715B1 (fr) * 2005-12-09 2008-02-22 Xbybus Soc Par Actions Simplif Procede de fabrication de composant silicium et/ou germanium sur isolant
JP5168788B2 (ja) * 2006-01-23 2013-03-27 信越半導体株式会社 Ｓｏｉウエーハの製造方法
FR2898431B1 (fr) * 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
EP1998906A2 (en) 2006-03-24 2008-12-10 Applied Materials, Inc. Methods and apparatus for cleaning a substrate
US7811382B2 (en) * 2006-05-30 2010-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor structure having a strained silicon layer
EP1928020B1 (en) * 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
EP1975988B1 (en) * 2007-03-28 2015-02-25 Siltronic AG Multilayered semiconductor wafer and process for its production
US7897480B2 (en) * 2007-04-23 2011-03-01 International Business Machines Corporation Preparation of high quality strained-semiconductor directly-on-insulator substrates
US8128749B2 (en) * 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
CN101246819B (zh) * 2007-11-13 2010-11-10 清华大学 应变锗薄膜的制备方法
FR2924273B1 (fr) * 2007-11-28 2010-02-19 Commissariat Energie Atomique Procede de moderation de deformation
WO2010055750A1 (ja) * 2008-11-12 2010-05-20 株式会社日立製作所 発光素子並びに受光素子及びその製造方法
EP2251897B1 (en) * 2009-05-13 2016-01-06 Siltronic AG A method for producing a wafer comprising a silicon single crystal substrate having a front and a back side and a layer of SiGe deposited on the front side
JP4685953B2 (ja) * 2009-07-17 2011-05-18 Ｄｏｗａエレクトロニクス株式会社 横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法
JP5414415B2 (ja) * 2009-08-06 2014-02-12 株式会社日立製作所 半導体受光素子及びその製造方法
FR2952224B1 (fr) * 2009-10-30 2012-04-20 Soitec Silicon On Insulator Procede de controle de la repartition des contraintes dans une structure de type semi-conducteur sur isolant et structure correspondante.
US20110180896A1 (en) * 2010-01-25 2011-07-28 International Business Machines Corporation Method of producing bonded wafer structure with buried oxide/nitride layers
US8476150B2 (en) * 2010-01-29 2013-07-02 Intersil Americas Inc. Methods of forming a semiconductor device
JP2013093339A (ja) * 2010-01-29 2013-05-16 Hitachi Ltd ゲルマニウム光学素子
JP5257401B2 (ja) * 2010-04-28 2013-08-07 株式会社Ｓｕｍｃｏ 歪シリコンｓｏｉ基板の製造方法
US8877608B2 (en) * 2012-07-02 2014-11-04 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences Method for preparing GOI chip structure
JP5780234B2 (ja) * 2012-12-14 2015-09-16 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2015046429A (ja) * 2013-08-27 2015-03-12 株式会社日立製作所 受光素子およびその製造方法
US9418870B2 (en) * 2014-02-12 2016-08-16 International Business Machines Corporation Silicon germanium-on-insulator formation by thermal mixing
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US9691860B2 (en) * 2014-05-02 2017-06-27 Samsung Electronics Co., Ltd. Methods of forming defect-free SRB onto lattice-mismatched substrates and defect-free fins on insulators
US9165945B1 (en) * 2014-09-18 2015-10-20 Soitec Method for fabricating semiconductor structures including transistor channels having different strain states, and related semiconductor structures
US9219150B1 (en) * 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
EP3221884B1 (en) * 2014-11-18 2022-06-01 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafers with charge trapping layers and method of manufacturing thereof
US20170260651A1 (en) * 2014-11-24 2017-09-14 Innosys, Inc. Gallium Nitride Growth on Silicon
CN105810557A (zh) * 2014-12-31 2016-07-27 格科微电子（上海）有限公司 半导体晶圆及其整平方法和封装方法
FR3034909B1 (fr) * 2015-04-09 2018-02-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de dopage des regions de source et de drain d'un transistor a l'aide d'une amorphisation selective
JP6515757B2 (ja) * 2015-09-15 2019-05-22 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
SG10201913407TA (en) * 2015-11-20 2020-03-30 Globalwafers Co Ltd Manufacturing method of smoothing a semiconductor surface
CN105448666A (zh) * 2015-12-02 2016-03-30 苏州工业园区纳米产业技术研究院有限公司 利用二氧化硅的应力来改变晶圆硅片基体弯曲度的方法
US9799756B1 (en) * 2016-08-05 2017-10-24 International Business Machines Corporation Germanium lateral bipolar transistor with silicon passivation
JP6662250B2 (ja) * 2016-09-07 2020-03-11 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
US10170312B2 (en) * 2017-04-20 2019-01-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor substrate and manufacturing method of the same
US20190131454A1 (en) * 2017-11-01 2019-05-02 Qualcomm Incorporated Semiconductor device with strained silicon layers on porous silicon

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060292822A1 (en) * 2005-06-27 2006-12-28 Ya-Hong Xie Method for producing dislocation-free strained crystalline films
US20160118431A1 (en) * 2014-10-24 2016-04-28 Stmicroelectronics Sa Front-side imager having a reduced dark current on soi substrate

Also Published As

Publication number Publication date
JP2020511777A (ja) 2020-04-16
EP3602617B1 (en) 2021-04-21
KR20230169478A (ko) 2023-12-15
SG11201908704XA (en) 2019-10-30
KR102736696B1 (ko) 2024-12-03
US12198975B2 (en) 2025-01-14
KR20190122872A (ko) 2019-10-30
WO2018172405A1 (en) 2018-09-27
EP3602617A1 (en) 2020-02-05
FR3064398A1 (fr) 2018-09-28
TW201903962A (zh) 2019-01-16
US11127624B2 (en) 2021-09-21
FR3064398B1 (fr) 2019-06-07
CN110383456A (zh) 2019-10-25
US20200152689A1 (en) 2020-05-14
JP7332158B2 (ja) 2023-08-23
US20210366763A1 (en) 2021-11-25
CN110383456B (zh) 2024-03-26

Similar Documents

Publication Publication Date Title
US11855120B2 (en) Substrate for a front-side-type image sensor and method for producing such a substrate
TWI698960B (zh) 製造絕緣體上半導體之方法
US11508870B2 (en) Process for fabricating at least one tensilely strained planar photodiode
US11127775B2 (en) Substrate for front side type imager and method of manufacturing such a substrate
US12198975B2 (en) Semiconductor on insulator structure for a front side type imager
WO2015074478A1 (zh) 低翘曲度的半导体衬底的制备方法
US8058149B2 (en) Method for fabricating a semiconductor substrate
US20250072111A1 (en) Front-side-type image sensor
WO2015074479A1 (zh) 低翘曲度的半导体衬底及其制备方法
JP2007250676A (ja) 異種材料の積層基板の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent