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TWI775766B - 半導體裝置 - Google Patents

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TWI775766B
TWI775766B TW106126516A TW106126516A TWI775766B TW I775766 B TWI775766 B TW I775766B TW 106126516 A TW106126516 A TW 106126516A TW 106126516 A TW106126516 A TW 106126516A TW I775766 B TWI775766 B TW I775766B
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region
gate electrode
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fin array
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朴勝周
李正允
閔庚石
成金重
林靑美
洪承秀
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，包括：第一主動鰭片陣列及第二主動鰭片陣列，在基底上設置成在第一方向上延伸並且在與第一方向交叉的第二方向上相互間隔開；一對第一閘極間隙壁，在第一及第二主動鰭片陣列上設置成在第二方向上延伸，且一對第一閘極間隙壁中的每一個包括具有第一寬度的第一區、具有第二寬度的第二區、及位於第一區與第二區之間且具有第三寬度的第三區；以及第一區位於第一主動鰭片陣列上，第二區位於第二主動鰭片陣列上，第三區位於第一主動鰭片陣列與第二主動鰭片陣列之間；第一寬度及第二寬度中的每一個大於第三寬度。

Description

半導體裝置
本發明概念大體來說涉及半導體裝置，且更具體來說涉及具有主動陣列的半導體裝置及其製造方法。
相關申請的交叉參考 本申請主張在2016年8月24日在韓國知識産權局提出申請的韓國專利申請第10-2016-0107749號的優先權，所述韓國專利申請的公開內容全文並入本案供參考。
近來，半導體裝置已被小型化且高度功能化。因此，在半導體裝置中所包括的電晶體的微小結構差異會對半導體裝置的性能産生大的影響。一般來說，電晶體包括多晶矽閘極電極。然而，為了滿足性能要求，多晶矽閘極電極已被金屬閘極電極替代。作為形成金屬閘極電極的製程，可存在後閘極製程（gate last process）或替換閘極製程（replacement gate process）。
本發明概念的各個方面提供一種製造半導體裝置的方法，所述方法可藉由在虛設閘極電極進行節點分離時移除閘極間隙壁的某些區或所有區來改善半導體裝置的生産良率。
然而，本發明概念的各個方面並非僅限於本文所述的方面。藉由參照以下給出的本發明概念的詳細說明，對本發明概念所屬領域中的普通技術人員來說，本發明概念的以上及其他方面將變得更顯而易見。
根據本發明概念的某些實施例，提供一種半導體裝置，所述半導體裝置包括：第一主動鰭片陣列及第二主動鰭片陣列，在基底上被設置成在第一方向上延伸並且在與所述第一方向交叉的第二方向上相互間隔開；一對第一閘極間隙壁，設置於所述第一主動鰭片陣列及所述第二主動鰭片陣列上以在所述第二方向上延伸，且所述一對第一閘極間隙壁中的每一個包括第一區、第二區、及第三區，所述第一區具有第一寬度，所述第二區具有第二寬度，所述第三區設置於所述第一區與所述第二區之間且具有第三寬度；以及相互間隔開的第一閘極電極及第二閘極電極，且其中所述第一閘極電極設置於所述一對第一閘極間隙壁的所述第一區之間且所述第二閘極電極設置於所述一對第一閘極間隙壁的所述第二區之間，其中所述一對第一閘極間隙壁的所述第一區設置於所述第一主動鰭片陣列上，所述一對第一閘極間隙壁的所述第二區設置於所述第二主動鰭片陣列上，且所述一對第一閘極間隙壁的所述第三區設置於所述第一主動鰭片陣列與所述第二主動鰭片陣列之間；且其中所述第一寬度及所述第二寬度中的每一個大於所述第三寬度。
根據本發明概念的某些實施例，提供一種半導體裝置，所述半導體裝置包括：第一主動鰭片陣列及第二主動鰭片陣列，在基底上設置成在第一方向上延伸並且在與所述第一方向交叉的第二方向上相互間隔開；第一閘極電極，與所述第一主動鰭片陣列重疊且不與所述第二主動鰭片陣列重疊；第二閘極電極，與所述第二主動鰭片陣列重疊且不與所述第一主動鰭片陣列重疊且在第二方向上與所述第一閘極電極間隔開；絕緣體，設置於所述第一閘極電極與所述第二閘極電極之間；第一閘極間隙壁，設置於所述第一閘極電極的一個側壁上、所述第二閘極電極的一個側壁上、及所述絕緣體的一個側壁上；第二閘極間隙壁，設置於所述第一閘極電極的另一個側壁上；以及第三閘極間隙壁，設置於所述第二閘極電極的所述另一個側壁上，其中所述第一閘極間隙壁包括在所述第一閘極間隙壁的內側壁上形成的第一凹陷部，且所述絕緣體的一部分被嵌於所述第一凹陷部中。
根據本發明概念的某些實施例，提供一種半導體裝置，所述半導體裝置包括：第一主動鰭片陣列及第二主動鰭片陣列，位於基底上並在第一方向上延伸並且在與所述第一方向交叉的第二方向上相互間隔開；第一閘極間隙壁及第二閘極間隙壁，位於所述第一主動鰭片陣列及所述第二主動鰭片陣列上並在所述第二方向上延伸，所述第一閘極間隙壁及所述第二閘極間隙壁中的每一個包括第一區、第二區及第三區，所述第一區具有第一寬度，所述第二區具有第二寬度，且所述第三區位於所述第一區與所述第二區之間並具有第三寬度，且其中所述第一寬度及所述第二寬度中的每一個大於所述第三寬度。
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的以上及其它方面及特徵將變得更顯而易見。
在下文中，將藉由參照附圖解釋本發明的示例性實施例來詳細闡述本發明概念。圖式中相同的參考編號指示相同的元件，且因此為簡潔起見，將不再對其予以贅述。
本發明概念可實施為許多不同的形式，而不應被視為僅限於本文所述的示例性實施例。確切來說，提供這些實施例是為了使本發明將透徹及完整，並將向所屬領域中具有通常知識者全面傳達本發明概念的範圍。在圖式中，為清晰起見，可誇大各層及各區的長度及大小。
此外，儘管在本發明概念的各種實施例中使用用語“第一（first）”及“第二（second）”來闡述各種元件、組件、區、層、及/或部分，然而這些元件、組件、區、層、及/或部分不應受限於這些用語。這些用語僅用於區分各個元件、組件、區、層、或部分。因此，在不背離本發明概念的教示內容的條件下，以下論述的第一元件、組件、區、層、或區段亦可被稱為第二元件、組件、區、層、或區段。
除非另外定義，否則本文所用的所有用語（包括技術及科學用語）的意義均與本發明概念所屬領域中具有通常知識者所通常理解的意義相同。更應理解，這些用語（例如在常用字典中所定義的用語）應被解釋為具有與其在相關技術背景中的意義一致的意義，且除非在本文中進行明確定義，否則不應將其解釋為具有理想化或過於正式的意義。
當可以不同的方式實施某一實施例時，可以不同的方式來執行具體過程順序。舉例來說，可實質上同時執行依序闡述的兩個過程或者可以與所闡述的順序相反的順序執行所述兩個過程。
因而，預期會因例如製造技術及/或容差而偏離圖示形狀。因此，本發明概念的實施例不應被視為僅限於本文所說明的各區的特定形狀，而是包括由例如製造而引起的形狀偏差。本文所用用語“及/或”包括相關列出項中的一個或多個項的任意及所有組合。當例如“...中的至少一個”等表達位於一系列元件之後時，是修飾所有元件而非修飾所述一系列元件中的各別元件。例如“基底”等術語可表示基底本身、或者包括基底及在基底的表面上形成的預定層或預定膜的堆疊結構。另外，術語“基底的表面”可表示基底本身的暴露的表面，或者在基底上形成的預定層或預定膜的外表面。
在下文中，將參照圖1至圖6論述根據本發明概念某些實施例的半導體裝置。
圖1是根據本發明概念某些實施例的半導體裝置的透視圖。圖2是圖1的平面圖。圖3是圖2所示區域K的放大圖。圖4是沿圖2所示線Y-Y¢截取的剖視圖。圖5是沿圖2所示線X1 -X1 ¢截取的剖視圖。圖6是沿圖2所示線X2 -X2 ¢截取的剖視圖。
參照圖1至圖3，根據本發明概念某些實施例的半導體裝置可包括基底100、場絕緣膜110、第一閘極間隙壁160、第二閘極間隙壁170、及絕緣體190。
基底100可由塊狀矽或絕緣體上矽（silicon-on-insulator，SOI）製成。在某些實施例中，基底100可為矽基底或可含有矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。基底100可為包括基礎基底及在基礎基底上形成的磊晶層的基底。
第一主動鰭片陣列121及第二主動鰭片陣列122可在基底100上設置成在第一方向D1上延伸。第一主動鰭片陣列121及第二主動鰭片陣列122可在第二方向D2上相互間隔開。第二方向D2可不同於第一方向D1且可與第一方向D1交叉。在某些實施例中，第二方向D2可垂直於第一方向D1。
第一主動鰭片陣列121及第二主動鰭片陣列122可自基底100突出。在某些實施例中，第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個的側壁可為傾斜的。然而，本發明並非僅限於此。舉例來說，在某些實施例中，第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個的側壁可垂直於基底100的表面。另外，舉例來說，第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個可具有錐形形狀。另外，第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個可具有倒角形狀。換句話說，第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個可具有圓角邊緣。
第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個可包括多個主動鰭片。第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個中所包括的所述多個主動鰭片可在第二方向D2上相互間隔開。在某些實施例中，在第二方向D2上的第一主動鰭片陣列121的所述多個主動鰭片中的兩個相鄰的主動鰭片之間的距離可短於在第二方向D2上的第一主動鰭片陣列121與第二主動鰭片陣列122之間的距離。在某些實施例中，在第二方向D2上的第二主動鰭片陣列122的所述多個主動鰭片中的兩個相鄰的主動鰭片之間的距離可短於在第二方向D2上的第一主動鰭片陣列121與第二主動鰭片陣列122之間的距離。
第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個可含有作為元素半導體材料（element semiconductor material）的矽或鍺。另外，第一主動鰭片陣列121及第二主動鰭片陣列122中的每一個可含有化合物半導體，例如IV-IV族化合物半導體或III-V族化合物半導體。舉例來說，IV-IV族化合物半導體可為含有碳（C）、矽（Si）、鍺（Ge）、及錫（Sn）中的兩種或更多種的二元化合物半導體或三元化合物半導體，或者可為摻雜有IV族元素的化合物。舉例來說，III-V族化合物半導體可為藉由將III族元素（例如，鋁（Al）、鎵（Ga）、及銦（In））中的至少一種與V族元素（例如，磷（P）、砷（As）及銻（Sb））中的一種進行組合而形成的二元化合物半導體、三元化合物半導體或四元化合物半導體。
場絕緣膜110可至少部分地覆蓋基底100上的第一主動鰭片陣列121及第二主動鰭片陣列122。在某些實施例中，場絕緣膜110可完全地覆蓋第一主動鰭片陣列121的側壁及第二主動鰭片陣列122的側壁，如圖1中所示。然而，本發明並非僅限於此。舉例來說，在某些實施例中，第一主動鰭片陣列121及第二主動鰭片陣列122的某些部分可自場絕緣膜110的上表面突出，且場絕緣膜110可暴露出第一主動鰭片陣列121的側壁及第二主動鰭片陣列122的側壁。
場絕緣膜110可由含有氧化矽、氮化矽、及氮氧化矽中的至少一種的材料製成。
在場絕緣膜110之上可設置有層間絕緣膜140。層間絕緣膜140可設置成覆蓋第一半導體圖案131及第二半導體圖案132。在圖1至圖3中，為說明清晰起見，未示出層間絕緣膜140。
層間絕緣膜140可包含低介電材料、氧化物膜、氮化物膜、及氮氧化物膜中的至少一種。低介電材料的實例可包括但不限於可流動氧化物（Flowable Oxide，FOX）、東燃SilaZen（Tonen SilaZen，TOSZ）、未經摻雜二氧化矽玻璃（Undoped Silica Glass，USG）、硼二氧化矽玻璃（Borosilica Glass，BSG）、磷二氧化矽玻璃（PhosphoSilica Glass，PSG）、硼磷二氧化矽玻璃（BoroPhosphoSilica Glass，BPSG）、電漿增强正矽酸四乙酯（Plasma Enhanced Tetra Ethyl Ortho Silicate，PETEOS）、氟矽酸鹽玻璃（Fluoride Silicate Glass，FSG）、高密度電漿（High Density Plasma，HDP）、電漿增强氧化物（Plasma Enhanced Oxide，PEOX）、可流動化學氣相沉積（Flowable CVD，FCVD）膜、及其組合。
第一閘極間隙壁160及第二閘極間隙壁170可在基底100之上設置成在第二方向D2上延伸。第一閘極間隙壁160及第二閘極間隙壁170可設置於第一主動鰭片陣列121及第二主動鰭片陣列122上。換句話說，第一閘極間隙壁160及第二閘極間隙壁170可經由第一主動鰭片陣列121與第二主動鰭片陣列122之間的區自基底100上的其中形成有第一主動鰭片陣列121的區，延伸至基底100上的其中形成有第二主動鰭片陣列122的區。
在某些實施例中，第一閘極間隙壁160及第二閘極間隙壁170中的每一個可為整體形成的閘極間隙壁。在某些實施例中，第一閘極間隙壁160及第二閘極間隙壁170中的每一個可具有單體結構（unitary structure），如圖1所說明。
第一閘極間隙壁160與第二閘極間隙壁170可為一對閘極間隙壁。第一閘極間隙壁160與第二閘極間隙壁170可在第一方向D1上相互間隔開。
第一閘極間隙壁160可包括外側壁160-OS及與外側壁160-OS相對的內側壁160-IS。在某些實施例中，第一閘極間隙壁160的外側壁160-OS可接觸層間絕緣膜140。在某些實施例中，第一閘極間隙壁160的內側壁160-IS可接觸第一閘極絕緣膜181及第二閘極絕緣膜182以及絕緣體190。
第一閘極間隙壁160可包括第一區161、第二區162及第三區163。
第一閘極間隙壁160的第一區161可為設置於第一主動鰭片陣列121上的區。第一閘極間隙壁160的第一區161可具有第一寬度W1。第一寬度W1可為藉由測量第一閘極間隙壁160的與第一主動鰭片陣列121重疊的第一區161而獲得的值。然而，應理解，本發明並非僅限於此。舉例來說，第一寬度W1可為藉由測量第一閘極間隙壁160的靠近第一半導體圖案131的第一區161而獲得的值。第一寬度W1可為沿第一方向D1測量的值。
第一閘極間隙壁160的第二區162可為設置於第二主動鰭片陣列122上的區。第一閘極間隙壁160的第二區162可具有第二寬度W2。第二寬度W2可為藉由測量第一閘極間隙壁160的與第二主動鰭片陣列122重疊的第二區162而獲得的值。然而，本發明並非僅限於此。舉例來說，第二寬度W2可為藉由測量第一閘極間隙壁160的靠近第二半導體圖案132的第二區162而獲得的值。第二寬度W2可為沿第一方向D1測量的值。
第一閘極間隙壁160的第三區163可為設置於第一區161與第二區162之間的區。第一閘極間隙壁160的第三區163可為設置於第一主動鰭片陣列121與第二主動鰭片陣列122之間的區之上的區。換句話說，第三區163可不與第一主動鰭片陣列121及第二主動鰭片陣列122重疊。第三區163可包括第一凹陷部163r。第一凹陷部163r可暴露出第一區161的一部分及第二區162的一部分。此後將闡述其詳細說明。
第一閘極間隙壁160的第三區163可具有第三寬度W3。第三寬度W3可為藉由測量第一閘極間隙壁160的第三區163而獲得的值，第三區163設置有第一凹陷部163r。第三寬度W3可為沿第一方向D1測量的值。
第二閘極間隙壁170可包括相互面對的外側壁170-OS及內側壁170-IS。第二閘極間隙壁170的外側壁170-OS可接觸層間絕緣膜140。第二閘極間隙壁170的內側壁170-IS可接觸第一閘極絕緣膜181及第二閘極絕緣膜182以及絕緣體190。此後將闡述其詳細說明。
第二閘極間隙壁170可包括第四區171、第五區172、及第六區173。
第二閘極間隙壁170的第四區171可為設置於第一主動鰭片陣列121上的區。第二閘極間隙壁170的第四區171可具有第四寬度W4。第四寬度W4可為藉由測量第二閘極間隙壁170的與第一主動鰭片陣列121重疊的第四區171而獲得的值。然而，本發明並非僅限於此。舉例來說，第四寬度W4可為藉由測量第二閘極間隙壁170的靠近第一半導體圖案131的第四區171而獲得的值。第四寬度W4可為沿第一方向D1測量的值。
第二閘極間隙壁170的第五區172可為設置於第二主動鰭片陣列122上的區。第二閘極間隙壁170的第五區172可具有第五寬度W5。第五寬度W5可為藉由測量第二閘極間隙壁170的與第二主動鰭片陣列122重疊的第五區172而獲得的值。然而，本發明並非僅限於此。舉例來說，第五寬度W5可為藉由測量第二閘極間隙壁170的靠近第二半導體圖案132的第五區172而獲得的值。第五寬度W5可為沿第一方向D1測量的值。
第二閘極間隙壁170的第六區173可為設置於第四區171與第五區172之間的區。第二閘極間隙壁170的第六區173可為設置於第一主動鰭片陣列121與第二主動鰭片陣列122之間的區之上的區。換句話說，第六區173可不與第一主動鰭片陣列121及第二主動鰭片陣列122重疊。
第六區173可包括第二凹陷部173r。第二凹陷部173r可暴露出第四區171的一部分及第五區172的一部分。此後將闡述其詳細說明。
第二閘極間隙壁170的第六區173可具有第六寬度W6。第六寬度W6可為藉由測量第二閘極間隙壁170的第六區173而獲得的值，第六區173設置有第二凹陷部173r。第六寬度W6可為沿第一方向D1測量的值。
隨著第一凹陷部163r及第二凹陷部173r的形成，第一閘極間隙壁160的第三區163的第三寬度W3及第二閘極間隙壁170的第六區173的第六寬度W6可減小。換句話說，第一寬度W1、第二寬度W2、第四寬度W4及第五寬度W5可大於第三寬度W3及第六寬度W6。
在根據本發明概念某些實施例的半導體裝置中，第一凹陷部163r及第二凹陷部173r分別包含於第一閘極間隙壁160及第二閘極間隙壁170中，且因此第一閘極間隙壁160的區的寬度與第二閘極間隙壁170的區的寬度可互不相同。
如圖中所說明，第一閘極間隙壁160及第二閘極間隙壁170中的每一個具有單層式結構。然而，應理解，本發明概念的實施例並非僅限於此。舉例來說，第一閘極間隙壁160及第二閘極間隙壁170中的每一個可具有多層式結構。
第一閘極間隙壁160及第二閘極間隙壁170中的每一個可含有氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、碳氮氧化矽（SiOCN）、碳氮化矽（SiCN）、及其組合中的一個。
第一閘極間隙壁160及第二閘極間隙壁170可在第二方向D2上相互間隔開。第一閘極間隙壁160及第二閘極間隙壁170中的每一個可在第二方向D2上延伸。
第一閘極電極151可設置於第一主動鰭片陣列121上。換句話說，第一閘極電極151的一個部分可設置成與第一主動鰭片陣列121重疊。第一閘極電極151的另一個部分可設置於場絕緣膜110上。相反的，第一閘極電極151可不與第二主動鰭片陣列122重疊。
第一閘極電極151可設置於第一閘極間隙壁160的內側壁160-IS與第二閘極間隙壁170的內側壁170-IS之間。具體來說，第一閘極電極151可設置於第一閘極間隙壁160的第一區161與第二閘極間隙壁170的第四區171之間。換句話說，第一閘極間隙壁160的第一區161可設置於第一閘極電極151的一個側壁上。另外，第二閘極間隙壁170的第四區171可設置於第一閘極電極151的另一個側壁上。
第一閘極電極151可包括連接第一閘極電極151的兩個側壁的第一表面151-1。第一閘極電極151的第一表面151-1可為面對第二閘極電極152的表面。
第二閘極電極152可設置於第二主動鰭片陣列122上。換句話說，第二閘極電極152的一部分可設置成與第二主動鰭片陣列122重疊。第二閘極電極152的另一部分可設置於場絕緣膜110上。相反的，第二閘極電極152可不與第一主動鰭片陣列121重疊。
第二閘極電極152可設置於第一閘極間隙壁160的內側壁160-IS與第二閘極間隙壁170的內側壁170-IS之間。具體來說，第二閘極電極152可設置於第一閘極間隙壁160的第二區162與第二閘極間隙壁170的第五區172之間。換句話說，第一閘極間隙壁160的第二區162可設置於第二閘極電極152的一個側壁上。另外，第二閘極間隙壁170的第五區172可設置於第二閘極電極152的另一個側壁上。
第二閘極電極152可包括連接第二閘極電極152的兩個側壁的第二表面152-1。第二閘極電極152的第二表面152-1可為面對第一閘極電極151的第一表面151-1的表面。
如圖中所說明，第一閘極電極151及第二閘極電極152中的每一個具有單層式結構。然而，本發明概念的實施例並非僅限於此。舉例來說，第一閘極電極151及第二閘極電極152中的每一個可具有其中層疊有兩個或更多個金屬層的多層式結構。換句話說，第一閘極電極151及第二閘極電極152中的每一個例如可包括功函數調整金屬層以及填充由功函數調整金屬層形成的空間的金屬層。
第一閘極電極151及第二閘極電極152中的每一個可含有導電材料。導電材料的實例可包括但不限於經摻雜的多晶矽、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、鈦（Ti）、鉭（Ta）、及鎢（W）。
第一半導體圖案131可設置於第一主動鰭片陣列121的上表面上、第一閘極間隙壁160的第一區161的側壁上、及第二閘極間隙壁170的第四區171的側壁上。舉例來說，第一半導體圖案131可接觸第一閘極間隙壁160的外側壁160-OS及第二閘極間隙壁170的外側壁170-OS。
第二半導體圖案132可設置於第二主動鰭片陣列122的上表面上、第一閘極間隙壁160的第二區162的側壁上、及第二閘極間隙壁170的第五區172的側壁上。舉例來說，第二半導體圖案132可接觸第一閘極間隙壁160的外側壁160-OS及第二閘極間隙壁170的外側壁170-OS。
第一半導體圖案131及第二半導體圖案132中的每一個具有鑽石形狀、圓形形狀、及矩形形狀中的至少一個。圖1中說明了鑽石形狀（五角形形狀或六角形形狀），然而，本發明概念的實施例並非僅限於此。
第一半導體圖案131可為由第一主動鰭片陣列121及第一閘極電極151構成的電晶體的源極/汲極，例如抬高的源極/汲極（elevated source/drain）。第二半導體圖案132可為由第二主動鰭片陣列122及第二閘極電極152構成的電晶體的源極/汲極，例如抬高的源極/汲極。
當使用第一主動鰭片陣列121及第二主動鰭片陣列122形成的電晶體是PMOS電晶體時，第一半導體圖案131及第二半導體圖案132中的每一個可含有壓應力材料（compressive stress material）。壓應力材料可為具有比矽（Si）高的晶格常數的材料。舉例來說，壓應力材料可為SiGe。壓應力材料向第一主動鰭片陣列121及第二主動鰭片陣列122施加壓應力，以提高通道區中的載子遷移率。
當使用第一主動鰭片陣列121及第二主動鰭片陣列122形成的電晶體是NMOS電晶體時，第一半導體圖案131及第二半導體圖案132中的每一個可含有與基底100的材料相同的材料或者可含有拉應力材料（tensile stress material）。舉例來說，當基底100含有矽（Si）時，第一半導體圖案131及第二半導體圖案132中的每一個可含有矽（Si）或可含有具有比矽（Si）低的晶格常數的材料（例如，SiC）。
第一閘極絕緣膜181可設置於第一閘極電極151的底表面及側壁上。第一閘極絕緣膜181的一部分可設置於第一閘極電極151與第一閘極間隙壁160的第一區161之間及第一閘極電極151與第二閘極間隙壁170的第四區171之間。
換句話說，第一閘極絕緣膜181可設置於第一閘極間隙壁160的第一區161的側壁上及第二閘極間隙壁170的第四區171的側壁上。第一閘極絕緣膜181可接觸第一閘極間隙壁160的內側壁160-IS的一部分及第二閘極間隙壁170的內側壁170-IS的一部分。
另外，第一閘極絕緣膜181的另一部分可設置於第一閘極電極151與場絕緣膜110之間及第一閘極電極151與第一主動鰭片陣列121之間。此後將闡述其細節。
第一閘極絕緣膜181可不設置於第一閘極電極151與絕緣體190之間、第一閘極間隙壁160的第三區163與絕緣體190之間、及第二閘極間隙壁170的第六區173與絕緣體190之間。
第二閘極絕緣膜182可設置於第二閘極電極152的底表面及側壁上。第二閘極絕緣膜182的一部分可設置於第二閘極電極152與第一閘極間隙壁160的第二區162之間及第二閘極電極152與第二閘極間隙壁170的第五區172之間。
換句話說，第二閘極絕緣膜182可設置於第一閘極間隙壁160的第二區162的側壁上及第二閘極間隙壁170的第五區172的側壁上。第二閘極絕緣膜182可接觸第一閘極間隙壁160的內側壁160-IS的另一部分及第二閘極間隙壁170的內側壁170-IS的另一部分。
另外，第二閘極絕緣膜182的另一部分可設置於第二閘極電極152與場絕緣膜110之間及第二閘極電極152與第二主動鰭片陣列122之間。以下將進一步論述其細節。
第二閘極絕緣膜182可不設置於第二閘極電極152與絕緣體190之間、第一閘極間隙壁160的第三區163與絕緣體190之間、及第二閘極間隙壁170的第六區173與絕緣體190之間。
如圖中所說明，第一閘極絕緣膜181及第二閘極絕緣膜182中的每一個具有單層式結構。然而，本發明並非僅限於此。舉例來說，第一閘極絕緣膜181及第二閘極絕緣膜182中的每一個可具有包括一或多個高介電絕緣膜的多層式結構。
舉例來說，第一閘極絕緣膜181及第二閘極絕緣膜182中的每一個可含有氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮鋅酸鉛中的一種或多種。然而，本發明概念的實施例並非僅限於此。
根據本發明概念某些實施例的半導體裝置可包括設置於第一閘極間隙壁160的第三區163與第二閘極間隙壁170的第六區之間的絕緣體190。
在某些實施例中，絕緣體190的一部分可直接接觸第一閘極間隙壁160的第三區163及第二閘極間隙壁170的第六區173。
換句話說，第一閘極間隙壁160的第三區163可設置於絕緣體190的一個側壁190-S1上，且第二閘極間隙壁170的第六區173可設置於絕緣體190的另一個側壁190-S2上。
在這些實施例中，絕緣體190的一個側壁190-S1可為與第一閘極間隙壁160的內側壁160-IS接觸的部分。另外，絕緣體190的另一個側壁190-S2可為與第二閘極間隙壁170的內側壁170-IS接觸的部分。
絕緣體190可設置於第一閘極電極151與第二閘極電極152之間。換句話說，絕緣體190可不與第一主動鰭片陣列121及第二主動鰭片陣列122重疊。
絕緣體190的另一部分可接觸第一閘極電極151及第二閘極電極152。在某些實施例中，絕緣體190的再一個部分可接觸第一閘極電極151的第一表面151-1及第二閘極電極152的第二表面152-1。
絕緣體190可包括第一部分190-1、第二部分190-2及第三部分190-3。絕緣體190的第二部分190-2可為設置於第一部分190-1與第三部分190-3之間的部分。第一部分190-1、第二部分190-2及第三部分190-3可設置於第一方向D1上。
絕緣體190的第一部分190-1可設置於在第一閘極間隙壁160的內側壁160-IS中形成的第一凹陷部163r中。換句話說，絕緣體190的第一部分190-1可為絕緣體190的被嵌入第一凹陷部163r中的部分。
由於絕緣體190的第一部分190-1被嵌入第一凹陷部163r中，因此絕緣體190的第一部分190-1可為設置於第一閘極間隙壁160的第一區161與第一閘極間隙壁160的第二區162之間的部分。
絕緣體190的第二部分190-2可為設置於第一閘極電極151與第二閘極電極152之間的部分。絕緣體190的第二部分190-2可接觸第一閘極絕緣膜181及第二閘極絕緣膜182、第一閘極電極151的第一表面151-1、及第二閘極電極152的第二表面152-1。
絕緣體190的第三部分190-3可設置於在第二閘極間隙壁170的內側壁170-IS中形成的第二凹陷部173r。換句話說，絕緣體190的第三部分190-3可為絕緣體190的被嵌入第二凹陷部173r中的另一部分。由於絕緣體190的第三部分190-3被嵌入第二凹陷部173r中，因此絕緣體190的第三部分190-3可為設置於第二閘極間隙壁170的第四區171與第二閘極間隙壁170的第五區172之間的部分。
如圖中所說明，絕緣體190具有矩形柱形狀。然而，本發明並非僅限於此。舉例來說，絕緣體190也可具有近似多邊形形狀或圓柱形形狀。
絕緣體190可含有對Si及SiO2 具有蝕刻選擇性的材料。
絕緣體190設置於整體形成的第一閘極間隙壁160與第二閘極間隙壁170之間、及第一閘極電極151與第二閘極電極152之間，從而執行將閘極電極的各個節點分離的功能。
參照圖1、圖2、及圖4，絕緣體190的底表面190b可接觸場絕緣膜110。
第一閘極絕緣膜181及第二閘極絕緣膜182可不設置於場絕緣膜110與絕緣體190之間。另外，第一閘極絕緣膜181及第二閘極絕緣膜182可不設置於絕緣體190與第一閘極電極151的第一表面151-1之間以及絕緣體190與第二閘極電極152的第二表面152-1之間。
如圖中所說明，第一閘極電極151的頂表面、第二閘極電極152的頂表面、及絕緣體190的頂表面排列成直線。然而，本發明並非僅限於此。舉例來說，根據各個製程，第一閘極電極151的頂表面、第二閘極電極152的頂表面及絕緣體190的頂表面也可排列成具有互不相同的高度。
參照圖1、圖2及圖5，絕緣體190可不設置於第一主動鰭片陣列121上。
如圖中所說明，第一閘極間隙壁160的第一區161的一部分與第一主動鰭片陣列121在垂直於基底100的頂表面的方向上相互重疊。然而，本發明並非僅限於此。舉例來說，根據各個製程，第一閘極間隙壁160的整個第一區161也可與第一主動鰭片陣列121重疊。
在第一閘極絕緣膜181與第一主動鰭片陣列121之間可設置有面間膜（interfacial film）。面間膜可不沿場絕緣膜110的頂表面延伸。面間膜可不設置於第一閘極絕緣膜181與第一閘極間隙壁160的第一區161之間及第一閘極絕緣膜181與第二閘極間隙壁170的第四區171之間。
面間膜可含有氧化矽，但應理解，本發明並非僅限於此。
參照圖1、圖2及圖6，第一閘極間隙壁160的第三區163及第二閘極間隙壁170的第六區173可分別接觸絕緣體190及層間絕緣膜140。
在下文中，將參照圖2、圖4、圖5、圖7至圖9闡述根據本發明概念某些實施例的半導體裝置。出於解釋清晰的目的，將不再對前述重複說明予以贅述。
圖7是根據本發明概念某些實施例的半導體裝置的透視圖。圖8是圖7的平面圖。圖9是沿圖8所示線X3 -X3 ¢截取的剖視圖。
參照圖2、圖4、圖5、圖7至圖9，絕緣體190的兩個側壁190-S1及190-S2可直接接觸層間絕緣膜140。
絕緣體190的一部分可設置於第一閘極間隙壁160的第一區161與第一閘極間隙壁160的第二區162之間以及第二閘極間隙壁170的第四區171與第二閘極間隙壁170的第五區172之間。
然而，當與圖2相比時，可不設置第一閘極間隙壁160的第三區163及第二閘極間隙壁170的第六區173。因此，絕緣體190的兩個側壁190-S1及190-S2可直接接觸層間絕緣膜140。
圖7至圖9所示的絕緣體190的寬度可大於圖2所示的絕緣體190的寬度。在這些實施例中，絕緣體190的寬度可為沿第一方向D1自絕緣體190的一個側壁190-S1至絕緣體190的另一個側壁190-S2測量的值。
在某些實施例中，絕緣體190的寬度可實質上等於自第一閘極間隙壁160的外側壁160-OS至第二閘極間隙壁170的外側壁170-OS的寬度。然而，本發明並非僅限於此。舉例來說，絕緣體190的寬度也可大於自第一閘極間隙壁160的外側壁160-OS至第二閘極間隙壁170的外側壁170-OS的寬度。
圖8所示沿線Y-Y¢截取的剖視圖可與圖4相同。圖8所示沿線X1 -X1 ¢截取的剖視圖可與圖5相同。
在下文中，將參照圖2、圖4、圖5、圖10至圖12闡述根據本發明概念某些實施例的半導體裝置。出於解釋清晰的目的，將不再對前述重複的說明予以贅述。
圖10是根據本發明概念某些實施例的半導體裝置的透視圖。圖11是圖10的平面圖。圖12是沿圖11所示線X4 -X4 ¢截取的剖視圖。
參照圖2、圖4、圖5、圖10至圖12，絕緣體190的一個側壁190-S1可接觸第一閘極間隙壁160的第三區163，且絕緣體190的另一個側壁190-S2可直接接觸層間絕緣膜140。
在某些實施例中，可不設置第二閘極間隙壁170的第六區173。因此，僅一個側壁（例如，絕緣體190的另一個側壁190-S2）可直接接觸層間絕緣膜140。
絕緣體190的寬度可小於自第一閘極間隙壁160的外側壁160-OS至第二閘極間隙壁170的外側壁170-OS的寬度。
圖11所示沿線Y-Y¢截取的剖視圖可與圖4相同。圖11所示沿線X1 -X1 ¢截取的剖視圖可與圖5相同。
在下文中，將參照圖13至圖16闡述根據本發明概念某些實施例的半導體裝置。出於解釋清晰的目的，將不再對前述重複的說明予以贅述。
圖13是根據本發明概念某些實施例的半導體裝置的透視圖。圖14是圖13的平面圖。圖15是圖14所示區域J的放大圖。圖16是沿圖14所示線X5 -X5 ¢截取的剖視圖。
參照圖13至圖16，第三寬度W3與第六寬度W6可互不相同。
在某些實施例中，第一凹陷部163r的深度可被形成為大於第二凹陷部173r的深度。在這些實施例中，所述深度可為在第一方向D1上測量的值。因此，第三寬度W3與第六寬度W6可互不相同。舉例來說，第三寬度W3可大於第六寬度W6。
圖14所示沿線Y-Y¢截取的剖視圖可與圖4相同。圖14所示沿線X1 -X1 ¢截取的剖視圖可與圖5相同。
在下文中，將參照圖2、圖17及圖18闡述根據本發明概念某些實施例的半導體裝置。出於解釋清晰的目的，將不再對前述重複的說明予以贅述。
圖17是根據本發明概念某些實施例的半導體裝置的平面圖。圖18是沿圖17所示線X6 -X6 ¢截取的剖視圖。
參照圖17及圖18，根據本發明概念某些實施例的半導體裝置可進一步包括一對第三閘極間隙壁260。第一閘極結構101可與圖2所示閘極結構相同。換句話說，圖17所示第一閘極間隙壁160及第二閘極間隙壁170可與圖2所示第一閘極間隙壁160及第二閘極間隙壁170相同。
第二閘極結構200可在第一方向D1上設置成與第一閘極結構101間隔開。
第二閘極結構200可包括所述一對第三閘極間隙壁260、第三閘極電極250、及第三閘極絕緣膜280。
與第一閘極間隙壁160及第二閘極間隙壁170相似的所述一對第三閘極間隙壁260可在第二方向D2上延伸。所述一對第三閘極間隙壁260可在第一方向D1上與第一閘極間隙壁160及第二閘極間隙壁170間隔開。所述一對第三閘極間隙壁260可設置於第一主動鰭片陣列121及第二主動鰭片陣列122上。
所述一對第三閘極間隙壁260可不包括凹陷部。
所述一對第三閘極間隙壁260中的每一個可具有相對規則的寬度。所述一對第三閘極間隙壁260中的每一個的寬度可為第七寬度W7。
在某些實施例中，第七寬度W7可大於第三寬度W3及第六寬度W6。
第三閘極電極250可設置成沿所述一對第三閘極間隙壁260延伸。第三閘極絕緣膜280可實質上相同於第一閘極絕緣膜181及第二閘極絕緣膜182。
在某些實施例中，所述多個第一閘極結構101可在基底100上設置成相互間隔開。另外，所述多個第二閘極結構200可在基底100上設置成相互間隔開。
在下文中，將參照圖2、圖17、圖18及圖19至圖24闡述根據本發明概念實施例的製造顯示裝置的方法。出於解釋清晰的目的，將不再對前述重複的說明予以贅述。
圖19至圖24是用於說明根據本發明概念某些實施例的半導體裝置的製作中的處理步驟的中間步驟剖視圖。圖19至圖24是沿圖17所示線X6 -X6 ¢截取的剖視圖。
參照圖17及圖19，在基底100上可形成相互間隔開的多個虛設閘極電極。
所述多個虛設閘極電極可包括第一虛設閘極電極150及第二虛設閘極電極250¢。第一虛設閘極電極150及第二虛設閘極電極250¢可被形成為在第二方向D2上延伸。
在形成所述多個虛設閘極電極之前，可在基底100上形成第一主動鰭片陣列121及第二主動鰭片陣列122。可藉由使用虛設間隙壁蝕刻基底100來形成第一主動鰭片陣列121及第二主動鰭片陣列122。換句話說，可藉由心軸製程（mandrel process）形成第一主動鰭片陣列121及第二主動鰭片陣列122，但本發明概念並非僅限於此。舉例來說，可利用在基礎基底上形成的磊晶層來形成第一主動鰭片陣列121及第二主動鰭片陣列122。
在形成第一主動鰭片陣列121及第二主動鰭片陣列122之後，可藉由移除基底100的一部分來形成圍繞第一主動鰭片陣列121及第二主動鰭片陣列122的凹陷部。場絕緣膜110可被形成為對第一主動鰭片陣列121及第二主動鰭片陣列122周圍的凹陷部進行填充。場絕緣膜110可被形成為覆蓋第一主動鰭片陣列121及第二主動鰭片陣列122的一部分。
可對從場絕緣膜110的上表面突出的第一主動鰭片陣列121及第二主動鰭片陣列122執行用於調整閾值電壓的摻雜製程，從而形成第一半導體圖案131及第二半導體圖案132。
所述多個虛設閘極電極可在第一主動鰭片陣列121及第二主動鰭片陣列122上形成為與第一主動鰭片陣列121及第二主動鰭片陣列122交叉。
可沿第一虛設閘極電極150的底表面形成第一虛設閘極絕緣膜180。可沿第二虛設閘極電極250¢的底表面形成第二虛設閘極絕緣膜280¢。
可在第一虛設閘極電極150的側壁上形成第一預閘極間隙壁160¢及第二預閘極間隙壁170¢。可在第二虛設閘極電極250¢的側壁上形成第三閘極間隙壁260。
第一預閘極間隙壁160¢及第二預閘極間隙壁170¢中的每一個可包括形成於第一主動鰭片陣列121上的第一部分、形成於第二主動鰭片陣列122上的第二部分、及形成於第一部分與第二部分之間的第三部分。
圖19至圖21示出的第一預閘極間隙壁160¢及第二預閘極間隙壁170¢中的每一個的區段可為第三部分的區段。
參照圖17及圖20，可在層間絕緣膜140、第一預閘極間隙壁160¢及第二預閘極間隙壁170¢、第三閘極間隙壁260、及所述多個虛設閘極電極上形成罩幕層400¢。
如圖中所示，罩幕層400¢是單層。然而，本發明概念並非僅限於此。舉例來說，罩幕層400¢也可包括多個罩幕。
參照圖17及圖21，在第一預閘極間隙壁160¢及第二預閘極間隙壁170¢之間可形成第一溝槽150T。可藉由移除第一虛設閘極電極150的一部分來形成第一溝槽150T。可在第一虛設閘極電極150中形成第一溝槽150T。
具體來說，可不移除其中第一虛設閘極電極150與第一主動鰭片陣列121重疊的區。另外，可不移除其中第一虛設閘極電極150與第二主動鰭片陣列122重疊的區。可僅移除第一主動鰭片陣列121與第二主動鰭片陣列122之間的區。
換句話說，可移除第一預閘極間隙壁160¢的第三區與第二預閘極間隙壁170¢的第三區之間的第一虛設閘極電極的一部分。
由於形成第一溝槽150T，因此第一虛設閘極電極150可被劃分成所述多個虛設閘極電極。
第一溝槽150T可暴露出場絕緣膜110的上表面。
由於形成第一溝槽150T，因此可形成罩幕圖案400。在圖式中示出罩幕圖案400的側壁具有傾角。然而，本發明並非僅限於此。
參照圖2、圖17及圖22，可移除第一預閘極間隙壁160¢的一部分及第二預閘極間隙壁170¢的一部分，以分別形成第一凹陷部163r及第二凹陷部173r。第一凹陷部163r可形成於第一閘極間隙壁160的第三區163上。第二凹陷部173r可形成於第二閘極間隙壁170的第六區173上。
隨著第一凹陷部163r及第二凹陷部173r的形成，可形成圖2及圖17所示的第一閘極間隙壁160及第二閘極間隙壁170。
由於第一凹陷部163r及第二凹陷部173r的形成，第三區163及第六區173的寬度可不同於第一區161、第二區162、第四區171及第五區172的寬度。
由於第一凹陷部163r及第二凹陷部173r的形成，第一溝槽150T的寬度可在第一方向D1上變大。
在某些實施例中，可使用蝕刻製程來形成第一凹陷部163r及第二凹陷部173r。在蝕刻製程中，可使用對Si及SiN具有蝕刻選擇性的蝕刻劑。
在虛設閘極電極的節點分離製程中，當藉由移除虛設閘極電極的一部分來將節點分離時，虛設閘極電極的材料（例如，多晶矽）可能仍會餘留，而不會完全被移除。當虛設閘極電極的餘留的材料未被完全移除時，可能會造成半導體裝置不合格。
在根據本發明概念的技術理念製造半導體裝置的方法中，藉由蝕刻製程，可藉由移除第一預閘極間隙壁160¢及第二預閘極間隙壁170¢的某些區（例如，與第一閘極間隙壁160的第三區163及第二閘極間隙壁170的第六區173對應的區）來形成凹陷部。由於凹陷部的形成，可藉由蝕刻製程來移除從第一預閘極間隙壁160¢及第二預閘極間隙壁170¢分離的虛設閘極電極的餘留材料。
參照圖17及圖23，可形成填充第一溝槽150T的預絕緣體190p。預絕緣體190p可形成至罩幕圖案400的上表面或高於罩幕圖案400的上表面。
參照圖17及圖24，可形成第二溝槽250T及絕緣體190。
可移除在圖23中示出的罩幕圖案400、預絕緣體190p的一部分、層間絕緣膜140的一部分、第二虛設閘極電極250¢的一部分、及第三閘極間隙壁260的一部分。如此一來，可形成絕緣體190。
然而，本發明並非僅限於此。舉例來說，也可移除第一閘極間隙壁160的一部分及第二閘極間隙壁170的一部分。在此種情形中，相比於圖23，第一閘極間隙壁160及第二閘極間隙壁170的高度也可降低。
可藉由移除第二虛設閘極電極250¢來形成第二溝槽250T。第二溝槽250T可沿第二方向D2延伸。換句話說，可移除整個第二虛設閘極電極250¢。
第二溝槽250T的側壁可由第三閘極間隙壁260界定。第二溝槽250T可暴露出場絕緣膜110的上表面、第一主動鰭片陣列121的上表面及第二主動鰭片陣列122的上表面。
在這些實施例中，在形成絕緣體190之後，也可移除第一虛設閘極電極150的餘留部分。換句話說，也可移除被劃分成多個部分的第一虛設閘極電極150。
參照圖17，可在第二溝槽250T中形成第三閘極電極250。在這些實施例中，也可形成第一閘極電極151及第二閘極電極152。
儘管已參照本發明概念的示例性實施例特別示出並闡述了本發明概念，然而所屬技術領域具有通常知識者應理解，在不背離由以下申請專利範圍所界定的本發明概念的精神及範圍的條件下，在本文中可作出形式及細節上的各種變化。因此，期望本實施例在所有方面均被視為例示性的而非限制性的，並應參照隨附申請專利範圍而非上述說明來指示本發明的範圍。
100‧‧‧基底101‧‧‧第一閘極結構110‧‧‧場絕緣膜121‧‧‧第一主動鰭片陣列122‧‧‧第二主動鰭片陣列131‧‧‧第一半導體圖案132‧‧‧第二半導體圖案140‧‧‧層間絕緣膜150‧‧‧第一虛設閘極電極150T‧‧‧第一溝槽151‧‧‧第一閘極電極151-1‧‧‧第一表面152‧‧‧第二閘極電極152-1‧‧‧第二表面160‧‧‧第一閘極間隙壁160¢‧‧‧第一預閘極間隙壁160-IS、170-IS‧‧‧內側壁160-OS、170-OS‧‧‧外側壁161‧‧‧第一區162‧‧‧第二區163‧‧‧第三區163r‧‧‧第一凹陷部170‧‧‧第二閘極間隙壁170¢‧‧‧第二預閘極間隙壁171‧‧‧第四區172‧‧‧第五區173‧‧‧第六區173r‧‧‧第二凹陷部180‧‧‧第一虛設閘極絕緣膜181‧‧‧第一閘極絕緣膜182‧‧‧第二閘極絕緣膜190‧‧‧絕緣體190b‧‧‧底表面190p‧‧‧預絕緣體190-1‧‧‧第一部分190-2‧‧‧第二部分190-3‧‧‧第三部分190-S1、190-S2‧‧‧側壁200‧‧‧第二閘極結構250‧‧‧第三閘極電極250¢‧‧‧第二虛設閘極電極250T‧‧‧第二溝槽260‧‧‧第三閘極間隙壁280‧‧‧第三閘極絕緣膜280¢‧‧‧第二虛設閘極絕緣膜400‧‧‧罩幕圖案400¢‧‧‧罩幕層D1‧‧‧第一方向D2‧‧‧第二方向J、K‧‧‧區域W1‧‧‧第一寬度W2‧‧‧第二寬度W3‧‧‧第三寬度W4‧‧‧第四寬度W5‧‧‧第五寬度W6‧‧‧第六寬度W7‧‧‧第七寬度 X1-X1'、X2-X2'、X3-X3'、X4-X4'、X5-X5'、X6-X6'、Y-Y'‧‧‧線
圖1是根據本發明概念某些實施例的半導體裝置的透視圖（perspective view）。 圖2是圖1的平面圖。 圖3是圖2所示區域K的放大圖。 圖4是沿圖2所示線Y-Y¢截取的剖視圖。 圖5是沿圖2所示線X1 -X1 ¢截取的剖視圖。 圖6是沿圖2所示線X2 -X2 ¢截取的剖視圖。 圖7是根據本發明概念某些實施例的半導體裝置的透視圖。 圖8是圖7的平面圖。 圖9是沿圖8所示線X3 -X3 ¢截取的剖視圖。 圖10是根據本發明概念某些實施例的半導體裝置的透視圖。 圖11是圖10的平面圖。 圖12是沿圖11所示線X4 -X4 ¢截取的剖視圖。 圖13是根據本發明概念某些實施例的半導體裝置的透視圖。 圖14是圖13的平面圖。 圖15是圖14所示區域J的放大圖。 圖16是沿圖14所示線X5 -X5 ¢截取的剖視圖。 圖17是根據本發明概念某些實施例的半導體裝置的平面圖。 圖18是沿圖17所示線X6 -X6 ¢截取的剖視圖。 圖19至圖24是說明根據本發明概念某些實施例的半導體裝置的製作中的處理步驟的剖視圖。
100‧‧‧基底
110‧‧‧場絕緣膜
121‧‧‧第一主動鰭片陣列
122‧‧‧第二主動鰭片陣列
131‧‧‧第一半導體圖案
132‧‧‧第二半導體圖案
151‧‧‧第一閘極電極
152‧‧‧第二閘極電極
160‧‧‧第一閘極間隙壁
170‧‧‧第二閘極間隙壁
181‧‧‧第一閘極絕緣膜
182‧‧‧第二閘極絕緣膜
190‧‧‧絕緣體
D1‧‧‧第一方向
D2‧‧‧第二方向

Claims (10)

  1. 一種半導體裝置，包括：第一主動鰭片陣列及第二主動鰭片陣列，所述第一主動鰭片陣列及所述第二主動鰭片陣列設置於基底上並在第一方向上延伸並且在與所述第一方向交叉的第二方向上相互間隔開；一對第一閘極間隙壁，設置於所述第一主動鰭片陣列及所述第二主動鰭片陣列上並在所述第二方向上延伸，所述一對第一閘極間隙壁中的每一個包括第一區、第二區及第三區，所述第一區具有第一寬度，所述第二區具有第二寬度，且所述第三區位於所述第一區與所述第二區之間並具有第三寬度；相互間隔開的第一閘極電極及第二閘極電極，所述第一閘極電極設置於所述一對第一閘極間隙壁的所述第一區之間且所述第二閘極電極設置於所述一對第一閘極間隙壁的所述第二區之間；絕緣體，位於所述第一閘極電極與所述第二閘極電極之間；第一閘極絕緣膜，設置於所述一對第一閘極間隙壁的所述第一區與所述第一閘極電極之間且設置於所述第一區的側壁上；以及第二閘極絕緣膜，設置於所述一對第一閘極間隙壁的所述第二區與所述第二閘極電極之間且設置於所述第二區的側壁上，其中所述一對第一閘極間隙壁沿著所述第一閘極電極及所述第二閘極電極的側表面延伸，而不沿著所述第一閘極電極及所述第二閘極電極的下表面延伸，其中所述一對第一閘極間隙壁的所述第一區設置於所述第一主動鰭片陣列上，所述一對第一閘極間隙壁的所述第二區設置於 所述第二主動鰭片陣列上，且所述一對第一閘極間隙壁的所述第三區設置於所述第一主動鰭片陣列與所述第二主動鰭片陣列之間，其中所述絕緣體不沿著所述第一方向從所述一對第一閘極間隙壁突出，且其中所述第一寬度及所述第二寬度中的每一個大於所述第三寬度。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括位於所述一對第一閘極間隙壁的所述第三區之間的所述絕緣體。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述絕緣體接觸所述第一閘極電極、所述第二閘極電極及所述一對第一閘極間隙壁的所述第三區。
  4. 如申請專利範圍第2項所述的半導體裝置，其中所述絕緣體包括第一部分及第二部分，所述第一部分位於所述一對第一閘極間隙壁中的每一個的所述第一區與所述一對第一閘極間隙壁中的每一個的所述第二區之間，所述第二部分位於所述第一閘極電極與所述第二閘極電極之間。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述第一閘極絕緣膜及所述第二閘極絕緣膜不設置於所述第一閘極電極與所述絕緣體之間、所述第二閘極電極與所述絕緣體之間及所述一對第一閘極間隙壁的所述第三區的側壁上。
  6. 一種半導體裝置，包括：第一主動鰭片陣列及第二主動鰭片陣列，所述第一主動鰭片陣列及所述第二主動鰭片陣列位於基底上並在第一方向上延伸並 且在與所述第一方向交叉的第二方向上相互間隔開；第一閘極電極，與所述第一主動鰭片陣列重疊且不與所述第二主動鰭片陣列重疊；第二閘極電極，與所述第二主動鰭片陣列重疊且不與所述第一主動鰭片陣列重疊，並且在所述第二方向上與所述第一閘極電極間隔開；絕緣體，位於所述第一閘極電極與所述第二閘極電極之間；第一閘極間隙壁，設置於所述第一閘極電極的第一側壁上、所述第二閘極電極的第一側壁上及所述絕緣體的第一側壁上，且不設置於所述第一閘極電極的下表面上、所述第二閘極電極的下表面上及所述絕緣體的下表面上；第二閘極間隙壁，設置於所述第一閘極電極的第二側壁上，且不設置於所述第一閘極電極的下表面上；以及第三閘極間隙壁，設置於所述第二閘極電極的第二側壁上，且不設置於所述第二閘極電極的下表面上；第一閘極絕緣膜，設置於所述第一閘極間隙壁與所述第一閘極電極之間且設置於所述第一閘極電極的第一側壁上；以及第二閘極絕緣膜，設置於所述第一閘極間隙壁與所述第二閘極電極之間且設置於所述第二閘極電極的第一側壁上，其中所述第一閘極間隙壁包括在所述第一閘極間隙壁的內側壁上形成的第一凹陷部，其中所述絕緣體不沿著所述第一方向從所述第二閘極間隙壁與所述第三閘極間隙壁突出，且其中所述絕緣體的一部分被嵌入所述第一凹陷部中。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第一閘極電極包括第一表面，所述第一表面連接所述第一閘極電極的兩個側壁並面對所述第二閘極電極；其中所述第二閘極電極包括第二表面，所述第二表面連接所述第二閘極電極的兩個側壁並面對所述第一表面；以及其中所述絕緣體接觸所述第一表面及所述第二表面。
  8. 如申請專利範圍第6項所述的半導體裝置，其中設置於所述第一閘極電極的所述第一側壁上的所述第一閘極間隙壁的第一區的寬度及設置於所述第二閘極電極的所述第一側壁上的所述第一閘極間隙壁的第二區的寬度大於設置於所述絕緣體的所述第一側壁上的所述第一閘極間隙壁的第三區的寬度。
  9. 一種半導體裝置，包括：第一主動鰭片陣列及第二主動鰭片陣列，位於基底上並在第一方向上延伸並且在與所述第一方向交叉的第二方向上相互間隔開；第一閘極間隙壁及第二閘極間隙壁，位於所述第一主動鰭片陣列及所述第二主動鰭片陣列上並在所述第二方向上延伸，所述第一閘極間隙壁及所述第二閘極間隙壁中的每一個包括具有第一寬度的第一區、具有第二寬度的第二區及位於所述第一區與所述第二區之間並具有第三寬度的第三區；相互間隔開的第一閘極電極及第二閘極電極，所述第一閘極電極設置於所述第一閘極間隙壁的第一區與所述第二閘極間隙壁的第一區之間，且所述第二閘極電極設置於所述第一閘極間隙壁的第二區與所述第二閘極間隙壁的第二區之間； 絕緣體，位於所述第一閘極電極與所述第二閘極電極之間；第一閘極絕緣膜，設置於所述第一閘極間隙壁的第一區與所述第一閘極電極之間且設置於所述第一區的側壁上；以及第二閘極絕緣膜，設置於所述第一閘極間隙壁的第二區與所述第二閘極電極之間且設置於所述第二區的側壁上，其中所述第一閘極間隙壁及所述第二閘極間隙壁沿著所述第一閘極電極及所述第二閘極電極的側表面延伸，而不沿著所述第一閘極電極及所述第二閘極電極的下表面延伸，其中所述絕緣體不沿著所述第一方向從所述第一閘極間隙壁與所述第二閘極間隙壁突出，且其中所述第一寬度及所述第二寬度中的每一個大於所述第三寬度。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第一閘極間隙壁的第一區及所述第二閘極間隙壁的第一區設置於所述第一主動鰭片陣列上，所述第一閘極間隙壁的第二區及所述第二閘極間隙壁的第二區設置於所述第二主動鰭片陣列上，且所述第一閘極間隙壁的第三區及所述第二閘極間隙壁的第三區設置於所述第一主動鰭片陣列與所述第二主動鰭片陣列之間。
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