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TWI775601B - 振盪器電路 - Google Patents

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TWI775601B
TWI775601B TW110133896A TW110133896A TWI775601B TW I775601 B TWI775601 B TW I775601B TW 110133896 A TW110133896 A TW 110133896A TW 110133896 A TW110133896 A TW 110133896A TW I775601 B TWI775601 B TW I775601B
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Inventor
木谷朋文
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力晶積成電子製造股份有限公司
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Abstract

一種振盪器電路，包括第一和第二週期產生單元，以及第一和第二工作週期產生單元。SR閂鎖器，接收第一和第二週期產生單元的輸出。在SR閂鎖器中，其輸出被提供給第一周期生成單元和第三工作週期生成單元，且其互補輸出被提供給第二週期生成單元和第二工作週期生成單元。邏輯電路接收第一和第二工作週期產生單元的輸出以及SR閂鎖器的輸出和互補輸出以產生時脈訊號。第一周期產生單元與第二週期產生單元分別用以提供時脈訊號的偶數週期時間與奇數週期時間。第一及第二工作週期產生單元分別運作以提供時脈訊號的偶數工作週期及奇數工作週期。

Description

振盪器電路
本發明關於一種振盪器電路。
半導體存儲設備通常具有振盪器電路來執行操作。如圖1A所示，振盪器電路一般包括SR閂鎖器12、兩組電容器C1、C2和比較器A1、A2。這兩組電路交替工作以產生如圖1B所示的時脈訊號，包括低位週期(low period)t L 和高位週期(high period)t H 。結果，時脈訊號的周期時間tCYC1可以表示為以下數式(1)。此外，低位週期t L 和高位週期t H 。可以根據以下數式(2)和(3)計算。
t cycI =t H +t L (1)
Figure 110133896-A0305-02-0004-1
Figure 110133896-A0305-02-0004-2
時脈訊號的周期可以從節點NET1和NET2的預充電時間(即對電容器C1、C2進行預充電)直到它們達到參考電壓VREF來獲得。然而，生成時脈訊號的目標週期越快，放大器上的響應延遲tDLY1和tDLY2就越多。這成為生成準確時脈訊號的問題。此外，作為比較器之OP放大器A1、A2的同相輸入端和反相輸入端之間的輸入偏移(input offset)又是另一個問題。
一般而言，時脈訊號通常具有包括高位週期t H 和低位週期t L 的周期時間t CYC1 ，其可以下面數式來計算。
Figure 110133896-A0305-02-0005-4
結果，響應延遲t DLY1 、t DLY2 和放大器A1、A2的輸入偏移電壓VOFST1、VOFST2將反映在生成時脈訊號的周期時間上。因此，最後的週期時間tCYC1將比目標週期長。因此，需要開發一種能夠提供準確時脈訊號的振盪器電路，以消除放大器的響應延遲和輸入偏移電壓的影響。
根據一實施例，提出一種振盪器電路，其包括：SR閂鎖器，接收第一輸出訊號和第二輸出訊號，並產生輸出和互補輸出；第一周期產生單元，接收所述SR閂鎖器的所述輸出，產生所述第一輸出訊號；第二週期產生單元，接收所述SR閂鎖器的所述互補輸出，產生所述第二輸出訊號；第一工作週期產生單元，接收所述SR閂鎖器的所述輸出，產生第三輸出訊號；第二佔空產生單元，接收所述SR閂鎖器的所述互補輸出，並產生第四輸出訊號；以及邏輯電路，接收所述第一工作週期產生單元的所述第三輸出和所述第二工作週期產生單元的所述第四輸出，所述閂鎖器的所述輸出和所述SR閂鎖器的所述互補輸出，並產生時脈訊號。所述時脈 訊號包括具有偶數週期時間的偶數週期部分，以及具有奇週期時間的奇數週期部分。所述第一周期產生單元經操作而提供所述時脈訊號的所述偶數週期時間，所述第二週期產生單元經操作而提供所述時脈訊號的所述奇數週期時間，所述第一工作週期產生單元經操作而提供所述時脈訊號的所述偶數週期部分的偶數工作週期，及所述第二工作週期產生單元經操作而提供所述時脈訊號的所述奇數週期部分的奇數工作週期。
根據一實施例，在上述振盪器電路中，所述第一周期產生單元更包括：第一參考電流源；第一運算放大器，具有非反相端、反相端與輸出端，其中所述反相端接收參考電壓的，所述輸出端輸出所述第一輸出訊號；第一電容，其中所述第一電容的一端耦接所述第一運算放大器的所述非反相端，所述第一電容的另一端接地；第一開關，其中所述第一開關的一端耦接到所述第一電容器的所述一端，所述第一開關的另一端被切換以耦接到所述第一參考電流源或所述SR閂鎖器的所述輸出。
根據一實施例，在上述振盪器電路中，所述第一工作週期產生單元包括：第三參考電流源；第三運算放大器，具有非反相端、反相端與輸出端，其中所述反相端接收所述參考電壓，所述輸出端輸出所述第三輸出訊號；第三電容，其中所述第三電容的一端耦接至所述第三運算放大器的所述非反相端，所述第三電容的另一端接地；第三開關，其中所述第三開關的一端耦接到所述第三電容器的所述一端，所述第三開關的另一端被切換以耦接到所述第三參 考電流源或所述SR閂鎖器的所述輸出。
根據一實施例，在上述振盪器電路中，所述第一電容的電容與所述第一參考電流源的第一參考電流的比值大於所述第三電容的電容與所述第三參考電流源的第三參考電流的比值。
根據一實施例，在上述振盪器電路中，所述第二週期產生單元包括：第二參考電流源；第二運算放大器，具有非反相端、反相端與輸出端，所述反相端接收參考電壓且所述輸出端輸出所述第二輸出訊號；第二電容，其中所述第二電容的一端耦接所述第二運算放大器的所述同相端，所述第二電容的另一端接地；第二開關，其中所述第二開關的一端耦接到所述第二電容器的所述一端，所述第二開關的另一端被切換以耦接到所述第二參考電流源或所述SR閂鎖器的所述當代輸出。
根據一實施例，在上述振盪器電路中，所述第二工作週期產生單元包括：第四參考電流源；第四運算放大器，具有非反相端、反相端與輸出端，所述反相端接收所述參考電壓且所述出輸出端輸出所述第四輸出訊號；第四電容，其中所述第四電容的一端耦接至所述第四運算放大器的所述非反相端，所述第四電容的另一端接地；第四開關，其中所述第四開關的一端耦接到所述第四電容器的所述一端，所述第四開關的另一端被切換以耦接到所述第四參考電流源或所述SR閂鎖器的所述互補輸出。
根據一實施例，在上述振盪器電路中，所述第二電容的電容與所述第二參考電流源的第二參考電流的比值大於所述第四電 容的電容與所述第四參考電流源的第四參考電流的比值。
根據一實施例，在上述振盪器電路中，所述SR閂鎖器包括：第一反或閘，具有第一輸入、第二輸入與輸出，其中所述第一反或閘之所述第一輸入被耦接以接收所述第一周期產生單元的所述第一輸出，所述第一反或閘的所述輸出用以輸出所述SR閂鎖器的所述互補輸出；以及第二反或閘，具有第一輸入、第二輸入與輸出，其中所述第二反或閘之所述第一輸入被耦接以接收所述第二週期產生單元的所述第二輸出，所述第二反或閘的所述輸出用以輸出所述SR閂鎖器的所述輸出。所述第一反或閘的所述第二輸入連接到所述第二反或閘的所述輸出，所述第二反或閘的所述第二輸入連接到所述第一反或閘的所述輸出。
根據一實施例，在上述振盪器電路中，所述邏輯電路包括：第一反及閘，接收所述第三輸出訊號和所述SR閂鎖器的所述互補輸出；第二反及閘，接收所述第四輸出訊號和所述SR閂鎖器的所述輸出；以及第三反及閘，接收所述第一和所述第二反及閘的輸出，並輸出所述時脈訊號。
根據一實施例，在上述振盪器電路中，所述第一周期產生單元、所述第二週期產生單元、所述第一工作週期產生單元、所述第二工作週期產生單元中的每一個包括參考電流源、開關與OP放大器。所述第一周期產生單元中的電容與所述參考電流源之參考電流的比值大於所述第一周期產生單元中的電容與所述參考電流源之參考電流的比值，所述第二產生單元中的電容與所述參考電 流源之參考電流的比值大於所述第二產生單元中的電容與所述參考電流源之參考電流的比值。
10、100:振盪器電路
12、104:SR閂鎖器
102:邏輯電路
102a、102b、102c:NAND閘
104a、104b:NOR閘
110:第一工作週期產生單元
112:第二工作週期產生單元
120:第一周期產生單元
122:第二週期產生單元
C1~C4:電容器
A1~A4:運算放大器(比較器)
IREF1~IREF4:參考電流源
SW1~SW4:開關
NET1~NET4:節點
VNET1~VNET4:節點
VOFST1~VOFST4:輸入偏移電壓
VREF:參考電壓
Vp1、Vp2:非反相輸入
Vm1、Vm2:反相輸入
Q、Q#:輸出、互補輸出
OUT1~OUT4:輸出訊號
S:設定端
R:重設端
tH:高位週期
tL:低位週期
tDLY1~tDLY4:響應延遲
CLK:時脈訊號
CK_E、CK_O:訊號
tCYC1:周期時間
tDUTY_E:偶數工作週期
tDUTY_O:奇數工作週期
tCYC_E:偶數週期時間
tCYC_O:奇數週期時間
圖1A說明習知的振盪器電路的示意圖。
圖1B圖示了由圖1A中所示的振盪器電路產生的時脈訊號。
圖2A繪示根據本發明一實施例的振盪器電路的示意圖。
圖2B繪示根據本發明一實施例的振盪器電路產生的時脈訊號的波形。
圖3為用以說明產生時脈訊號奇數週期部分的電路狀態。
圖4繪示用於產生時脈訊號的奇數週期部分的振盪器電路中的波形。
圖5為用以說明產生時脈訊號偶數週期部分的電路狀態。
圖6繪示用於產生時脈訊號的偶數週期部分的振盪器電路中的波形。
圖2A繪示根據本發明一實施例的振盪器電路示意圖，圖2B示出了振盪器電路所產生的時脈訊號的波形。如圖2A所示，振盪器電路100包括第一工作週期產生單元110、第二工作週期產生單元112、第一周期產生單元120、第二週期產生單元122、邏 輯電路102和SR閂鎖器104。通過上述各電路單元與構件，可以產生如圖2B所示的時脈訊號CLK。
根據實施例，時脈訊號CLK包括交替重複的偶數週期部分和奇數週期部分。每個偶數週期部分具有偶數週期時間tCYC_E，每個奇數週期部分具有奇數週期時間tCYC_O。此外，偶數週期部分的低準位部分定義為偶數工作週期tDUTY_E，奇數週期部分的低準位部分定義為奇數工作週期tDUTY_O。在本實施例中，偶數週期時間tCYC_E、奇數週期時間tCYC_O、偶數工作週期tDUTY_E和奇數工作週期tDUTY_O可以獨立控制。
首先，描述振盪器電路100的整體架構。如圖2A所示，在根據本發明一實施例的振盪電路100中，閂鎖器104可以是SR閂鎖器(以下以SR閂鎖器104為例)。SR閂鎖器104具有兩個輸入，其中一個是設定(SET)端S，另一個是重設(RESET)端R。在本實施例中，SET端S接收第一周期產生單元120的第一輸出訊號，RESET端R接收第二週期產生單元122的第二輸出訊號。SR閂鎖器104提供輸出Q和輸出Q#，其中輸出Q#是輸出Q的互補輸出。
在一個例子中，SR閂鎖器104可以被設計為包括兩個反或閘104a和104b。反或閘104a的一輸入端為SET端S，反或閘104a的另一輸入端連接反或閘104b的輸出端(即輸出端Q)。反或閘104b的一輸入端為RESET端R，反或閘104b的另一輸入端連接至反或閘104a的輸出端(即互補輸出Q#)。輸出Q和互補輸 出Q#進一步提供給邏輯電路102作為輸入訊號。
此外，第一周期產生單元120具有接收SR閂鎖器104的輸出Q的輸入端和將第一周期產生單元120產生的第一輸出訊號OUT1輸出到SR閂鎖器104的輸入端(SET端S)的輸出端。第一周期產生單元120用於控制如圖2B所示之時脈訊號CLK的偶數週期時間tCYC_E。
在一個例子中，第一周期產生單元120包括第一參考電流源IREF1、第一開關SW1、第一電容器C1和第一OP放大器A1(作為比較器)。第一電容C1的一端通過節點NET1耦接至第一運算放大器A1的輸入端(例如，非反相輸入端Vp1)，第一電容C1的另一端接地。第一電容C1的一端更通過節點NET1耦接至第一開關SW1的一端，第一開關SW1的另一端耦接至第一參考電流源IREF1或耦接至SR閂鎖器104的輸出Q。第一運算放大器A1的另一輸入端(例如反相輸入端Vn1)耦接至參考電壓VREF，第一運算放大器A1的輸出(即第一輸出訊號)OUT1提供給SR閂鎖器104的SET端S。當第一開關SW1切換為耦接第一參考電流源IREF1時，電流IREF1可對第一電容C1進行預充電。此外，第一OP放大器A1可以具有輸入偏移電壓VOFST1和延遲時間tDLY1。
此外，第二週期產生單元122具有接收SR閂鎖器104的互補輸出Q#的輸入端和將第二週期產生單元122產生的第二輸出訊號OUT2輸出到SR閂鎖器104之另一輸入端(即RESET端R)的輸出端。第二週期產生單元122用於控制圖2B所示之時脈訊號 CLK的奇數週期時間tCYC_O。
在一個例子中，第二週期產生單元122包括第二參考電流源IREF2、第二開關SW2、第二電容器C2和第二OP放大器A2。第二電容器C2的一端通過節點NET2耦接第二運算放大器A2的輸入端(例如，非反相輸入端Vp2)，第二電容器C2的另一端接地。第二電容器C2的一端更通過節點NET2耦接至第二開關SW2的一端，而第二開關SW2的另一端耦接至第二參考電流源IREF2或耦接以接收SR閂鎖器104之互補輸出Q#。第二運算放大器A2的另一輸入端(例如反相輸入端Vn2)耦接參考電壓VREF，第一運算放大器A2的輸出(即第二輸出訊號)OUT2提供給SR閂鎖器104的RESET端R。當第二開關SW2切換至耦接第二參考電流源IREF2時，電流IREF2可對第二電容器C2進行預充電。此外，第二OP放大器A2可以具有輸入偏移電壓VOFST2和延遲時間tDLY2。
此外，第一工作週期產生單元110具有接收SR閂鎖器104的輸出Q的輸入端和將第一工作週期單元110產生的第三輸出訊號OUT3輸出到邏輯電路102之輸入端的輸出端。第一工作週期產生單元122用於控制圖2B所示之時脈訊號CLK的偶數工作週期tDUTY_E。
在一個例子中，第一工作週期產生單元110包括第三參考電流源IREF3、第三開關SW3、第三電容器C3和第三OP放大器A3。第三電容C3的一端通過節點NET3耦接第三運算放大器A3的輸入端(例如非反相輸入端Vp1)，第三電容器C3的另一端接地。 第三電容器C3的一端更通過節點NET3耦接第三開關SW3的一端，第三開關SW3的另一端耦接第三參考電流源IREF3或耦接至SR閂鎖器104的輸出Q。第三運算放大器A3的另一輸入端(例如反相輸入端Vn1)耦接參考電壓VREF，第三運算放大器A3的輸出(即第三輸出訊號)OUT3提供至邏輯電路102之輸入端。當第三開關SW3切換至耦接第三參考電流源IREF3時，電流IREF3可對第三電容器C3進行預充電。此外，第三OP放大器A3可以具有輸入偏移電壓VOFST3和延遲時間tDLY3。
此外，第二工作週期產生單元112具有接收SR閂鎖器104的互補輸出Q#的輸入端和將第二工作週期單元112產生的第四輸出訊號OUT4輸出到邏輯電路102之輸入端的輸出端。第二工作週期產生單元112用於控制圖2B所示之時脈訊號CLK的奇數工作週期tDUTY_O。
在一個例子中，第一工作週期產生單元112包括第四參考電流源IREF4、第四開關SW4、第四電容器C4和第四OP放大器A4。第四電容器C4的一端通過節點NET4耦接第四運算放大器A4的輸入端(例如同相輸入端Vp1)，第四電容器C4的另一端接地。第四電容器C4的一端更通過節點NET4耦接第四開關SW4的一端，而第四開關SW4的另一端耦接第三參考電流源IREF4或耦接以接收SR閂鎖器104之互補輸出Q#。第四運算放大器A4的另一輸入端(例如反相輸入端Vn1)耦接參考電壓VREF，第四運算放大器A4的輸出(即第四輸出訊號)OUT4提供至邏輯電路102之 輸入端。當第四開關SW4切換為耦接第四參考電流源IREF4時，電流IREF4可對第四電容器C4進行預充電。此外，第四OP放大器A4可以具有輸入偏移電壓VOFST4和延遲時間tDLY4。
在一個例子中，邏輯電路102包括第一反及閘(NAND)102a、第二反及閘102b和第三反及閘102c，但不限於此。邏輯電路102可被設計為邏輯閘的任何組合，只要邏輯電路102可用於產生時脈訊號CLK。
如圖2A所示，第一反及閘102a接收來自第一工作週期產生電路110的第三輸出訊號OUT3以及來自SR閂鎖器104的互補輸出Q#。接著，第一反及閘102a通過對第三輸出訊號OUT3和互補輸出Q#進行NAND運算來產生訊號CK_E。同樣地，第二反及閘102b接收來自第四工作週期產生電路112的第四輸出訊號OUT4和來自SR閂鎖器104的輸出Q。之後，第二反及閘102b通過對第四輸出訊號OUT4和輸出Q進行NAND操作來產生訊號CK_O。第三反及閘102c接收第一反及閘102a的輸出CK_E以及第二反及閘102b的輸出CK_O以產生時脈訊號CLK。
在振盪電路100的操作中，SR閂鎖器104可以用以產生時脈訊號CLK的偶數週期部分(偶數週期)和奇數週期部分(奇數週期)。
在本實施例中，使用四組參考電流源、電容器、開關和比較器來產生時脈訊號CLK。如圖2A和2B所示，第一周期產生單元120產生時脈訊號CLK的偶數週期時間tCYC_E，而第二週期產 生單元122產生時脈訊號CLK的奇數週期時間tCYC_O。此外，第一工作週期產生單元110產生時脈訊號CLK的偶數工作週期tDUTY_E，而第二工作週期產生單元122產生時脈訊號CLK的奇數工作週期tDUTY_O。
因此，偶數和奇數週期時間tCYC_E、tCYC_O以及偶數和奇數工作週期tDUTY_E、tDUTY_O可以單獨設定。根據該實施例，週期時間tCYC_E、tCYC_O和工作週期tDUTY_E、tDUTY_O是由第一和第二週期產生單元120、122以及第一和第二工作週期產生單元110、112的電容和參考電流並且根據下面的數式(4)-(7)而獲得。
Figure 110133896-A0305-02-0015-5
Figure 110133896-A0305-02-0015-6
Figure 110133896-A0305-02-0015-7
Figure 110133896-A0305-02-0015-8
另外，第一工作週期(偶數工作週期)產生單元110、第二工作週期(奇數工作週期)產生單元112、第一周期(偶數週期)產生單元120和第二週期(奇數週期)產生單元122的電路架構可以是相同的。但是，為了確定週期時間和時脈訊號CLK的工作週期的關係。電容和參考電流必須滿足以下關係。
Figure 110133896-A0305-02-0015-11
>
Figure 110133896-A0305-02-0015-12
，
Figure 110133896-A0305-02-0015-15
>
Figure 110133896-A0305-02-0015-14
根據上面的(4)-(7)，由於運算放大器A1~A4的輸入偏移電壓和延遲時間可減半，故本實施例的振盪電路100所產生的時脈訊號CLK之準確性更好。
接下來，將參考圖3至圖6詳細描述根據實施例的振盪器電路的操作。
首先，參考圖3和圖4描述奇數週期之時序列的操作。在一個例子中，如圖4所示，在時序列(1)中，SR閂鎖器104的互補輸出Q#處於低準位L。第四參考電流源IREF4持續升高節點NET4的電壓VNET4。如圖4所示，節點NET4處的電壓VNET4逐漸增加(虛線)。在時序列(2)中，當節點NET4的電壓VNET4達到參考電壓VREF，或開始大於參考電壓VREF時，第四運放A4的輸出OUT4輸出高準位H，即輸出OUT4是從低準位L到高準位H的轉態。
然後，在時序列(3)，第二參考電流源IREF2也在節點NET2持續升高電壓VNET2。如圖4所示，節點NET2的電壓VNET2也逐漸升高(實線)。然後，在時序列(4)中，當節點NET2的電壓VNET2達到參考電壓VREF時，第二運算放大器A2的輸出OUT2輸出高準位H。第二OP放大器A2的第二輸出訊號即輸出OUT2提供給SR閂鎖器104的RESET端R，使得RESET端R的電壓由低準位L轉態為高準位H。
此時，RESET端R為高準位H，SET端S為低準位L。接著，在時序列(5)中，SR閂鎖器104的輸出Q由高準位H轉態為低準位L，而SR閂鎖器104的互補輸出Q#由低準位L轉態至高準位H。
接著，在時序列(6)中，第一周期產生單元120的第一開關SW1與第一工作週期產生單元110的第一開關SW3分別切換耦接至第一參考電流源IREF1與第三參考電流源IREF3。接著，在第一周期 產生單元120中，接地節點NET1(0V)被第一參考電流源IREF1預充電至低於參考電壓VREF(VNET1由0V變為小於VREF)，在第一工作週期產生單元110中，接地節點NET3(0V)被第三參考電流源IREF3預充電至低於參考電壓VREF(VNET3由0V變為小於VREF)。
同時，第二週期產生單元122的第二開關SW2與第二工作週期產生單元112的第四開關SW4切換為接地。結果，節點NET4的電壓VNET4和節點NET2的電壓VNET2被迫接地，即0V。之後，在時序列(7)中，節點NET2和NET4被強迫接地後，第二輸出訊號OUT2(即RESET端R)和第四輸出訊號OUT4由高準位H轉態為低準位L.
如上所述，在振盪器電路100由時序列(1)至時序列(7)操作後，如圖4所示，產生時脈訊號CLK的奇數週期部分，且邏輯電路102輸出時脈訊號CLK的奇數週期部分，其中此奇數週期部分包含奇數工作週期tDUTY_O和奇數週期時間tCYC_O。
接著，參考圖5和圖6來說明偶數週期之時序列的操作。在一個例子中，如圖6所示，在時序列(8)，SR閂鎖器104的輸出Q為低準位L。第三參考電流源IREF3持續升高節點NET3處的電壓VNET3。如圖6所示，節點NET3處的電壓VNET3逐漸增加(虛線)。在時序列(9)，當節點NET3的電壓VNET3達到參考電壓VREF，或開始大於參考電壓VREF時，第三運放A3的輸出OUT3輸出高準位H，即輸出OUT3是從低準位L轉態到高準位H。
然後，在時序列(10)中，第一參考電流源IREF1也持續升 高節點NET1處的電壓VNET1。如圖6所示，節點NET1的電壓VNET1也逐漸升高(實線)。然後，在時序列(11)中，當節點NET1的電壓VNET1達到參考電壓VREF時，第一運算放大器A1的輸出OUT1輸出高準位H。之後，第一OP放大器A1的第二輸出訊號(即輸出OUT1)則提供給SR閂鎖器104的SET端S，使得SET端S的電壓由低準位L轉態為高準位H。
此時，SET端S為高準位H，RESET端R為低準位L。接著，在時序列(12)中，SR閂鎖器104的輸出Q由高準位H轉態為低準位L，而SR閂鎖器104的互補輸出Q#由低準位L轉態為高準位H。
接著，在時序列(13)中，第二週期產生單元122的第二開關SW2與第二工作週期產生單元112的第四開關SW4分別切換耦接至第一參考電流源IREF2與第三參考電流源IREF4。接著，在第二週期產生單元122中，接地節點NET2(0V)被第二參考電流源IREF2預充電至低於參考電壓VREF(VNET2從0V變為小於VREF)。此外，在第二工作週期產生單元112中，接地節點NET4(0V)被第四參考電流源IREF4預充電至低於參考電壓VREF(VNET4由0V變為小於VREF)。
同時，第一周期產生單元120的第一開關SW1和第一工作週期產生單元110的第三開關SW3切換為接地。結果，節點NET1的電壓VNET1和節點NET3的電壓VNET3被迫接地，即0V。然後，在時序列(14)中，節點NET1和NET3被強迫接地後，第一輸出訊號OUT1(即SET端S)和第三輸出訊號OUT3由高準位H轉態為低準位L。
如上所述，在振盪器電路100從時序列(8)操作到時序列 (14)之後，如圖6所示，產生時脈訊號CLK的偶數週期部分，並且邏輯電路102輸出時脈訊號CLK的偶數週期部分，其中此偶數週期部分包含偶數工作週期tDUTY_E和偶數週期時間tCYC_E。
然後，振盪器100的操作回到時序列(1)。如此，振盪器電路100持續地重複執行時序列(1)至(14)，藉此產生時脈訊號CLK。
如上所述，由於四個單元110、112、120和122的電容和參考電流可以分別設定，因此四個單元110、112、120、122可以分別確定時脈訊號CLK之偶數工作週期tDUTY_E、奇數工作週期tDUTY_O、偶數週期時間tCYC_E以及奇數週期時間tCYC_O。另外，如上所述，由於OP放大器(比較器)的輸入偏移電壓和延遲時間可以減少一半，所以振盪器電路100產生的時脈訊號CLK的精度可以更好。
100:振盪器電路
104:SR閂鎖器
102:邏輯電路
102a、102b、102c:NAND閘
104a、104b:NOR閘
110:第一工作週期產生單元
112:第二工作週期產生單元
120:第一周期產生單元
122:第二週期產生單元
C1~C4:電容器
A1~A4:運算放大器(比較器)
IREF1~IREF4:參考電流源
SW1~SW4:開關
NET1~NET4:節點
VNET1~VNET4:節點
VOFST1~VOFST4:輸入偏移電壓
VREF:參考電壓
Vp1、Vp2:非反相輸入
Vm1、Vm2:反相輸入
Q、Q#:輸出、互補輸出
OUT1~OUT4:輸出訊號
S:設定端
R:重設端
tDLY1~tDLY4:響應延遲
CLK:時脈訊號
CK_E、CK_O:訊號
tDUTY_E:偶數工作週期
tDUTY_O:奇數工作週期
tCYC_E:偶數週期時間
tCYC_O:奇數週期時間

Claims (10)

  1. 一種振盪器電路，包括：SR閂鎖器，接收第一輸出訊號和第二輸出訊號，並產生輸出和互補輸出；第一周期產生單元，接收所述SR閂鎖器的所述輸出，產生所述第一輸出訊號；第二週期產生單元，接收所述SR閂鎖器的所述互補輸出，產生所述第二輸出訊號；第一工作週期產生單元，接收所述SR閂鎖器的所述輸出，產生第三輸出訊號；第二佔空產生單元，接收所述SR閂鎖器的所述互補輸出，並產生第四輸出訊號；以及邏輯電路，接收所述第一工作週期產生單元的所述第三輸出和所述第二工作週期產生單元的所述第四輸出，所述閂鎖器的所述輸出和所述SR閂鎖器的所述互補輸出，並產生時脈訊號，所述時脈訊號包括具有偶數週期時間的偶數週期部分，以及具有奇週期時間的奇數週期部分，其中所述第一周期產生單元經操作而提供所述時脈訊號的所述偶數週期時間，所述第二週期產生單元經操作而提供所述時脈訊號的所述奇數週期時間，所述第一工作週期產生單元經操作而提供所述時脈訊號的所 述偶數週期部分的偶數工作週期，及所述第二工作週期產生單元經操作而提供所述時脈訊號的所述奇數週期部分的奇數工作週期。
  2. 如請求項1所述的振盪器電路，其中所述第一周期產生單元更包括：第一參考電流源；第一運算放大器，具有非反相端、反相端與輸出端，其中所述反相端接收參考電壓的，所述輸出端輸出所述第一輸出訊號；第一電容，其中所述第一電容的一端耦接所述第一運算放大器的所述非反相端，所述第一電容的另一端接地；第一開關，其中所述第一開關的一端耦接到所述第一電容器的所述一端，所述第一開關的另一端被切換以耦接到所述第一參考電流源或所述SR閂鎖器的所述輸出。
  3. 如請求項2所述的振盪器電路，其中所述第一工作週期產生單元包括：第三參考電流源；第三運算放大器，具有非反相端、反相端與輸出端，其中所述反相端接收所述參考電壓，所述輸出端輸出所述第三輸出訊號；第三電容，其中所述第三電容的一端耦接至所述第三運算放大器的所述非反相端，所述第三電容的另一端接地；第三開關，其中所述第三開關的一端耦接到所述第三電容器 的所述一端，所述第三開關的另一端被切換以耦接到所述第三參考電流源或所述SR閂鎖器的所述輸出。
  4. 如請求項3所述的振盪器電路，其中所述第一電容的電容與所述第一參考電流源的第一參考電流的比值大於所述第三電容的電容與所述第三參考電流源的第三參考電流的比值。
  5. 如請求項1所述的振盪器電路，其中所述第二週期產生單元包括：第二參考電流源；第二運算放大器，具有非反相端、反相端與輸出端，所述反相端接收參考電壓且所述輸出端輸出所述第二輸出訊號；第二電容，其中所述第二電容的一端耦接所述第二運算放大器的所述同相端，所述第二電容的另一端接地；第二開關，其中所述第二開關的一端耦接到所述第二電容器的所述一端，所述第二開關的另一端被切換以耦接到所述第二參考電流源或所述SR閂鎖器的所述當代輸出。
  6. 如請求項5所述的振盪器電路，其中所述第二工作週期產生單元包括：第四參考電流源；第四運算放大器，具有非反相端、反相端與輸出端，所述反相端接收所述參考電壓且所述出輸出端輸出所述第四輸出訊號；第四電容，其中所述第四電容的一端耦接至所述第四運算放大器的所述非反相端，所述第四電容的另一端接地； 第四開關，其中所述第四開關的一端耦接到所述第四電容器的所述一端，所述第四開關的另一端被切換以耦接到所述第四參考電流源或所述SR閂鎖器的所述互補輸出。
  7. 如請求項6所述的振盪器電路，其中所述第二電容的電容與所述第二參考電流源的第二參考電流的比值大於所述第四電容的電容與所述第四參考電流源的第四參考電流的比值。
  8. 如請求項1所述的振盪器電路，其中所述SR閂鎖器包括：第一反或閘，具有第一輸入、第二輸入與輸出，其中所述第一反或閘之所述第一輸入被耦接以接收所述第一周期產生單元的所述第一輸出，所述第一反或閘的所述輸出用以輸出所述SR閂鎖器的所述互補輸出；以及第二反或閘，具有第一輸入、第二輸入與輸出，其中所述第二反或閘之所述第一輸入被耦接以接收所述第二週期產生單元的所述第二輸出，所述第二反或閘的所述輸出用以輸出所述SR閂鎖器的所述輸出，其中所述第一反或閘的所述第二輸入連接到所述第二反或閘的所述輸出，所述第二反或閘的所述第二輸入連接到所述第一反或閘的所述輸出。
  9. 如請求項1所述的振盪器電路，其中所述邏輯電路包括：第一反及閘，接收所述第三輸出訊號和所述SR閂鎖器的所 述互補輸出；第二反及閘，接收所述第四輸出訊號和所述SR閂鎖器的所述輸出；以及第三反及閘，接收所述第一和所述第二反及閘的輸出，並輸出所述時脈訊號。
  10. 如請求項1所述的振盪器電路，其中所述第一周期產生單元、所述第二週期產生單元、所述第一工作週期產生單元、所述第二工作週期產生單元中的每一個包括參考電流源、開關與OP放大器，所述第一周期產生單元中的電容與所述參考電流源之參考電流的比值大於所述第一周期產生單元中的電容與所述參考電流源之參考電流的比值，所述第二產生單元中的電容與所述參考電流源之參考電流的比值大於所述第二產生單元中的電容與所述參考電流源之參考電流的比值。
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