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TWI775281B - 半導體元件及其製造方法 - Google Patents

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TWI775281B
TWI775281B TW110102142A TW110102142A TWI775281B TW I775281 B TWI775281 B TW I775281B TW 110102142 A TW110102142 A TW 110102142A TW 110102142 A TW110102142 A TW 110102142A TW I775281 B TWI775281 B TW I775281B
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semiconductor
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binary oxide
gate
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喬治奧斯 韋理安尼堤斯
荷爾本 朵爾伯斯
馬可 范 達爾
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台灣積體電路製造股份有限公司
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Abstract

提供一種半導體元件及其製造方法。半導體元件具有半導體層及位於半導體層上的閘極結構。半導體元件具有設置於半導體層上的源極及汲極端子，以及位於半導體層與源極及汲極端子之間的二元氧化物層。

Description

半導體元件及其製造方法
本發明實施例是有關於一種半導體元件及其製造方法。
半導體元件及電子組件的尺寸的不斷縮小使得將更多元件及組件整合至給定體積中成為可能，並導致各種半導體元件及/或電子組件的高積集度。
本發明實施例提供一種半導體元件，其包括半導體層、閘極結構、源極及汲極端子以及二元氧化物層。閘極結構設置於半導體層上。源極及汲極端子設置於半導體層上。二元氧化物層設置於半導體層與源極及汲極端子之間且介接半導體層與源極及汲極端子。
本發明實施例提供一種半導體元件，其包括半導體通道層、閘極層、閘極介電層、源極及汲極以及二元氧化物層。閘極層設置於半導體通道層上方。閘極介電層設置於閘極層與半導體通道層之間。源極及汲極設置於半導體通道層上。二元氧化物層包夾在半導體通道層與源極及汲極之間。
本發明實施例提供一種製造半導體元件的方法，其包括：形成半導體材料層且在半導體材料層上形成二元氧化物材料層；將半導體材料層及二元材料層圖案化為半導體層及二元氧化物層；在半導體層及二元氧化物層上方形成閘極結構；在閘極結構以及半導體層及二元氧化物層上方形成絕緣層；以及在二元氧化物層上形成源極及汲極端子。
10、12、310:堆疊結構
30、50:電晶體結構
40、42、44、46、48、60、70、80:半導體元件結構
90:積體結構
100、300、900:基底
102:連接結構
110:閘極材料層
111、311、710、810、1610、1710、1810、2010:閘極層
120:閘極介電材料層
121、321、820、1620、1720、1820、2020:閘極介電層
130、330:半導體材料層
131、331、730、830、1630、1730、1830、2030:半導體層
140、340:二元氧化物材料層
141、341、740、840、1640、1740、1840、2040:二元氧化物層
150、180、350、380、750、850、1650、1750:層間介電層
150t、160t、730t、1630t、1730t、1830t、2060t:頂部表面
155、355:接觸開口
160、360:接觸端子
162、362、762A、762B、862A、862B:障壁層
164:晶種層
166:金屬接觸件
170、370:內連線結構
172:第一金屬線
174:第一襯裡層
176:第一金屬通孔
178:第二襯裡層
305、906:隔離結構
372:金屬線
376:金屬通孔
720:閘極介電層
750b、760p、1660p、1760p:底部表面
760A、860A、1660A、1760A:源極端子
760B、860B、1660B、1760B:汲極端子
901:半導體基底
902:NMOS
904:PMOS
908:金屬化結構
910:絕緣層
960:半導體元件
1600、1700、1800、2000:閘極結構
1760s:側壁
1830s:側表面
1860、2060:源極及汲極端子
A-A'、B-B':線
AR:主動區
NAR:非主動區
DR:元件區
V:通孔開口
結合附圖閱讀以下詳細描述會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。事實上，出於論述清楚的目的，可任意地增大或減小各種特徵的尺寸。
圖1至圖6為根據本揭露的一些實施例的半導體元件的製造方法中的各個階段的示意性橫截面圖。
圖7及圖8是根據本揭露的一些實施例的半導體元件的示意性橫截面圖。
圖9是根據本揭露的一些實施例的結構的一部分及所述結構中的半導體元件的示意性橫截面圖。
圖10至圖15為根據本揭露的一些實施例的半導體元件的製造方法中的各個階段的示意性橫截面圖。
圖16及圖17是根據本揭露的一些實施例的半導體元件的示意性橫截面圖。
圖18是根據本揭露的一些實施例的半導體元件的示意性三維視圖。
圖19及圖20是根據本揭露的一些實施例的半導體元件的示意性橫截面圖。
圖21是根據本揭露的一些實施例的半導體元件的示意性三維視圖。
圖22及圖23是根據本揭露的一些實施例的半導體元件的示意性橫截面圖。
以下揭露內容提供用以實施所提供主題的不同特徵的許多不同實施例或實例。在下文描述組件、值、操作、材料、配置或類似者的特定實例以簡化本揭露。當然，這些特定實例僅為實例且不意欲為限制性的。亦可涵蓋其他組件、值、操作、材料、配置或類似者。舉例而言，在以下描述中，在第二特徵上方或上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及類似者的空間相對術語來描述如圖式中所說明的一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他 方式定向(旋轉90度或處於其他定向)，且可同樣相應地對本文中所使用的空間相對描述詞進行解釋。
另外，為易於描述，在本文中可使用諸如「第一」、「第二」、「第三」、「第四」以及類似者的術語來描述如圖式中所說明的類似或不同元件或特徵，且可取決於存在的次序或描述的上下文而互換使用。
應瞭解，本揭露的以下實施例提供可在廣泛多種特定上下文中體現的可適用概念。本文中所論述的特定實施例僅為說明性的且是關於含有超過一種類型的半導體元件的積體結構，且不意欲限制本揭露的範疇。本揭露的實施例描述形成有一或多個半導體元件(諸如電晶體)的積體結構的例示性製造製程及由此製造的積體結構。本揭露的某些實施例與包含半導體電晶體及其他半導體元件的結構有關。基底及/或晶圓可包含設置於其中的一或多種類型的積體電路或電子組件。半導體元件可形成於塊狀半導體基底或絕緣層上矽/鍺基底上。實施例意欲提供其他解釋但並不用於限制本揭露的範疇。
圖1至圖6為根據本揭露的一些實施例的半導體元件的製造方法中的各個階段的示意性橫截面圖。自圖1至圖6，示出積體結構的元件區DR的示意性橫截面圖。圖9是根據本揭露的一些實施例的結構的一部分及所述結構中的半導體元件的示意性橫截面圖。
參考圖1，在一些實施例中，提供基底100，基底100具有設置於其中的一或多個連接結構102。如圖1所示，在一些實施例中，連接結構102(僅示出一個)形成於元件區DR內的基底100 中。應理解，連接結構102的數目可超過一個，且連接結構102的數目或配置不應受本揭露的例示性實施例或圖式限制。在圖1至圖6中，出於說明的目的，僅示出基底100的元件區DR的一部分。在一些實施例中，基底100亦包含一或多個主動組件(諸如電晶體、二極體、光電子元件)及/或一或多個被動組件(諸如電容器、電感器以及電阻器)。參考圖9，積體結構90包含基底900及形成於基底900上方的半導體元件960。在一些實施例中，基底900與圖1的基底100實質上類似。
參考圖1及圖9，在一些實施例中，基底100或基底900包含半導體基底。在一個實施例中，基底100或基底900包括結晶矽基底或摻雜的半導體基底(例如，p型半導體基底或n型半導體基底)。在某些實施例中，取決於設計需求，基底100或基底900包括一或多個摻雜區或各種類型的摻雜區。在一些實施例中，摻雜區摻雜有p型及/或n型摻雜劑。舉例而言，p型摻雜劑為硼或BF2，且n型摻雜劑為磷或砷。摻雜區可經配置用於n型金屬氧化物半導體(metal-oxide-semiconductor；MOS)電晶體或p型MOS(p-type MOS；PMOS)電晶體。在一些替代實施例中，基底100或基底900包含由以下材料製成的半導體基底：其他合適的元素半導體，諸如金剛石或鍺；合適的化合物半導體，諸如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，諸如碳化矽鍺、磷化鎵砷或磷化鎵銦。
在一些實施例中，如圖9所示，基底900包含形成於半導體基底901中的電晶體，諸如NMOS 902及PMOS 904。在一個實施例中，使用互補MOS(complementary MOS；CMOS)製程形 成NMOS 902及/或PMOS 904。如圖9所示，在一些實施例中，超過一個隔離結構906形成於半導體基底901中。在某些實施例中，隔離結構906為溝渠隔離結構。在其他實施例中，隔離結構906包含矽局部氧化(local oxidation of silicon；LOCOS)結構。在一些實施例中，隔離結構906的絕緣體材料包含氧化矽、氮化矽、氮氧化矽、旋塗介電材料或低k介電材料。在一個實施例中，絕緣體材料可藉由諸如高密度電漿化學氣相沈積(high-density-plasma chemical vapor deposition；HDP-CVD)及次大氣壓CVD(sub-atmospheric CVD；SACVD)等CVD形成或藉由旋塗形成。在某些實施例中，諸如NMOS 902及PMOS 904的電晶體及隔離結構906是在前段(front-end-of-line；FEOL)製程期間形成於基底900中。
在一些實施例中，基底900包含嵌置於絕緣層910中的金屬化結構908。如圖9所示，絕緣層910及金屬化結構908位於形成於半導體基底901中的電晶體上方。在一些實施例中，絕緣層910包含一或多個介電層。在一些實施例中，絕緣層910的材料包含氧化矽、旋塗介電材料、低k介電材料或其組合。舉例而言，絕緣層910的形成包含藉由化學氣相沈積(CVD)或藉由旋塗來執行一或多個製程。在一些實施例中，金屬化結構908包含內連線結構，諸如金屬線、通孔以及接觸插塞。在某些實施例中，金屬化結構908的材料包含鋁(Al)、鋁合金、銅(Cu)、銅合金、鎢(W)或其組合。在例示性實施例中，諸如NMOS 902及PMOS 904的電晶體與金屬化結構908電連接，且一些電晶體經由金屬化結構908進一步電內連。本文所示的金屬化結構908僅出於說明 性目的，且金屬化結構908可包含其他配置且可包含一或多個穿孔結構及/或鑲嵌結構。
返回參考圖1，在一些實施例中，嵌置於基底100中的連接結構102可為基底100中的金屬化結構的一部分以用於電連接及電內連，且基底100中的金屬化結構與如圖9中所描繪的金屬化結構908類似。在一個實施例中，連接結構102包含導通孔。在圖1中，在基底100上方毯覆地形成閘極材料層110，以覆蓋連接結構。在一個實施例中，閘極材料層110與連接結構102直接接觸。在一些實施例中，閘極材料層110包含一或多個金屬材料層。在一些實施例中，閘極材料層110的形成包含選自以下的一或多個沈積製程：化學氣相沈積(CVD)(諸如，電漿增強CVD(plasma enhanced CVD；PECVD)及雷射輔助CVD)、原子層沈積(atomic layer deposition；ALD)以及物理氣相沈積(physical vapor deposition；PVD)(諸如，濺鍍及電子束蒸鍍)。在一些實施例中，閘極材料層110的形成包含鍍覆製程。在一些實施例中，閘極材料層110形成為具有在約5奈米至約100奈米的範圍內的厚度。在一些實施例中，閘極材料層110的材料包含鋁(Al)、鈦(Ti)、鎢(W)、鉭(Ta)、其氮化物、其組合及/或其合金。舉例而言，閘極材料層110可包含TiN、TaN、W/TiN、TiN/TiAl/TiN或TiN/TiAl/TaN的一或多個堆疊層。
在圖1中，在一些實施例中，於閘極材料層110上方整體地形成閘極介電材料層120。在一些實施例中，閘極介電材料層120包含一或多種高k介電材料，諸如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、 HfLaO、HfTaO、HfTiO或其組合。在一些實施例中，閘極介電材料層120包含選自氧化鋁、氧化鉿、氧化鉭以及氧化鋯的一或多種材料。在一些實施例中，閘極介電材料層120的形成包含選自CVD(諸如，PECVD及雷射輔助CVD)、ALD以及PVD(諸如，濺鍍及電子束蒸鍍)的一或多個沈積製程。在一些實施例中，閘極介電材料層120形成為具有在約1奈米至約20奈米的範圍內的厚度。在一些實施例中，閘極介電材料層120的材料包含氧化鋁、氧化鉿或其組合。舉例而言，閘極介電材料層120可藉由經由ALD沈積HfO2/Al2O3的複合層形成。
在一些實施例中，在形成閘極介電材料層120之後，在閘極介電材料層120上方依序形成半導體材料層130及二元(binary)氧化物材料層140，以形成堆疊結構10。在一些實施例中，半導體材料層130及二元氧化物材料層140的材料包含金屬氧化物材料。在一些實施例中，半導體材料層130及二元氧化物材料層140的形成包含選自CVD(諸如，PECVD及雷射輔助CVD)、ALD以及PVD(諸如，濺鍍、脈衝雷射沈積(pulse laser deposition；PLD)以及電子束蒸鍍)的一或多個沈積製程。視情況地，當半導體材料層130的形成包含CVD製程或ALD製程時，可包含退火製程。在一些實施例中，半導體材料層130及二元氧化物材料層140在相同PVD製程中或相同反應工具內依序地但連續地形成。在一些實施例中，使用相同的沈積製程，半導體材料層130毯覆地沈積於閘極介電材料層120上方，且接著二元氧化物材料層140毯覆地形成於半導體材料層130的頂部表面上方以作為頂蓋層(capping layer)。在一個實施例中，半導體材料層130 形成為具有約1奈米至約50奈米的範圍內的厚度，且二元氧化物材料層140形成為具有實質上等於或小於約5奈米的厚度。在一些實施例中，半導體材料層130的厚度大於二元氧化物材料層140的厚度。在一些實施例中，半導體材料層130的材料包含氧化銦鎵鋅(IGZO)或類似的導電氧化物半導體材料，諸如氧化銦錫(ITO)、氧化銦鎢(IWO)、氧化銦鋅(IZO)或氧化鋅錫(ZTO)或其組合。在一些實施例中，二元氧化物材料層140的材料包含氧化鎵、氧化銦、氧化鋅、氧化鈦、氧化鋁、其混合物或其組合。在某些實施例中，二元氧化物材料層140的材料包含氧化鎵(諸如Ga2O3)、氧化銦(諸如In2O3)、氧化鋅、其混合物或其組合。在一個實施例中，半導體材料層130及二元氧化物材料層140在相同PVD製程中依序地且連續地形成，且半導體材料層130由IGZO製成，且接著二元氧化物層藉由調整用於形成IGZO的反應物的化學計量而由選自氧化鎵、氧化銦以及氧化鋅中的一或多種形成。在其他實施例中，半導體材料層130藉由ALD製程沈積，且二元氧化物材料層140亦藉由ALD製程形成，且可調整或變換用於ALD製程中的反應物。在某些實施例中，二元氧化物材料層140的材料包含氧化鈦及/或氧化鋁。舉例而言，二元氧化物材料層140(諸如氧化鈦)的形成可導致在半導體材料層130(諸如IGZO或其他合適的材料)中具有更多氧空缺(oxygen vacancy)。
在上文所提及的實施例中，經由相同形成製程，可使用類似的反應物以變化的化學計量比來形成半導體材料層130及二元氧化物材料層140，且偏移區(shifting region)(組成梯度區(compositional gradient region))可形成於半導體材料層130與二 元氧化物材料層140之間的界面處。
參看圖1及圖2，在一些實施例中，對閘極材料層110、閘極介電材料層120、半導體材料層130以及二元氧化物材料層140的堆疊結構10執行圖案化製程，使得堆疊結構10被圖案化以形成具有自下而上依序堆疊的閘極層111、閘極介電層121、半導體層131以及二元氧化物層141的堆疊結構12。在一些實施例中，在一個連續的圖案化製程中將閘極材料層110、閘極介電材料層120、半導體材料層130以及二元氧化物材料層140的堆疊結構10圖案化成堆疊結構12。在一些實施例中，經由多個圖案化製程依序對閘極材料層110、閘極介電材料層120、半導體材料層130以及二元氧化物材料層140進行圖案化。如圖2所示，在例示性實施例中，圖案化的堆疊結構12設置於連接結構102上，且暴露出基底100。圖2中的堆疊結構12的側壁可示為在豎直方向上對準的或共面的，且堆疊結構12可示為被圖案化成實質上相同的圖案設計或配置。然而，應理解，堆疊結構12的各個層可取決於產品設計而具有不同的圖案或配置。在一些實施例中，堆疊結構12的圖案化及形成包含執行微影製程及非等向性蝕刻製程。在一些實施例中，光阻圖案(圖中未示出)可用作蝕刻罩幕，使得在蝕刻製程期間移除未被光阻圖案覆蓋的堆疊結構10的部分，且接著經由剝離製程移除光阻圖案。
參考圖3，在基底100上方毯覆地形成層間介電(interlayer dielectric；ILD)層150，且ILD層150完全覆蓋堆疊結構12。在一些實施例中，ILD層150的材料包含氧化矽、氮化矽、氮氧化矽或一或多個低k介電材料。低k介電材料的實例包含矽酸鹽玻 璃(諸如氟矽酸鹽玻璃(fluoro-silicate-glass；FSG)、磷矽酸鹽玻璃(phospho-silicate-glass；PSG)以及硼磷矽酸鹽玻璃(boro-phospho-silicate-glass；BPSG))、BLACK DIAMOND®、SILK®、FLARE®、氫倍半矽氧烷(hydrogen silsesquioxane；HSQ)、氟氧化矽(fluorinated silicon oxide；SiOF)、非晶氟化碳、聚對二甲苯、雙苯并環丁烯(bis-benzocyclobutenes；BCB)或其組合。應理解，ILD層150可包含一或多種介電材料或一或多個介電層。在一些實施例中，ILD層150經由CVD(諸如可流動CVD(flowable CVD；FCVD)、PECVD、高密度電漿CVD(HDPCVD)、次大氣壓CVD(SACVD)以及低壓CVD(low-pressure CVD；LPCVD))、旋轉塗佈或其他合適的方法形成至合適的厚度。舉例而言，可藉由PECVD形成層間介電材料(圖中未示出)以覆蓋暴露的基底100及具有閘極層111、閘極介電層121、半導體層131以及二元氧化物層141的堆疊結構12。視情況地，可執行蝕刻製程或研磨製程以使層間介電材料的厚度減小至所需厚度，從而形成ILD層150。
在圖4中，在ILD層150中形成接觸開口155，以暴露出二元氧化物層141。在一些實施例中，接觸開口155的形成包含：在ILD層150上方形成圖案化罩幕層(圖中未示出)、使用圖案化罩幕層作為罩幕來非等向性蝕刻ILD層150以形成暴露出二元氧化物層141的接觸開口155。如圖4中所見，接觸開口155被示為具有實質上豎直的側壁。應理解，若可行，接觸開口可形成為具有傾斜的側壁。
此後，在圖5中，在接觸開口155中形成接觸端子160。 在一些實施例中，障壁層162沈積於接觸開口155上方，且保形地(conformally)覆蓋接觸開口155的側壁及底部。在一些實施例中，晶種層164形成於接觸開口155上方及障壁層162上。在一些實施例中，在形成晶種層164之前形成障壁層162以防止晶種層164的材料向外分散。在形成晶種層164以覆蓋接觸開口155的側壁及底部之後，接著形成金屬接觸件166於接觸開口155內的晶種層164上且填充接觸開口155。
在一些實施例中，障壁材料(圖中未示出)及晶種材料依序地形成於接觸開口155上方且保形地覆蓋接觸開口155的暴露表面，且接著將金屬材料(圖中未示出)填充至接觸開口155中以形成金屬接觸件166。舉例而言，障壁材料、晶種材料以及金屬材料可各自包含選自鎢(W)、釕(Ru)、鉬(Mo)、鉭(Ta)、鈦(Ti)、其合金及其氮化物的一或多種材料。在一些實施例中，障壁材料藉由CVD或PVD形成。在一些實施例中，晶種材料藉由CVD或PVD形成。在一些實施例中，金屬材料藉由CVD或PVD形成。在替代實施例中，金屬材料的形成可包含執行鍍覆製程(諸如電化學鍍覆(electrochemical plating；ECP))。在一些實施例中，障壁材料包含藉由金屬有機CVD(metal organic CVD；MOCVD)製程形成的氮化鈦(TiN)，晶種材料包含藉由CVD形成的鎢，且金屬材料包含藉由CVD製程(尤其是鎢CVD製程)形成的鎢。舉例而言，金屬接觸件166包含鎢接觸件，且障壁層162包含氮化鈦障壁層。
在一些實施例中，可藉由執行平坦化製程、蝕刻製程或其他合適的製程來移除額外障壁材料、額外晶種材料以及額外金 屬材料。在一些實施例中，平坦化製程可包含執行化學機械研磨(chemical mechanical polishing；CMP)製程。在一些實施例中，障壁層162、晶種層164以及金屬接觸件166構成接觸端子160。如圖5中所見，ILD層150的頂部表面150t與接觸端子160的頂部表面160t實質上齊平且水平。在一些實施例中，接觸端子160充當電晶體的源極及汲極端子。在圖5中，獲得電晶體結構50。電晶體結構50包含堆疊結構12以及接觸端子160。堆疊結構12具有自下而上依序堆疊的閘極層111、閘極介電層121、半導體層131以及二元氧化物層141。接觸端子160位於堆疊結構12上。半導體層131充當通道層，且位於接觸端子160與半導體層131之間的二元氧化物層141有助於降低源極及汲極端子的接觸電阻。在一些實施例中，電晶體結構50為底部閘極電晶體結構或背側閘極電晶體結構。
參考圖6，在某些實施例中，在ILD層150上及接觸端子160上方形成內連線結構170，且形成半導體元件結構60。在一個實施例中，內連線結構170與接觸端子160直接接觸且與電晶體結構50的接觸端子160電連接，使得電晶體結構50進一步電連接至其他組件或元件。在一些實施例中，內連線結構170包含：第一金屬線172，形成於第一襯裡(liner)層174上；以及第一金屬通孔176，被第二襯裡層178包圍。在一些實施例中，直接在ILD層150上及接觸端子160的頂部表面160t上形成第一襯裡材料(圖中未示出)，在第一襯裡材料上形成第一金屬層(圖中未示出)，且接著使用微影及蝕刻技術將第一襯裡材料及第一金屬層圖案化為第一金屬線172及第一襯裡層174。第一襯裡材料可經由 例如PVD(諸如濺鍍)或CVD或類似者形成。在一些實施例中，第一襯裡材料包含例如鉭、氮化鉭、鈦、氮化鈦、鎢、氮化鎢、其組合或其他合適的材料。在一些實施例中，第一襯裡層174可防止第一金屬線172的材料向外分散，及/或增加第一金屬線172的黏著性。在一些實施例中，第一金屬層可藉由執行諸如電化學鍍覆(ECP)或無電鍍覆等鍍覆製程、PVD製程或CVD製程形成。在一些實施例中，第一金屬層包含例如銅、鋁銅合金、鉭、鈦、鎢、其合金或其他合適的金屬材料。
在一些實施例中，如圖6所示，第一金屬線172與接觸端子160直接接觸且電連接。舉例而言，第一金屬線172可包含銅或銅合金，且可藉由執行PVD製程及CVD製程形成。在一個實施例中，第一金屬線172的厚度可根據設計需求進行調整。如圖6所示，在某些實施例中，在ILD層150及第一金屬線172上方形成另一ILD層180。ILD層180的材料及形成方法可與ILD層150的材料及形成方法類似，且為簡單起見在此處省略其詳細描述。之後，在ILD層180中形成通孔開口V，以部分地暴露出下伏的第一金屬線172。用於形成通孔開口V的方法與用於形成接觸開口155的方法類似。如圖6中所見，通孔開口V被示為具有傾斜的側壁。應理解，若可行，則通孔開口可形成為具有實質上豎直的側壁。
在一些實施例中，在圖6中，在通孔開口V中形成第二襯裡層178，以覆蓋通孔開口V的側壁及底部，且接著在第二襯裡層178上及通孔開口V內形成第一金屬通孔176。在一些實施例中，在通孔開口V上方形成第二襯裡材料(圖中未示出)，且第 二襯裡材料保形地覆蓋通孔開口V的暴露表面，且接著在ILD層180上方形成第二金屬層(圖中未示出)，且第二金屬層填充至開口V中。第二襯裡層178的形成方法及材料與第一襯裡層174的形成方法及材料類似。第一金屬通孔176的形成方法及材料與第一金屬線172的形成方法及材料類似。為簡單起見在此處跳過其詳細描述。然而，應理解，第一金屬線172的材料可與第一金屬通孔176的材料不同，且第一襯裡層174的材料可與第二襯裡層178的材料不同。
圖6所示的內連線結構170的金屬線及/或金屬通孔的數目及配置僅用於說明，在一些替代實施例中，可根據實際的設計需求形成超過兩個金屬線或金屬通孔。此外，可形成內連線結構的多個層以用於電連接及電內連。
半導體元件結構60示出積體電路或其部分。在一些實施例中，半導體元件結構60包括主動元件，諸如氧化物半導體薄膜電晶體、高壓電晶體及/或其他合適的組件。在一些實施例中，半導體元件結構60額外地包含被動組件，諸如電阻器、電容器、電感器及/或熔絲。在一些實施例中，可在自圖1至圖6所描繪的製程步驟之前、期間以及之後提供額外步驟，且對於所述方法的額外實施例，可替換或消除上文所描述的一些步驟。
在所說明實施例中，所描述的方法及結構的形成可與當前的半導體製造製程相容。在例示性實施例中，所描述的方法及結構在後段(back-end-of-line；BEOL)製程期間形成。在一些實施例中，所描述的方法及結構可在中段製程(middle-of-line)期間形成。在一個實施例中，電晶體結構50包含IGZO薄膜電晶體。
在例示性實施例中，通道層(例如半導體層)與源極及汲極端子之間的二元氧化物層的形成導致通道層的接觸區下方的通道層中的更多氧空缺及更高摻雜，以及通道層與源極及汲極端子之間的更小接觸電阻。總體而言，半導體元件的效能增強。
在上文所提及的實施例中，經由相同沈積製程，二元氧化物層及半導體通道層可以自對準的方式在同一胺室內形成，且可恰當地控制在半導體層的表面上方形成為頂蓋層的二元氧化物層。在一些實施例中，形成於半導體層上方的頂蓋二元氧化物層調節半導體層的表面特性，且降低半導體層與源極及汲極端子之間的接觸電阻。
圖7是根據本揭露的一些實施例的半導體元件的示意性橫截面圖。可根據如自圖1至圖6所示的先前實施例中所描述的製程步驟來製造圖7所示的例示性結構，但應理解，可利用任何其他相容的製程步驟或方法，且可進行可理解的修改或調整以用於形成本揭露的例示性結構。參考圖7，在一些實施例中，半導體元件結構70包含自下而上依序堆疊的閘極層710、閘極介電層720、半導體層730以及二元氧化物層740的堆疊結構。在一些實施例中，半導體元件結構70包含位於堆疊結構的二元氧化物層740正上方的源極端子760A及汲極端子760B。在一些實施例中，源極端子760A與汲極端子760B藉由位於其間的層間介電(ILD)層750彼此分離。在一些實施例中，源極端子760A包含障壁層762A，且汲極端子760B亦包含障壁層762B。在一些實施例中，二元氧化物層740在半導體層730的頂部表面730t上及上方延伸，且二元氧化物層與源極端子760A及汲極端子760B直接接觸。 在一些實施例中，包夾在源極端子760A與汲極端子760B之間的ILD層750位於二元氧化物層740正上方。在圖7中，二元氧化物層740包夾於半導體層730的頂部表面730t與源極端子760A及汲極端子760B的底部表面760p之間，且包夾於半導體層730的頂部表面730t與ILD層750的底部表面750b之間。各別層或元件的可適用材料描述於先前實施例中，且在此處將不再重複。
圖8是根據本揭露的一些實施例的半導體元件的示意性橫截面圖。圖8所示的結構與圖7所示的結構類似但亦有所不同，且主要的結構性差異在於：圖8所示的半導體元件結構80中的二元氧化物層840的位置。參考圖8，在一些實施例中，半導體元件結構80包含自下而上依序堆疊的閘極層810、閘極介電層820以及半導體層830的堆疊結構。在一些實施例中，結構80包含位於堆疊結構的半導體層830上的源極端子860A及汲極端子860B。在一些實施例中，源極端子860A與汲極端子860B藉由層間介電(ILD)層850彼此分離。在圖8中，源極端子860A及汲極端子860B中的每一者被二元氧化物層840環繞。在一些實施例中，源極端子860A或汲極端子860B被二元氧化物層840環繞，且二元氧化物層840覆蓋源極端子860A及汲極端子860B的側壁及底部表面。在一些實施例中，源極端子860A及汲極端子860B藉由二元氧化物層840而與下伏半導體層830及ILD層850隔離。在一些實施例中，二元氧化物層840僅位於源極端子860A及汲極端子860B正下方且位於半導體層830與源極端子860A及汲極端子860B之間，且位於所述源極端子860A及所述汲極端子860B之間的ILD層850與半導體層830直接接觸。在圖8中，源極端子860A 包含障壁層862A，且汲極端子860B亦包含障壁層862B。可根據如自圖1至圖6所示的先前實施例中所描述的類似製程步驟來製造圖8所示的例示性結構。然而，在一些實施例中，在形成通孔開口之後，可在形成障壁層862A、障壁層862B之前在通孔開口V內形成二元氧化物層840。在一些實施例中，二元氧化物層840經由選自CVD、ALD以及PVD的至少一個沈積製程而沈積於通孔開口中，且二元氧化物層840保形地覆蓋通孔開口的暴露表面。在一些實施例中，半導體層830的形成及二元氧化物層840的形成可經過不同的沈積製程。
在例示性實施例中，位於通道層(例如半導體層)與源極及汲極端子之間的二元氧化物層的形成引起通道層與源極及汲極端子之間的較小接觸電阻。因此，增強半導體元件的效能。
圖10至圖15為根據本揭露的一些實施例的半導體元件的製造方法中的各個階段的示意性橫截面圖。
參考圖10，在一些實施例中，提供基底300。在圖10至圖15中，出於說明的目的，僅示出基底300的元件區DR的一部分。在一些實施例中，基底300與先前實施例中的基底100、基底900類似，且基底300可包含一或多個主動組件(諸如電晶體、二極體、光電子元件)及/或一或多個被動組件(諸如電容器、電感器以及電阻器)。在一些實施例中，如圖10所示，在基底300上方依序地形成半導體材料層330及二元氧化物材料層340。在一個實施例中，半導體材料層330形成為具有在約1奈米至約50奈米的範圍內的厚度，且二元氧化物材料層340形成為具有實質上等於或小於約5奈米的厚度。在一些實施例中，半導體材料層330 的厚度大於二元氧化物材料層340的厚度。
在一些實施例中，半導體材料層330的材料包含氧化銦鎵鋅(IGZO)或類似的導電氧化物半導體材料，諸如氧化銦錫(ITO)、氧化銦鎢(IWO)、氧化銦鋅(IZO)或氧化鋅錫(ZTO)或其組合。在一些實施例中，二元氧化物材料層340的材料包含氧化鎵、氧化銦、氧化鋅、其混合物或其組合。在一些實施例中，半導體材料層330及二元氧化物材料層340的形成包含選自CVD、ALD以及PVD的一或多個沈積製程。在一個實施例中，半導體材料層330及二元氧化物材料層340在相同PVD製程中依序地且連續地形成，且半導體材料層330由IGZO製成，且接著二元氧化物層330藉由調整用於形成IGZO的反應物的化學計量而由選自氧化鎵、氧化銦以及氧化鋅中的一或多種形成。在某些實施例中，二元氧化物材料層340的材料包含氧化鈦及/或氧化鋁。
在一些實施例中，使用相同的沈積製程，半導體材料層330毯覆地沈積於基底300上方，且接著二元氧化物材料層340毯覆地形成於半導體材料層330的頂部表面上方作為頂蓋層。在一些實施例中，經由相同的形成製程，使用類似反應物以變化的化學計量比形成半導體材料層330及二元氧化物材料層340，且偏移區(組成梯度區)可形成於半導體材料層330與二元氧化物材料層340之間的界面處。
參考圖10及圖11，在一些實施例中，將半導體材料層330及二元氧化物材料層340圖案化以在基底300上形成半導體層331及二元氧化物層341，且經由圖案化製程界定主動區AR。稍後，在環繞主動區AR的非主動區NAR中形成隔離結構305以用 於隔離。如圖11所示，在一些實施例中，超過一個隔離結構305形成於基底300上。在某些實施例中，隔離結構305為溝渠隔離結構，且隔離結構305的絕緣體材料包含氧化矽、氮化矽、氮氧化矽、旋塗介電材料或低k介電材料。
參考圖11，在二元氧化物層341上形成閘極介電層321及閘極層311。在一些實施例中，在二元氧化物層341及隔離結構305上方依序地形成閘極介電材料層(圖中未示出)及閘極材料層(圖中未示出)，且接著經由微影製程及蝕刻製程將閘極介電材料層及閘極材料層圖案化為閘極介電層321及閘極層311的堆疊。如圖11所示，在例示性實施例中，閘極介電層321及閘極層311的堆疊結構310設置於半導體層331及二元氧化物層341的堆疊結構上。在一些實施例中，閘極介電層321及閘極層311的堆疊結構部分地覆蓋下伏半導體層331及二元氧化物層341的堆疊結構，從而暴露半導體層331及二元氧化物層341的堆疊結構的部分。在一些實施例中，半導體層331及二元氧化物層341的堆疊結構位於主動區AR內，且閘極介電層321及閘極層311的閘極結構310位於主動區AR內。圖11中的閘極介電層321及閘極層311的堆疊結構的側壁可被示為豎直對準的或共面的，且閘極介電層321及閘極層311的堆疊結構以及半導體層331及二元氧化物層341的堆疊結構可示為被圖案化成實質上不同的圖案設計或配置。然而，應理解，堆疊結構的各個層可取決於產品設計而具有不同的圖案或配置。
在圖12中，在基底300上方形成ILD層350，從而覆蓋閘極介電層321及閘極層311的堆疊結構、且覆蓋暴露的二元氧 化物層341以及隔離結構305。ILD層350的材料及形成方法與如上文段落中所描述的ILD層的材料及形成方法類似，且為簡單起見將在此處省略其細節。
參考圖13，在ILD層350中形成接觸開口355，以分別暴露二元氧化物層341及閘極層311的部分。如圖13中所見，接觸開口355被示為具有實質上豎直的側壁。應理解，若可行，接觸開口可形成為具有傾斜的側壁。
此後，在圖14中，在接觸開口355中形成接觸端子360。在一些實施例中，接觸端子360分別連接至閘極層311及二元氧化物層341。在某些實施例中，障壁層362沈積於接觸開口355上方，且保形地覆蓋接觸開口355的側壁及底部。用於形成接觸端子160的類似材料及形成方法可用於形成接觸端子360，且接觸端子360可形成為具有晶種層及/或黏著層，但為簡單起見在此處跳過其細節。
參考圖14，在一些實施例中，獲得電晶體結構30，且接觸端子360充當電晶體的源極及汲極端子。在圖14中，電晶體結構30包含：閘極結構310，具有堆疊於閘極介電層321上的閘極層311；具有堆疊於半導體層331上的二元氧化物層341的堆疊結構；以及接觸端子360，位於閘極結構310上及二元氧化物層341上。半導體層331充當通道層，且位於接觸端子360與半導體層331之間的二元氧化物層341有助於降低源極及汲極端子的接觸電阻。在一些實施例中，電晶體結構30為頂部閘極電晶體結構或前側閘極電晶體結構。
參考圖15，在某些實施例中，在ILD層350上形成內連 線結構370及另一ILD層380，且形成半導體元件結構40。在一些實施例中，內連線結構370形成於接觸端子360上且與接觸端子360直接接觸，且與電晶體結構30的接觸端子360電連接，使得電晶體結構30進一步電連接至其他組件或元件。在一些實施例中，內連線結構370包含金屬線372及連接至金屬線372的金屬通孔376。用於形成內連線結構170的類似材料及形成方法可用於形成內連線結構370，且內連線結構370可形成為具有襯裡層、晶種層及/或障壁層/黏著層，且內連線結構的多個層可經形成以用於電連接及電內連。
儘管將所述方法的步驟說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此等動作或事件的所說明次序。另外，並不需要全部所說明的製程或步驟來實施本揭露的一或多個實施例。
圖16是根據本揭露的一些實施例的半導體元件的示意性橫截面圖。參考圖16，在一些實施例中，半導體元件結構42包含(自上而下)堆疊於二元氧化物層1640及半導體層1630的堆疊結構上的閘極層1610及閘極介電層1620的閘極結構1600。在一些實施例中，半導體元件結構42包含位於二元氧化物層1640正上方的源極端子1660A及汲極端子1660B。在一些實施例中，源極端子1660A及汲極端子1660B位於閘極結構1600的兩個相對側處，且與閘極結構1600藉由位於其間的層間介電(ILD)層1650而分離。在一些實施例中，源極端子1660A及汲極端子1660B可更包含晶種層及/或黏著層/障壁層。在一些實施例中，二元氧化物層1640在半導體層1630的頂部表面1630t上及上方延伸，且二元 氧化物層1640與源極端子1660A及汲極端子1660B直接接觸。在一些實施例中，包夾在源極端子1660A與汲極端子1660B之間的ILD層1650位於二元氧化物層1640正上方。在圖16中，二元氧化物層1640包夾在半導體層1630的頂部表面1630t與源極端子1660A及汲極端子1660B的底部表面1660p之間，且包夾在半導體層1630的頂部表面1630t與閘極介電層1620的底部表面之間。
圖17是根據本揭露的一些實施例的半導體元件的示意性橫截面圖。圖17所示的結構與圖16所示的結構類似但亦有所不同，且主要的結構性差異在於：如圖17所示的半導體元件結構44中的二元氧化物層1740的位置。參考圖17，在一些實施例中，半導體元件結構44包含堆疊於半導體層1730上的閘極層1710及閘極介電層1720的閘極結構1700。在一些實施例中，結構44包含位於半導體層1730上的源極端子1760A及汲極端子1760B，其中二元氧化物層1740位於所述源極端子1760A及所述汲極端子1760B與所述半導體層1730之間。在一些實施例中，源極端子1760A及汲極端子1760B位於閘極結構1700的兩個相對側處，且藉由層間介電(ILD)層1750而與閘極結構1700分離。在圖17中，源極端子1760A及汲極端子1760B中的每一者被二元氧化物層1740環繞。在一些實施例中，源極端子1760A或汲極端子1760B被二元氧化物層1740環繞，且二元氧化物層1740覆蓋源極端子1760A及汲極端子1760B的側壁1760s及底部表面1760p。在一些實施例中，源極端子1760A及汲極端子1760B藉由二元氧化物層1740而與下伏半導體層1730及ILD層1750隔離。在一些實施例中，ILD層1750及閘極介電層1720與半導體層1730直接接觸。 在圖17中，二元氧化物層1740包夾在半導體層1730的頂部表面1730t與源極端子1760A及汲極端子1760B的各個底部表面之間。
圖18是根據本揭露的一些實施例的半導體元件的示意性三維視圖。圖19及圖20分別是根據本揭露的一些實施例的沿著圖18的半導體元件的線A-A'及線B-B'的示意性橫截面圖。
參考圖18，在一些實施例中，半導體元件結構46包含半導體層1830及位於半導體層1830上且圍繞半導體層1830的二元氧化物層1840。根據圖18、圖19以及圖20可見，二元氧化物層1840不僅包圍且覆蓋頂部表面1830t而且還包圍且覆蓋半導體層1830的兩個相對側表面1830s。亦即，二元氧化物層1840覆蓋半導體層1830的至少三個側。參考圖18及圖19，包括閘極層1810及閘極介電層1820的閘極結構1800設置於二元氧化物層1840及半導體層1830的堆疊結構的頂側及兩個相對側上且包圍所述頂側及所述兩個相對側。參考圖18，在一些實施例中，閘極結構1800可塑形為纏繞二元氧化物層1840及半導體層1830的倒U形形狀。在一些實施例中，半導體元件結構46包含直接位於二元氧化物層1840上的源極及汲極端子1860，且源極及汲極端子1860可各自塑形為纏繞二元氧化物層1840及半導體層1830的倒U形形狀。在一些實施例中，源極及汲極端子1860位於閘極結構1800的兩個相對側處，且藉由位於所述源極及汲極端子1860與所述閘極結構1800之間的層間介電(ILD)層(圖中未示出)而與閘極結構1800分離。在圖18、圖19以及圖20中，為簡單起見未示出ILD層。在一些實施例中，源極及汲極端子1860可更包含晶種層及/或黏著層/障壁層。在一些實施例中，二元氧化物層1840與源 極及汲極端子1860直接接觸，且與閘極介電層1820直接接觸。亦即，二元氧化物層1840夾在半導體層1830與閘極結構1800以及源極及汲極端子1860之間。在一些實施例中，半導體元件結構46包含雙閘極電晶體結構。
圖21是根據本揭露的一些實施例的半導體元件的示意性三維視圖。圖22及圖23分別是根據本揭露的一些實施例的沿著圖21的半導體元件的線A-A'及線B-B'的示意性橫截面圖。
圖21所示的結構與圖18所示的結構類似但亦有所不同，且主要的結構性差異在於圖21所示的半導體元件結構48中的二元氧化物層2040的位置。參考圖21及圖22，在一些實施例中，半導體元件結構48包含堆疊於半導體層2030上的閘極層2010及閘極介電層2020的閘極結構2000。在一些實施例中，如圖21所示，閘極結構2000設置於半導體層2030的頂側及兩個相對側上且包圍所述頂側及所述兩個相對側。根據圖21，閘極結構2000可塑形為纏繞半導體層2030的倒U形形狀。在一些實施例中，結構48包含位於半導體層2030上的源極及汲極端子2060，其中二元氧化物層2040位於所述源極及汲極端子2060與所述半導體層2030之間。在一些實施例中，源極及汲極端子2060位於閘極結構2000的兩個相對側處，且藉由層間介電(ILD)層(圖中未示出)而與閘極結構2000分離。在圖21、圖22以及圖23中，為簡單起見未示出ILD層。在一些實施例中，源極及汲極端子2060可各自塑形為纏繞半導體層2030的倒U形形狀。在圖21、圖22以及圖23中，源極及汲極端子2060中的每一者被二元氧化物層2040包圍。在一些實施例中，源極端子或汲極端子2060被二元氧化物層 2040包覆且包圍，且二元氧化物層2040覆蓋源極及汲極端子2060的側壁及底部表面，而不覆蓋源極及汲極端子2060的頂部表面2060t。在一些實施例中，源極及汲極端子2060經由二元氧化物層2040而與半導體層2030隔離。在一些實施例中，閘極介電層2020與半導體層2030直接接觸。在圖23中，二元氧化物層2040包夾在半導體層2030與各個源極及汲極端子2060之間。
在例示性實施例中，通道層(例如半導體層)與源極及汲極端子之間的二元氧化物層的形成引起通道層與源極及汲極端子之間的較小接觸電阻。總體而言，半導體元件的效能增強。
在實施例中，二元氧化物層及半導體通道層可以自對準的方式形成於同一胺室內，且可恰當地控制在半導體層的整個外表面上方形成為頂蓋層的二元氧化物層。在一些實施例中，形成於半導體層上方的頂蓋二元氧化物層調節半導體層的表面特性，且降低半導體層與源極及汲極端子之間的接觸電阻。
在其他實施例中，二元氧化物層及半導體通道層可分開形成，且二元氧化物層形成於源極及汲極端子與半導體層的接觸表面之間，且半導體層與源極及汲極端子之間的接觸電阻可減小。
在本揭露的一些實施例中，描述一種半導體元件。半導體元件具有半導體層及位於半導體層上的閘極結構。半導體元件具有設置於半導體層上的源極及汲極端子，以及設置於半導體層與源極及汲極端子之間且將半導體層以及源極及汲極端子介接(interface)的二元氧化物層。
在上述半導體元件中，其中所述閘極結構位於所述半導體層的第一側處，而所述源極及汲極端子位於所述半導體層的與 所述第一側相對的第二側處。
在上述半導體元件中，其中所述二元氧化物層在所述半導體層的頂部表面上延伸，且所述源極及汲極端子與所述二元氧化物層接觸。
在上述半導體元件中，其中所述二元氧化物層包圍所述源極及汲極端子，且接觸所述源極及汲極端子的底部表面及側壁。
在上述半導體元件中，其中所述閘極結構以及所述源極及汲極端子位於所述半導體層的相同側處，且所述源極及汲極端子位於所述閘極結構的兩個相對側處。
在上述半導體元件中，其中所述二元氧化物層在所述半導體層的頂部表面上延伸，且所述源極及汲極端子與所述二元氧化物層接觸。
在上述半導體元件中，其中所述二元氧化物層包圍所述源極及汲極端子，且接觸所述源極及汲極端子的底部表面及側壁。
在上述半導體元件中，其中所述源極及汲極端子位於所述閘極結構的兩個相對側處，且所述閘極結構以及所述源極及汲極端子包圍所述半導體層。
在上述半導體元件中，其中所述二元氧化物層在所述半導體層的三個側上延伸，且所述源極及汲極端子與所述二元氧化物層接觸。
在上述半導體元件中，其中所述二元氧化物層包覆且接觸所述源極及汲極端子的底部表面及側壁，且暴露所述源極及汲極端子的頂部表面。
在本揭露的一些實施例中，描述一種半導體元件。半導 體元件具有半導體通道層、設置於半導體通道層上方的閘極層以及設置於閘極層與半導體通道層之間的閘極介電層。半導體元件具有設置於半導體通道層上的源極及汲極，以及設置於半導體通道層與源極之間及半導體通道層與汲極之間的二元氧化物層。
在上述半導體元件中，其中所述二元氧化物層的材料包含氧化鎵、氧化銦、氧化鋅、氧化鈦、氧化鋁、其混合物或其組合。
在上述半導體元件中，其中所述二元氧化物層在所述半導體通道層的頂部表面上延伸。
在上述半導體元件中，其中所述二元氧化物層包圍所述源極及所述汲極，且接觸所述源極及所述汲極的底部表面及側壁。
在上述半導體元件中，其中所述二元氧化物層在所述半導體通道層的三個側上方延伸且接觸所述半導體通道層的所述三個側。
在本揭露的一些實施例中，描述一種用於形成半導體元件的方法。形成半導體材料層及位於半導體材料層上的二元氧化物材料層。將半導體材料層及二元材料層圖案化為半導體層及二元氧化物層。在半導體層及二元氧化物層上方形成閘極結構。在閘極結構以及半導體層及二元氧化物層上方形成絕緣層。在二元氧化物層上形成源極及汲極端子。
在上述製造半導體元件的方法中，更包括在形成所述源極及汲極端子之前，在所述絕緣層中形成接觸開口以暴露所述二元氧化物層。
在上述製造半導體元件的方法中，其中所述半導體材料 層及所述二元氧化物層在相同沈積製程中連續地形成。
在上述製造半導體元件的方法中，其中所述二元氧化物材料層毯覆地形成於所述半導體材料層上方，且所述二元氧化物材料層覆蓋所述半導體材料層的頂部表面。
在上述製造半導體元件的方法中，其中所述二元氧化物材料層毯覆地形成於所述半導體材料層上方，且所述二元氧化物材料層覆蓋所述半導體材料層的頂部表面及兩個相對的側壁。
前文概述若干實施例的特徵，使得本領域的技術人員可更佳地理解本揭露的態樣。本領域的技術人員應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
30:電晶體結構
40:半導體元件結構
300:基底
305:隔離結構
331:半導體層
341:二元氧化物層
350:層間介電層
370:內連線結構
372:金屬線
376:金屬通孔
380:層間介電層

Claims (10)

  1. 一種半導體元件，包括：半導體層；閘極結構，設置於所述半導體層上；源極及汲極端子，設置於所述半導體層上；以及二元氧化物層，設置於所述半導體層與所述源極及汲極端子之間且介接所述半導體層與所述源極及汲極端子，其中所述半導體層藉由所述二元氧化物層與所述源極及汲極端子隔離開。
  2. 如請求項1所述的半導體元件，其中所述閘極結構位於所述半導體層的第一側處，而所述源極及汲極端子位於所述半導體層的與所述第一側相對的第二側處。
  3. 如請求項1所述的半導體元件，其中所述閘極結構以及所述源極及汲極端子位於所述半導體層的相同側處，且所述源極及汲極端子位於所述閘極結構的兩個相對側處。
  4. 如請求項1所述的半導體元件，其中所述源極及汲極端子位於所述閘極結構的兩個相對側處，且所述閘極結構以及所述源極及汲極端子包圍所述半導體層。
  5. 一種半導體元件，包括：半導體通道層；閘極層，設置於所述半導體通道層上方；閘極介電層，設置於所述閘極層與所述半導體通道層之間；源極及汲極，設置於所述半導體通道層上；以及二元氧化物層，包夾在所述半導體通道層與所述源極及所述汲極之間，其中所述半導體通道層藉由所述二元氧化物層與所述 源極及汲極隔離開。
  6. 如請求項5所述的半導體元件，其中所述二元氧化物層在所述半導體通道層的頂部表面上延伸。
  7. 如請求項5所述的半導體元件，其中所述二元氧化物層包圍所述源極及所述汲極，且接觸所述源極及所述汲極的底部表面及側壁。
  8. 如請求項5所述的半導體元件，其中所述二元氧化物層在所述半導體通道層的三個側上方延伸且接觸所述半導體通道層的所述三個側。
  9. 一種製造半導體元件的方法，包括：形成半導體材料層且在所述半導體材料層上形成二元氧化物材料層；將所述半導體材料層及所述二元材料層圖案化為半導體層及二元氧化物層；在所述半導體層及所述二元氧化物層上方形成閘極結構；在所述閘極結構以及所述半導體層及所述二元氧化物層上方形成絕緣層；以及在所述二元氧化物層上形成源極及汲極端子。
  10. 如請求項9所述的製造半導體元件的方法，其中所述半導體材料層及所述二元氧化物層在相同沈積製程中連續地形成。
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