TWI774539B - 用於影像感測器中快速穩定電壓之開關技術 - Google Patents

Abstract

本發明描述用於影像感測器中快速穩定電壓之開關技術。在一項實施例中，一影像感測器之一傳送閘(TX)驅動器電路包含經組態以將一TX驅動器電壓提供至一影像感測器之複數個像素之一TX驅動器。一電力供應器(NVDD)可操作地耦合至該TX驅動器。一第一開關(SW1)可操作地耦合一外部電容(Cext)及該TX驅動器。一第二開關(SW2)可操作地耦合該Cext及該NVDD。一第三開關(SW3)可操作地耦合該NVDD及該TX驅動器。該TX驅動器電壓之一下降邊緣經組態以控制自該複數個像素之個別像素起始資料傳送。該SW1及該SW2在該TX驅動器電壓之該下降邊緣之前經組態成一斷開位置。該SW3在該下降邊緣之前經組態成一閉合位置。

Description

用於影像感測器中快速穩定電壓之開關技術

本發明大體上係關於影像感測器，且特定言之係關於CMOS影像感測器中資料傳輸期間之電壓穩定及雜訊控制。

影像感測器已經變得無處不在。其等廣泛使用於數位靜態攝影機、蜂巢式電話及安全攝影機中，亦廣泛使用於醫學、汽車及其他應用中。用於製造影像感測器之技術快速地持續進步。例如，對更高影像感測器解析度及更低功耗之需求刺激影像感測器進一步微型化及整合至數位裝置中。

一般言之，一較高感測器解析度需要一更快像素讀出以藉由增加像素讀出之一頻率來維持一相同圖框率。然而，像素讀出之頻率增加導致信號雜訊增加。因此，需要用於減小信號雜訊之系統及方法。

揭示在資料傳輸期間具有減小之雜訊且因此導致影像感測器之像素更快穩定之影像感測器。在以下描述中，闡述諸多特定細節以提供對實施例之一透徹理解。然而，熟習此項技術者應認知，無需運用該等特定細節的一或多者或運用其他方法、元件、材料等等便可實踐本文描述之技術。在其他例項中，未展示或詳細描述熟知結構、材料或操作以避免使某些態樣模糊。

貫穿此說明書對「一項實例」或「一項實施例」之參考意謂與該實例相結合而描述之一特定特徵、結構或特性包含於本發明之至少一項實例中。因此，貫穿此說明書在多個地方出現片語「在一項實例中」或「在一項實施例中」並不一定皆指代相同實例。此外，在一或多項實例中特定特徵、結構或特性可依任何合適方式組合。

為了便於描述，本文中可使用空間相對術語，諸如「在…下方」、「在…下面」、「下部」、「下」、「在…上面」、「上部」等等來描述如圖中所繪示之一個元件或特徵與另一(另外)元件或特徵之關係。應理解，空間相對術語意欲涵蓋裝置在使用或操作中除圖中所描繪之定向之外之不同定向。例如，若圖中之裝置翻轉，則描述為在其他元件或特徵「下面」或「下方」或「下」之元件將定向成在其他元件或特徵「上面」。因此，例示性術語「下面」或「下」可涵蓋上面及下面兩種定向。裝置可依其他方式定向(旋轉90度或處於其他定向)，且本文使用之空間相對描述符可予以相應解釋。另外，亦應理解，當一層稱為「在兩個層之間」時，其可為兩個層之間之唯一層，或亦可存在一或多個中介層。

貫穿此說明書，使用若干技術術語。此等術語具有其等所來自之技術中之其等之普通含義，除非本文另外具體定義或其使用之背景內容另外明確暗示。應注意，貫穿此文件可互換地使用元件名稱及符號(例如，Si對矽)；然而，兩者皆具有相同意義。

簡而言之，根據本技術之教示之實例係針對當透過移位暫存器結構傳送影像資料時減小一傳送閘(TX)驅動器輸出之雜訊位準。在一些實施例中，雜訊減小可至少部分藉由減少由TX驅動器產生之一電壓穩定所需之時間來達成。

在操作中，一TX驅動器可由一輸入控制信號(TX_IN)打開及關閉同時由一電力供應器供電。此開關致使由外部電容(例如寄生或設計電容)導致之雜訊(例如電壓尖峰)及/或時間延遲。為了克服此等問題，在本技術之一些實施例中，TX驅動器透過一組開關來供電，該一組開關交替地閉合及斷開以在資料傳送之一些部分期間使外部電容與TX驅動器隔離。例如，外部電容可首先藉由一開關與TX驅動器斷開連接。因此，由信號之下降邊緣導致之初始電壓尖峰及穩定時間減小，因此實現一更快或雜訊更少之資料傳送。在像素讀出由TX輸出信號之一下降邊緣初始化之後，外部電容可再次連接至連接電力供應器與TX驅動器之一電路徑。

在其他實施例中，TX驅動器之輸出電壓可透過若干電壓階躍控制。例如，在將輸出TX電壓驅動至其最終負電壓之前，一正電壓輸出TX信號之下降邊緣可跟隨一接地電壓達一持續時間。藉由依一非重疊方式將此等電壓階躍自一正電壓配置至一負電壓，電壓穩定時間之總持續時間可減小，且目標TX輸出電壓之最終值可變得更加準確。

圖1繪示根據本發明之一實施例之一實例成像系統100。成像系統100包含像素陣列102、控制電路系統104、讀出電路系統106及功能邏輯110。在一項實例中，像素陣列102係光電二極體或影像感測器像素112 (例如，像素P1、P2、…、Pn)之一二維(2D)陣列。如繪示，光電二極體經配置成列(例如列R1至Ry)及行(例如行C1至Cx)。在操作中，光電二極體獲取一個人、位置、物體等之影像資料，接著可使用該影像資料呈現個人、位置、物體等之一2D影像。然而，光電二極體不必配置成列及行，且可採用其他組態。

在一實施例中，在像素陣列102中之各像素112已獲取其影像資料或影像電荷之後，由一讀出電路系統106讀出該影像資料且接著將其傳送至一功能邏輯110。在各種實施例中，讀出電路系統106可包含信號放大器、類比轉數位(ADC)轉換電路系統及資料傳輸電路系統。功能邏輯110可儲存該影像資料或甚至藉由應用後影像效應(例如裁剪、旋轉、消除紅眼、調整亮度、調整對比度或其他)來操縱該影像資料。在一些實施例中，控制電路系統104及功能邏輯110可經組合至一單一功能區塊中以控制由像素112進行之影像擷取及影像資料自讀出電路系統106之讀出。例如，功能邏輯110可係一數位處理器。在一項實施例中，讀出電路系統106可沿著讀出行線一次讀出一列影像資料(如繪示)，或可使用諸如同時串列讀出或全並列讀出所有像素之各種其他技術(未繪示)來讀出該影像資料。

在一項實施例中，控制電路系統104經耦合至像素陣列102以控制像素陣列102中之複數個光電二極體之操作。例如，控制電路系統104可產生用於控制影像獲取之一快門信號。在一項實施例中，該快門信號係一全域快門信號，其用於同時啟用像素陣列102內之所有像素以在一單獲取窗期間同時擷取其等之各自影像資料。在另一實施例中，快門信號係一滾動快門信號使得像素之各列、各行或各群組在連續獲取窗期間循序地啟用。在另一實施例中，影像獲取與發光效應(諸如一閃光)同步。

在一項實施例中，資料傳輸電路系統108可自類比轉數位轉換器(ADC)接收影像資料，從而將類比影像資料轉換成影像資料之數位表示。影像資料之數位表示經提供至功能邏輯110。在一些實施例中，資料傳輸電路系統108可自ADC並列地接收影像資料之數位表示且將其等串列地提供至功能邏輯110。

在一項實例中，成像系統100可包含於一數位攝影機、手機、膝上型電腦或其類似者中。另外，成像系統100可經耦合至其他硬體零件，諸如一處理器(通用或其他)、記憶體元件、輸出(USB埠、無線發射器、HDMI埠等)、發光/閃光、電輸入(鍵盤、觸控顯示器、追蹤墊、滑鼠、麥克風等)及/或顯示器。其他硬體零件可將指令遞送至成像系統100，自成像系統100提取影像資料，或操縱由成像系統100供應之影像資料。

圖2係繪示根據本發明之教示之如包含在例如圖1之成像系統100中之一影像感測器中之像素列之行讀出時序之一實例時序圖。在所描繪之實例中，成像系統100用一全域快門設計及相關雙取樣(CDS)實施。因而，一全域重設操作在時間T0發生。在一項實例中，全域傳送操作以一浮動擴散重設(FD重設)開始，在此時之後，可取樣並保持來自像素陣列102之重設位準(SHR)。

在時間T1，一曝光或整合週期開始且繼續至時間T2。接下來，如所描繪之實例中展示，一全域傳送操作或CDS讀出操作在時間T2與時間T3之間發生。在CDS讀出期間，可發生信號位準之一傳送操作(TX傳送)，在此之後，可取樣並保持來自像素陣列102之信號位準(SHS)。利用來自像素陣列102之重設位準及信號位準，CDS操作提供來自像素陣列102之更準確影像資料信號(例如，藉由自SHS值減去SHR值)。在時間T3之後，自像素陣列102之行讀出操作可逐列開始。

圖3A係根據本技術之一實施例之一樣本像素112之一電路圖。應注意，像素單元112之一像素級連接306輸出進一步經連接至影像感測器之一像素之一保持電路(未展示)。如所描繪之實例中展示，一像素112包含一光電二極體316，其經耦合以回應於入射光而光生影像電荷。一傳送電晶體318經耦合以回應於一傳送信號TX而將自光電二極體316光生之影像電荷傳送至一浮動擴散320。一重設電晶體322經耦合至一像素電壓供應器以回應於一重設信號RST使浮動擴散320重設。一源極隨耦器電晶體324之閘極經耦合以將浮動擴散320中之電荷轉換成一影像資料信號，該影像資料信號經耦合以回應於一列選擇信號SEL而透過一列選擇電晶體326經像素級連接306輸出。在利用CDS之一成像系統中，浮動擴散320上之電荷在一浮動擴散重設操作之後亦透過像素級連接306讀出以獲得一重設位準，且浮動擴散320上之電荷在影像電荷經傳送至浮動擴散320之後亦透過像素級連接306讀出以獲得一信號位準。

圖3B係根據本技術之一實施例之包含在操作中之一傳送閘(TX)驅動器之一電路200之一示意圖。TX驅動器230之一輸出電壓TX透過上文參考圖3A論述且為了簡單起見自圖3B省略之額外電路系統來控制數個像素112之資料傳送。

圖3B展示可透過開關222 (SW1)、224 (SW2)及226 (SW3)之一組合對TX驅動器230供電之一電力供應器(NVDD) 202。TX驅動器230之輸出信號TX由可為一數位信號之一輸入信號TX_IN控制。在操作中，輸出信號TX之變化判定自像素陣列102之像素112之資料傳送。例如，輸出信號TX之一下降邊緣可表示自像素112之資料傳送開始。

在一些實施例中，電路200包含減慢TX驅動器230之開關及/或在輸出信號TX (亦稱為「驅動器電壓」、「TX驅動器電壓」或「TX輸出電壓」)中產生雜訊之電容。例如，一電容212 (Cext)可為組合設計或寄生電容之一外部電容。一電容214 (Cnv)可與電力供應器NVDD之一內部電容相關聯，且一電容216 (Ctx)可與TX驅動器230之電容相關聯。在一些實施例中，此類電容至少部分係由電路中之金屬跡線之間之相互作用引起的。一般言之，相較於Cnv及Ctx，Cext趨向於相對大。例如，在一些實施例中，Cext的範圍可自0.1 μF到4 μF，其比Cnv與Ctx之一典型總和大約200倍(即，大超過兩個數量級)。因此，Cext趨向於減慢TX輸出電壓之電壓切換。因此，在一些實施例中，TX輸出電壓之下降邊緣之時序及準確性由開關SW1、SW2及SW3之一按序開/關切換控制。此按序切換之一取樣時序圖在下文參考圖4描述。

圖4係根據本技術之一實施例之一實例資料傳輸時序圖。在諸多實施例中，TX輸出電壓之下降邊緣控制自像素陣列102之個別像素112起始資料傳送。在TX輸出電壓之下降邊緣之前，開關SW1及SW2可保持閉合，而開關SW3自一斷開變至一閉合位置。閉合開關SW3建立自電力供應器NVDD至TX驅動器230之一單獨電壓路徑。接下來，開關SW1及SW2可斷開，而電力供應器NVDD仍將電壓供應至TX驅動器230。在時序圖中，此等事件統稱為「短時脈衝波形干擾(glitch)減小」。接下來，Cext可藉由閉合開關SW1及SW2重新連接至NVDD 202及TX驅動器230。

如上文描述，相較於電容Cext，電容Cnv及Ctx相對小。因此，一旦一相對大Cext藉由開關SW1及SW2與TX驅動器230斷開連接，與TX輸出電壓之下降邊緣相關聯之穩定時間在短時脈衝波形干擾減小週期期間可減小。此外，在一些實施例中，TX輸出電壓可在相對短「可調整時序」週期(例如5 μs或50 μs)內穩定至+/-10 mV內。接下來，在可調整時序週期確保TX輸出電壓穩定在一預定範圍內之後，開關SW1及SW2可循序閉合，而開關SW3可斷開，從而保持TX驅動器230被供電且保持TX輸出電壓為負，如由TX_IN輸入信號驅動。自像素112之資料傳送繼續直至TX輸出電壓之下一個上升邊緣。

圖5係根據本技術之一實施例之TX電壓之一實例圖形。TX電壓之此配置之一實例實施方案連同圖6之一電路及圖7之一時序圖一起描述。關於所繪示之實施例，一組專用輸入信號依一計時方式經連接至對應電晶體之閘極，因此產生處於以下三種位準之所得TX輸出電壓：AVDD (正電壓)、GND (接地)及NVDD (負電壓)。在本技術之至少一些實施例中，中間GND電壓可減小由NVDD電壓經歷之一干擾(雜訊)。此外，依一非重疊方式輸出三種TX輸出電壓位準亦有助於減小NVDD之最終位準之電壓雜訊及偏移。

圖6係根據本技術之一實施例之一TX驅動器之一實例電路圖600。在操作中，閘極控制信號TX_HIGH、TX_GND、TX_NV_PRE及TX_NV以上文描述之一時間偏移方式經提供至其等之對應電晶體之閘極。在一些實施例中，初始TX_HIGH輸入信號可經連接至一反相器(或其他緩衝器)之一輸入，其反相輸出經提供至一PMOS (或另一P通道)電晶體P7之一閘極，電晶體P7經耦合以透過電阻器R2將輸出TX_HIGH (或AVDD)電壓提供至電路600之TX輸出，如圖5中展示。TX_GND、TX_NV_PRE及TX_NV閘極控制信號可經連接至NMOS (或另一N通道)電晶體之閘極N4、N3及N5。當TX_GND經設定至高(「1」)時，N4電晶體之輸出電壓係GND (或圖6中之AGND_XDEC)，其透過電阻器R0經提供至電路600之TX輸出；當TX_NV_PRE係高時，N3電晶體之輸出電壓係NVDD (或圖6中之NVDD_PIX)，其透過電阻器R1經提供至電路600之TX輸出；且當TX_NV係高時，N5電晶體之輸出電壓係NVDD，其經提供至電路600之TX輸出。在不同實施例中，可使用R0、R1及R2之不同電阻值。電路600之此等電晶體之輸出可自節點TX經連接至對應像素單元電路，例如圖3A中展示之像素單元電路。在其他實施例中，其他像素單元係可能的。在一些實施例中，一節點TX_TEST及其相關聯電路系統用於測試電路600。

圖7係根據本技術之一實施例之一實例資料傳輸時序圖。此時序圖可用作電路600中之閘極控制信號TX_HIGH、TX_GND、TX_NV_PRE及TX_NV。此等閘極控制信號共同導致輸出驅動器電壓TX。

程序可如圖6中展示般起始，其中TX輸出電壓初始處於一NVDD值，及接著，TX_HIGH閘極控制信號經設定至高，而所有其他閘極控制信號經設定至低(「0」)。作為回應，TX輸出電壓自NVDD轉變至AVDD。接下來，TX_HIGH閘極控制信號經設定至低，而TX_GND經設定至高，從而導致TX輸出電壓轉變至GND (例如0 V)。如上文解釋，中間GND電壓可隨著TX輸出電壓在稍後時間前進至其目標NVDD值而減小TX輸出電壓中之雜訊。在一些實施例中，TX_GND之一持續時間(Δt1)可為僅約0.5到2 μs，而占TX輸出電壓尖峰穩定之約95%。

接下來，TX_GND閘極控制信號經設定至低，而TX_NV_PRE經設定至高，從而導致TX輸出電壓轉變至NVDD。在一些實施例中，切換TX輸出電壓在兩個步驟中經設定至NVDD值：在時段Δt2期間設定閘極控制信號TX_NV_PRE，接著設定閘極控制信號TX_NV。此兩個閘極控制信號皆致使標稱相同輸出電壓NVDD。然而，TX輸出電壓之此兩步設定可進一步改良穩定TX輸出電壓之雜訊。例如，在TX_GND閘極控制信號係高之後保持之TX輸出電壓雜訊在TX_NV_PRE步驟期間，即在TX_NV經設定至高之前，可進一步減小70%。

閘極控制信號TX_HIGH、TX_GND、TX_NV_PRE及TX_NV可依一非重疊方式施加以減小雜訊。在一些實施例中，閘極控制信號之連續邊緣可分離約100 ns。

上文描述之技術之諸多實施例可採用電腦或控制器可執行指令之形式，包含由可一程式化電腦或控制器執行之常式。熟習此項技術者應瞭解，技術可在除了上文展示及描述之電腦/控制器系統之外之電腦/控制器系統上實踐。技術可體現於經明確程式化、組態或構造來執行上文描述之電腦可執行指令之一或多者之一專用電腦、特定應用積體電路(ASIC)、控制器或資料處理器中。當然，本文中描述之任何邏輯或演算法可經實施於軟體或硬體或軟體與硬體之一組合中。

本發明所繪示之實例之上文描述，包含發明摘要中所描述之內容，不意欲為詳盡的或將本發明限制為所揭示之精確形式。如本文中使用，術語「約」指示標的物值可修改正或負5%且仍落於所揭示之實施例內。雖然本文出於繪示性目的描述本發明之具體實例，然如熟習此項技術者將認知，各種等效修改可能在本發明之範疇內。

鑑於上文詳細描述，可對本發明做出此等修改。用於隨附發明申請專利範圍中之術語不應被構想為將本發明限制於說明書中揭示之特定實例。確切而言，本發明之範疇將完全由隨附發明申請專利範圍判定，該發明申請專利範圍應根據建立之發明申請專利範圍解釋之公認原則來解釋。

100:成像系統 102:像素陣列 104:控制電路系統 106:讀出電路系統 108:資料傳輸電路系統 110:功能邏輯 112:影像感測器像素/像素單元 200:電路 202:電力供應器(NVDD) 212:電容 214:電容 216:電容 222:開關 224:開關 226:開關 230:傳送閘(TX)驅動器 306:像素級連接 316:光電二極體 318:傳送電晶體 320:浮動擴散 322:重設電晶體 324:源極隨耦器電晶體 326:列選擇電晶體 AGND_XDEC:輸出電壓 AVDD:正電壓 C1至Cx:行 Cext:電容/外部電容 Cnv:電容/電力供應電容 Ctx:電容/TX驅動器電容 FD:浮動擴散 GND:接地電壓 N3:閘極 N4:閘極 N5:閘極 NVDD:電力供應器/負電壓 NVDD_PIX:輸出電壓 P1至Pn:像素 P7:電晶體 R1至Ry:列 R0:電阻器 R1:電阻器 R2:電阻器 RST:重設信號 SEL:列選擇信號 SW1:開關 SW2:開關 SW3:開關 T0:時間 T1:時間 T2:時間 T3:時間 TX:傳送信號/輸出電壓/輸出信號/輸出驅動器電壓 TX_IN:輸入控制信號/輸入信號 TX_HIGH:閘極控制信號/正電壓 TX_GROUND, TX_GND:閘極控制信號/接地電壓 TX_NV_PRE:閘極控制信號/負電壓 TX_NV:閘極控制信號/負電壓 TX_TEST:節點 Δt1:持續時間 Δt2:時段

參考下列圖式描述本發明之非限制性及非窮盡性實施例，其中相似元件符號指代貫穿各個視圖之相似部件，除非另外指定。

圖1係根據本技術之一實施例之一實例影像感測器。

圖2係根據本技術之一實施例之一實例資料傳輸時序圖。

圖3A係根據本技術之一實施例之一樣本像素單元之一電路圖。

圖3B係根據本技術之一實施例之在操作中之一傳送閘(TX)驅動器之一示意圖。

圖4係根據本技術之一實施例之一實例資料傳輸時序圖。

圖5係根據本技術之一實施例之TX電壓之一實例圖形。

圖6係根據本技術之一實施例之一TX驅動器之一實例電路圖。

圖7係根據本技術之一實施例之一實例資料傳輸時序圖。

對應元件符號指示貫穿諸圖中若干視圖之對應組件。熟習此項技術者應瞭解，為了簡單且清楚起見繪示圖中之元件，且並不一定按比例繪製元件。例如，圖中一些元件之尺寸可相對於其他元件被誇大以幫助改良對本發明之各種實施例之理解。並且，為了更不會妨礙對本發明之此等各種實施例之觀察，通常不描繪在商業可行之一實施例中有用或必要之常見但好理解之元件。

100:成像系統

112:影像感測器像素/像素單元

200:電路

202:電力供應器(NVDD)

212:電容

214:電容

216:電容

222:開關

224:開關

226:開關

230:傳送閘(TX)驅動器

Cext:電容/外部電容

Cnv:電容/電力供應電容

Ctx:電容/TX驅動器電容

NVDD:電力供應器/負電壓

SW1:開關

SW2:開關

SW3:開關

TX:傳送信號/輸出電壓/輸出信號/輸出驅動器電壓

TX_IN:輸入控制信號/輸入信號

Claims (20)

1. 一種一影像感測器之傳送閘(TX)驅動器電路，其包括： 一TX驅動器，其經組態以將一TX驅動器電壓提供至一影像感測器之複數個像素； 一電力供應器(NVDD)，其可操作地耦合至該TX驅動器； 一第一開關(SW1)，其可操作地耦合一外部電容(Cext)及該TX驅動器； 一第二開關(SW2)，其可操作地耦合該Cext及該NVDD；及 一第三開關(SW3)，其可操作地耦合該NVDD及該TX驅動器； 其中該TX驅動器電壓之一下降邊緣經組態以控制自該複數個像素之個別像素起始資料傳送； 其中該SW1及該SW2在該TX驅動器電壓之該下降邊緣之前經組態成一斷開位置；且 其中該SW3在該TX驅動器電壓之該下降邊緣之前經組態成一閉合位置。
2. 如請求項1之TX驅動器電路，其中該Cext比一TX驅動器電容(Ctx)與一電力供應電容(Cnv)之一總和大至少兩個數量級。
3. 如請求項2之TX驅動器電路，其中該Cext比該Ctx與該Cnv之該總和大約200倍。
4. 如請求項1之TX驅動器電路，其中該TX驅動器電壓在該SW3經組態成該閉合位置之後在小於50 μs內穩定至+/-10 mV內。
5. 如請求項1之TX驅動器電路，其中在該TX驅動器電壓之該下降邊緣之後且在該TX驅動器電壓之一下一個上升邊緣之前，該SW1及該SW2經組態成一閉合位置。
6. 如請求項5之TX驅動器電路，其中在該TX驅動器電壓之該下降邊緣之後且在該TX驅動器電壓之該下一個上升邊緣之前，且在該SW1及該SW2經組態成該閉合位置之後，該SW3經組態成一斷開位置。
7. 一種操作一影像感測器之一傳送閘(TX)驅動器電路之方法，其包括： 在一TX驅動器電壓之一下降邊緣之前將一第一開關(SW1)組態成一斷開位置，其中該SW1可操作地耦合一外部電容(Cext)及一TX驅動器； 在該TX驅動器電壓之該下降邊緣之前將一第二開關(SW2)組態成一斷開位置，其中該SW2可操作地耦合該Cext及一電力供應器(NVDD)；及 在該TX驅動器電壓之該下降邊緣之前將一第三開關(SW3)組態成一閉合位置，其中該SW3可操作地耦合該NVDD及該TX驅動器， 其中該TX驅動器經組態以將該TX驅動器電壓提供至該影像感測器之複數個像素；且其中該TX驅動器電壓之該下降邊緣經組態以控制自該複數個像素之個別像素起始資料傳送。
8. 如請求項7之方法，其進一步包括： 在該TX驅動器電壓之該下降邊緣之後且在該TX驅動器電壓之一下一個上升邊緣之前將該SW1組態成一閉合位置；及 在該TX驅動器電壓之該下降邊緣之後且在該TX驅動器電壓之該下一個上升邊緣之前將該SW2組態成一閉合位置。
9. 如請求項7之方法，其進一步包括： 在該TX驅動器電壓之該下降邊緣之後且在該TX驅動器電壓之該下一個上升邊緣之前將該SW3組態成一斷開位置。
10. 如請求項7之方法，其中該TX驅動器電壓在將該SW3組態成該閉合位置與將該SW3組態成該斷開位置之間穩定至+/-10 mV內。
11. 一種傳送閘(TX)驅動器，其用於將一TX驅動器電壓提供至一影像感測器之複數個像素，該TX驅動器包括： 一第一電晶體，其經組態以在一第一時段期間輸出一正電壓(TX_HIGH)； 一第二電晶體，其經組態以在該第一時段之後之一第二時段期間輸出一接地電壓(TX_GND)； 一第三電晶體，其經組態以在一第三時段期間輸出一負電壓(TX_NV_PRE)；及 一第四電晶體，其經組態以在一第四時段期間輸出一負電壓(TX_NV)， 其中該等第一、第二、第三及第四電晶體之輸出經耦合至經組態以控制自該複數個像素之個別像素之資料傳送之一共同點[節點TX]。
12. 如請求項11之TX驅動器，其中該TX_NV_PRE與該TX_NV相同。
13. 如請求項11之TX驅動器，其中： 該第一時段比該第二時段早一第一時序間隙； 該第二時段比該第三時段早一第二時序間隙；且 該第三時段比該第四時段早一時序間隙。
14. 如請求項13之TX驅動器，其中該第一時序間隙、該第二時序間隙與該第三時序間隙相同。
15. 如請求項14之TX驅動器，其中該第一時序間隙、該第二時序間隙及該第三時序間隙之長度係約100 ns。
16. 如請求項11之TX驅動器，其進一步包括耦合至該第一電晶體之一閘極之一TX反相器，其中該TX反相器經組態以使一輸入TX_HIGH信號反相。
17. 如請求項12之TX驅動器，其中該第一電晶體係一PMOS電晶體。
18. 如請求項11之TX驅動器，其中該第二電晶體、該第三電晶體及該第四電晶體係NMOS電晶體。
19. 如請求項11之TX驅動器，其中該第二時段之長度在0.5 μs與2 μs之間，且該第三時段之長度在1 μs與4 μs之間。
20. 如請求項19之TX驅動器，其中該共同點處之一電壓在該第二時段期間穩定至其最終值之+/-5%內。

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