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TWI774251B - 三維記憶體裝置及其形成方法 - Google Patents

三維記憶體裝置及其形成方法 Download PDF

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TWI774251B
TWI774251B TW110106909A TW110106909A TWI774251B TW I774251 B TWI774251 B TW I774251B TW 110106909 A TW110106909 A TW 110106909A TW 110106909 A TW110106909 A TW 110106909A TW I774251 B TWI774251 B TW I774251B
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林孟漢
漢中 賈
王聖禎
楊豐誠
林佑明
林仲德
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台灣積體電路製造股份有限公司
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Abstract

一種三維記憶體裝置包括在第一方向上延伸的字元線、 位於字元線的側壁上的資料儲存層、位於資料儲存層的側壁上的通道層、位於通道層的側壁上的後閘極隔離件、以及具有第一主區及第一延伸區的位元線，第一主區接觸通道層，第一延伸區藉由後閘極隔離件而與通道層隔開，位元線在第二方向上延伸，第二方向垂直於第一方向。

Description

三維記憶體裝置及其形成方法
本發明的實施例是有關於一種半導體裝置及其形成方法，且特別是關於一種三維記憶體裝置及其形成方法。
半導體記憶體用於電子應用(舉例而言包括收音機、電視、手機及個人計算裝置)的積體電路中。半導體記憶體包括兩大類別。一個類別是揮發性記憶體，另一類別是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可被進一步劃分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。由於SRAM及DRAM在斷電時將去失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保持儲存於其上的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(ferroelectric random access memory，FeRAM)。FeRAM的優點 包括其寫入/讀取速度快且尺寸小。
根據一些實施例，一種三維記憶體裝置包括：在第一方向上延伸的字元線、位於所述字元線的側壁上的資料儲存層、位於所述資料儲存層的側壁上的通道層、位於所述通道層的側壁上的後閘極隔離件、以及具有第一主區及第一延伸區的位元線，所述第一主區接觸所述通道層，所述第一延伸區藉由所述後閘極隔離件而與所述通道層隔開，所述位元線在第二方向上延伸，所述第二方向垂直於所述第一方向。
根據一些實施例，一種三維記憶體裝置包括：在第一方向上延伸的位元線、在所述第一方向上延伸的源極線、位於所述源極線與所述位元線之間的隔離區、在第二方向上延伸的字元線、位於所述字元線與所述隔離區、所述位元線的第一部分及所述源極線的第二部分中的每一者之間的後閘極隔離件、位於所述後閘極隔離件與所述字元線之間的通道層、以及位於所述通道層與所述字元線之間的資料儲存層，所述位元線在俯視圖中具有第一T形剖面，所述源極線在所述俯視圖中具有第二T形剖面，所述第二方向垂直於所述第一方向。
根據一些實施例，一種三維記憶體裝置的形成方法包括至少以下步驟。在一對第一介電層之間形成字元線、在所述一對第一介電層的側壁及所述字元線的側壁上沉積資料儲存層、在所述資料儲存層的側壁上沉積通道層、在所述通道層的側壁上沉積 第一介電層、在所述第一介電層的側壁上形成第一隔離區、移除所述第一隔離區的第一部分，在移除之後留下所述第一隔離區的第二部分、在移除所述第一隔離區的所述第一部分之後，將所述第一介電層圖案化以形成後閘極隔離件、以及在所述第一隔離區的所述第二部分的相對側處形成位元線與源極線，所述後閘極隔離件將所述通道層與所述位元線的第一部分及所述源極線的第二部分隔開。
50:記憶體陣列
52:記憶體單元
54:電晶體
56:箭頭
62、106、204A、204B、204C、204D:介電層
64B、64S、72:導電線
66、166:導電接觸件
68:內連線
74、76、122、122A、122B、142:隔離區
82、118、118A、118B:半導體層
84、116、116A、116B:記憶體膜
102:基底
104:多層堆疊
108:犧牲層
110、110A、110B:溝渠
112A、112B:側壁凹槽
114:字元線
114A、114B:導電特徵
114AM、114BM:主層
114AS、114BS:晶種層
116L1:第一子層
116L2:第二子層
116L3:第三子層
120、120A、120B:後閘極隔離件
130、136、140、144、212:開口
132:犧牲區
132A:第一部分/部分
132B:第二部分/部分
146B:位元線
146BM、146SM:主區
146BE、146SE:延伸區
146S:源極線
160、310:內連線結構
162:金屬化圖案
162B:位元線內連線
162L:導電線
162L1:第一層級導電線/導電線
162L2:第二層級導電線/導電線
162S:源極線內連線
162V:導通孔
162V1:第一層級導通孔/導通孔
162V2:第二層級導通孔/導通孔
164:介電材料
168、206A、206B、206C:導電層
202:罩幕
210A、210B、210C:區
214:階梯結構
216:金屬間介電質(IMD)
300:半導體裝置
300L:邏輯區
300M:記憶體區
302:半導體基底
304:裝置
306:層間介電(ILD)層
308:接觸插塞
B-B’、C-C’、B-B、C-C:剖面
D1:方向/第一方向
D2:方向/第二方向
D3:方向
D4、D5:深度
L1、L2、L3、L4、L5:金屬線
V1、V2、V3、V4、V5:金屬通孔
M1、M2、M3:金屬化層/下部金屬化層
M4:金屬化層/中間金屬化層
M5:金屬化層/上部金屬化層
S1、S2:分隔距離
W1、W2、W3、W4、W5、W6:寬度
W7:組合寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B及圖1C是記憶體陣列的各種視圖。
圖2至圖19C是根據一些實施例的製造記憶體陣列中的中間階段的各種視圖。
圖20A至圖20J是根據一些實施例的製造記憶體陣列的階梯結構中的中間階段的視圖。
圖21A至圖21D是根據一些實施例的記憶體陣列的俯視圖。
圖22A至圖22C是根據一些實施例的記憶體陣列的俯視圖。
圖23是根據一些其他實施例的記憶體陣列的剖視圖。
圖24是根據一些實施例的半導體裝置的剖視圖。
圖25至圖27是根據一些其他實施例的製造記憶體陣列中的中間階段的各種視圖。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他 定向)，本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據各種實施例，三維記憶體陣列由具有源極線(source line)及位元線(bit line)的電晶體(例如可程式化薄膜電晶體(thin film transistor，TFT))形成，所述源極線及位元線具有延伸區。延伸區用作後閘極。在電晶體的後閘極(back gate)與字元線(word line)之間設置有電晶體的資料儲存層及通道層。在電晶體的寫入操作(例如抹除操作或程式化操作)期間，後閘極可有助於控制(例如降低)通道層的表面電位。降低通道層的表面電位可有助於改善記憶體陣列的效能。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體陣列50的實例。圖1A以三維視圖示出記憶體陣列50的一部分的實例、圖1B示出記憶體陣列50的電路圖且圖1C示出記憶體陣列50的一部分的俯視圖。記憶體陣列50包括多個記憶體單元52，所述多個記憶體單元52可排列成列及行的柵格。記憶體單元52可進一步垂直地堆疊以提供三維記憶體陣列，進而增大裝置密度。記憶體陣列50可設置於半導體晶粒的後段製程(back end of line，BEOL)中。舉例而言，記憶體陣列50可設置於半導體晶粒的內連線層中，例如設置於形成於半導體基底上的一或多個主動裝置(例如電晶體)上方。
在一些實施例中，記憶體陣列50是例如反或記憶體(NOR memory)陣列等記憶體陣列。每一記憶體單元52可包括 具有絕緣的記憶體膜84作為閘極介電質(gate dielectric)的電晶體54(例如TFT)。在一些實施例中，每一電晶體54的閘極電性耦合至相應的字元線(例如導電線72)，每一電晶體54的第一源極/汲極區電性耦合至相應的位元線(例如導電線64B)，每一電晶體54的第二源極/汲極區電性耦合至相應的源極線(例如導電線64S)，所述源極線將第二源極/汲極區電性耦合接地。記憶體陣列50的同一水平列中的記憶體單元52可共享共用字元線，而記憶體陣列50的同一垂直行中的記憶體單元52可共享共用源極線及共用位元線。
記憶體陣列50包括多條垂直堆疊的導電線72(例如字元線)，其中在導電線72中的相鄰的導電線72之間設置有介電層62。導電線72在與下伏基底(未在圖1A及圖1B中明確示出)的主表面平行的方向D1上延伸。導電線72可為階梯(staircase)結構的部件，使得下部的導電線72長於上部的導電線72且在側向上延伸超過上部的導電線72的端點。舉例而言，在圖1A中，導電線72的多個堆疊層被示出為最頂部導電線72是最短的且最底部導電線72是最長的。導電線72的相應的長度可在朝向下伏基底的方向上增大。以此種方式，可自記憶體陣列50上方觸及導電線72中的每一者的一部分，並且可製成到導電線72中的每一者的被暴露出的部分的導電接觸件66(參見圖1C)。在其中記憶體陣列50設置於半導體晶粒的內連線層中的實施例中，導電接觸件66可為例如將導電線72的被暴露出的部分連接至上覆內連線層 的內連線68(參見圖1C)的通孔。
記憶體陣列50更包括多條導電線64B(例如位元線)及多條導電線64S(例如源極線)。導電線64B、64S可各自在與導電線72垂直的方向D3上延伸。在導電線64B及導電線64S中的相鄰的導電線64B與導電線64S之間設置有隔離區74且隔離區74將所述相鄰的導電線64B與導電線64S隔離開。成對導電線64B、64S與相交的導電線72一起界定每一記憶體單元52的邊界，並且在相鄰的成對導電線64B、64S之間設置有隔離區76且隔離區76將所述相鄰的成對導電線64B、64S隔離開。在一些實施例中，導電線64S電性耦合至地。儘管圖1A示出導電線64B相對於導電線64S的特定放置，然而應理解，在其他實施例中可對導電線64B、64S的放置進行翻轉。
記憶體陣列50亦可包括半導體層82。半導體層82可為記憶體單元52的電晶體54提供通道區。舉例而言，當藉由對應的導電線72施加適當的電壓(例如高於對應的電晶體54的相應的臨界電壓(Vth))時，半導體層82的與導電線72相交的區可使得電流能夠自導電線64B流至導電線64S(例如在箭頭56所示的方向上)。
在導電線72與半導體層82之間設置有記憶體膜84，並且記憶體膜84可為電晶體54提供閘極介電質。在一些實施例中，記憶體膜84包含鐵電材料，例如氧化鉿(hafnium oxide)、氧化鉿鋯(hafnium zirconium oxide)、摻雜矽的氧化鉿等。因此，記憶 體陣列50亦可被稱為鐵電隨機存取記憶體(FERAM)陣列。作為另外一種選擇，記憶體膜84可為多層結構，所述多層結構包括位於兩個氧化矽層之間的氮化矽層(例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)結構)、不同的鐵電材料、不同類型的記憶體層(例如能夠儲存位元)等。
在其中記憶體膜84包含鐵電材料的實施例中，記憶體膜84可在兩個不同的方向中的一個方向上極化，並且可藉由在記憶體膜84兩端施加適當的電壓差且產生適當的電場來改變極化方向。極化可相對局部化(例如一般包含於記憶體單元52的每一邊界內)，並且記憶體膜84的連續的區可延伸跨越多個記憶體單元52。依據記憶體膜84的特定區的極化方向而定，對應的電晶體54的臨界電壓會發生變化，並且可儲存數位值(例如0或1)。舉例而言，當記憶體膜84的區具有第一電性極化方向時，所述對應的電晶體54可具有相對低的臨界電壓，並且當記憶體膜84的區具有第二電性極化方向時，所述對應的電晶體54可具有相對高的臨界電壓。所述兩個臨界電壓之間的差可被稱為臨界電壓偏移(threshold voltage shift)。較大的臨界電壓偏移使得讀取儲存於對應的記憶體單元52中的數位值更容易(例如更不容易出現錯誤)。
為在此種實施例中對記憶體單元52執行寫入操作，在記憶體膜84的與記憶體單元52對應的一部分兩端施加寫入電壓。可例如藉由向對應的導電線72(例如字元線)及對應的導電線64B、64S(例如位元線/源極線)施加適當的電壓來施加寫入電 壓。藉由在記憶體膜84的所述部分兩端施加寫入電壓，可改變記憶體膜84的區的極化方向。因此，所述對應的電晶體54的對應的臨界電壓亦可自低臨界電壓切換至高臨界電壓或者可自高臨界電壓切換至低臨界電壓，並且數位值可被儲存於記憶體單元52中。由於導電線72與導電線64B、64S相交，因此可選擇各別的記憶體單元52來進行寫入操作。
為在此種實施例中對記憶體單元52執行讀取操作，向對應的導電線72(例如字元線)施加讀取電壓(低臨界電壓與高臨界電壓之間的電壓)。依據記憶體膜84的對應的區的極化方向而定，可接通或可不接通記憶體單元52的電晶體54。因此，可藉由或可不藉由導電線64S(例如耦合至地的源極線)對導電線64B進行放電，並且可確定儲存於記憶體單元52中的數位值。由於導電線72與導電線64B、64S相交，因此可選擇各別的記憶體單元52來進行讀取操作。
圖1A進一步示出在後面的圖中使用的記憶體陣列50的參考剖面。剖面B-B’是沿著導電線72的縱向軸線且位於例如與電晶體54的電流流動的方向平行的方向D1上。剖面C-C’垂直於剖面B-B’且位於例如與導電線72的縱向軸線垂直的方向D2上。為清晰起見，後續的圖是指該些參考剖面。
圖2至圖19C是根據一些實施例的製造記憶體陣列50中的中間階段的視圖。記憶體陣列50的每一記憶體單元52包括電晶體54(參見圖19B及圖19C)。圖2、圖3、圖4、圖5、圖6、 圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18及圖19A是三維視圖。圖19B是沿著圖1A中的參考剖面B-B’示出的剖視圖。圖19C是沿著圖1A中的參考剖面C-C’示出的剖視圖。示出記憶體陣列50的一部分。為使例示清晰起見，在一些圖中未示出一些特徵(例如字元線的階梯排列(參見圖1A))。
在圖2中，提供基底102。基底102可為半導體基底(例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等)，所述半導體基底可為經摻雜的(例如使用p型摻雜劑或n型摻雜劑)或未經摻雜的。基底102可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如隱埋式氧化物(buried oxide，BOX)層、氧化矽層等。絕緣體層設置於基底(通常是矽基底或玻璃基底)上。亦可使用其他基底，例如多層式基底(multilayered substrate)或梯度基底(gradient substrate)。在一些實施例中，基底102的半導體材料可包括：矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦)或其組合。基底102可包含介電材料。舉例而言，基底102可為介電層或者可包括位於半導體基底上的介電層。用於基底102的可接受的介電材料包括：氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合，例如氮 氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等。在一些實施例中，基底102由碳化矽形成。
在基底102之上形成多層堆疊104。多層堆疊104包括交替的介電層106與犧牲層108。介電層106由第一介電材料形成，並且犧牲層108由第二介電材料形成。所述介電材料可各自選自基底102的候選介電材料。將在後續處理中將多層堆疊104圖案化。因此，介電層106的介電材料及犧牲層108的介電材料二者相對於基底102的材料的蝕刻具有高蝕刻選擇性。將使用經圖案化的介電層106來隔離隨後形成的電晶體。經圖案化的犧牲層108亦可被稱為虛設層，並且在後續處理中將被電晶體的字元線選擇性地替換。因此，犧牲層108的第二介電材料相對於介電層106的第一介電材料的蝕刻亦具有高蝕刻選擇性。在其中基底102由碳化矽形成的實施例中，介電層106可由氧化矽形成，並且犧牲層108可由氮化矽形成。亦可使用相對於彼此具有可接受的蝕刻選擇性的介電材料的其他組合。
可藉由可接受的沉積製程(例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic laycr deposition，ALD)等)形成多層堆疊104的每一層。所述層中的每一者的厚度可介於約40奈米至約50奈米的範圍內。在一些實施例中，介電層106被形成至與犧牲層108不同的厚度。舉例而言，犧牲層108可被形成至較介電層106大的厚度。在所示出的實施例中，多層堆疊104包括五個介電層106及四個犧牲層108。應理解，多層 堆疊104可包括其他數量的介電層106及犧牲層108。多層堆疊104可具有介於約1000奈米至約10000奈米的範圍內的總高度。
如以下將更詳細地論述，圖3至圖10示出其中使用多重圖案化製程來形成電晶體的一些特徵的製程。多重圖案化製程可為雙重圖案化製程、四重圖案化製程等。圖3至圖10示出雙重圖案化製程。在雙重圖案化製程中，使用第一蝕刻製程在多層堆疊104的一些部分中圖案化出溝渠110A(參見圖3)，並且在溝渠110A中形成電晶體的第一子集的特徵。接著，使用第二蝕刻製程在多層堆疊104的其他部分中圖案化出溝渠110B(參見圖7)，並且在溝渠110B中形成電晶體的第二子集的特徵。使用多重圖案化製程形成電晶體的特徵使得能夠以低圖案密度執行每一圖案化製程，此可有助於減少缺陷，同時仍使得記憶體陣列50能夠具有足夠的記憶體單元密度。此外，使用多重圖案化製程形成電晶體的特徵亦使得多層堆疊104的每一個經圖案化的部分能夠避免具有過大的高寬比(aspect ratio)，進而改善所得記憶體陣列的結構穩定性。如以下將更詳細地論述(參見圖25至圖27)，亦可使用單一圖案化製程形成電晶體的特徵中的一些特徵。
在圖3中，在多層堆疊104中圖案化出溝渠110A。在所示出的實施例中，溝渠110A延伸穿過多層堆疊104且暴露出基底102。在另一實施例中，溝渠110A延伸穿過多層堆疊104的一些層而非所有層。可使用可接受的微影技術及蝕刻技術(例如使用對多層堆疊104具有選擇性(例如以較基底102的材料快的速 率選擇性地移除介電層106及犧牲層108的介電材料)的蝕刻製程)來圖案化出溝渠110A。所述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。在其中基底102由碳化矽形成、介電層106由氧化矽形成且犧牲層108由氮化矽形成的實施例中，可藉由使用與氫(H2)或氧(O2)氣體混合的氟系氣體(例如C4F6)的乾式蝕刻來形成溝渠110A。在圖案化之後，多層堆疊104的相應的部分設置於溝渠110A中的相應的溝渠110A之間。多層堆疊104的每一部分在第二方向D2(參見圖1A及圖1B)上具有寬度W1，寬度W1可介於約50奈米至約500奈米的範圍內。此外，多層堆疊104的每一部分在第二方向D2上隔開分隔距離S1，分隔距離S1可介於約50奈米至約200奈米的範圍內。
在圖4中，擴展溝渠110A以形成側壁凹槽112A。具體而言，藉由溝渠110A暴露出的犧牲層108的側壁的一些部分自藉由溝渠110A暴露出的介電層106的側壁的部分凹陷，以形成側壁凹槽112A。儘管犧牲層108的側壁被示出為直的，然而所述側壁可為凹的或凸的。可藉由可接受的蝕刻製程(例如對犧牲層108的材料具有選擇性(例如以較介電層106及基底102的材料快的速率選擇性地移除犧牲層108的材料)的蝕刻製程)形成側壁凹槽112A。所述蝕刻可為等向性的。在其中基底102由碳化矽形成、介電層106由氧化矽形成且犧牲層108由氮化矽形成的實施例 中，可藉由使用磷酸(H3PO4)的濕式蝕刻來擴展溝渠110A。在另一實施例中，可使用對犧牲層108的材料具有選擇性的乾式蝕刻。
在形成之後，側壁凹槽112A在第二方向D2(參見圖1A及圖1B)上具有深度D4，進而延伸超過介電層106的側壁。在側壁凹槽112A達到期望的深度D4之後，可使用定時蝕刻製程(timed etch process)來停止對側壁凹槽112A的蝕刻。舉例而言，側壁凹槽112A可具有介於約10奈米至約60奈米的範圍內的深度D4。形成側壁凹槽112A可將犧牲層108的寬度減小約5%至約25%。繼續前面的實例，在蝕刻之後，犧牲層108可在第二方向D2上具有寬度W2，寬度W2可介於約50奈米至約450奈米的範圍內。
在圖5中，在側壁凹槽112A中形成導電特徵114A(例如金屬線)，因此完成替換犧牲層108的第一部分的製程。導電特徵114A可各自包括一或多個層，例如晶種層、膠層、障壁層、擴散層、填充層等。在一些實施例中，導電特徵114A各自包括晶種層114AS(或障壁層)及主層114AM。每一晶種層114AS沿著位於對應的側壁凹槽112A內的對應的主層114AM的三個側(例如頂表面、側壁及底表面)延伸。晶種層114AS由可被利用以有助於生長或有助於黏合隨後沉積的材料的第一導電材料(例如金屬氮化物(例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿等))形成。主層114AM可由第二導電材料(例如金屬，如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金等)形成。晶種層114AS的材料是 對介電層106的材料具有良好黏合性的材料，並且主層114AM的材料是對晶種層114AS的材料具有良好黏合性的材料。在其中介電層106由例如氧化矽等氧化物形成的實施例中，晶種層114AS可由氮化鈦或氮化鉭形成，並且主層114AM可由鎢形成。可藉由可接受的沉積製程(例如化學氣相沉積(CVD)、原子層沉積(ALD)等)形成晶種層114AS及主層114AM的材料。可執行可接受的蝕刻製程(例如乾式蝕刻(例如反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)等)、濕式蝕刻、類似蝕刻或其組合)以自介電層106的側壁及基底102的頂表面移除多餘的材料。所述蝕刻可為非等向性的。導電特徵114A中的每一者可具有與犧牲層108(以上針對圖2論述)相似的總厚度且可具有與側壁凹槽112A的深度D4(以上針對圖4論述)相似的總寬度。每一晶種層114AS可具有介於約1奈米至約10奈米的範圍內的厚度，並且每一主層114AM可具有介於約15奈米至約35奈米的範圍內的厚度，其中晶種層114AS的厚度小於主層114AM的厚度。
在圖6中，在溝渠110A中形成記憶體膜116A、半導體層118A、後閘極隔離件(back gate isolator)120A及隔離區122A。半導體層118A及後閘極隔離件120A形成於記憶體膜116A之上。隔離區122A延伸穿過半導體層118A，因此沿著方向D2(參見圖1A及圖1B)將水平相鄰的電晶體的半導體層118A隔開。在所示出的實施例中，隔離區122A形成於記憶體膜116A之上。在另一實施例中，隔離區122A亦延伸穿過記憶體膜116A及基底102， 因此沿著方向D2將水平相鄰的電晶體的記憶體膜116A隔開。
記憶體膜116A的一些部分為電晶體提供資料儲存層，並且半導體層118A的一些部分為電晶體提供通道區。如以下將更詳細地論述，後閘極隔離件120A將被圖案化且使用後閘極隔離件120A以有助於形成電晶體的T形源極/汲極區。T形源極/汲極區具有主區及延伸區。後閘極隔離件120A將被圖案化，使得主源極/汲極區可接觸半導體層118A，但源極/汲極延伸區與半導體層118A的提供通道區的部分隔開，因此防止通道區短路。源極/汲極延伸區可充當後閘極以在寫入操作期間有助於控制(例如降低)半導體層118(尤其是半導體層118的遠離字元線114的部分)的表面電位。因此可加寬寫入操作的範圍。
記憶體膜116A由可接受的材料形成以用於儲存數位值。在一些實施例中，記憶體膜116A由例如以下高介電常數鐵電材料形成：氧化鉿鋯(HfZrO)、氧化鋯(ZrO)、摻雜有鑭(La)、矽(Si)、鋁(Al)等的氧化鉿(HfO)、未經摻雜的氧化鉿(HfO)或類似材料。在一些實施例中，記憶體膜116A包含一或多種低介電常數介電材料，例如氮化矽、氧化矽、氮氧化矽等。可藉由例如ALD、CVD、物理氣相沉積(physical vapor deposition，PVD)等可接受的沉積製程形成記憶體膜116A的材料。在一些實施例中，記憶體膜116A是藉由ALD沉積的HfZrO。
半導體層118A由例如以下可接受的材料形成以用於為電晶體提供通道區：氧化銦鎵鋅(indium gallium zinc oxide， IGZO)、氧化銦錫(indium tin oxide，ITO)、氧化銦鎵鋅錫(indium gallium zinc tin oxide，IGZTO)、氧化鋅(ZnO)、多晶矽、非晶矽等。可藉由可接受的沉積製程(例如ALD、CVD、PVD等)形成半導體層118A的材料。在一些實施例中，半導體層118A由藉由ALD沉積的IGZTO形成。
後閘極隔離件120A由可接受的材料形成，以用於將隨後形成的源極/汲極延伸區與半導體層118A的提供通道區的部分電性絕緣。在一些實施例中，後閘極隔離件120A由介電材料形成。用於後閘極隔離件120A的可接受的介電材料包括：氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等)。可藉由可接受的沉積製程(例如ALD、CVD、可流動化學氣相沉積(flowable CVD，FCVD)等)形成後閘極隔離件120A的材料。在一些實施例中，後閘極隔離件120A由藉由ALD沉積的氧化物(例如氧化鋁)形成。
隔離區122A由可接受的材料形成，以用於保護下伏的記憶體膜116A且將下伏的記憶體膜116A電性隔離。用於隔離區122A的可接受的介電材料包括：氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等)。可藉由可接受的沉積製程(例如ALD、CVD、可流動化學氣相沉積(FCVD)等)形成隔離區122A的材料。隔離區122A與後閘極 隔離件120A由不同的介電材料形成，使得隔離區122A的材料相對於後閘極隔離件120A的材料的蝕刻具有高蝕刻選擇性。在一些實施例中，隔離區122A由藉由FCVD沉積的氧化物(例如氧化矽)形成。
可藉由沉積、蝕刻及平坦化的組合形成記憶體膜116A、半導體層118A、後閘極隔離件120A及隔離區122A。舉例而言，可在多層堆疊104上及溝渠110A中(例如在導電特徵114A的側壁及介電層106的側壁上)共形地沉積穿隧層(tunneling layer)。接著，可在穿隧層上共形地沉積半導體層。接著，可在半導體層上共形地沉積介電層。接著，可藉由合適的蝕刻製程(例如使用穿隧層作為蝕刻停止層的非等向性蝕刻)將介電層圖案化。接著，可藉由合適的蝕刻製程(例如使用經圖案化的介電層作為蝕刻罩幕的非等向性蝕刻)將半導體層圖案化。接著，可在溝渠110A的其餘部分中(例如在經圖案化的半導體層、經圖案化的介電層及穿隧層的被暴露出的部分上)共形地沉積隔離材料。接著，對各種層利用移除製程，以移除最頂部介電層106/犧牲層108之上的多餘的材料。移除製程可為平坦化製程(例如化學機械研磨(chemical mechanical polish，CMP))、回蝕、其組合等。穿隧層、半導體層、介電層及隔離材料的留存於溝渠110A中的部分分別形成記憶體膜116A、半導體層118A、後閘極隔離件120A及隔離區122A。平坦化製程會暴露出最頂部介電層106/犧牲層108，使得在平坦化製程之後，記憶體膜116A的頂表面、半導體層118A的 頂表面、後閘極隔離件120A的頂表面、隔離區122A的頂表面及最頂部介電層106/犧牲層108的頂表面共面(在製程變化內)。
可選地，隔離區122A可被形成為亦延伸穿過記憶體膜116A及基底102。如以下將更詳細地論述，在一些實施例中，記憶體陣列50嵌置於另一半導體裝置中。具體而言，記憶體陣列50可形成於半導體裝置的內連線結構中。在此種實施例中，在沉積隔離區122A的隔離材料之前，可穿過記憶體膜116A及基底102形成開口。隨後將使用電晶體的源極/汲極區替換隔離區122A的一些部分，使得源極/汲極區連接至位於下伏的記憶體陣列50之下的內連線結構的金屬化層。可使用半導體層118A及後閘極隔離件120A作為蝕刻罩幕對記憶體膜116A及基底102執行合適的蝕刻製程。蝕刻製程對記憶體膜116A及基底102具有選擇性(例如以較半導體層118A及後閘極隔離件120A的材料快的速率選擇性地移除記憶體膜116A及基底102的材料)。所述蝕刻可為非等向性的。在一些實施例中，所述蝕刻製程包括多重蝕刻。舉例而言，可執行第一蝕刻以使開口延伸穿過記憶體膜116A，並且可執行第二蝕刻以使開口延伸穿過基底102。在形成開口之後，可藉由如上所述的相似的方式形成隔離區122A。
在圖7中，在多層堆疊104中圖案化出溝渠110B。在所示出的實施例中，溝渠110B延伸穿過多層堆疊104且暴露出基底102。在另一實施例中，溝渠110B延伸穿過多層堆疊104的一些層而非所有層。可使用可接受的微影技術及蝕刻技術(例如使 用對多層堆疊104具有選擇性(例如以較基底102的材料快的速率選擇性地移除介電層106及犧牲層108的介電材料)的蝕刻製程)來圖案化出溝渠110B。所述蝕刻可為任何可接受的蝕刻製程，並且在一些實施例中可相似於用於形成溝渠110A的蝕刻(以上針對圖3論述)。
在圖案化之後，多層堆疊104的相應的部分設置於相應的成對溝渠110A、110B之間。多層堆疊104的每一部分在第二方向D2(參見圖1A及圖1B)上具有寬度W3，寬度W3可介於約50奈米至約500奈米的範圍內。此外，多層堆疊104的每一部分在第二方向D2上隔開分隔距離S2，分隔距離S2可介於約50奈米至約200奈米的範圍內。當圖案化出溝渠110B時，可能會出現未對準(misalignment)。當出現未對準時，多層堆疊104的經圖案化部分並非全部皆具有相同的寬度W3。當未出現未對準時，多層堆疊104的經圖案化部分具有相同的寬度W3。
在圖8中，擴展溝渠110B以形成側壁凹槽112B。具體而言，移除犧牲層108的剩餘部分，以形成側壁凹槽112B。因此，側壁凹槽112B暴露出導電特徵114A的側壁(例如晶種層114AS的側壁)。可藉由可接受的蝕刻製程(例如對犧牲層108的材料具有選擇性(例如以較介電層106及基底102的材料快的速率選擇性地移除犧牲層108的材料)的蝕刻製程)形成側壁凹槽112B。所述蝕刻可為任何可接受的蝕刻製程，並且在一些實施例中可相似於用於形成側壁凹槽112A的蝕刻(以上針對圖4論述)。
在形成之後，側壁凹槽112B在第二方向D2(參見圖1A及圖1B)上具有深度D5，進而延伸超過介電層106的側壁。在側壁凹槽112B達到期望的深度D5之後，可使用定時蝕刻製程來停止對側壁凹槽112B的蝕刻。如上所述，當圖案化出溝渠110B時，可能會出現未對準。當出現未對準時，深度D5不同於(例如大於或小於)深度D4(以上針對圖4論述)。當未出現未對準時，深度D5相似於深度D4。
在圖9中，在側壁凹槽112B中形成導電特徵114B，因此完成替換犧牲層108的第二部分的製程。導電特徵114B可由選自導電特徵114A的同一組候選材料中的材料形成，所述材料可使用選自形成導電特徵114A的材料的同一組候選方法中的方法形成。導電特徵114A與導電特徵114B可由相同的材料形成或者可包含不同的材料。在一些實施例中，導電特徵114B各自包括晶種層114BS(或障壁層)及主層114BM。晶種層114BS與主層114BM可分別具有與晶種層114AS及主層114AM相似的厚度。在一些實施例中，晶種層114AS與晶種層114BS由相似的材料形成，在此種情形中，晶種層114AS與晶種層114BS可在形成期間融合於一起，使得在晶種層114AS與晶種層114BS之間不存在可辨識的介面。在另一實施例中，晶種層114AS與晶種層114BS由不同的材料形成，在此種情形中，晶種層114AS與晶種層114BS在形成期間可不融合於一起，使得在晶種層114AS與晶種層114BS之間存在可辨識的介面。如上所述，當圖案化出溝渠110B時，可能會出 現未對準。當出現未對準時，主層114AM沿著第二方向D2(參見圖1A及圖1B)具有與主層114BM不同的寬度。當未出現未對準時，主層114AM沿著第二方向D2具有與主層114BM相同的寬度。每一晶種層114AS、114BS的一些部分在側向上設置於主層114AM與主層114BM之間。
導電特徵114A及導電特徵114B被統稱為記憶體陣列50的字元線114。相鄰的成對導電特徵114A及導電特徵114B彼此進行實體接觸且電性耦合至彼此。因此，每一對導電特徵114A、114B用作單個字元線114。
在圖10中，在溝渠110B中形成記憶體膜116B、半導體層118B、後閘極隔離件120B及隔離區122B。半導體層118B及後閘極隔離件120B形成於記憶體膜116B之上。隔離區122B延伸穿過半導體層118B，因此沿著方向D2(參見圖1A及圖1B)將水平相鄰的電晶體的半導體層118B隔開。在所示出的實施例中，隔離區122B形成於記憶體膜116B之上。在另一實施例中，隔離區122B亦延伸穿過記憶體膜116B及基底102，因此沿著方向D2將水平相鄰的電晶體的記憶體膜116B隔開。
記憶體膜116B可由選自記憶體膜116A的同一組候選材料中的材料形成，所述材料可使用選自形成記憶體膜116A的材料的同一組候選方法中的方法形成。記憶體膜116A與記憶體膜116B可由相同的材料形成或者可包含不同的材料。記憶體膜116A及記憶體膜116B被統稱為記憶體膜116。記憶體膜116的厚度可介於 約2奈米至約20奈米的範圍內。
半導體層118B可由選自半導體層118A的同一組候選材料中的材料形成，所述材料可使用選自形成半導體層118A的材料的同一組候選方法中的方法形成。半導體層118A與半導體層118B可由相同的材料形成或者可包含不同的材料。半導體層118A及半導體層118B被統稱為半導體層118。半導體層118的厚度可介於約9奈米至約11奈米的範圍內。
後閘極隔離件120B可由選自後閘極隔離件120A的同一組候選材料中的材料形成，所述材料可使用選自形成後閘極隔離件120A的材料的同一組候選方法中的方法形成。後閘極隔離件120A與後閘極隔離件120B可由相同的材料形成或者可包含不同的材料。後閘極隔離件120A及後閘極隔離件120B被統稱為後閘極隔離件120。後閘極隔離件120的厚度可介於約1奈米至約20奈米的範圍內。
隔離區122B可由選自隔離區122A的同一組候選材料中的材料形成，所述材料可使用選自形成隔離區122A的材料的同一組候選方法中的方法形成。隔離區122A與隔離區122B可由相同的材料形成或者可包含不同的材料。隔離區122B與後閘極隔離件120B由不同的介電材料形成，使得隔離區122B的材料相對於後閘極隔離件120B的材料的蝕刻具有高蝕刻選擇性。隔離區122A及隔離區122B被統稱為隔離區122。隔離區122的厚度可介於約42奈米至約192奈米的範圍內。
可藉由沉積、蝕刻及平坦化的組合形成記憶體膜116B、半導體層118B、後閘極隔離件120B及隔離區122B。舉例而言，可藉由與用於形成記憶體膜116A、半導體層118A、後閘極隔離件120A及隔離區122A的步驟相似的步驟(以上針對圖6論述)形成記憶體膜116B、半導體層118B、後閘極隔離件120B及隔離區122B。
如以下將更詳細地論述，圖11至圖18示出其中使用電晶體的其餘特徵替換隔離區122的一些部分的製程。具體而言，使用隔離區142(參見圖16)且使用位元線146B及源極線146S(參見圖18)替換隔離區122的一些部分。隔離區122的剩餘部分沿著方向D1(參見圖1A及圖1B)將水平相鄰的電晶體的特徵隔開。位元線146B及源極線146S亦充當電晶體的源極/汲極區。在替換隔離區122的所述部分的製程期間，將後閘極隔離件120圖案化。經圖案化的後閘極隔離件120使得位元線146B/源極線146S的一些部分能夠在寫入操作期間亦充當後閘極。
在圖11中，移除隔離區122的一些部分，以形成開口130。可使用對隔離區122具有選擇性(例如以較記憶體膜116及後閘極隔離件120的材料快的速率選擇性地移除隔離區122的材料)的蝕刻製程形成開口130。所述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。在其中隔離區122由氧化矽形成的實施例中，可藉由使用氨(NH3)及氟化氫(HF) 氣體的乾式蝕刻穿過隔離區122形成開口130，所述蝕刻使用具有開口130的圖案的蝕刻罩幕執行。
在圖12中，在開口130中形成犧牲區132。犧牲區132由犧牲材料(例如介電材料)形成，在後續處理中所述犧牲材料將被位元線及源極線替換。因此，犧牲區132的介電材料相對於記憶體膜116、半導體層118及後閘極隔離件120的材料的蝕刻具有高蝕刻選擇性。用於犧牲區132的可接受的介電材料包括：氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽、碳氧氧化矽等)。可藉由可接受的沉積製程(例如ALD、CVD、可流動化學氣相沉積(FCVD)等)形成犧牲區132的材料。在一些實施例中，犧牲區132由藉由CVD沉積的氮化物(例如氮化矽)形成。可對犧牲區132的材料應用移除製程，以移除最頂部介電層106/犧牲層108之上的多餘的材料。移除製程可為平坦化製程(例如化學機械研磨(CMP))、回蝕、其組合等。平坦化製程暴露出最頂部介電層106/犧牲層108，使得在平坦化製程之後，犧牲區132的頂表面與最頂部介電層106/犧牲層108的頂表面共面(在製程變化內)。
在圖13中，將後閘極隔離件120及犧牲區132圖案化以形成開口136。可使用對後閘極隔離件120及犧牲區132具有選擇性(例如以較半導體層118及/或記憶體膜116的材料快的速率選擇性地移除後閘極隔離件120及犧牲區132的材料)的蝕刻製 程形成開口136。所述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。在其中後閘極隔離件120由氧化鋁形成且犧牲區132由氮化矽形成的實施例中，可藉由使用與氫(H2)或氧(O2)氣體混合的氟系氣體(例如C4F6)的乾式蝕刻穿透後閘極隔離件120及犧牲區132形成開口136，所述蝕刻使用具有開口136的圖案的蝕刻罩幕執行。
在圖14中，在開口136中重新沉積犧牲區132的附加材料，以重新形成犧牲區132。因此每一犧牲區132具有第一部分132A及第二部分132B。如上所述，在後續處理中，將使用位元線及源極線替換犧牲區132，並且位元線/源極線將具有主區及延伸區。犧牲區132的第一部分132A對應於在形成開口136時未被移除的犧牲材料的部分且將被位元線/源極線的延伸區替換。犧牲區132的第二部分132B對應於在開口136中重新沉積的犧牲材料的部分且將被位元線/源極線的主區替換。犧牲區132的部分132A、132B可在重新沉積期間融合於一起，使得在部分132A與部分132B之間不存在可辨識的介面。
在圖15中，穿過犧牲區132形成隔離區的開口140。開口140將犧牲區132劃分成在後續處理中將被位元線及源極線替換的部分。可使用對犧牲區132具有選擇性(例如以較記憶體膜116的材料快的速率選擇性地移除犧牲區132的材料)的蝕刻製程形成開口140。所述蝕刻可為任何可接受的蝕刻製程，例如反應性 離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。在其中犧牲區132由氮化矽形成的實施例中，可藉由使用與氫(H2)或氧(O2)氣體混合的氟系氣體(例如C4F6)的乾式蝕刻穿過犧牲區132形成開口140，所述蝕刻使用具有開口140的圖案的蝕刻罩幕執行。
在處理期間將半導體層118圖案化，使得水平相鄰的電晶體的半導體層118沿著方向D1(參見圖1A及圖1B)隔開。如將在以下更詳細地論述，依據被劃分的半導體層118的期望的寬度而定，可在處理期間的若干步驟中的一個步驟中將半導體層118圖案化。在此實施例中，將半導體層118與犧牲區132/開口140的圖案化(參見圖15)同時圖案化。在另一實施例中，將半導體層118與後閘極隔離件120/開口136的圖案化(參見圖13)同時圖案化。在又一實施例中，在後閘極隔離件120/開口136的圖案化(參見圖13)之後，但在犧牲區132的材料在開口136中的重新沉積(參見圖14)或者犧牲區132/開口140的圖案化(參見圖15)之前，在單獨的步驟中將半導體層118圖案化。當單獨地將半導體層118圖案化時，可使用對半導體層118具有選擇性(例如以較記憶體膜116的材料快的速率選擇性地移除半導體層118的材料)的蝕刻製程將半導體層118圖案化。所述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)類似蝕刻或其組合。所述蝕刻可為非等向性的。在其中半導體層118由IGZTO形成的實施例中，可藉由使用Cl2、BCl3、 CF4、SF6等的乾式蝕刻將半導體層118圖案化。
在圖16中，在開口140中形成隔離區142。因此隔離區142延伸穿過犧牲區132。隔離區142可由選自隔離區122的同一組候選材料中的材料形成，所述材料可使用選自形成隔離區122的材料的同一組候選方法中的方法形成。隔離區122與隔離區142可由相同的材料形成或者可包含不同的材料。在一些實施例中，隔離區142由藉由CVD沉積的氧化矽形成。作為形成隔離區142的實例，在開口140中形成隔離材料。接著，對各種層應用移除製程，以移除最頂部介電層106/字元線114之上的多餘的隔離材料。移除製程可為平坦化製程(例如化學機械研磨(CMP))、回蝕、其組合等。剩餘的隔離材料在開口140中形成隔離區142。
在圖17中，移除犧牲區132以形成開口144。可使用對犧牲區132具有選擇性(例如以較隔離區142、後閘極隔離件120、隔離區122、半導體層118及記憶體膜116的材料快的速率選擇性地移除犧牲區132的材料)的蝕刻製程形成開口144。所述蝕刻可為等向性的。在其中犧牲區132由氮化矽形成的實施例中，可藉由使用磷酸(H3PO4)的濕式蝕刻形成開口144。在另一實施例中，可使用對犧牲區132的材料具有選擇性的乾式蝕刻。
在圖18中，在開口144中形成導電線(包括位元線146B及源極線146S)。位元線146B及源極線146S是導電柱且亦可被稱為位元線柱及源極線柱。每一電晶體將包括位元線146B及源極線146S，其中在位元線146B與源極線146S之間設置隔離區122。 在此實施例中，位元線146B/源極線146S延伸穿過半導體層118。在另一實施例中，位元線146B/源極線146S亦延伸穿過記憶體膜116及基底102。
作為形成位元線146B/源極線146S的實例，在開口144中形成襯墊(例如擴散障壁層、黏合層等)以及主層。襯墊可由例如鈦、氮化鈦、鉭、氮化鉭等導電材料形成，所述導電材料可藉由例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)等共形沉積製程進行沉積。在一些實施例中，襯墊可包括黏合層，並且黏合層的至少一部分可被處理以形成擴散障壁層。主層可由例如鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金等導電材料形成，所述導電材料可藉由ALD、CVD、PVD等沉積。在一些實施例中，位元線146B/源極線146S包括由氮化鈦形成的襯墊及由鎢形成的主層。接著，對各種層應用移除製程，以移除最頂部介電層106/字元線114之上的位元線146B/源極線146S的多餘的材料。移除製程可為平坦化製程(例如化學機械研磨(CMP))、回蝕、其組合等。開口144中的剩餘材料形成位元線146B/源極線146S。平坦化製程暴露出最頂部介電層106/字元線114，使得在平坦化製程之後，位元線146B/源極線146S的頂表面、隔離區142的頂表面、隔離區122的頂表面、後閘極隔離件120的頂表面、半導體層118的頂表面、記憶體膜116的頂表面及最頂部介電層106/字元線114的頂表面共面(在製程變化內)。
位元線146B/源極線146S在俯視圖中各自具有T形剖 面。具體而言，位元線146B具有沿著半導體層118的側壁延伸的主區146BM，並且具有沿著後閘極隔離件120的側壁延伸的延伸區146BE。相似地，源極線146S具有沿著半導體層118的側壁延伸的主區146SM，並且具有沿著後閘極隔離件120的側壁延伸的延伸區146SE。延伸區146BE、146SE及隔離區122各自在第二方向D2(參見圖1A及圖1B)上具有相同的寬度。經圖案化的後閘極隔離件120使得主區146BM、146SM能夠接觸半導體層118，但使延伸區146BE、146SE保持與半導體層118的提供通道區的部分隔開。因此，延伸區146BE、146SE可在不使通道區短路的情況下充當後閘極。
在圖19A、圖19B及圖19C中，在中間結構之上形成內連線結構160。內連線結構160可包括例如位於介電材料164中的金屬化圖案162(未在圖19A中未示，參見圖19B及圖19C)。介電材料164可包括一或多個介電層，例如一或多個低介電常數(low-k，LK)或超低介電常數(extra low-K，ELK)介電材料層。金屬化圖案162可為形成於介電材料164中的金屬內連線(例如導電線162L、導通孔162V等)。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成內連線結構160。內連線結構160的金屬化圖案162電性連接至位元線146B/源極線146S且對電晶體54進行內連以形成功能記憶體。
如上所述，介電層106及字元線114可被形成為階梯結構。可將介電層106及字元線114圖案化，以在形成內連線結構 160之前的任何合適的步驟中形成階梯結構。形成內連線結構160包括形成連接至字元線114中的每一者的被暴露出的部分的導電接觸件。
圖20A至圖20J是根據一些實施例的製造記憶體陣列50的階梯結構中的中間階段的視圖。圖20A至圖20J是沿著圖1A中所示的參考剖面B-B’示出的剖視圖。為使例示清晰起見，未示出電晶體的一些特徵(例如記憶體膜116、半導體層118、後閘極隔離件120等(參見圖6至圖19C))。在圖20A至圖20J中，在使用字元線114替換犧牲層108之後，將多層堆疊104圖案化以形成階梯結構。應理解，可在其他合適的處理步驟中執行所示的製程。
在圖20A中，在多層堆疊104之上形成罩幕202。在此處理步驟中，多層堆疊104包括交替的介電層(例如以上所述的介電層106，標記為204A、204B、204C、204D)與導電層(例如以上所述的字元線114，標記為206A、206B、206C)。罩幕202可為可藉由旋轉塗佈技術等形成的光阻等。
在圖20B中，將罩幕202圖案化以在區210A中暴露出多層堆疊104，同時掩蔽多層堆疊104的其餘部分。舉例而言，多層堆疊104的最頂層(例如介電層204D)可在區210A中被暴露出。可使用可接受的微影技術將罩幕202圖案化。
在圖20C中，使用罩幕202作為蝕刻罩幕對多層堆疊104的位於區210A中的被暴露出的部分進行蝕刻。所述蝕刻可為 任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可移除介電層204D及導電層206C的位於區210A中的部分且界定開口212。由於介電層204D與導電層206C具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可以是不同的。在一些實施例中，在蝕刻介電層204D時導電層206C充當蝕刻停止層，並且在蝕刻導電層206C時介電層204C充當蝕刻停止層。因此，可選擇性地移除導電層206C及介電層204D的部分，而不移除多層堆疊104的其餘層，並且開口212可延伸至期望的深度。作為另外一種選擇，在開口212達到期望的深度之後，可使用定時蝕刻製程來停止對開口212的蝕刻。在所得結構中，介電層204C在區210A中被暴露出。
在圖20D中，對罩幕202進行修整以暴露出多層堆疊104的附加部分。可使用可接受的微影技術及/或蝕刻技術對罩幕202進行修整。作為修整的結果，罩幕202的寬度減小且亦可暴露出多層堆疊104的位於區210B中的部分。舉例而言，介電層204C的頂表面可在區210A中被暴露出，並且介電層204D的頂表面可在區210B中被暴露出。
在圖20E中，藉由使用罩幕202作為蝕刻罩幕的可接受的蝕刻製程移除介電層204D、導電層206C、介電層204C及導電層206B的位於區210A及210B中的部分。所述蝕刻可為任何可 接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可使開口212進一步延伸至多層堆疊104中。由於介電層204D/204C與導電層206C/206B具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可以是不同的。在一些實施例中，在蝕刻介電層204D時導電層206C充當蝕刻停止層，在蝕刻導電層206C時介電層204C充當蝕刻停止層，在蝕刻介電層204C時導電層206B充當蝕刻停止層，而在蝕刻導電層206B時介電層204B充當蝕刻停止層。因此，可選擇性地移除介電層204D/204C及導電層206C/206B的部分，而不移除多層堆疊104的其餘層，並且開口212可延伸至期望的深度。此外，在蝕刻製程期間，介電層及導電層的未被蝕刻的部分充當下伏層的蝕刻罩幕，並且因此介電層204D及導電層206C的先前圖案(參見圖20D)可被轉移至下伏的介電層204C及導電層206B。在所得結構中，介電層204B在區210A中被暴露出，並且介電層204C在區210B中被暴露出。
在圖20F中，對罩幕202進行修整以暴露出多層堆疊104的附加部分。可使用可接受的微影技術對光阻進行修整。作為修整的結果，罩幕202的寬度減小且亦可暴露出多層堆疊104的位於區210C中的部分。舉例而言，介電層204B的頂表面可在區210A中被暴露出，介電層204C的頂表面可在區210B中被暴露出，而介電層204D的頂表面可在區210C中被暴露出。
在圖20G中，藉由使用罩幕202作為蝕刻罩幕的可接受的蝕刻製程移除介電層204D、204C、204B的位於區210A、210B、210C中的部分。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可使開口212進一步延伸至多層堆疊104中。在一些實施例中，在蝕刻介電層204D時導電層206C充當蝕刻停止層，在蝕刻介電層204C時導電層206B充當蝕刻停止層，在蝕刻介電層204B時導電層206A充當蝕刻停止層。因此，可選擇性地移除介電層204D、204C、204B的部分，而不移除多層堆疊104的其餘層，並且開口212可延伸至期望的深度。此外，在蝕刻製程期間，導電層中的每一者充當下伏層的蝕刻罩幕，因此導電層206C/206B的先前圖案(參見圖20F)可被轉移至下伏的介電層204C/204B。在所得結構中，導電層206A在區210A中被暴露出，導電層206B在區210B中被暴露出，並且導電層206C在區210C中被暴露出。
在圖20H中，可例如藉由可接受的灰化製程(ashing process)或濕式剝除製程(wet strip process)移除罩幕202。因此形成階梯結構214。階梯結構包括介電層及導電層中的交替的介電層與導電層的堆疊。下部的導電層寬於上部的導電層且在側向上延伸超過上部的導電層，並且導電層中的每一者的寬度在朝向基底102的方向上增大。舉例而言，導電層206A可長於導電層206B，而導電層206B可長於導電層206C。因此，在後續處理步 驟中，可自階梯結構214上方至導電層中的每一者製成導電接觸件。
在圖20I中，在階梯結構214之上沉積金屬間介電質(inter-metal dielectric，IMD)216。IMD 216可由介電材料形成且可藉由任何合適的方法(例如CVD、電漿增強型化學氣相沉積(plasma-enhanced CVD，PECVD)或FCVD)沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用藉由任何可接受的製程形成的其他絕緣材料。IMD 216沿著介電層的側壁以及導電層的側壁延伸。此外，IMD 216可接觸導電層中的每一者的頂表面。
如圖20I中進一步所示，接著對IMD 216應用移除製程，以移除階梯結構214之上的多餘的介電材料。在一些實施例中，可利用平坦化製程(例如化學機械研磨(CMP))、回蝕製程、其組合等。平坦化製程暴露出階梯結構214，使得在平坦化製程完成之後，階梯結構214的頂表面與IMD 216的頂表面共面(在製程變化內)。
在圖20J中，形成內連線結構160的一些部分。為使例示簡潔起見，僅示出內連線結構160的一個層。在此實施例中，形成內連線結構160包括穿過IMD 216形成導電接觸件166。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成導電接觸 件166。導電接觸件166連接至導電層(例如以上所述的字元線114)中的每一者的被暴露出的部分。
圖21A至圖21D是根據一些實施例的記憶體陣列50的俯視圖。示出內連線結構的一些特徵。圖21A示出內連線結構的第一層級處的導通孔(例如圖19B及圖19C中的第一層級導通孔162V1)。圖21B示出內連線結構的第一層級處的導電線(例如圖19B及圖19C中的第一層級導電線162L1)。圖21C示出內連線結構的第二層級處的導通孔(例如圖19B及圖19C中的第二層級導通孔162V2)。圖21D示出內連線結構的第二層級處的導電線(例如圖19B及圖19C中的第二層級導電線162L2)。
參照圖21A，導通孔162V1位於位元線146B/源極線146S之上且連接至位元線146B/源極線146S。在俯視圖中，位元線146B及源極線146S沿著記憶體陣列50的列及行以交替圖案形成。當啟用字元線114(參見圖19B及圖19C)時，以交替圖案形成位元線146B及源極線146S有助於避免相鄰的位元線146B/源極線146S短路。在此實施例中，相鄰的位元線146B及相鄰的源極線146S沿著第一方向D1(參照圖1A及圖1B)在側向上彼此對準。在一些實施例中，導通孔162V1中的每一者的中心與相應的下伏位元線146B/源極線146S的中心在側向上對準。
參照圖21B，導電線162L1位於導通孔162V1之上且連接至導通孔162V1。導電線162L1在第一方向D1(參見圖1A及圖1B)上延伸且使內連線在側向上偏移至下伏位元線/源極線。換言 之，連接至位元線146B的導電線162L1(參見圖21A)沿著第二方向D2(參見圖1A及圖1B)而相對於連接至源極線146S的導電線162L1(參見圖21A)在側向上偏移。
參照圖21C，導通孔162V2位於導電線162L1之上且連接至導電線162L1。由於導電線162L1使內連線在側向上偏移至下伏位元線/源極線，因此每一導通孔162V2的中心相對於相應的下伏位元線/源極線的中心及相對於相應的下伏導通孔162V1的中心在側向上偏移。導通孔162V2可大於導通孔162V1(例如具有較導通孔162V1大的寬度)。
參照圖21D，導電線162L2位於導通孔162V2之上且連接至導通孔162V2。導電線162L2包括位元線內連線162B(其連接至位元線146B，參見圖21A)及源極線內連線162S(其連接至源極線146S，參見圖21A)。由於導電線162L1(參見圖21C)使內連線在側向上偏移至下伏位元線/源極線，因此位元線內連線162B及源極線內連線162S可為在第二方向D2(參見圖1A及1B)上延伸的直的導電區段。
圖22A至圖22C是根據各種實施例的記憶體單元的俯視圖。隔離區122可在第一方向D1(參見圖1A及圖1B)上具有寬度W4，寬度W4可介於約1奈米至約100奈米的範圍內。後閘極隔離件120可在第一方向D1上具有寬度W5，寬度W5可介於約1奈米至約100奈米的範圍內。在每一示出的實施例中，寬度W5大於寬度W4。半導體層118可在第一方向D1上具有寬度W6，寬 度W6可介於約1奈米至約100奈米的範圍內。
圖22A示出其中將半導體層118與犧牲區132/開口140的圖案化(參見圖15)同時圖案化的實施例。因此，寬度W6大於寬度W5。此外，寬度W6可等於隔離區122、源極線146S及位元線146B的組合寬度W7。在此實施例中，位元線146B/源極線146S的主區146BM、146SM各自與記憶體膜116的側壁隔開。
圖22B示出一實施例，在所述實施例中，在後閘極隔離件120/開口136的圖案化(參見圖13)之後，但在犧牲區132的材料在開口136中的重新沉積(參見圖14)或者犧牲區132/開口140的圖案化(參見圖15)之前，將半導體層118單獨地圖案化。因此，寬度W6大於寬度W5。此外，寬度W6小於隔離區122、源極線146S及位元線146B的組合寬度W7。在此實施例中，位元線146B/源極線146S的主區146BM、146SM各自接觸記憶體膜116的側壁及半導體層118的多個側壁。
圖22C示出其中將半導體層118與後閘極隔離件120/開口136的圖案化(參見圖13)同時圖案化的實施例。因此，寬度W6等於寬度W5。此外，寬度W6小於隔離區122、源極線146S及位元線146B的組合寬度W7。在此實施例中，位元線146B/源極線146S的主區146BM、146SM各自接觸記憶體膜116的側壁及半導體層118的單個側壁。
圖23是根據一些其他實施例的記憶體陣列50的剖視圖。圖23是沿著與圖20B相似的剖面示出。在此實施例中，記憶 體膜116由多個低介電常數介電層形成。具體而言，記憶體膜116中的每一者包括第一子層116L1、位於第一子層116L1上的第二子層116L2及位於第二子層116L2上的第三子層116L3。在一些實施例中，第一子層116L1及第三子層116L3由第一介電材料(例如氧化物(例如氧化矽))形成，並且第二子層116L2由不同的第二介電材料(例如氮化物(例如氮化矽))形成。低介電常數介電層使得電晶體能夠充當浮閘電晶體(floating gate transistor)。
在針對圖2至圖23闡述的實施例中，記憶體陣列50形成於基底102之上。在一些實施例中，記憶體陣列50被形成為獨立裝置(standalone device)(例如記憶體晶粒)的部件，所述獨立裝置藉由裝置封裝而與其他裝置(例如邏輯晶粒)整合於一起。在一些實施例中，記憶體陣列50嵌置於另一裝置(例如邏輯晶粒)中。在此種實施例中，基底102可被省略或者可為例如下伏介電層、下伏半導體基底等下伏層。
圖24是根據一些實施例的半導體裝置300的剖視圖。圖24是沿著圖1A中的參考剖面B-B’示出的剖視圖。圖24是簡化視圖，並且為使例示清晰起見，省略了一些特徵。半導體裝置300包括邏輯區300L及記憶體區300M。在記憶體區300M中形成有記憶體裝置(例如記憶體)，並且在邏輯區300L中形成有邏輯裝置(例如邏輯電路)。舉例而言，在記憶體區300M中可形成有記憶體陣列50(參見圖1)，並且在邏輯區300L中可形成有邏輯裝置。記憶體區300M可設置於邏輯區300L的邊緣處，或者邏輯 區300L可環繞記憶體區300M。
邏輯區300L與記憶體區300M形成於同一半導體基底302之上。半導體基底302可為經摻雜或未經摻雜的矽、或者絕緣體上半導體(SOI)基底的主動層。半導體基底302可包含例如以下其他半導體材料：鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、或其組合。亦可使用其他基底，例如多層式基底或梯度基底。
在半導體基底302的主動表面處形成有裝置304。裝置304可為主動裝置或被動裝置。舉例而言，電性組件可為藉由任何合適的形成方法形成的電晶體、二極體、電容器、電阻器等。對裝置304進行互連以形成半導體裝置300的記憶體裝置及邏輯裝置。
在半導體基底302上形成有一或多個層間介電(inter-layer dielectric，ILD)層306，並且形成有電性連接至裝置304的導電性特徵(例如接觸插塞308)。ILD層306可由例如以下任何合適的介電材料形成：氧化物(例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)等)、氮化物(例如氮化矽)、或類似材料。可藉由任何可接受的沉積製程(例如旋轉塗佈、物理氣相沉積(PVD)、化學氣相沉積(CVD)、類似製程或其組合)形成ILD層。可藉由任何合適的製程(例如沉積、鑲嵌(例如單鑲嵌、雙鑲嵌等)、類似製程或其組 合)形成ILD層中的導電性特徵。
在半導體基底302之上形成有內連線結構310。內連線結構310對裝置304進行內連，以在邏輯區300L及記憶體區300M中的每一者中形成積體電路。內連線結構310包括多個金屬化層M1至M5。儘管示出五個金屬化層，然而應理解，可包括更多或更少的金屬化層。金屬化層M1至M5中的每一者包括位於介電層中的金屬化圖案。金屬化圖案連接至半導體基底302的裝置304，並且分別包括形成於一或多個金屬間介電(IMD)層中的金屬線L1至L5及金屬通孔V1至V5。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成內連線結構310。在一些實施例中，接觸插塞308亦是金屬化圖案的部件，例如最下層的金屬通孔V1的部件。
在此實施例中，記憶體陣列50形成於內連線結構310中。記憶體陣列50可形成於金屬化層M1至M5中的任一者中，並且被示出為形成於中間金屬化層M4中，但記憶體陣列50亦可形成於下部金屬化層M1至M3或上部金屬化層M5中。記憶體陣列50電性連接至裝置304。在此實施例中，上覆在記憶體陣列50上的金屬化層(例如金屬化層M5)包含到源極線146S及位元線146B的內連線。上覆在記憶體陣列50上的金屬化層(例如金屬化層M5)亦可包含到字元線114的內連線(例如經由導線接觸件166(參見圖20J))。在另一實施例中，位於記憶體陣列50之下的金屬化層(例如金屬化層M3)包含到源極線146S、位元線146B 及字元線114的內連線。
在一些實施例中，可藉由首先形成位於記憶體陣列50之下的層(例如金屬化層M1至M3)來形成內連線結構310。接著，可在金屬化層M3上形成記憶體陣列50，其中基底102是金屬化層M3的IMD上的蝕刻停止層。在形成記憶體陣列50之後，可例如藉由以下方式形成金屬化層M4的其餘部分：沉積金屬化層M4的IMD並將金屬化層M4的IMD平坦化，接著形成金屬線L4及金屬通孔V4(其可包括形成IMD 216及導電接觸件166(參見圖20J))。接著，可形成上覆在記憶體陣列50上的層(若有)，例如金屬化層M5。
圖25至圖27是根據一些其他實施例的製造記憶體陣列50中的中間階段的視圖。圖25至圖27是三維視圖。示出記憶體陣列50的一部分。為使例示清晰起見，在一些圖中未示出一些特徵(例如字元線的階梯排列(參見圖1A))。
在圖25中，提供基底102且在基底102之上形成多層堆疊104。可採用與以上針對圖2論述的方式相似的方式形成基底102及多層堆疊104，不同的是，在此實施例中，多層堆疊104包括交替的介電層106與導電層168。導電層168可由選自導電特徵114A、114B的主層114AM、114BM的同一組候選材料中的材料形成，所述材料可使用選自形成導電特徵114A、114B的主層114AM、114BM的材料的同一組候選方法中的方法形成。
在圖26中，在多層堆疊104中圖案化出溝渠110。可採 用與以上針對圖3論述的方式相似的方式形成溝渠110。在此實施例中，形成溝渠110會將導電層168圖案化以形成字元線114。此實施例中的字元線114可不包括多個層，而是可各自為導電材料(例如鎢)的連續層。
在圖27中，在溝渠110中形成記憶體膜116、半導體層118、後閘極隔離件120及隔離區122。可採用與以上針對圖6論述的方式相似的方式形成該些特徵。因此藉由單一圖案化製程形成電晶體的特徵，其中僅使用圖案化製程來形成溝渠110及多層堆疊104中的電晶體的層。在此處理步驟之後，隔離區122的一些部分可被電晶體的其餘特徵替換，如以上針對圖11至圖18所論述。接著，可採用與以上針對圖19A、圖19B及圖19C論述的方式相似的方式形成內連線結構。
實施例可達成優點。經圖案化的後閘極隔離件120使得位元線146B/源極線146S的延伸區146BE、146SE亦能夠在寫入操作期間充當後閘極。後閘極可在寫入操作期間有助於控制(例如降低)半導體層118(尤其是半導體層118的遠離字元線114的部分)的表面電位。因此可加寬寫入操作的範圍。在寫入操作期間降低半導體層118的表面電位亦有助於增大在寫入操作期間施加於記憶體膜116兩端的寫入電壓。因此可改善記憶體陣列50的效能。
在實施例中，一種裝置包括：在第一方向上延伸的字元線、位於所述字元線的側壁上的資料儲存層、位於所述資料儲存 層的側壁上的通道層、位於所述通道層的側壁上的後閘極隔離件、以及具有第一主區及第一延伸區的位元線，所述第一主區接觸所述通道層，所述第一延伸區藉由所述後閘極隔離件而與所述通道層隔開，所述位元線在第二方向上延伸，所述第二方向垂直於所述第一方向。
在所述裝置的一些實施例中，所述位元線的所述第一主區藉由所述通道層而與所述資料儲存層的所述側壁隔開。在所述裝置的一些實施例中，所述位元線的所述第一主區接觸所述資料儲存層的所述側壁及所述通道層的單個側壁。在所述裝置的一些實施例中，所述位元線的所述第一主區接觸所述資料儲存層的所述側壁及所述通道層的多個側壁。在一些實施例中，所述裝置更包括：源極線，具有第二主區及第二延伸區，所述第二主區接觸所述通道層，所述第二延伸區藉由所述後閘極隔離件而與所述通道層隔開，所述源極線在所述第二方向上延伸；以及隔離區，位於所述源極線與所述位元線之間。在所述裝置的一些實施例中，所述隔離區、所述位元線的所述第一延伸區及所述源極線的所述第二延伸區在第三方向上具有相同的寬度，所述第三方向垂直於所述第一方向及所述第二方向。在所述裝置的一些實施例中，所述隔離區在所述第一方向上具有第一寬度，並且所述後閘極隔離件在所述第一方向上具有第二寬度，所述第二寬度大於所述第一寬度。在所述裝置的一些實施例中，所述後閘極隔離件包含氧化鋁。
在實施例中，一種裝置包括：在第一方向上延伸的位元線，所述位元線在俯視圖中具有第一T形剖面、在所述第一方向上延伸的源極線，所述源極線在所述俯視圖中具有第二T形剖面、位於所述源極線與所述位元線之間的隔離區、在第二方向上延伸的字元線，所述第二方向垂直於所述第一方向、位於所述字元線與所述隔離區、所述位元線的第一部分及所述源極線的第二部分中的每一者之間的後閘極隔離件、位於所述後閘極隔離件與所述字元線之間的通道層、以及位於所述通道層與所述字元線之間的資料儲存層。
在所述裝置的一些實施例中，所述隔離區在所述第二方向上具有第一寬度，並且所述後閘極隔離件在所述第二方向上具有第二寬度，所述第二寬度大於所述第一寬度。在所述裝置的一些實施例中，所述通道層在所述第二方向上具有所述第二寬度。在所述裝置的一些實施例中，所述通道層在所述第二方向上具有第三寬度，並且所述位元線、所述源極線及所述隔離區的組合在所述第二方向上具有第四寬度，所述第三寬度大於所述第二寬度且小於所述第四寬度。在所述裝置的一些實施例中，所述通道層在所述第二方向上具有第三寬度，並且所述位元線、所述源極線及所述隔離區的組合在所述第二方向上具有所述第三寬度，所述第三寬度大於所述第二寬度。在一些實施例中，所述裝置更包括：源極線內連線，位於所述源極線之上且連接至所述源極線；以及位元線內連線，位於所述位元線之上且連接至所述位元線。在所 述裝置的一些實施例中，所述後閘極隔離件包含氧化鋁。
在實施例中，一種方法包括：在一對第一介電層之間形成字元線、在所述一對第一介電層的側壁及所述字元線的側壁上沉積資料儲存層、在所述資料儲存層的側壁上沉積通道層、在所述通道層的側壁上沉積第一介電層、在所述第一介電層的側壁上形成第一隔離區、移除所述第一隔離區的第一部分，在所述移除之後留存下所述第一隔離區的第二部分、在移除所述第一隔離區的所述第一部分之後，將所述第一介電層圖案化以形成後閘極隔離件、以及在所述第一隔離區的所述第二部分的相對的側處形成位元線與源極線，所述後閘極隔離件將所述通道層與所述位元線的第一部分及所述源極線的第二部分隔開。
在一些實施例中，所述方法更包括在將所述第一介電層圖案化的同時將所述通道層圖案化。在一些實施例中，所述方法更包括形成延伸穿過所述通道層的第二隔離區以及在形成所述第二隔離區的同時將所述通道層圖案化。在一些實施例中，所述方法更包括形成延伸穿過所述通道層的第二隔離區以及在將所述第一介電層圖案化之後且在形成所述第二隔離區之前將所述通道層圖案化。在所述方法的一些實施例中，所述第一介電層由氧化鋁形成。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行 與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。
50:記憶體陣列
102:基底
106:介電層
114:字元線
118:半導體層
116:記憶體膜
120:後閘極隔離件
122、142:隔離區
146B:位元線
146BM、146SM:主區
146BE、146SE:延伸區
146S:源極線
B-B、C-C:剖面

Claims (10)

  1. 一種三維記憶體裝置，包括：字元線，在第一方向上延伸；資料儲存層，位於所述字元線的側壁上；通道層，位於所述資料儲存層的側壁上；後閘極隔離件，位於所述通道層的側壁上；以及位元線，具有第一主區及第一延伸區，所述第一主區接觸所述通道層，所述第一延伸區藉由所述後閘極隔離件而與所述通道層隔開，所述位元線在第二方向上延伸，所述第二方向垂直於所述第一方向。
  2. 如請求項1所述的三維記憶體裝置，其中所述位元線的所述第一主區藉由所述通道層而與所述資料儲存層的所述側壁隔開。
  3. 如請求項1所述的三維記憶體裝置，其中所述位元線的所述第一主區接觸所述資料儲存層的所述側壁及所述通道層的至少一個側壁。
  4. 如請求項1所述的三維記憶體裝置，更包括：源極線，具有第二主區及第二延伸區，所述第二主區接觸所述通道層，所述第二延伸區藉由所述後閘極隔離件而與所述通道層隔開，所述源極線在所述第二方向上延伸；以及隔離區，位於所述源極線與所述位元線之間。
  5. 如請求項4所述的三維記憶體裝置，其中所述隔離 區在所述第一方向上具有第一寬度，所述後閘極隔離件在所述第一方向上具有第二寬度，所述第二寬度大於所述第一寬度。
  6. 一種三維記憶體裝置，包括：位元線，在第一方向上延伸，所述位元線在俯視圖中具有第一T形剖面；源極線，在所述第一方向上延伸，所述源極線在所述俯視圖中具有第二T形剖面；隔離區，位於所述源極線與所述位元線之間；字元線，在第二方向上延伸，所述第二方向垂直於所述第一方向；後閘極隔離件，位於所述字元線與所述隔離區、所述位元線的第一部分及所述源極線的第二部分中的每一者之間；通道層，位於所述後閘極隔離件與所述字元線之間；以及資料儲存層，位於所述通道層與所述字元線之間。
  7. 如請求項6所述的三維記憶體裝置，其中所述隔離區在所述第二方向上具有第一寬度，所述後閘極隔離件在所述第二方向上具有第二寬度，所述第二寬度大於所述第一寬度。
  8. 如請求項7所述的三維記憶體裝置，其中：所述通道層在所述第二方向上具有第三寬度，所述位元線、所述源極線及所述隔離區的組合在所述第二方向上具有第四寬度，所述第四寬度大於所述第二寬度，或者所述第三寬度大於所述第二寬度且小於所述第四寬度。
  9. 一種三維記憶體裝置的形成方法，包括：在一對第一介電層之間形成字元線；在所述一對第一介電層的側壁及所述字元線的側壁上沉積資料儲存層；在所述資料儲存層的側壁上沉積通道層；在所述通道層的側壁上沉積第一介電層；在所述第一介電層的側壁上形成第一隔離區；移除所述第一隔離區的第一部分，在移除之後留下所述第一隔離區的第二部分；在移除所述第一隔離區的所述第一部分之後，將所述第一介電層圖案化以形成後閘極隔離件；以及在所述第一隔離區的所述第二部分的相對側處形成位元線與源極線，所述後閘極隔離件將所述通道層與所述位元線的第一部分及所述源極線的第二部分隔開。
  10. 如請求項9所述的三維記憶體裝置的形成方法，更包括：形成延伸穿過所述通道層的第二隔離區；以及在形成所述第二隔離區的同時或者在將所述第一介電層圖案化之後且在形成所述第二隔離區之前，將所述通道層圖案化。
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