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TWI773062B - 半導體裝置及其製造方法 - Google Patents

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TWI773062B
TWI773062B TW109146816A TW109146816A TWI773062B TW I773062 B TWI773062 B TW I773062B TW 109146816 A TW109146816 A TW 109146816A TW 109146816 A TW109146816 A TW 109146816A TW I773062 B TWI773062 B TW I773062B
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fin
semiconductor
layer
wall
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TW109146816A
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Inventor
游家齊
謝瑞夫
林侑立
廖志騰
陳臆仁
Original Assignee
台灣積體電路製造股份有限公司
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Filing date
Publication date
Priority claimed from US16/945,557 external-priority patent/US11282944B2/en
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10P14/69215—
    • H10P14/6939—
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    • H10P14/69392—
    • H10P14/69395—
    • H10P14/69433—
    • H10P50/283—
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

在一種半導體裝置的製造方法中，形成第一介電層於多個半導體鰭片上方，形成第二介電層於第一介電層上方，將第二介電層凹入至低於每個半導體鰭片的頂部，形成第三介電層於凹入的第二介電層上方，將第三介電層凹入至低於半導體鰭片的頂部，從而形成壁鰭片（wall fin）。壁鰭片包括凹入的第三介電層及設置在凹入的第三介電層上方的凹入的第二介電層。將第一介電層凹入至低於壁鰭片的頂部，形成鰭片襯層，凹入鰭片襯層且凹入半導體鰭片，以及分別形成多個源極/汲極磊晶層於凹入的半導體鰭片上。源極/汲極磊晶層被壁鰭片彼此隔開。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體技術，特別是關於一種具有壁鰭片之半導體裝置及其製造方法。
隨著半導體工業為了追求更高的裝置密度、更高的性能、及更低的成本而向奈米技術製程節點發展，來自製造及設計問題的挑戰促使了三維設計的發展，例如鰭式場效電晶體(FinFET)。鰭式場效電晶體裝置通常包括具有高深寬比(high aspect ratio)的半導體鰭片，並且在其中形成半導體電晶體裝置的通道及源極/汲極區。閘極形成於鰭片結構上方並沿著鰭片結構的側面(例如，包繞)，利用通道及源極/汲極區之表面積增加的優點，可生產更快、更可靠、且更好控制的半導體電晶體裝置。在一些裝置中，鰭式場效電晶體的源極/汲極(S/D)部分中的應變材料(strained material)使用如SiGe、SiC、及/或SiP的材料，以提高載子移動率(carrier mobility)。
本發明實施例提供一種半導體裝置的製造方法，包括：形成第一 介電層於多個半導體鰭片上方，半導體鰭片設置於半導體基板上方；形成第二介電層於第一介電層上方；將第二介電層凹入至低於每個半導體鰭片的頂部；形成第三介電層於凹入的第二介電層上方；將第三介電層凹入至低於每個半導體鰭片的頂部，從而形成設置在半導體鰭片之間的壁鰭片(wall fin)，壁鰭片包括凹入的第三介電層及設置在凹入的第三介電層下方的凹入的第二介電層；將第一介電層凹入至低於壁鰭片的頂部；形成鰭片襯層於每個半導體鰭片的上部及壁鰭片的上部上方，鰭片襯層突出於凹入的第一介電層；蝕刻鰭片襯層且凹入半導體鰭片；以及分別形成多個源極/汲極磊晶層於凹入的半導體鰭片上，其中源極/汲極磊晶層被壁鰭片彼此隔開。
本發明實施例提供一種半導體裝置的製造方法，包括：形成第一介電層於設置在半導體基板上方的複數個半導體鰭片上，使第一空間保留在鄰近的多個半導體鰭片之間；形成第二介電層於第一介電層上，使第一空間被第二介電層完全填充；將第二介電層凹入至低於每個半導體鰭片的頂部，使第二空間形成於被第一介電層覆蓋的鄰近的多個半導體鰭片之間的凹入的第二介電層上方；形成第三介電層於凹入的第二介電層上，使第二空間被第三介電層完全填充；將第三介電層凹入至低於每個半導體鰭片的頂部，從而形成設置在鄰近的多個半導體鰭片之間的多個壁鰭片；將第一介電層凹入至低於每個壁鰭片的頂部；形成犧牲閘極結構於每個半導體鰭片的上部及每個壁鰭片的上部上，犧牲閘極結構突出於凹入的第一介電層；形成鰭片襯層於每個半導體鰭片的上部及每個壁鰭片的上部上，鰭片襯層突出於凹入的第一介電層且未被犧牲閘極結構覆蓋；蝕刻鰭片襯層且凹入所述複數個半導體鰭片；分別形成多個源極/汲極磊晶層於所述複數個凹入的半導體鰭片上方；以及以金屬閘極結構替換犧牲 閘極結構，其中源極/汲極磊晶層被壁鰭片彼此隔開。
本發明實施例提供一種半導體裝置，包括：第一半導體鰭片及第二半導體鰭片，設置於半導體基板上方且沿著第一方向延伸；隔離絕緣層設置於第一半導體鰭片與第二半導體鰭片之間；壁鰭片沿第一方向延伸，其中壁鰭片的下部嵌入隔離絕緣層中且壁鰭片的上部突出於隔離絕緣層；閘極結構，設置於第一半導體鰭片的通道區及第二半導體鰭片的通道區上方，且沿著與第一方向相交的第二方向延伸；以及第一源極/汲極磊晶層設置在第一半導體鰭片的源極/汲極區上方，以及第二源極/汲極磊晶層設置在第二半導體鰭片的源極/汲極區上方，其中：第一源極/汲極磊晶層與第二源極/汲極磊晶層被壁鰭片分隔，壁鰭片包括下介電層及設置於下介電層上方且由與下介電層不同的一材料所形成的上介電層，以及上介電層包括介電材料，其介電常數高於下介電層及隔離絕緣層。
10:基板
20:鰭片結構
22:硬遮罩圖案
25:第一空間
30:第一介電層
35:第二介電層
37:第二空間
40:第三介電層
42:第三空間
50:壁鰭片
60:犧牲閘極結構
62:犧牲閘極介電層
64:犧牲閘極電極層
65:側壁間隔物
66A:第一硬遮罩層
66B:第二硬遮罩層
69:分隔插塞
70:鰭片襯層
80:源極/汲極磊晶層
90:層間介電層
100:金屬閘極結構
102:閘極介電層
104:功函數調整層
106:閘極電極層
C1:突出量
H1,H2,H4,H5:高度
H3:距離
L1:高度
S1,S2:間隔
W1:寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。
第1圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第2圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第3圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第4圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第5圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第6圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第7圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第8A、8B、8C、8D及8E圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第9圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第10圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第11圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第12A及12B圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第13A及13B圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第14A及14B圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第15A及15B圖是根據本發明的另一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第16A及16B圖是根據本發明的另一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第17A及17B圖是根據本發明的一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第18A及18B圖是根據本發明的另一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第19A及19B圖是根據本發明的另一實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
第20A及20B圖是根據本發明的其他實施例，繪示出半導體場效電晶體裝置的順序製造操作的各種階段之一。
應理解的是，以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而可依製程情況及/或所欲的裝置特性而定。此外，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元 件之間，使得它們不直接接觸的實施例。為了簡單和清楚起見，可按不同比例任意繪製各種部件。
再者，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。另外，用詞「由...形成」可表示「包括」或「由...組成」。在本揭露中，用語「A、B及C的其中之一」意指「A、B及/或C」(A、B、C、A及B、A及C、B及C、或A、B、及C)，除非另有說明，否則不表示來自A的一元件、來自B的一元件及來自C的一元件。
磊晶源極/汲極結構的形狀是決定場效電晶體(例如鰭式場效電晶體)的裝置性能的因素之一。特別是，將鰭式場效電晶體的源極/汲極區凹入然後在其中形成磊晶源極/汲極層時，蝕刻基本上定義了磊晶源極/汲極結構的形狀。此外，當兩個鄰近的鰭片結構彼此靠近時，產生不想要的磊晶層的彼此合併。
在本揭露中，採用壁鰭片(wall fin)結構(介電虛設鰭片結構)將鄰近的源極/汲極磊晶層物理上及電性上分隔並定義源極/汲極磊晶層的形狀。一最佳的源極/汲極形狀可改善鰭式場效電晶體的電流開關比(Ion/Ioff current ratio)，且改善裝置性能。
第1-13B圖是根據本發明實施例，繪示出半導體裝置的順序製造操作的各種階段的視圖。可理解的是，在第1-13B圖所示的製程之前、期間、及 之後可提供額外的操作，且在所述方法的額外實施例中，可替換或刪去以下所述的一些操作。操作/製程的順序可互換。
參照第1圖，在基板10上製造一個或多個鰭片結構20。舉例而言，基板10為p型矽基板，其雜質濃度為約1×1015cm-3至約1×1018cm-3。在其他實施例中，基板10為n型矽基板，其雜質濃度為約1×1015cm-3至約1×1018cm-3。替代地，基板10可包括：另一元素半導體，例如鍺；化合物半導體，包括IV-IV族化合物半導體，例如SiC及SiGe、III-V族化合物半導體，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或前述之組合。在一實施例中，基板10是絕緣體上覆矽(silicon-on insulator，SOI)基板的矽層。非晶基板(例如非晶Si或非晶SiC)、或絕緣材料(例如氧化矽)也可作為基板10。基板10可包括經適當地以雜質(例如p型或n型導電類型)摻雜的各種區域。
可藉由任何合適的方法來圖案化鰭片結構20。舉例而言，可使用一或多道光微影製程來圖案化鰭片結構20，所述光微影製程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，相較使用於單一的(single)、直接的(direct)光微影製程，雙重圖案化或多重圖案化製程結合光微影及自對準(self-aligned)製程，舉例而言，可使將產生的圖案具有較小的節距(pitch)。例如，在一實施例中，形成犧牲層於基板上，並使用光微影製程將其圖案化。使用自對準製程，沿前述經圖案化的犧牲層之側壁形成間隔物。然後移除犧牲層，而剩餘的間隔物可接著用於將鰭片結構20圖案化。在一些實施例中，用於蝕刻基板10的硬遮罩圖案22留在鰭片結構20的頂部上。在一些實施例中，硬遮罩圖案22包括一或多層氧化矽、氮化矽、氮氧化矽(SiON) 及其他合適的材料。在某些實施例中，硬遮罩圖案22包括氮化矽。
如第1圖所示，四個鰭片結構20從基板10朝Z方向突出，延伸於Y方向且被設置為在X方向上彼此間具有固定節距(constant pitch)。然而，鰭片結構的數量不限於四個。其數量可為一個、兩個、三個或五個、或更多。此外，可將一個或多個虛設鰭片結構設置為鄰近鰭片結構20的兩側，以提高圖案化製程中的圖案保真度(pattern fidelity)。在一些實施例中，鰭片結構20的寬度範圍為約5nm至約40nm，而在某些其他的實施例中，寬度範圍為約7nm至約15nm。在一些實施例中，鰭片結構20的高度範圍為約100nm至約300nm，而在其他的實施例中，高度範圍為約50nm至100nm。一些實施例中，鰭片結構20之間的間隔為約5nm至約80nm，而在其他的實施例中，可為約7nm至20nm。在一些實施例中，鰭片結構的節距(pitch)為約10nm至120nm，而在其他實施例中，節距為約14nm至約35nm。然而，本發明所屬技術領域中具有通常知識者可理解，文中描述的尺寸及數值僅是示例，並且可因應積體電路的不同尺度而改變。在一些實施例中，鰭式場效電晶體裝置是n型鰭式場效電晶體。在其他實施例中，鰭式場效電晶體裝置是p型鰭式場效電晶體。
如第2圖所示，在形成鰭片結構20後，形成第一介電層30於鰭片結構20上方。第一介電層30包括一或多層絕緣材料，例如氧化矽、氮氧化矽、氮化矽、碳氧化矽(SiOC)、碳氮化矽(SiCN)、或氮氧化碳矽(SiOCN)，且由低壓化學氣相沉積(LPCVD)、電漿化學氣相沉積或原子層沉積(ALD)、或任何其他合適的成膜方法來形成。在某些實施例中，將氧化矽用作第一介電層30。一些實施例中，如第2圖所示，第一介電層30順應性地形成於鰭片結構20上方，使第一空間25形成於鄰近的鰭片結構之間。一些實施例中，調整第一介 電層30的厚度使間隔S1的範圍為約5nm至約40nm，在某些實施例中，間隔S1的範圍為約7nm至約15nm。
如第3圖所示，在形成第一介電層30之後，形成第二介電層35於第一介電層30上方。第二介電層35的材料不同於第一介電層30的材料。在一些實施例中，第二介電層35包括一或多層絕緣材料，例如氧化矽、氮氧化矽或氮化矽、碳氧化矽(SiOC)、碳氮化矽(SiCN)或氮氧化碳矽(SiOCN)，且由低壓化學氣相沉積、電漿化學氣相沉積或原子層沉積、或任何其他合適的成膜方法來形成。在一些實施例中，第二介電層35是由氮化矽形成。如第3圖所示，在一些實施例中，第二介電層35完全填充第一空間25且覆蓋第一介電層30的頂部。在其他實施例中，空隙形成在第一空間25的底部中。在一些實施例中，一或多個附加的介電層形成在第一介電層30與第二介電層35之間。一些實施例中，在形成第二介電層35後，執行平坦化操作(例如回蝕刻(etch-back)製程或化學機械研磨(CMP)製程)以平坦化第二介電層35的上表面。
接下來如第4圖所示，使用合適的乾及/或濕刻蝕操作，將第二介電層35向下凹入至低於鰭片結構20的頂部。由於形成第二介電層35的材料不同於第一介電層30，相對於第一介電層30，第二介電層35被選擇性地蝕刻。如第4圖所示，第二空間37形成在凹入的第二介電層35上方。在一些實施例中，凹入的第二介電層35的上表面具有V形或U形。
此外，在凹入第二介電層35後，第三介電層40形成在第一介電層30及凹入的第二介電層35上，如第5圖所示。第三介電層40的材料不同於第一介電層30及第二介電層35的材料。在一些實施例中，第三介電層40包括對多晶矽蝕刻的蝕刻速率低於第二介電層的材料。在一些實施例中，第三介電層40包括 高介電常數(high-k)介電材料。在一些實施例中，第三介電層40包括介電常數大於第二介電層35及/或第一介電層30的介電材料。當凹入的第二介電層35的上表面具有V形或U形時，第三介電層40的底部具有V形或U形。
在一些實施例中，第三介電層40包括一種或多種非摻雜的(non-doped)氧化鉿(例如：HfOx，0<x
Figure 109146816-A0305-02-0012-1
2)、摻雜有一種或多種其他元素的氧化鉿(例如：HfSiO、HfSiON、HfTaO、HfTiO或HfZrO)、氧化鋯、氧化鋁、氧化鈦、及二氧化鉿-氧化鋁合金(HfO2-Al2O3 alloy)。在某些實施例中，將氧化鉿(HfOx)用作第三介電層40。可透過低壓化學氣相沉積、電漿化學氣相沉積或原子層沉積、或任何其他合適的成膜方法來形成第三介電層。在一些實施例中，第三介電層40由氮化矽形成。如第5圖所示，在一些實施例中，第三介電層40完全填充第二空間37且覆蓋第一介電層30的頂部。一些實施例中，在形成第三介電層40之後，執行平坦化操作(例如回蝕製程或化學機械研磨製程)以平坦化第三介電層40的上表面。
接下來，如第6圖所示，使用合適的乾及/或濕刻蝕操作，將第三介電層40向下凹入至低於鰭片結構20的頂部，以形成壁鰭片50(虛設介電鰭片)。由於形成第三介電層40的材料不同於第一介電層30，相對於第一介電層30，第三介電層40被選擇性地蝕刻。如第6圖所示，第三空間42形成在壁鰭片50(凹入的第三介電層40)上方。如第6圖所示，壁鰭片50包括形成在凹入的第二介電層35上方的凹入的第三介電層40，作為混合鰭片結構(hybrid fin structure)。在一些實施例中，凹入的第三介電層30的上表面具有V形或U形。
然後，使用適當的乾及/或濕刻蝕操作，將第一介電層30向下凹入至低於鰭片結構20的頂部，因此露出壁鰭片50的上部，如第7圖所示。由於形成 第一介電層30的材料不同於第二介電層35及第三介電層40，相對於第二及第三介電層，第一介電層30被選擇性地蝕刻。凹入的第一介電層30作為隔離絕緣層(例如淺溝槽隔離(shallow trench isolation，STI))，將一鰭片結構與鄰近的鰭片結構電性隔離。
隨後，在壁鰭片50及鰭片結構20的通道區上方形成犧牲閘極結構60，如第8A-8C圖所示。第8B圖是俯視圖，第8A圖是對應於第8B圖的線X1-X1的剖面圖且第8C圖是對應於第8B圖的線Y1-Y1線的剖面圖。犧牲閘極結構60包括犧牲閘極介電層62及犧牲閘極電極層64。在一些實施例中，犧牲閘極結構60更包括在犧牲閘極電極層64上方的硬遮罩層。在一些實施例中，硬遮罩層包括第一硬遮罩層66A及第二硬遮罩層66B。
作為犧牲閘極介電層的毯覆層以及毯覆多晶矽層形成於第一介電層30、鰭片結構20及壁鰭片50上，然後執行圖案化操作，以得到如第8A及8B圖所示的犧牲閘極結構60。在一些實施例中，使用包括氮化矽層作為第一硬遮罩層66A及氧化物層作為第二硬遮罩層66B的硬遮罩來執行多晶矽層的圖案化。在其他實施例中，第一硬遮罩層66A可為氧化矽且第二硬遮罩層66B可為氮化矽。在一些實施例中，犧牲閘極介電層62是由氧化所形成。在其他實施例中，犧牲閘極介電層62由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸發(e-beam evaporation)、或其他合適的膜沉積製程來形成。在這種情況下，如第8D圖所示，犧牲閘極介電層62也形成在第一介電層30及壁鰭片50上且形成在側壁間隔物65與鰭片結構20之間。在一些實施例中，犧牲閘極介電層62的厚度為約1nm至約5nm。
如第8B圖所示，兩個延伸在X方向的犧牲閘極結構60被設置為在 Y方向上彼此鄰近。然而，犧牲閘極結構的數量不限於兩個。其數量可為一個、三個、四或五個或更多。另外，可將一或多個虛設閘極結構設置為鄰近犧牲閘極結構60的兩側，以提高圖案化製程中的圖案保真度。在一些實施例中，犧牲閘極結構60的寬度範圍為約5nm至約40nm，而在某些實施例中，寬度範圍可為約7nm至約15nm。
如第8B圖所示，在一些實施例中，壁鰭片50圍繞鰭片結構。依據Y方向上的鰭片結構20之間的空間，壁鰭片50沿Y方向的寬度可小於、等於或大於壁鰭片50沿X方向的寬度。在一些實施例中，當Y方向上鰭片結構20之間的間隔較小時，在鰭片結構的末端(end)之間未形成壁鰭片。在一些實施例中，當Y方向上鰭片結構20之間的間隔較大時，形成的壁鰭片不具有第二介電層及第三介電層的其中之一，或者在鰭片結構的末端之間未形成壁鰭片。在一些實施例中，在Y方向上的鰭片結構20之間的空間上方形成虛設閘極結構。
此外，如第8B及8C圖所示，側壁間隔物65形成於犧牲閘極結構60的側面上。作為側壁間隔物65的絕緣材料層形成於犧牲閘極結構60上。絕緣材料層以順應性的方式沉積，因此在分別在垂直表面(例如側壁)、水平表面、及犧牲閘極結構60的頂部上形成為具有實質上相同的厚度。在一些實施例中，絕緣材料層的厚度範圍為約5nm至約20nm。絕緣材料層包括氮化矽(SiN)、氮氧化矽(SiON)及碳氮化矽(SiCN)、或任何其他合適的介電材料之中的一個或多個。絕緣材料層可由原子層沉積或化學氣相沉積、或任何其他合適的方法來形成。接著，以非等向性蝕刻移除絕緣材料層的水平部分，從而形成側壁間隔物65。在一些實施例中，側壁間隔物65包括二到四層不同的絕緣材料。
此外，在一些實施例中，如第8E圖所示，將犧牲閘極結構60切割 成多片犧牲閘極結構。在鄰近的多片犧牲閘極結構之間形成絕緣分隔插塞69。在一些實施例中，如第8E圖所示，分隔插塞69覆蓋壁鰭片50。在其他實施例中，至少移除第三介電層40，然後形成分隔插塞69。在某些實施例中，移除第三介電層40及第二介電層35的至少一部分，然後形成分隔插塞69。分隔插塞69包括一或多層介電材料，例如氧化矽、氮氧化矽、氮化矽、碳氧化矽(SiOC)、碳氮化矽(SiCN)或氮氧化碳矽(SiOCN)，由低壓化學氣相沉積、電漿化學氣相沉積或原子層沉積、或任何其他合適的成膜方法來形成。
隨後，如第9圖所示，在壁鰭片50及鰭片結構20的源極/汲極區上方形成鰭片襯層70。第9圖是對應於第8B圖的線X2-X2的剖面圖。
鰭片襯層70包括一或多層絕緣材料，例如氧化矽、氮氧化矽、氮化矽、碳氧化矽(SiOC)、碳氮化矽(SiCN)、或氮氧化碳矽(SiOCN)，由低壓化學氣相沉積、電漿化學氣相沉積或原子層沉積、或任何其他合適的成膜方法來形成。在某些實施例中，將氧化矽用作鰭片襯層70。在一些實施例中，鰭片襯層70的厚度為約5nm至約20nm。
然後，如第10圖所示，藉由非等向性蝕刻移除鰭片襯層70的水平部分。藉由此蝕刻，露出鰭片結構20的源極/汲極區的頂部及壁鰭片50的頂部，且鰭片襯層70留在鰭片結構20的側面上作為鰭片側壁。
進一步地，如第11圖所示，使用適當的蝕刻操作將鰭片結構20的源極/汲極區凹入。在蝕刻操作期間，也將鰭片襯層70凹入至低於壁鰭片50的頂部，如第11圖所示。由於形成壁鰭片50的上部(例如由氧化鉿形成的凹入的第三介電層40)的材料不同於鰭片襯層70(例如氮化矽)，壁鰭片50未被凹入。在一些實施例中，雖然形成下部(凹入的第二介電層35)的材料與鰭片襯層70 相同，但由於凹蝕是非等向性蝕刻，所以凹入的第二介電層35實質上未被蝕刻。
隨後，形成一個或多個源極/汲極磊晶層80於凹入的鰭片結構20上，如第12A及12B圖所示。第12B圖是對應於第8B圖的線Y1-Y1的剖面圖。
在一些實施例中，源極/汲極磊晶層80包括用於n型場效電晶體的SiP、SiAs、SiCP、SiPAs及SiC、以及用於p型場效電晶體的SiGe、GeSn及SiGeSn中的一或多個。在一些實施例中，對於p型場效電晶體，源極/汲極磊晶層80是以硼摻雜。在一些實施例中，源極/汲極磊晶層包括多層。在一些實施例中，源極/汲極磊晶層80的磊晶成長是透過低壓化學氣相沉積製程、分子束磊晶(molecular beam epitaxy)、原子層沉積或任何其他合適的方法。低壓化學氣相沉積製程是在溫度約400至800℃且壓力約1至200Torr下，使用矽源氣體(silicon source gas)(例如SiH4、Si2H6、或Si3H8)；鍺源氣體(例如GeH4或Ge2H6)；碳源氣體(例如CH4或SiH3CH)及磷源氣體(例如PH3)來執行。
在第11圖中，H1是在凹蝕之前的鰭片結構20的源極/汲極區離第一介電層30的上表面的高度，H2是在凹蝕之後的鰭片襯層70的離第一介電層30的上表面的高度，且H3是凹蝕前的鰭片結構20的源極/汲極區的頂部與凹蝕後的鰭片結構20的源極/汲極區的頂部之間的距離。H4是壁鰭片50離第一介電層30的上表面的高度，且H5是壁鰭片50的凹入的第三介電層40的高度。此外，如第10圖所示，S2是具有鰭片襯層70的鰭片結構20與具有鰭片襯層70的壁鰭片50之間的間隔。
在一些實施例中，依半導體裝置的設計及/或製程要求，比率H2/H1為約0.13至0.17。在一些實施例中，比率H2/H1為約0.13至0.144(第一種情況)、約0.144至0.156(第二種情況)、或約0.156至0.17(第三種情況)。在 一些實施例中，依半導體裝置的設計及/或製程要求，比率H3/H1為約0.88至1.0。在一些實施例中，比率H3/H1為約0.88至0.92(第一種情況)、約0.92至0.96(第二種情況)、或約0.96至1.0(第三種情況)。
當H2/H1及/或H3/H1超過上限時，形成在凹入鰭片結構上的源極/汲極磊晶層80具有相對低的體積，而當H2/H1及/或H3/H1低於下限時，源極/汲極磊晶層的成長方向難以控制及/或鄰近的源極/汲極磊晶層80可能會合併。
在一些實施例中，比率H4/H1為約0.6至約0.9，而在其他實施例中約為0.7至0.8。當H4/H1超過上限時，源極/汲極磊晶層80的體積變小，而當H4/H1低於下限時，鄰近的源極/汲極磊晶層80可能會合併。
在一些實施例中，比率H4/S2為約1.5至約4.5，在其他實施例中約為2.0至3.5。當H4/S2超過上限時，源極/汲極磊晶層80的體積變小，而當H4/S2低於下限時，鄰近的源極/汲極磊晶層80可能會合併。
應注意的是，藉由控制壁鰭片的高度H4，可控制鰭片側壁的高度H2。如以下的說明，高度H2影響源極/汲極磊晶層80的體積。換言之，藉由控制壁鰭片高度H4(例如凹入的第二及/或第三介電層的厚度)，可控制源極/汲極磊晶層80的體積。
接著，形成一個或多個層間介電(ILD)層90於源極/汲極磊晶層80及犧牲閘極結構60上。層間介電層90的材料包括含Si、O、C及/或H的化合物，例如氧化矽、氫氧碳化矽(SiCOH)及碳氧化矽(SiOC)。有機材料(例如聚合物)可用於層間介電層90。在形成層間介電層90後，執行平坦化操作(例如化學機械研磨)，使犧牲閘極電極層64的頂部露出。在一些實施例中，在形成層間介電層90之前，形成接觸蝕刻停止層，例如氮化矽層或氮氧化矽層。
然後，移除犧牲閘極電極層64及犧牲閘極介電層62，從而形成閘極空間。可使用電漿乾蝕刻及/或濕蝕刻移除犧牲閘極結構。當犧牲閘極電極層64是多晶矽且層間介電層90為氧化矽時，可使用濕蝕刻劑(例如四甲基氫氧化銨(TMAH)溶液)選擇性地移除犧牲閘極電極層64。之後使用電漿乾蝕刻及/或濕蝕刻移除犧牲閘極介電層62。
在移除犧牲閘極電極層64及犧牲閘極介電層62後，形成金屬閘極結構100於閘極空間中，如第13A及13B圖所示。第13B圖是對應第8B圖的線Y1-Y1的剖面圖。金屬閘極結構100包括閘極介電層102及閘極電極層106。在一些實施例中，閘極介電層102包括一或多層介電材料，例如：氧化矽、氮化矽、或高介電常數介電材料、其他合適的介電材料、及/或前述之組合。高介電常數介電材料的示例包括：二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON))、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁合金(HfO2-Al2O3 alloy)、其他合適的高介電常數介電材料、及/或前述之組合。在一些實施例中，閘極介電層102包括使用化學氧化形成於通道層及介電材料之間的界面層。可透過化學氣相沉積、原子層沉積或任何合適的方法來形成閘極介電層102。在一個實施例中，使用高度順應性沉積製程(例如原子層沉積)來形成閘極介電層102，以確保形成具有均勻厚度的閘極介電層圍繞每個通道層。在一實施例中，閘極介電層102的厚度為約1nm至約10nm。
隨後，形成閘極電極層106於閘極介電層102上。閘極電極層106包括一或多層導電材料，例如：多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦(TiN)、氮化鎢(WN)、鈦鋁(TiAl)、氮化 鈦鋁(TiAlN)、氮碳化鉭(TaCN)、碳化鉭(TaC)、氮化矽鉭(TaSiN)、金屬合金、其他合適的材料、及/或前述之組合。可透過化學氣相沉積、原子層沉積、電鍍、或其他合適的方法來形成閘極電極層106。閘極介電層102及閘極電極層106的材料也沉積在層間介電層90的上表面上。然後平坦化(例如使用化學機械研磨)形成在層間介電層90上的閘極電極層的材料，直到露出層間介電層90的頂表面。
在本發明的一些實施例中，在閘極介電層102與閘極電極層106之間插入一或多個功函數調整層104，如第13A及13B圖所示。功函數調整層104是由導電材料形成，例如：TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層、或兩種或更多種這些材料的多層。對於n通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一種或多種作為功函數調整層，而對於p通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一種或多種作為功函數調整層。功函數調整層104可由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸發(e-beam evaporation)、或其他合適的製程來形成。此外，對於可使用不同金屬層的n通道場效電晶體及p通道場效電晶體，可分別形成功函數調整層104。
在一些實施例中，在平坦化操作之後，將金屬閘極結構100凹入並且在凹入的閘極電極層上方形成蓋絕緣層(cap insulating layer)(未示出)。蓋絕緣層包括一或多層氮化矽為主的材料，例如SiN。可透過沉積絕緣材料然後進行平坦化操作來形成蓋絕緣層。
應理解的是，場效電晶體經歷進一步的互補式金屬氧化物半導體(CMOS)製程以形成各種部件，例如接觸件/通孔、互連金屬層、介電層、鈍 化層等等。
第14A-16B圖及第17A-19B圖是關於不同大小的H1、H2及H3的情況之間的比較。
第14A及14B圖以及第17A及17B圖對應於上述的第一種情況，其中比率H2/H1為約0.13至0.144(第一種情況)且比率H3/H1為約0.88至0.92。第15A及15B圖以及第18A及18B圖對應於上述的第二種情況，其中H2/H1為約0.144至0.156，且比率H3/H1為約0.92至0.96。第16A及16B圖以及第19A及19B圖對應上述的第三種情況，其中H2/H1為約0.156至0.17，且比率H3/H1為約0.96至1.0。
如第17A圖所示，在第一種情況下，源極/汲極磊晶層80的剖面形狀實質上完全是環形的(circular)(例如，橢圓形)，且在三種情況之中具有最大的體積。在一些實施例中，從鰭片結構20的頂部(通道區)到源極/汲極磊晶層的頂部的距離為突出量C1，其為約1nm至約5nm。源極/汲極磊晶層80的寬度W1及高度L1是在三種情況之中最大的。
如第18A圖所示，在第二種情況下，源極/汲極磊晶層80的剖面形狀具有半橢圓上部形狀及半菱形下部形狀。在一些實施例中，突出量C1為約±1nm。C1的負值指的是源極/汲極磊晶層的頂部低於鰭片結構20的頂部(通道區)。
如第19A圖所示，在第三種情況下，源極/汲極磊晶層80的剖面形狀實質上為菱形，且在三種情況之中具有最小的體積。在一些實施例中，突出量C1為約-5nm至約-1nm。
在一些實施例中，壁鰭片中的凹入的第二介電層35與凹入的第三介電層40之間的界面高於凹入的第一介電層(隔離絕緣層)30的上表面。在其 他實施例中，如第20A圖所示，在壁鰭片中的凹入的第二介電層35與凹入的第三介電層40之間的界面低於第一介電層30的上表面。在某些實施例中，如第20B圖所示，在壁鰭片中的凹入的第二介電層35及凹入的第三介電層40之間的界面與凹入的第一介電層(隔離絕緣層)30的上表面實質上等高(±2nm)。當凹入的第三介電層40在第一介電層30的上表面上方延伸太遠時，凹入的第三介電層40可能會彎曲。當凹入的第二介電層完全嵌入第一介電層30時，鰭片襯層70的蝕刻不會影響壁鰭片。
根據本發明的實施例，採用具有以不同材料形成的至少兩層的混合壁鰭片，較容易調整壁鰭片的高度。此外，將高介電常數介電材料用於第三介電層，可在鰭片襯層蝕刻及/或鰭片凹蝕期間保護壁鰭片。藉由調整壁鰭片的高度，可控制源極/汲極磊晶層的體積及/或形狀。
應理解的是，本文中並未討論所有的優點，並非所有的實施例或示例都需要特定的優點，並且其他實施例或示例可提供不同的優點。
根據本揭露的一個方面，在一種製造半導體裝置的方法中，形成第一介電層於多個半導體鰭片上方，所述半導體鰭片設置於半導體基板上方，形成第二介電層於第一介電層上方，將第二介電層凹入至低於每個半導體鰭片的頂部，形成第三介電層於凹入的第二介電層上方，將第三介電層凹入至低於每個半導體鰭片的頂部，從而形成設置在所述半導體鰭片之間的壁鰭片(wall fin)。壁鰭片包括凹入的第三介電層及設置在凹入的第三介電層下方的凹入的第二介電層。將第一介電層凹入至低於壁鰭片的頂部，形成鰭片襯層於每個半導體鰭片的上部及壁鰭片的上部上方，鰭片襯層突出於凹入的第一介電層，蝕刻鰭片襯層且凹入所述半導體鰭片，以及分別形成多個源極/汲極磊晶層於所述 凹入的半導體鰭片上。所述源極/汲極磊晶層被壁鰭片彼此隔開。在前述或以下實施例的一個或多個中，第一介電層、第二介電層及第三介電層是由彼此不同的介電材料形成。在前述或以下實施例的一個或多個中，第三介電層包括氧化鉿。在前述或以下實施例的一個或多個中，第二介電層包括氮化矽。在前述或以下實施例的一個或多個中，第一介電層包括氧化矽。在前述或以下實施例的一個或多個中，在蝕刻鰭片襯層時，留下在每個半導體鰭片的上部上方形成的鰭片襯層的一部分。在前述或以下實施例的一個或多個中，在蝕刻鰭片襯層時，完全移除在壁鰭片的上部上方形成的鰭片襯層。在前述或以下實施例的一個或多個中，鰭片襯層包括氮化矽。在前述或以下實施例的一個或多個中，所述源極/汲極磊晶層接觸壁鰭片的凹入的第三介電層。
根據本揭露的另一方面，在一種製造半導體裝置的方法中，形成第一介電層於設置在半導體基板上方的複數個半導體鰭片上，使第一空間保留在鄰近的多個半導體鰭片之間，形成第二介電層於第一介電層上，使第一空間被第二介電層完全填充，將第二介電層凹入至低於每個半導體鰭片的頂部，使第二空間形成於被第一介電層覆蓋的鄰近的多個半導體鰭片之間的凹入的第二介電層上方，形成第三介電層於凹入的第二介電層上，使第二空間被第三介電層完全填充，將第三介電層凹入至低於每個半導體鰭片的頂部，從而形成設置在鄰近的多個半導體鰭片之間的多個壁鰭片，將第一介電層凹入至低於每個壁鰭片的頂部，形成犧牲閘極結構於每個半導體鰭片的上部及每個壁鰭片的上部上，犧牲閘極結構突出於凹入的第一介電層，形成鰭片襯層於每個半導體鰭片的上部及每個壁鰭片的上部上，鰭片襯層突出於凹入的第一介電層且未被犧牲閘極結構覆蓋，蝕刻鰭片襯層且凹入所述複數個半導體鰭片，分別形成多個源 極/汲極磊晶層於所述複數個凹入的半導體鰭片上方，以及以金屬閘極結構替換犧牲閘極結構。所述源極/汲極磊晶層被所述壁鰭片彼此隔開。在前述或以下實施例的一個或多個中，第一介電層、第二介電層及第三介電層是由彼此不同的介電材料形成。在前述或以下實施例的一個或多個中，第三介電層包括選自由氧化鉿、氧化鋁、氧化鋅及氧化鋯所組成之群組中的至少一個。在前述或以下實施例的一個或多個中，第一介電層包括氧化矽且第二介電層包括氮化矽。在前述或以下實施例的一個或多個中，在蝕刻鰭片襯層時，留下在每個半導體鰭片的上部上方形成的鰭片襯層的一部分，且完全移除在每個壁鰭片的上部上方形成的鰭片襯層。在前述或以下實施例的一個或多個中，每個壁鰭片中的凹入的第三介電層與凹入的第二介電層之間的一界面位於凹入的第一介電層的一上表面上方。在前述或以下實施例的一個或多個中，在形成第一介電層之前，形成一硬遮罩圖案於每個半導體鰭片的頂部上。在前述或以下實施例的一個或多個中，第一空間被第二介電層完全填充。
根據本揭露的另一方面，在一種製造半導體裝置的方法中，形成第一介電層於多個半導體鰭片上方，所述半導體鰭片設置於半導體基板上方，形成第二介電層於第一介電層上方，將第二介電層凹入至低於每個半導體鰭片的頂部，形成第三介電層於凹入的第二介電層上方，將第三介電層凹入至低於半導體鰭片的頂部，從而形成設置在所述半導體鰭片之間的壁鰭片。壁鰭片包括凹入的第三介電層及設置在凹入的第三介電層上方的凹入的第二介電層。將第一介電層凹入至低於壁鰭片的頂部。形成犧牲閘極結構，將未被犧牲閘極結構覆蓋的半導體鰭片凹入，以及分別形成多個源極/汲極磊晶層於所述凹入的半導體鰭片上。所述源極/汲極磊晶層被壁鰭片彼此隔開。在前述或以下實施例的 一個或多個中，源極/汲極磊晶層接觸壁鰭片的凹入的第三介電層。在前述或以下實施例的一個或多個中，壁鰭片中的凹入的第二介電層與凹入的第三介電層之間的界面位於凹入的第一介電層的上表面下方。
根據本揭露的一個方面，半導體裝置包括第一半導體鰭片及第二半導體鰭片，設置於半導體基板上方且沿著第一方向延伸，隔離絕緣層設置於第一半導體鰭片與第二半導體鰭片之間，壁鰭片沿第一方向延伸，其中壁鰭片的下部嵌入隔離絕緣層中且壁鰭片的上部突出於隔離絕緣層，閘極結構，設置於第一半導體鰭片的通道區及第二半導體鰭片的通道區上方，且沿著與第一方向相交的第二方向延伸，以及第一源極/汲極磊晶層設置在第一半導體鰭片的一源極/汲極區上方，以及第二源極/汲極磊晶層設置在第二半導體鰭片的源極/汲極區上方。第一源極/汲極磊晶層與第二源極/汲極磊晶層被壁鰭片分隔。壁鰭片包括下介電層及設置於下介電層上方且由與下介電層不同的材料所形成的上介電層。上介電層包括介電材料，其介電常數高於下介電層及隔離絕緣層。在前述或以下實施例的一個或多個中，上介電層包括選自由氧化鉿(HfO2)、矽氧化鉿(HfSiO)、氮氧矽化鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、氧化鈦、及氧化鉿-氧化鋁合金(HfO2-Al2O3 alloy)所組成的群組中的至少一個。在前述或以下實施例的一個或多個中，下介電層包括選自由氮化矽、氮氧化矽、碳氧化矽(SiOC)及氮氧化碳矽(SiOCN)所組成的群組中的至少一個。在前述或以下實施例的一個或多個中，壁鰭片中的下介電層與上介電層之間的界面位於隔離絕緣層的上表面上方。在前述或以下實施例的一個或多個中，壁鰭片中的下介電層及上介電層之間的界面低於一水平，第一源極/汲極磊晶層及第二源極/汲極磊晶層中的至少一個在所述水平沿 第二方向具有最寬寬度。在前述或以下實施例的一個或多個中，壁鰭片中的下介電層與上介電層之間的界面低於隔離絕緣層的上表面。在前述或以下實施例的一個或多個中，壁鰭片的頂部低於每個第一半導體鰭片及第二半導體鰭片的通道區的頂部。在前述或以下實施例的一個或多個中，第一半導體鰭片的源極/汲極區與第一源極/汲極磊晶層之間的界面低於隔離絕緣層的上表面。
根據本揭露的另一方面，半導體裝置包括第一半導體鰭片及第二半導體鰭片，設置於半導體基板上方，隔離絕緣層設置於第一半導體鰭片與第二半導體鰭片之間，壁鰭片沿第一方向延伸，其中壁鰭片的下部嵌入隔離絕緣層中且壁鰭片的上部突出於隔離絕緣層，閘極結構，設置於第一半導體鰭片的通道區及第二半導體鰭片的通道區上方，第一源極/汲極磊晶層設置在第一半導體鰭片的一源極/汲極區上方，以及第二源極/汲極磊晶層設置在第二半導體鰭片的源極/汲極區上方，以及第一鰭片襯層設置在第一源極/汲極磊晶層的底部，以及第二鰭片襯層設置在第二源極/汲極磊晶層的底部。第一源極/汲極磊晶層與第二源極/汲極磊晶層被壁鰭片分隔，壁鰭片包括下介電層及設置於下介電層上方且由與下介電層不同的材料所形成的上介電層，且上介電層、下介電層及隔離絕緣層是由彼此不同的材料形成。在前述或以下實施例的一個或多個中，上介電層包括摻雜的或非摻雜的氧化鉿。在前述或以下實施例的一個或多個中，下介電層包括氮化矽。在前述或以下實施例的一個或多個中，鰭片襯層包括氮化矽。在前述或以下實施例的一個或多個中，壁鰭片中的下介電層與上介電層之間的界面高於隔離絕緣層的上表面。在前述或以下實施例的一個或多個中，壁鰭片中的下介電層及上介電層之間的界面高於鰭片襯層的頂部。在前述或以下實施例的一個或多個中，壁鰭片中的下介電層與上介電層之間的界面低於一水 平，第一源極/汲極磊晶層及第二源極/汲極磊晶層中的至少一個在所述水平沿閘極延伸方向具有最寬寬度。在前述或以下實施例的一個或多個中，第一源極/汲極磊晶層及第二源極/汲極磊晶層接觸壁鰭片的上部。在前述或以下實施例的一個或多個中，壁鰭片中的下介電層下方未形成空隙。
根據本揭露的另一方面，半導體裝置包括：多個半導體鰭片，設置於半導體基板上方且沿著第一方向延伸，隔離絕緣層設置在半導體基板上方，壁鰭片設置在基板上，其中每個壁鰭片的下部嵌入隔離絕緣層中且壁鰭片的上部突出於隔離絕緣層，閘極結構設置在每個半導體鰭片的通道區上方，以及源極/汲極磊晶層分別設置在半導體鰭片的源極/汲極區。源極/汲極磊晶層與鄰近的源極/汲極磊晶層分別被壁鰭片分隔，每個壁鰭片包括下介電層及設置於下介電層上方且由與下介電層不同的材料所形成的上介電層，且上介電層包括介電材料，其介電常數高於下介電層及隔離絕緣層。在前述或以下實施例的一個或多個中，閘極結構設置在壁鰭片上方。在前述或以下實施例的一個或多個中，上介電層包括摻雜的或非摻雜的氧化鉿。
以上概述數個實施例或示例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
10:基板
20:鰭片結構
30:第一介電層
35:第二介電層
40:第三介電層
60:犧牲閘極結構
70:鰭片襯層
H1,H2,H4,H5:高度
H3:距離

Claims (15)

  1. 一種半導體裝置的製造方法，包括：形成一第一介電層於多個半導體鰭片上方，該些半導體鰭片設置於一半導體基板上方；形成一第二介電層於該第一介電層上方；將該第二介電層凹入至低於每個半導體鰭片的一頂部；形成一第三介電層於該凹入的第二介電層上方；將該第三介電層凹入至低於每個半導體鰭片的該頂部，從而形成設置在該些半導體鰭片之間的一壁鰭片(wall fin)，該壁鰭片包括該凹入的第三介電層及設置在該凹入的第三介電層下方的該凹入的第二介電層；將該第一介電層凹入至低於該壁鰭片的一頂部；形成一鰭片襯層於每個半導體鰭片的一上部及該壁鰭片的一上部上方，該鰭片襯層突出於該凹入的第一介電層；蝕刻該鰭片襯層且凹入該些半導體鰭片；以及分別形成多個源極/汲極磊晶層於該些凹入的半導體鰭片上，其中該些源極/汲極磊晶層被該壁鰭片彼此隔開。
  2. 如請求項1之半導體裝置的製造方法，其中該第一介電層、該第二介電層及該第三介電層是由彼此不同的介電材料形成。
  3. 如請求項1或2之半導體裝置的製造方法，其中該第三介電層包括氧化鉿。
  4. 如請求項3之半導體裝置的製造方法，其中該第二介電層包括氮化矽。
  5. 如請求項4之半導體裝置的製造方法，其中該第一介電層包括氧化矽。
  6. 如請求項1或2之半導體裝置的製造方法，其中在蝕刻該鰭片襯層時，留下在每個半導體鰭片的該上部上方形成的該鰭片襯層的一部分。
  7. 如請求項6之半導體裝置的製造方法，其中在蝕刻該鰭片襯層時，完全移除在該壁鰭片的上部上方形成的該鰭片襯層。
  8. 如請求項6之半導體裝置的製造方法，其中該鰭片襯層包括氮化矽。
  9. 如請求項1或2之半導體裝置的製造方法，其中該些源極/汲極磊晶層接觸該壁鰭片的該凹入的第三介電層。
  10. 一種半導體裝置的製造方法，包括：形成一第一介電層於設置在一半導體基板上方的複數個半導體鰭片上，使一第一空間保留在鄰近的多個半導體鰭片之間；形成一第二介電層於該第一介電層上，使該第一空間被該第二介電層完全填充；將該第二介電層凹入至低於每個半導體鰭片的一頂部，使一第二空間形成於被該第一介電層覆蓋的鄰近的多個半導體鰭片之間的該凹入的第二介電層上方；形成一第三介電層於該凹入的第二介電層上，使該第二空間被該第三介電層完全填充；將該第三介電層凹入至低於每個半導體鰭片的該頂部，從而形成設置在鄰近的多個半導體鰭片之間的多個壁鰭片； 將該第一介電層凹入至低於每個壁鰭片的一頂部；形成一犧牲閘極結構於每個半導體鰭片的一上部及每個壁鰭片的一上部上，該犧牲閘極結構突出於該凹入的第一介電層；形成一鰭片襯層於每個半導體鰭片的一上部及每個壁鰭片的一上部上，該鰭片襯層突出於該凹入的第一介電層且未被該犧牲閘極結構覆蓋；蝕刻該鰭片襯層且凹入所述複數個半導體鰭片；分別形成多個源極/汲極磊晶層於所述複數個凹入的半導體鰭片上方；以及以一金屬閘極結構替換該犧牲閘極結構，其中該些源極/汲極磊晶層被該些壁鰭片彼此隔開。
  11. 如請求項10之半導體裝置的製造方法，其中該第三介電層包括選自由氧化鉿、氧化鋁、氧化鋅及氧化鋯所組成之群組中的至少一個。
  12. 如請求項10或11之半導體裝置的製造方法，其中每個壁鰭片中的該凹入的第三介電層與該凹入的第二介電層之間的一界面位於該凹入的第一介電層的一上表面上方。
  13. 一種半導體裝置，包括：一第一半導體鰭片及一第二半導體鰭片，設置於一半導體基板上方且沿著一第一方向延伸；一第一鰭片襯層及一第二鰭片襯層分別設置於該第一半導體鰭片之相對側壁上；一隔離絕緣層設置於該第一半導體鰭片與該第二半導體鰭片之間；一壁鰭片沿該第一方向延伸，其中該壁鰭片的一下部嵌入該隔離絕緣層中且該壁鰭片的一上部突出於該隔離絕緣層； 一閘極結構，設置於該第一半導體鰭片的一通道區及該第二半導體鰭片的一通道區上方，且沿著與該第一方向相交的一第二方向延伸；以及一第一源極/汲極磊晶層設置在該第一半導體鰭片的一源極/汲極區上方，以及一第二源極/汲極磊晶層設置在該第二半導體鰭片的一源極/汲極區上方，其中該第一源極/汲極磊晶層位於該第一鰭片襯層及該第二鰭片襯層之間且延伸高於該第一鰭片襯層及該第二鰭片襯層，其中：該第一鰭片襯層與該第二鰭片襯層突出於該隔離絕緣層，該第一源極/汲極磊晶層與該第二源極/汲極磊晶層被該壁鰭片分隔，該壁鰭片包括一下介電層及設置於該下介電層上方且由與該下介電層不同的一材料所形成的一上介電層，以及該上介電層包括一介電材料，其介電常數高於該下介電層及該隔離絕緣層。
  14. 如請求項13之半導體裝置，其中該上介電層包括選自由氧化鉿(HfO2)、矽氧化鉿(HfSiO)、氮氧矽化鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、氧化鈦、及氧化鉿-氧化鋁合金(HfO2-Al2O3 alloy)所組成的群組中的至少一個。
  15. 如請求項13或14之半導體裝置，其中該下介電層包括選自由氮化矽、氮氧化矽、碳氧化矽(SiOC)及氮氧化碳矽(SiOCN)所組成的群組中的至少一個。
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