TWI771242B - 雙晶片半導體封裝及其製備方法 - Google Patents

Abstract

本揭露提供一種半導體封裝和該半導體封裝的製備方法。該半導體封裝包括一封裝基底、一第一半導體晶片、一第二半導體晶片、一第一封裝膠和一第二封裝膠。該封裝基底具一第一側和遠離該第一側的一第二側，該第二側具有從該第二側的一平面部分凹入的一凹陷。該第一半導體晶片被附著到該封裝基底的該第一側。該第二半導體晶片被附著到該凹陷的一凹面。該第一封裝膠覆蓋該封裝基底的該第一側並封裝該第一半導體晶片。該第二封裝膠填滿該凹陷並封裝該第二半導體晶片。

Description

雙晶片半導體封裝及其製備方法

本申請案主張2021年4月28日申請之美國正式申請案第17/243,208號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體封裝及其製備方法。特別是關於一種雙晶片半導體封裝及其製備方法。

最近電子學的發展是朝著更緊湊的半導體封裝發展。為了滿足對更小更薄的半導體封裝的需求，包含多個半導體晶片的半導體封裝(“多晶片封裝”)已經被開發出來。多晶片封裝被廣泛用於各種應用，如筆記型電腦和行動電話。與單晶片封裝相比，多晶片封裝具有小型化、低重量和高安裝密度的優點。

多晶片封裝可分為堆疊型封裝和平行對齊型封裝。堆疊型封裝包括堆疊在封裝基底上的半導體晶片，而平行對準型封裝包括並排設置在封裝基底上的半導體晶片。堆疊型封裝減少了安裝面積，而平行對準型封裝則簡化了製備過程並減少了封裝厚度。然而，無論是堆疊式封裝還是平行排列式封裝，從半導體晶片到輸入/輸出(I/O)的引導(routing)路徑是不一致的。這種不一致可能導致特定半導體晶片(例如堆疊型封裝中的頂部半導體晶片)的訊號延遲，並可能限制半導體封裝的操作頻率。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。

本揭露一實施例提供一種半導體封裝。該半導體封裝包括：一封裝基底，具有一第一側和遠離該第一側的一第二側，其中該第二側具有從該第二側的一平面部分凹入的一凹陷；一第一半導體晶片，附著到該封裝基底的該第一側；一第二半導體晶片，附著到該凹陷的一凹面；一第一封裝膠，覆蓋該封裝基底的該第一側並封裝該第一半導體晶片；以及一第二封裝膠，填充該凹陷並封裝該第二半導體晶片。

本揭露另一實施例提供一種半導體封裝。該半導體封裝包括：一封裝基底，具有一第一側和遠離該第一側的一第二側，其中該第二側具有從該第二側的一平面部分凹入的一凹陷；一第一半導體晶片，附著到該封裝基底的該第一側，其中該第一半導體晶片的一主動面朝向該封裝基底；以及一第二半導體晶片，附著到該凹陷的一凹面並與該第一半導體晶片重疊，其中該第二半導體晶片的一主動面朝向該封裝基底該第二側的該凹面。

本揭露又一實施例提供一種半導體封裝的製備方法。該製備方法包括：提供一封裝基底，具有一第一側和與該第一側相對的一第二側；從該第二側移除該封裝基底的一部分，以形成具有從該封裝基底的該第二側的一平面部分凹入的一凹陷；將一第一半導體晶片附著在該封裝基底的該第一側；將一半導體晶片附著在該凹陷的一凹面；用一第一封裝膠封裝該第一半導體晶片；以及將一第二封裝膠填充到該凹陷以封裝該第二半導體晶片。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所定義之本揭露的精神和範圍。

以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行直譯。

將要描述的半導體封裝是一種多晶粒半導體封裝，其中多個半導體晶粒被黏合在封裝基底上。應當理解，"晶粒"是指元件晶圓的碎片，可與"晶片"互換使用。

圖1A是一示意性截面圖，例示本揭露一些實施例之半導體封裝10。

參照圖1A，半導體封裝10是一雙晶片半導體封裝，包括第一半導體晶片100a和第二半導體晶片100b。在一些實施例中，第一和第二半導體晶片100a、100b可以分別是一記憶體晶片，如動態隨機存取記憶體(DRAM)晶片。然而，在其他實施例中，第一和第二半導體晶片100a、100b中的一個或兩個可以是具有其他功能的半導體晶片，如處理器晶片、類比晶片、特定應用積體電路(ASIC)晶片等。本揭露不限於每個半導體晶片100a、100b的功能。

第一和第二半導體晶片100a、100b被附著到封裝基底102。封裝基底102嵌入有電路104，用於將第一和第二半導體晶片100a、100b引出(out-routing)到例如主機板(未顯示)。電路104形成在一疊介電層106中(在圖1A中統稱為單層)，並包括導電線和導電通孔。導電線和導電通孔的製作技術是例如銅的導電材料。導電線各自沿一個介電層106的頂面橫向設置，而導電通孔各自垂直穿透一個或多個介電層106，以電連接垂直分離的導電線。在一些實施例中，介電層106是積層(build-up)聚合物薄膜，如味之素(Ajinomoto)積層聚合物薄膜。雖然沒有顯示，但在一些實施例中，在一疊介電層106中插入一介電核心層。在一些實施例中，電路104分佈在介電核心層的相對兩側，並通過穿透該介電核心層的導電通孔(也未顯示)連接。介電核心層的製作技術是聚合物材料，如環氧樹脂。在另一實施例中，封裝基底102是一無核心(core-less)的封裝基底，封裝基底102可以有相當小的厚度。

圖1B是一示意性平面圖，例示本揭露一些實施例之每個半導體晶片(即第一和第二半導體晶片100a、100b中的每個)的主動面(active surface，AS)。

參照圖1A和圖1B，每個半導體晶片100a/100b都有主動面AS和遠離主動面AS的背面BS(在圖1A中標示)。主動面AS可以是在半導體基底(例如，矽基底)前表面形成的材料層的最外表面。在這些材料層中形成一積體電路，如記憶體積體電路。可做為積體電路的輸入/輸出(I/O)的電連接器CP可以是材料層中最頂層的導電圖案，並曝露在主動面AS處。在每個半導體晶片100a/100b通過倒裝晶片黏合(flip-chip bonding)方式附著到封裝基底102的一些實施例中，電連接器CP可以是凸點(bumps)、導電柱、導電柱凸點或類似物，並且可以從主動面AS的平面部分突出。然而，在另一實施例中，電連接器CP被形成為導電墊，並且可以或不可以從主動面AS的平面部分突出。本揭露不限於電連接器CP的類型。此外，在一些實施例中，如圖1B所示，電連接器CP形成在主動面AS的一中心區域內。在一些實施例中，電連接器CP可以沿著主動面AS的該中心區域的一個或多個列(例如，沿著兩個列)排列。在另一實施例中，電連接器CP可以沿主動面AS的邊緣排列（例如，圖1B中所示的主動面AS的左和右邊緣）。本揭露不限於電連接器CP的設置。另一方面，每個半導體晶片100a/100b的背面BS可以由該半導體基底的一背面定義，並且可以不含電連接器。

參照圖1A，在一些實施例中，第一半導體晶片100a通過倒裝晶片黏合方式附著到封裝基底102的第一側S1。在一些實施例中，附著到第一半導體晶片100a的主動面AS面向封裝基底102的第一側S1。此外，第一半導體晶片100a的主動面AS處的電連接器CP附著到封裝基底102的第一側S1處曝露的電路104的部分，以便在第一半導體晶片100a中的積體電路和封裝基底102中的電路104之間建立電連接。在一些實施例中，在第一半導體晶片100a的主動面AS和封裝基底102的第一側S1之間鋪設了底層填充物(未顯示)，並橫向包圍電連接器CP。另一方面，第一半導體晶片100a的背面BS遠離封裝基底102的第一側S1。

圖1C是一示意性的平面圖，例示本揭露一些實施例，第一半導體晶片100a和封裝基底102在半導體封裝10的頂側的配置。

參考圖1A和圖1C，在第一半導體晶片100a通過倒裝晶片黏合方式附著到封裝基底102的一些實施例中，第一半導體晶片100a的主動面AS朝向封裝基底102，因此主動面AS處的電連接器CP在圖1C中由虛線描繪。如圖1C所示，第一半導體晶片100a可以設置在封裝基底102的該中心區域內，但本揭露不限於此。在一些實施例中，封裝基底102的基片面積(footprint area)與第一半導體晶片100a的基片面積之比大於1，但小於大約2。在一些實施例中，如果有兩個第一半導體晶片100a，封裝基底102可能不夠大，以致這些第一半導體晶片100a無法並排附著。

參照圖1A，封裝基底102的第二側S2有凹陷CC。凹陷CC大到足以容納第二半導體晶片100b。凹陷CC具有從封裝基底102的第二側S2的平面部分凹入的凹面RS。容納在凹陷CC中的半導體晶片100b通過倒裝晶片黏合方式附著到到凹面RS上。第二半導體晶片100b的主動面AS朝向凹面RS，而第二半導體晶片100b的背面BS朝向遠離凹面RS。第二半導體晶片100b的主動面AS的電連接器CP附著到凹面RS處曝露的電路104的部分，以便在第二半導體晶片100b中的積體電路和封裝基底102中的電路104之間建立電連接。此外，由於第二半導體晶片100b位於凹陷CC中，第二半導體晶片100b的側壁朝向凹陷CC的側壁。在一些實施例中，附著的第二半導體晶片100b完全容納在凹陷CC中，而不是突出於凹陷CC。在一些實施例中，第二半導體晶片100b的側壁可以完全朝向凹陷CC的側壁。此外，凹陷CC的深度可以大於第二半導體晶片100b的高度，因此第二半導體晶片100b的背面BS可以從封裝基底102的第二側S2的平面部分凹陷。或者，凹陷CC的深度可以實質上等於第二半導體晶片100b的高度，並且第二半導體晶片100b的背面BS可以實質上與封裝基底102的第二側S2的平面部分共面。此外，在一些實施例中，在第二半導體晶片100b的主動面AS和封裝基底102的第二側S2的凹面RS之間鋪設一底部填充物(未示出)，並橫向地包圍第二半導體晶片100b的電連接器CP。

參照圖1A和圖1C，在一些實施例中，在半導體封裝10的第二側S2的凹陷CC與在半導體封裝10的第一側S1的第一半導體晶片100a重疊。應當理解，由於圖1C描述的是半導體封裝10頂側的配置，所以在圖1C中，半導體封裝10底側的凹陷CC是由虛線描述的。如圖1C所示，在一些實施例中，凹陷CC的範圍(即，基片面積)大於第一半導體晶片100a的基片面積，如此第一半導體晶片100a就完全與凹陷CC重疊。此外，如圖1C所示，第二半導體晶片100b可以與第一半導體晶片100a完全重疊(因此在圖1C中未顯示)。或者，第二半導體晶片100b可以與第一半導體晶片100a部分重疊，並且第二半導體晶片100b的邊界可以相對於第一半導體晶片100a的邊界橫向偏移。

圖1D是一示意性的平面圖，例示本揭露一些實施例之第二半導體晶片100b和封裝基底102在半導體封裝10的底側的配置。

參照圖1A和圖1D，在第二半導體晶片100b附著到凹陷CC的凹面RS的實施例中，第二半導體晶片100b的主動面AS遠離半導體封裝10的底面，因此第二半導體晶片100b的主動面AS處的電連接器CP由虛線描繪出來。如圖1D所示，凹陷CC的基片面積大於第二半導體晶片100b的基片面積，並且第二半導體晶片100b的邊緣與凹陷CC的邊緣橫向間隔開。然而，凹陷CC可能不夠大，無法容納兩個第二半導體晶片100b。

參照圖1A，第一半導體晶片100a被封裝膠108封裝。封裝膠108橫跨在封裝基底102的第一側S1上，並橫向封裝了第一半導體晶片100a。在一些實施例中，封裝膠108形成的高度大於第一半導體晶片100a的厚度，如此第一半導體晶片100a就被封裝膠108包住。在一些實施例中，第一半導體晶片100a的背面BS被封裝膠108覆蓋。此外，在一些實施例中，封裝膠108更沿封裝基底102的側壁延伸。在一些實施例中，封裝基底102與第一半導體晶片100a一起被封裝膠108橫向封裝。封裝膠108的製作技術可以是聚合物材料。例如，可以包括環氧樹脂、酚醛樹脂或類似的聚合物材料。

應當理解，為了簡潔起見，圖1C中省略了封裝膠108的說明。當觀察半導體封裝10的頂面時，第一半導體晶片100a和封裝基底102實際上可能被封裝膠108覆蓋。

參照圖1A，第二半導體晶片100b被封裝膠110封裝。凹陷CC由封裝膠110填充，如此，容納在凹陷CC中的第二半導體100b被封裝膠110包裹著。在一些實施例中，封裝膠110可以不沿封裝基底102的第二側S2的平面部分延伸。在一些實施例中，封裝基底102的第二側S2在凹陷CC處被封裝膠110覆蓋，而在其他地方不被封裝膠110覆蓋。此外，覆蓋封裝基底102的第一側S1和側壁的封裝膠108可以與填充在封裝基底102的第二側S2的凹陷CC的封裝膠110物理分離。在一些實施例中，封裝膠110的底面與封裝基底102的第二側S2的平面部分實質上共面。在凹陷CC的深度大於第二半導體晶片100b的高度的一些實施例中，第二半導體晶片100b可以完全埋在封裝膠110中，並且第二半導體晶片100b的背面BS可以被封裝膠110的底部部分覆蓋。或者，在那些凹陷CC的深度與第二半導體晶片100b的高度實質上共面的實施例中，封裝膠110的底面可以與第二半導體晶片100b的背面BS實質上共面。與封裝膠108類似，封裝膠110的製作技術可以是聚合物材料，例如環氧樹脂、酚醛樹脂或類似的聚合物材料。

應當理解，儘管在圖1D中封裝膠110被描述為橫向包圍第二半導體晶片100b，但封裝膠110可以替代性地覆蓋第二半導體晶片100b的背面BS，如上所述。

參照圖1A和圖1D，在一些實施例中，半導體封裝10更包括電連接器112。電連接器112可以設置在封裝基底102的第二側S2，並與嵌入封裝基底102中的電路104電性連接。因此，第一和第二半導體晶片100a、100b中的積體電路可以通過電路104引導(route)到電連接器112，並且電連接器112可以做為半導體封裝10的I/O功能。在一些實施例中，電連接器112經設置在封裝基底102的第二側S2的平面部分。在一些實施例中，電連接器112設置在凹陷CC周圍，第二半導體晶片100b以及填充在凹陷CC中的封裝膠110被電連接器112橫向包圍。電連接器112可以是凸點、導電柱、導電柱凸點或類似的東西，本揭露不限於電連接器112的類型。

由於附著在封裝基底102的相對側S1、S2的第一和第二半導體晶片100a、100b被整合(integrated)在半導體封裝10中，所以半導體封裝10可以被描述為雙晶片封裝。此外，與半導體晶片並排放置或堆疊在封裝基底單側的雙晶片封裝相比，半導體封裝10可以為第一和第二半導體晶片100a、100b提供實質上一致的佈線路徑(routing paths)。因此，可以避免具有較長佈線路徑的特定半導體晶片的訊號延遲，並且更可以提高半導體封裝10的操作頻率。

圖2是半導體封裝10的示意性截面圖，例示本揭露一些實施例，標明從第一和第二半導體晶片100a、100b延伸到電連接器112之一的佈線路徑。

參照圖2，做為範例，第一半導體晶片100a中的積體電路可以沿著佈線路徑RP1引導到電連接器112之一(標記為電連接器112')，而第二半導體晶片100b中的積體電路可以沿著佈線路徑RP2引導到該電連接器112'。當訊號從第一半導體晶片100a沿佈線路徑RP1傳輸到電連接器112'時，訊號最初通過第一半導體晶片100a的主動面AS處的一個電連接器CP下行到封裝基底102中的電路104，然後在電路104中橫向移動，並被引導到電連接器112'。另一方面，當訊號從第二半導體晶片100b沿佈線路徑RP2傳輸到電連接器112'時，訊號最初通過第二半導體晶片100b的主動面AS處的一個電連接器CP上升到封裝基底102中的電路104，然後在電路104中橫向移動，並被引導到電連接器112'。由於第二半導體晶片100b可以與第一半導體晶片100a重疊，因此佈線路徑RP1中的橫向部分的長度可以等於或略長/短于佈線路徑RP2中的橫向部分的長度。此外，由於第一半導體晶片100a設置在封裝基底102的第一側S1，而第二半導體晶片100b設置在封裝基底102的第二側S2的凹陷CC中，因此，佈線路徑RP1、RP2可以更容易地調整為具有實質上相同高度的垂直部分。因此，可以將佈線路徑RP1、RP2設計成具有實質上相同的距離，並且可以有效地減少第一和第二半導體晶片100a、100b的佈線不一致。

圖3是一流程圖，例示本揭露一實施例，半導體封裝10的製備方法。圖4A至圖4H是示意性截面圖，說明在圖3所示製備過程中各個階段的中間結構。

參照圖3和圖4A，執行步驟S11，並提供一初始封裝基底400。初始封裝基底400將被塑形和切割(singulate)，以形成參照圖1A描述的封裝基底102，並包括介電層106的疊層以及鋪設在介電層106的疊層中的電路104。靠近初始封裝基底400的第二側S2的介電層106的部分疊層106a可以不含電路104，並將被移除以形成如參考圖1A所述的凹陷CC。

參照圖3和圖4B，執行步驟S13，初始封裝基底400被塑形以形成參照圖1A描述的凹陷CC。在塑形過程中，可將介電層106的部分疊層106a移除。在一些實施例中，介電層106的部分疊層106a的移除包括鐳射製程。此外，在一些實施例中，在移除介電層106的部分疊層106a期間，第二側S2朝上。此外，在一些實施例中，初始封裝基底400在移除過程中由載體(未示出)支撐。

參照圖3和圖4C，執行步驟S15，第二半導體晶片100b被附著到凹陷CC的凹面RS。在一些實施例中，第二半導體晶片100b通過倒裝晶片黏合方式附著到凹面RS。在一些實施例中，附著的第二半導體晶片100b的主動面AS朝向凹面RS，並且在主動面AS的電連接器CP被附著到凹面RS處曝露的電路104的部分。在倒裝晶片黏合製程中，第二半導體晶片100b可以通過拾取和放置(pick-and-place，PNP)裝置放置在凹面RS上，然後可以進行熱處理，以將第二半導體晶片100b黏合到凹面RS。在一些實施例中，提供一底部填充物(未示出)以填充第二半導體晶片100b和凹面RS之間的空間，並且第二半導體晶片100b的主動面AS處的電連接器CP可被底部填充物橫向包圍。

參照圖3和圖4D，執行步驟S17，第二半導體晶片100b被封裝膠402所封裝。如參考圖1A所述，封裝膠402將被減薄以形成封裝膠110。目前，封裝膠402填滿了凹陷CC的剩餘空間，並可延伸到初始封裝基底400的第二側S2的平面部分。

參照圖3和圖4E，執行步驟S19，封裝膠402被減薄以形成參照圖1A描述的封裝膠110。在減薄過程中，初始封裝基底400的第二側S2的平面部分以上的封裝膠402的一部分被移除。因此，初始封裝基底400的第二側S2的平面部分目前曝露出來，而凹陷的CC仍然被填充。在一些實施例中，用於減薄封裝膠402的方法包括一平坦化製程。例如，該平坦化製程包括拋光製程、蝕刻製程或其組合。

參照圖3和圖4F，執行步驟S21，第一半導體晶片100a被附著到初始封裝基底400的第一側S1。在一些實施例中，在附著第一半導體晶片100a之前，與第二半導體晶片100b附著的初始封裝基底400可以在初始封裝基底400的第一側S1處從可能的載體(未示出)釋放，並且可以被翻轉，因此初始封裝基底400的第一側S1可以朝上。此外，翻轉的初始封裝基底400的第二側S2可由另一載體(未示出)支撐。在一些實施例中，第一半導體晶片100a通過翻轉的初始封裝基底400的第一側S1附著到初始封裝基底400的第一側S1。在一些實施例中，附著的第一半導體晶片100a的主動面AS朝向初始封裝基底400的第一側S1，並且在主動面AS的電連接器CP被附著到初始封裝基底400的第一側S1處曝露的電路104的部分。在倒裝晶片黏合製程中，第一半導體晶片100a可以通過PNP裝置放置在初始封裝基底400的第一側S1上，然後可以執行熱處理以將第一半導體晶片100a黏合到初始封裝基底400的第一側S1上。在一些實施例中，提供一底部填充物(未示出)以填充第一半導體晶片100a和初始封裝基底400的第一側S1之間的空間，並且第一半導體晶片100a的主動面AS處的電連接器CP可被底部填充物橫向包圍。

參照圖3和圖4G，執行步驟S23，初始封裝基底400被切割以形成封裝基底102，如參照圖1A、圖1C和圖1D所述。在一些實施例中，該切割包括刀片鋸切製程、鐳射切割製程或類似的製程。

參照圖3和圖4H，執行步驟S25，第一半導體晶片100a被封裝膠108所封裝。如參考圖1A所述，封裝膠108可以橫向包圍第一半導體晶片100a以及填充在第一半導體晶片100a和封裝基底102之間的可選的底部填充物(未示出)。在一些實施例中，第一半導體晶片100a被封裝膠108包覆，並且第一半導體晶片100a的背面BS被封裝膠108的頂部部分覆蓋。此外，在一些實施例中，封裝膠108可更沿封裝基底102的側壁延伸，因此封裝基底102也被封裝膠108橫向封裝。

參照圖3A和圖1A，執行步驟S27，電連接器112在封裝基底102的第二側S2形成。在一些實施例中，在形成電連接器112之前，可以在封裝基底102的第二側S2處從可能的載體(未示出)釋放當前的封裝結構，然後翻轉過來，使封裝基底102的第二側S2朝上。隨後，電連接器112在封裝基底102的第二側S2的平面部分內形成。

到此為止，半導體封裝10已經形成。半導體封裝10更可以通過電連接器112與另一封裝部件(component)結合。

圖5是一示意性的截面圖，例示本揭露一些實施例之半導體封裝20。半導體封裝20類似於參照圖1A描述的半導體封裝10。將只描述半導體封裝10、20之間的差異，相同或類似的部分將不再重複。此外，類似的數字參考表示類似的部件(例如，圖1A中所示的封裝膠108和圖5中所示的封裝膠108')。

參照圖5，在一些實施例中，封裝第一半導體晶片100a的封裝膠108'可以不覆蓋封裝基底102的側壁。在一些實施例中，封裝膠108'的側壁可以與封裝基底102的側壁實質上共面。

圖6是一流程圖，例示本揭露一實施例之半導體封裝20的製備方法。圖7A至圖7B是示意性截面圖，說明在圖6所示製備過程中各個階段的中間結構。

參照圖6，製備過程可從參照圖3和圖4A至圖4F所述的步驟S11、S13、S15 S17、S19和S21開始。到此為止，第一半導體晶片100a已經被附著到初始封裝基底400的第一側S1。

可以不執行步驟S23以使初始封裝基底400切割，而執行步驟S25以用封裝膠700封裝第一半導體晶片100a，如圖7A所示。封裝膠700可以提供在初始封裝基底400的第一側S1上，並且可以橫向包圍第一半導體晶片100a以及填充在第一半導體晶片100a和封裝基底102之間的可選底部填充物(未顯示)。在一些實施例中，第一半導體晶片100a被封裝膠700包覆，第一半導體晶片100a的背面BS被封裝膠700的頂部部分覆蓋。

參照圖6和圖7B，執行步驟S23，當前的包裝結構被切割。由於封裝膠700已經在初始封裝基底400上形成，封裝膠700和初始封裝基底400可以同時被切割。封裝膠700被切割以形成封裝膠108'，而初始封裝基底400被切割以形成封裝基底102。

隨後，執行步驟S27，在封裝基底102的第二側S2的平面部分形成電連接器112，以形成參照圖5所述的半導體封裝20。

圖8A是一示意性截面圖，例示本揭露一些實施例之半導體封裝30。半導體封裝30類似於參照圖1A描述的半導體封裝10。將只描述半導體封裝10、30之間的差異，相同或相似的部分將不再重複。

參照圖8A，在一些實施例中，第一半導體晶片100a通過線接合(wire bonding)的方式接合到封裝基底102的第一側S1。在一些實施例中，第一半導體晶片100a的背面BS朝向封裝基底102的第一側S1，而第一半導體晶片100a的主動面AS朝向遠離封裝基底102的第一側S1。此外，在第一半導體晶片100a的主動面AS的電連接器CP可以通過接合線800被引導到曝露在封裝基底102的第一側S1的電路104的部分。鍵合線800可以在第一半導體晶片100a的附著後形成，並且其製作技術是導電材料，例如金或金合金。

圖8B是一示意性平面圖，例示本揭露一些實施例之半導體封裝30中的第一半導體晶片100a的主動面AS。

參照圖8A和圖8B，在電連接器CP形成在第一半導體晶片100a的主動面AS的該中心區域內的一些實施例中，第一半導體晶片100a可更包括主動面AS處的重分佈線RL和重分佈墊RP。重分佈墊RP沿第一半導體晶片100a的主動面AS的邊緣佈置(例如，如圖8B所示的主動面AS的左和右邊緣)。重分佈線RL分別在電連接器CP之一者和重分佈墊RP的相應之一者之間延伸，以便在電連接器CP和重分佈墊RP之間建立電連接。通過設置重分佈線RL和重分佈墊RP，電連接器CP可以被引導到第一半導體晶片100a的主動面AS的邊緣。如圖8A所示，接合線800可以從重重分佈墊RP延伸到封裝基底102的第一側S1處曝露的電路104的部分。

半導體封裝30被描述為更具有沿封裝基底102的側壁延伸的封裝膠108。然而，在替代性的實施例中，封裝膠108可以被參照圖5描述的封裝膠108'所取代，如此，封裝基底102的側壁可以與封裝膠108'的側壁實質上共面。

如上所述，附著在封裝基底相對兩側的第一和第二半導體晶片被整合在半導體封裝中，該半導體封裝可被描述為雙晶片封裝。此外，與半導體晶片並排設置或堆疊在封裝基底單側的雙晶片封裝相比，根據本揭露的實施例的半導體封裝可以為第一和第二半導體晶片提供實質上一致的佈線路徑。因此，可以避免具有較長佈線路徑的特定半導體晶片的訊號延遲，並且更可以提高半導體封裝的操作頻率。

在本揭露之一實施例提供一種半導體封裝。該半導體封裝包括：一封裝基底，具有一第一側和遠離該第一側的一第二側，其中該第二側具有從該第二側的一平面部分凹入的一凹陷；一第一半導體晶片，附著到該封裝基底的該第一側；一第二半導體晶片，附著到該凹陷的一凹面；一第一封裝膠，覆蓋該封裝基底的該第一側並封裝該第一半導體晶片；以及一第二封裝膠，填充該凹陷並封裝該第二半導體晶片。

在本揭露之另一實施例提供一種半導體封裝。該半導體封裝包括：一封裝基底，具有一第一側和遠離該第一側的一第二側，其中該第二側具有從該第二側的一平面部分凹入的一凹陷；一第一半導體晶片，附著到該封裝基底的該第一側，其中該第一半導體晶片的一主動面朝向該封裝基底；以及一第二半導體晶片，附著到該凹陷的一凹面並與該第一半導體晶片重疊，其中該第二半導體晶片的一主動面朝向該封裝基底該第二側的該凹面。

在本揭露之又一實施例提供一種半導體封裝的製備方法。該製備方法包括：提供具有一第一側和與該第一側相對的一第二側的一封裝基底；從該第二側移除該封裝基底的一部分，以形成具有從該封裝基底的該第二側的一平面部分凹入的一凹陷；將一第一半導體晶片附著在該封裝基底的該第一側；將一第二半導體晶片附著在該凹陷的該凹面；用一第一封裝膠封裝該第一半導體晶片；以及將一第二封裝膠填充到該凹陷以封裝該第二半導體晶片。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。

10:半導體封裝

20:半導體封裝

30:半導體封裝

100a:第一半導體晶片

100b:第二半導體晶片

102:封裝基底

104:電路

106:介電層

106a:部分疊層

108:封裝膠

108':封裝膠

110:封裝膠

112:電連接器

112':電連接器

400:初始封裝基底

402:封裝膠

700:封裝膠

800:接合線

AS:主動面

BS:背面

CC:凹陷

CP:電連接器

RL:重分佈線

RP:重分佈墊

RP1:佈線路徑

RP2:佈線路徑

RS:凹面

S1:第一側

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

S2:第二側

S21:步驟

S23:步驟

S25:步驟

S27:步驟

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1A例示本揭露一些實施例之一半導體封裝的截面示意圖。 圖1B例示本揭露一些實施例之每個半導體晶片的主動面(active surface)的平面示意圖。 圖1C例示本揭露一些實施例之第一半導體晶片和封裝基底在該半導體封裝的頂側的配置。 圖1D例示本揭露一些實施例之第二半導體晶片和封裝基底在該半導體封裝的底側的配置的平面示意圖。 圖2例示本揭露一些實施例，標明佈線路徑(從第一和第二半導體晶片延伸到電連接器之一)之該半導體封裝的截面示意圖。 圖3例示本揭露一實施例之半導體封裝的製備方法的流程圖。 圖4A至圖4H說明在圖3所示製備過程中各個階段的中間結構的截面示意圖。 圖5例示本揭露一些實施例之另一半導體封裝的截面示意圖。 圖6例示本揭露一實施例之該另一半導體封裝的製備方法的流程圖。 圖7A至圖7B說明在圖6所示製備過程中各個階段的中間結構的截面示意圖。 圖8A例示本揭露一些實施例之又一半導體封裝的截面示意圖。 圖8B例示本揭露一些實施例之該又一半導體封裝中第一半導體晶片的該主動面的平面示意圖。

10:半導體封裝

100a:第一半導體晶片

100b:第二半導體晶片

102:封裝基底

104:電路

106:介電層

108:封裝膠

110:封裝膠

112:電連接器

AS:主動面

BS:背面

CC:凹陷

CP:電連接器

RS:凹面

S1:第一側

S2:第二側

Claims (16)

1. 一種半導體封裝，包括：一封裝基底，具有一第一側和遠離該第一側的一第二側，其中該第二側具有從該第二側的一平面部分凹入的一凹陷；一電連接器，設置在該第二側的該平面部分；一第一半導體晶片，附著到該封裝基底的該第一側；一第二半導體晶片，附著到該凹陷的一凹面；一第一封裝膠，覆蓋該封裝基底的該第一側並封裝該第一半導體晶片；以及一第二封裝膠，填充該凹陷並封裝該第二半導體晶片；其中該第一半導體晶片和該第二半導體晶片具有實質上相同高度的垂直部分佈線路徑。
2. 如請求項1所述的半導體封裝，其中該第一半導體晶片與該第二半導體晶片重疊。
3. 如請求項1所述的半導體封裝，其中該凹陷的一深度大於該第二半導體晶片的一高度。
4. 如請求項3所述的半導體封裝，其中該第二半導體晶片的一底面從該封裝基底的該第二側的該平面部分凹入，並由該第二封裝膠的一底面部分覆蓋。
5. 如請求項1所述的半導體封裝，其中該凹陷的一深度實質上等於該第二半導體晶片的一高度。
6. 如請求項5所述的半導體封裝，其中該第二半導體晶片的一底面與該第二封裝膠的一底面以及該封裝基底的該第二側的該平面部分實質上共面。
7. 如請求項1所述的半導體封裝，其中該第二封裝膠和該第二半導體晶片被該電連接器橫向包圍。
8. 如請求項1所述的半導體封裝，其中該第一封裝膠更沿該封裝基底的一側壁延伸。
9. 如請求項1所述的半導體封裝，其中該第一封裝膠的一側壁與該封裝基底的一側壁實質上共面。
10. 一種半導體封裝，包括：一封裝基底，具有一第一側和遠離該第一側的一第二側，其中該第二側具有從該第二側的一平面部分凹入的一凹陷；一第一半導體晶片，附著到該封裝基底的該第一側，其中該第一半導體晶片的一主動面朝向該封裝基底，以及，其中該第一半導體晶片的該主動面的一電連接器連接到該封裝基底的該第一側；以及 一第二半導體晶片，附著到該凹陷的一凹面並與該第一半導體晶片重疊，其中該第二半導體晶片的一主動面朝向該封裝基底的該第二側的該凹面，以及，其中該第二半導體晶片的該主動面的一電連接器附著到該封裝基底的該第二側的該凹面；其中該第一半導體晶片和該第二半導體晶片具有實質上相同高度的垂直部分佈線路徑。
11. 一種半導體封裝的製備方法，包括：提供一封裝基底，具有一第一側和與該第一側相對的一第二側；從該第二側移除該封裝基底的一部分，以形成一凹陷，該凹陷從該封裝基底的該第二側的一平面部分凹入；在該第二側的該平面部分形成一電連接器；將該第一半導體晶片附著到該封裝基底的該第一側；將一第二半導體晶片附著到該凹陷的一凹面；用一第一封裝膠封裝該第一半導體晶片；以及將一第二封裝膠填充到該凹陷處，以封裝該第二半導體晶片；其中該第一半導體晶片和該第二半導體晶片具有實質上相同高度的垂直部分佈線路徑。
12. 如請求項11所述的半導體封裝的製備方法，其中該第一半導體晶片和該第二半導體晶片分別通過一倒裝晶片黏合(flip-chip bonding)方式附著到該封裝基底上。
13. 如請求項11所述的半導體封裝的製備方法，更包括：在形成該第一封裝膠之前，對該封裝基底進行切割(singulate)。
14. 如請求項11所述的半導體封裝的製備方法，更包括：在形成該第一封裝膠後，對該第一封裝膠和該封裝基底進行切割。
15. 如請求項11所述的半導體封裝的製備方法，其中該第二半導體晶片的附著和該第二封裝膠的形成是在該第一半導體晶片的附著和該第一封裝膠的形成之前進行。
16. 如請求項11所述的半導體封裝的製備方法，其中該第一半導體晶片被附著到該封裝基底的該第一側與該封裝基底的該第二側的該凹陷重疊的區域。

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