[go: up one dir, main page]

TWI771189B - 動態隨機存取記憶體及其製造方法 - Google Patents

動態隨機存取記憶體及其製造方法 Download PDF

Info

Publication number
TWI771189B
TWI771189B TW110134666A TW110134666A TWI771189B TW I771189 B TWI771189 B TW I771189B TW 110134666 A TW110134666 A TW 110134666A TW 110134666 A TW110134666 A TW 110134666A TW I771189 B TWI771189 B TW I771189B
Authority
TW
Taiwan
Prior art keywords
hard mask
width
trenches
active
silicon substrate
Prior art date
Application number
TW110134666A
Other languages
English (en)
Other versions
TW202218115A (zh
Inventor
施江林
林育廷
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202218115A publication Critical patent/TW202218115A/zh
Application granted granted Critical
Publication of TWI771189B publication Critical patent/TWI771189B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一種DRAM，其包括矽基板、埋藏字線及主動區。矽基板具有載體表面。埋藏字線埋藏在矽基板中。主動區位於載體表面上。埋藏字線與主動區相交。每一埋藏字線在主動區中的一者中具有第一寬度，且在主動區外具有第二寬度，並且第一寬度大於第二寬度。亦提供了一種DRAM的製造方法。

Description

動態隨機存取記憶體及其製造方法
本揭示內容係關於一種動態隨機存取記憶體(dynamic random access memory，DRAM)。更具體地，本揭示內容係關於一種具有埋藏字線的DRAM及其製造方法。
習用DRAM單元包括電晶體及與該電晶體耦合的電容器。當DRAM密度增加時，傳統平面電晶體的通道長度會減少，從而導致短通道效應，包括汲極導致位障降低(drain-induced barrier lowering，DIBL)等。裝置尺寸的縮小減少了字線與位元線之間的距離，且最終在該等字線與位元線之間引起更高的寄生電容。
將字線埋藏在基板中的埋藏字線(buried-WL)DRAM結構為解決該問題的解決方案之一。然而，當結構進一步縮小時，淺溝槽隔離(shallow trench isolation，STI)的蝕刻深度會發生很大變化，且最終在形成埋藏字線後引起字線干擾。
因此，本揭示內容提供了一種具有埋藏字線的DRAM及其製造方法。
根據本揭示內容的實施例，一種DRAM包括矽基板、埋藏字線及主動區。矽基板具有載體表面。埋藏字線埋藏在矽基板中。主動區位於載體表面上。埋藏字線與主動區相交。每一埋藏字線在主動區中的一者中具有第一寬度，且在主動區外具有第二寬度，並且第一寬度大於第二寬度。
在本揭示內容的實施例中，每一埋藏字線包括至少一個導電結構。導電結構的材料包括多晶矽或鎢。
在本揭示內容的實施例中，每一主動區包括汲極區及源極區。源極區位於汲極區之間。載體表面上的每一汲極區的形狀為平行四邊形。
根據本揭示內容的實施例，一種製造方法包括以下步驟：在矽基板的載體表面上設置第一硬遮罩；設置第二硬遮罩；在矽基板上蝕刻第二溝槽；在矽基板上蝕刻第一溝槽；及分別在第二溝槽中設置埋藏字線。矽基板具有主動條帶及隔離條帶，並且主動條帶設置於載體表面上，且隔離條帶分隔主動條帶。第二硬遮罩設置在第一硬遮罩上。經由第二硬遮罩的第二開口在矽基板上蝕刻第二溝槽。在蝕刻第一溝槽之前，氧化物結構分別設置在第二溝槽中。經由第一硬遮罩的第一開口在矽基板上蝕刻第一溝槽，以及在第二溝槽中的氧化物結構上蝕刻第三溝槽。第二溝槽 將主動條帶切割成複數個主動區。
在本揭示內容的實施例中，每一埋藏字線包括至少一個導電結構。導電結構的材料包括多晶矽或鎢。
在本揭示內容的實施例中，每一第一開口的第一面積小於每一第二開口的第二面積。
在本揭示內容的實施例中，在第二溝槽中設置氧化物結構之後，第二溝槽中的氧化物結構的頂表面與載體表面共面。
在本揭示內容的實施例中，主動條帶沿第一方向延伸。每一主動條帶在第二方向上的第三寬度為一致的。第二方向垂直於第一方向。
在本揭示內容的實施例中，在將第二硬遮罩設置在第一硬遮罩上之後，第二硬遮罩填充第一硬遮罩的一些第一開口。
在本揭示內容的實施例中，主動條帶沿第一方向延伸。在第一方向上，每一第一開口具有第四寬度，並且每一第二開口具有第五寬度。第五寬度大於第四寬度。
藉由DRAM的上述配置，可減少字線干擾及單一記憶體單元故障，並且可提高DRAM的密度。
前文已經相當寬泛地概述了本揭示內容的特徵及技術優點，以便可以更好地理解以下揭示內容的詳細描述。本揭示內容的附加特徵及技術優點在下文中描述，並且形成本揭示內容的請求項的主題。本領域技術人員應當理解，所揭示的概念及具體實施例可用作修改或設計其他結構或 製程的基礎，以實現本揭示內容的目的。本領域技術人員亦應該認識到，此等等效構造不脫離發明申請專利範圍中闡述的本揭示內容的精神或範疇。
應當理解，前文一般描述及以下詳細描述均以實例描述，且旨在提供對所要求保護發明的進一步解釋。
100:矽基板
101:載體表面
102:主動條帶
103:隔離條帶
104:第二溝槽
105:氧化物結構
106:頂表面
107:第一溝槽
108:第三溝槽
109:主動區
110:氧化物層
111:氮化物層
112:光阻劑層
113:開口
120:第一硬遮罩
121:第一開口
130:第二硬遮罩
131:第二開口
132:氧化物層
133:矽層
134:底層
140:埋藏字線
141、142:導電結構
143:氮化物層
1010:源極區
1011、1012:汲極區
B-B:割面線
d1:第一方向
d2:第二方向
d3:第三方向
w1-w7:寬度
結合附圖，藉由閱讀以下實施例的詳細描述，可以更全面地理解本揭示內容：第1A圖至第8A圖為本揭示內容的實施例的DRAM製造製程的平面示意圖；及第1B圖至第8B圖分別為根據第1A圖至第8A圖中的割面線B-B的示意性剖視圖。
現將詳細參考本揭示內容的當前實施例，本揭示內容的實例在附圖中示出。在可能的情況下，在附圖及描述中使用相同的元件符號來指代相同或相似的部件。
應當理解，儘管術語第一、第二、第三等在本文中可用於描述各種元件、組件、區域、層或部分，但此等元件、組件、區域、層或部分不受此等術語的限制。相反，此等術語僅用於將一個元件、組件、區域、層或部分與另一區域、層或部分區分開。因此，在不脫離本揭示內容的教導的情況下，下面討論的第一元件、部件、區域、層或部分可稱為第二元件、部件、區域、層或部分。
本文使用的術語僅用於描述特定實施例的目的，並 不旨在限制於本揭示內容的概念。如本文所用，單數形式「一(a)」、「一(an)」及「該」亦旨在包括複數形式，除非上下文另有明確指示。應進一步理解，在本說明書中使用時，術語「包含(comprises)」及「包含(comprising)」指出存在所述特徵、整數、步驟、操作、元件或組件，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件或其群組。
如本文所用，在本揭示內容中使用術語「圖案化」及「經圖案化」來描述在表面上形成預定圖案的操作。圖案化操作包括各種步驟及製程，且根據不同的實施例而變化。在一些實施例中，採用圖案化製程對現有的膜或層進行圖案化。圖案化製程包括以下步驟：在現有的膜或層上形成遮罩；及用蝕刻製程或其他移除製程移除未掩蔽的膜或層。遮罩可以為光阻劑或硬遮罩。在一些實施例中，採用圖案化製程直接在表面形成經圖案化層。圖案化製程包括以下步驟：在表面形成感光膜；進行微影術製程；及進行顯影製程。剩餘的感光膜被保留並整合至半導體裝置中。
第1A圖至第8A圖為本揭示內容的實施例的DRAM製造製程的平面示意圖，第1B圖至第8B圖分別為沿第1A圖至第8A圖中的割面線B-B的示意性剖視圖，並且割面線B-B平行於第一方向d1。
參看第1A圖及第1B圖，在本揭示內容的實施例中，矽基板100具有載體表面101。
例如，在實施例中，氧化物層110及氮化物層111設置在矽基板100的載體表面101上，並且氧化物層110位於矽基板100與氮化物層111之間。此外，在氮化物層111上設置光阻劑層112，對光阻劑層112進行圖案化，並且曝露部分的氮化物層111。
具體地，光阻劑層112具有複數個開口113，並且每一開口113沿第一方向d1延伸。在第二方向d2上，開口113之間的間隙具有寬度w7。例如，在實施例中，間隙的寬度w7約為12nm。然而，本實施例不限於此。間隙的寬度w7可以在約10nm至約14nm的範圍內。
參看第2A圖及第2B圖，蝕刻部分矽基板100。具體地，蝕刻後移除第1B圖中的氮化物層111及氧化物層110，在矽基板100上保留複數個主動條帶102，並且在主動條帶102之間設置有複數個隔離條帶103。
隔離條帶103將主動條帶102分隔開。換言之，每一隔離條帶103設置在兩個主動條帶102之間。
例如，隔離條帶103的材料可包括氧化物，但本揭示內容不限於此。
具體地，隔離條帶103與主動條帶102平行。此外，隔離條帶103與主動條帶102均沿第一方向d1延伸，並且在第二方向d2上，每一主動條帶102的第三寬度w3為一致的，且第一方向d1垂直於第二方向d2。
在實施例中，在第二方向d2上，每一隔離條帶103具有第六寬度w6，且第三寬度w3與第六寬度w6之 比為約1.8：1，但本揭示內容不限於此。在本揭示內容的另一實施例中，第三寬度w3與第六寬度w6之比的範圍為約1.4：1至約2.3：1。
參看第3A圖及第3B圖，第一硬遮罩120設置在矽基板100的載體表面101上。在實施例中，第一硬遮罩120具有複數個第一開口121。
此外，在第一方向d1上，每一第一開口121具有第四寬度w4。例如，本實施例中的第四寬度w4為約24nm，但本揭示內容不限於此。在一些實施例中，第四寬度w4的範圍可為約23nm至約25nm。
具體地，在實施例中，在設置第一硬遮罩120時，主動條帶102平行且保持未裁邊。第一硬遮罩120的第一開口121與主動條帶102重疊。
例如，在實施例中，每一第一開口121形成為條帶狀，並且每一主動條帶102與不止一個第一開口121重疊。第一開口121沿第三方向d3延伸，並且第一方向d1與第三方向d3的夾角為銳角，且第二方向d2與第三方向d3的夾角為銳角。
另外，蝕刻硬遮罩層122可包括氮化物及矽，並且設置在第一硬遮罩120與矽基板100的載體表面101之間用於矽蝕刻。第一硬遮罩120在載體表面101上的分佈面積與蝕刻硬遮罩層122在載體表面101上的分佈面積實質相同。
參看第4A圖及第4B圖，在第一硬遮罩120上 設置第二硬遮罩130。具體地，在具有第一硬遮罩120的矽基板100上設置第二硬遮罩130，並且一些第一開口121填充有第二硬遮罩130。第二硬遮罩130具有複數個第二開口131，且每一第二開口131與第一硬遮罩120的第一開口121中的一者對齊。換言之，每一第二開口131曝露第一硬遮罩120的第一開口121中的一者。
例如，在實施例中，第二硬遮罩130具有氧化物層132、矽層133及底層134。底層134包括用於間隙填充及均勻性的有機材料。每一第二開口131穿過氧化物層132、矽層133及底層134，且與第一開口121中的一者對齊。一些第一開口121填充有底層134。
此外，在第一方向d1上，每一第二開口131具有第五寬度w5，且第五寬度w5大於第四寬度w4。例如，本實施例中的第五寬度w5為約41nm，但本揭示內容不限於此。在一些實施例中，第五寬度w5的範圍可為約39nm至約43nm。
此外，每一第二開口131形成為圓形。第二開口131曝露由隔離條帶103及第一硬遮罩120界定的部分主動條帶102。
參看第5A圖及第5B圖，使用第二硬遮罩130蝕刻矽基板100，且形成複數個第二溝槽104。具體地，蝕刻移除由第二硬遮罩130曝露的矽基板100的部分主動條帶102、隔離條帶103以及第一硬遮罩120的第一開口121，並且第二硬遮罩130位於第一硬遮罩120上方。因 此，第二硬遮罩130進一步增加蝕刻深度，並且第二溝槽104的尺寸可以是薄的。
在實施例中，第二溝槽104將主動條帶102切割成複數個主動區109。換言之，實施例的主動區109由第二溝槽104分隔。
此外，第二溝槽104的蝕刻及隔離條帶103的蝕刻在不同的步驟中進行。因此，可適當控制第二溝槽104及隔離條帶103的深度。
參看第6A圖及第6B圖，在矽基板100上設置複數個氧化物結構105之後，移除第二硬遮罩130。實施例的矽基板100具有第二溝槽104，並且氧化物結構105分別設置在第二溝槽104中。第一硬遮罩120的第一開口121曝露氧化物結構105及矽基板100的部分載體表面101。
例如，在實施例中，氧化物結構105的材料可包括氧化物或氧化物與氮化物，並且氧化物結構105的頂表面106與載體表面101共面。
參看第7A圖及第7B圖，使用第一硬遮罩120蝕刻矽基板100及其中的氧化物結構105。具體地，經由第一硬遮罩120的第一開口121在矽基板100中蝕刻第一溝槽107，以及在第二溝槽104中的氧化物結構105中蝕刻第三溝槽108。
參看第8A圖及第8B圖，複數個埋藏字線140分別設置在第一溝槽107及第三溝槽108中。具體地，埋 藏字線140可以沿第三方向d3設置。
具體地，埋藏字線140可包括導電結構141及導電結構142。氮化物層143可覆蓋導電結構142。導電結構141的材料可包括鎢，並且導電結構142的材料可包括多晶矽，且氮化物層143的材料可包括氮化物。
埋藏字線140的設置在蝕刻第一溝槽107及第三溝槽108之後進行，因此第一溝槽107及第三溝槽108的內表面可以在沈積埋藏字線140之前清潔。主動區109外部的埋藏字線140可進行適當的隔離，而不會引起電流洩漏。
此外，在實施例的DRAM 200中，埋藏字線140與主動區109相交，且每一埋藏字線140在主動區109的一者中具有第一寬度w1，且在主動區109之外具有第二寬度w2。第二寬度w2小於第一寬度w1，並且主動區109的密度可以提高。
此外，主動區109包括源極區1010、汲極區1011及汲極區1012。源極區1010位於汲極區1011與汲極區1012之間，並且載體表面101上的每一汲極區1011、1012的形狀為平行四邊形。
換言之，亦參看第5A圖及第5B圖，第二溝槽104的蝕刻以薄且精確的方式切割主動條帶102，因此，可以提高主動區109的密度，並且汲極區1011、1012的形狀可為平行四邊形。此外，汲極區1011、1012的尺寸可以很大，此舉可進一步減少設置電容器時的單一記憶 體單元故障。
如上所述，在本揭示內容的實施例的DRAM中，可藉由在主動區外部具有較薄寬度的埋藏字線來減少字線干擾，並且可藉由主動區減少單一記憶體單元故障，因此，可以提高DRAM的密度。
儘管已經參考本揭示內容的某些實施例相當詳細地描述了本揭示內容，但其他實施例亦為可能的。因此，發明申請專利範圍的精神及範疇不應限於本文所含的實施例的描述。
對本領域技術人員顯而易見的是，在不脫離本揭示內容的範疇或精神的情況下，可以對本揭示內容的結構進行各種修改及變化。綜上所述，本揭示內容旨在涵蓋本揭示內容的修改及變化，只要該等修改及變化落入發明申請專利範圍的範疇內。
107                      : 第一溝槽 108                      : 第三溝槽 120                      : 第一硬遮罩 121                      : 第一開口 B-B                      : 割面線 d1                       : 第一方向 d2                       : 第二方向

Claims (9)

  1. 一種動態隨機存取記憶體，包含：一矽基板，具有一載體表面；複數個埋藏字線，埋藏在該矽基板中，其中每一該等埋藏字線包括一第一導電結構與在該第一導電結構上的一第二導電結構；及複數個主動區，位於該載體表面上；其中該等埋藏字線與該等主動區相交，並且每一該等埋藏字線在該等主動區中的一者中具有一第一寬度，且在該等主動區外具有一第二寬度，並且該第一寬度大於該第二寬度，在該等主動區外的該等第一導電結構的底部低於在該等主動區中的該等第一導電結構的底部，在該等主動區外的該等第二導電結構的頂部與在該等主動區中的該等第二導電結構的頂部齊平。
  2. 如請求項1所述之動態隨機存取記憶體，其中該等第一導電結構包括鎢，該等第二導電結構包括多晶矽。
  3. 如請求項1所述之動態隨機存取記憶體，其中每一該等主動區包含：複數個汲極區；及一源極區，並且該源極區位於該等汲極區之間，且每一該等汲極區 在該載體表面上的一形狀為平行四邊形。
  4. 一種動態隨機存取記憶體的製造方法，包含：在一矽基板的一載體表面上設置一第一硬遮罩，其中該矽基板具有設置在該載體表面上的複數個主動條帶及將該等主動條帶分隔開的複數個隔離條帶；在該第一硬遮罩上設置一第二硬遮罩；經由該第二硬遮罩的複數個第二開口在該矽基板上蝕刻複數個第二溝槽；在該等第二溝槽中分別設置複數個氧化物結構；經由該第一硬遮罩的複數個第一開口在該矽基板上蝕刻複數個第一溝槽以及在該等第二溝槽中的該等氧化物結構上蝕刻複數個第三溝槽；及在該等第一溝槽及該等第三溝槽中分別設置複數個埋藏字線，其中該等第二溝槽將該等主動條帶切割成複數個主動區。
  5. 如請求項4所述之製造方法，其中每一埋藏字線包含：至少一個導電結構；並且該導電結構的材料包括多晶矽或鎢。
  6. 如請求項4所述之製造方法，其中在該等第 二溝槽中設置該等氧化物結構之後，該等第二溝槽中的該等氧化物結構的頂表面與該載體表面共面。
  7. 如請求項4所述之製造方法，其中該等主動條帶沿一第一方向延伸，並且每一該等主動條帶在一第二方向上的一第三寬度為一致的，且該第二方向垂直於該第一方向。
  8. 如請求項4所述之製造方法，其中在將該第二硬遮罩設置在該第一硬遮罩上之後，該第二硬遮罩填充該第一硬遮罩的一些該等第一開口。
  9. 如請求項4所述之製造方法，其中該等主動條帶沿一第一方向延伸，並且在該第一方向上，每一第一開口具有一第四寬度，且每一該等第二開口具有一第五寬度，並且該第五寬度大於該第四寬度。
TW110134666A 2020-10-15 2021-09-16 動態隨機存取記憶體及其製造方法 TWI771189B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/070,938 US11374009B2 (en) 2020-10-15 2020-10-15 Integrated circuit device and manufacturing method thereof
US17/070,938 2020-10-15

Publications (2)

Publication Number Publication Date
TW202218115A TW202218115A (zh) 2022-05-01
TWI771189B true TWI771189B (zh) 2022-07-11

Family

ID=81139104

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110134666A TWI771189B (zh) 2020-10-15 2021-09-16 動態隨機存取記憶體及其製造方法

Country Status (3)

Country Link
US (2) US11374009B2 (zh)
CN (1) CN114373762A (zh)
TW (1) TWI771189B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610833B2 (en) * 2020-10-22 2023-03-21 Nanya Technology Corporation Conductive feature with non-uniform critical dimension and method of manufacturing the same
TWI881746B (zh) * 2024-03-11 2025-04-21 華邦電子股份有限公司 半導體結構及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI456702B (zh) * 2011-05-17 2014-10-11 南亞科技股份有限公司 具有埋入式字元線的ｄｒａｍ結構及其製造方法與ｉｃ結構及其製造方法
US20150017773A1 (en) * 2011-12-08 2015-01-15 SK Hynix Inc. Semiconductor device and method for manufacturing the same
TWI702711B (zh) * 2019-07-04 2020-08-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980028402A (ko) * 1996-10-22 1998-07-15 문정환 디램(dram) 셀의 구조 및 그 제조 방법
US7985990B2 (en) * 2008-08-12 2011-07-26 Texas Instruments Incorporated Transistor layout for manufacturing process control
US8426925B2 (en) * 2010-11-12 2013-04-23 Nanya Technology Corp. Memory device and method of fabricating the same
TWI462274B (zh) * 2011-12-08 2014-11-21 Inotera Memories Inc 記憶體陣列與其製作方法
KR102543181B1 (ko) * 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
US9972626B1 (en) * 2017-06-22 2018-05-15 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
KR102426665B1 (ko) * 2017-07-21 2022-07-28 삼성전자주식회사 집적회로 소자
CN111755423B (zh) * 2019-03-28 2021-10-22 华邦电子股份有限公司 埋入式字线结构
US10892323B2 (en) * 2019-05-22 2021-01-12 Winbond Electronics Corp. Semiconductor structure and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI456702B (zh) * 2011-05-17 2014-10-11 南亞科技股份有限公司 具有埋入式字元線的ｄｒａｍ結構及其製造方法與ｉｃ結構及其製造方法
US20150017773A1 (en) * 2011-12-08 2015-01-15 SK Hynix Inc. Semiconductor device and method for manufacturing the same
TWI702711B (zh) * 2019-07-04 2020-08-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Also Published As

Publication number Publication date
CN114373762A (zh) 2022-04-19
US20220285354A1 (en) 2022-09-08
US11374009B2 (en) 2022-06-28
US20220122973A1 (en) 2022-04-21
TW202218115A (zh) 2022-05-01
US12501611B2 (en) 2025-12-16

Similar Documents

Publication Publication Date Title
JP4583787B2 (ja) ゲートラインを含む半導体装置及びこの製造方法
US6391721B2 (en) Non-volatile semiconductor memory device having vertical transistors and fabrication method therefor
US6707706B2 (en) Semiconductor memory device and method for manufacturing the same
KR0135803B1 (ko) 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법
KR100724074B1 (ko) 핀 전계 효과 트랜지스터 및 이의 형성 방법
US9048293B2 (en) Semiconductor device and method for manufacturing the same
TWI793758B (zh) 半導體結構及其製造方法
KR20130004673A (ko) 디램 소자 및 이의 제조 방법
KR100562213B1 (ko) 반도체제조시블랙실리콘형성을감소시키는방법
TWI771189B (zh) 動態隨機存取記憶體及其製造方法
CN111863815A (zh) 半导体装置及其形成方法
US6352896B1 (en) Method of manufacturing DRAM capacitor
KR0126640B1 (ko) 반도체소자 및 그 제조방법
WO2023206685A1 (zh) 半导体结构及半导体结构的制作方法
JP2669364B2 (ja) 半導体記憶装置及びその製造方法
TW202220174A (zh) 半導體元件
US8928040B2 (en) Semiconductor device including line-type active region and method for manufacturing the same
KR19990077700A (ko) 반도체 장치 제조시 블랙 실리콘 감소 방법
KR0135690B1 (ko) 반도체소자의 콘택 제조방법
KR100611083B1 (ko) 모스 트랜지스터 및 그 제조 방법
TWI905768B (zh) 半導體裝置與其製作方法
KR101116287B1 (ko) 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
KR20230136088A (ko) 반도체 소자 및 그 제조 방법
KR100531460B1 (ko) 반도체소자의 제조 방법
CN121240446A (zh) 组对结构的单存储管nor闪存及其制作方法