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TWI770912B - 半導體結構及其形成方法 - Google Patents

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TWI770912B
TWI770912B TW110111300A TW110111300A TWI770912B TW I770912 B TWI770912 B TW I770912B TW 110111300 A TW110111300 A TW 110111300A TW 110111300 A TW110111300 A TW 110111300A TW I770912 B TWI770912 B TW I770912B
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drain
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silicide
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TW110111300A
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江國誠
朱熙甯
程冠倫
王志豪
莊正吉
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種半導體結構，包含源極部件、汲極部件、連接源極部件和汲極部件的一或多個通道層、以及在源極部件和汲極部件之間的閘極結構。閘極結構接合一或多個通道層中的每一個。半導體結構更包含在源極部件上方的第一源極矽化物部件、在第一源極矽化物部件上方的源極接觸件、在源極矽化物部件下方的第二源極矽化物部件、在第二源極矽化物部件下方的導孔、以及在導孔下方的電源導軌。在剖面圖中，第一和第二源極矽化物部件完全圍繞源極部件。電源導軌是背側電源導軌。

Description

半導體結構及其形成方法
本發明實施例是關於半導體製造技術，特別是關於半導體結構及其形成方法。
傳統上，積體電路(integrated circuits，IC)以堆疊的方式構建，具有位於最底層的電晶體以及在電晶體的頂部上的互連結構(導孔(vias)和導線)以提供到電晶體的連接性。電源導軌(Power rails)(例如用於電壓源和接地層的金屬線)在電晶體之上，並且可以是互連結構的一部分。隨著積體電路持續縮減，電源導軌也隨之縮減。這不可避免地導致橫跨電源導軌的壓降增加，以及積體電路的功耗增加。因此，雖然半導體製造中的現有方法通常已足以滿足其預期目的，但這些方法並非在所有面向都是完全令人滿意的。
根據一些實施例提供半導體結構。此半導體結構包含源極部件；汲極部件；連接源極部件和汲極部件的一或多個通道層；在源極部件和汲 極部件之間的閘極結構，閘極結構接合一或多個通道層中的每一個；在源極部件上方的第一源極矽化物部件；在第一源極矽化物部件上方的源極接觸件；在源極部件下方的第二源極矽化物部件；在第二源極矽化物部件下方的導孔；以及在導孔下方的電源導軌，其中在剖面圖中，第一源極矽化物部件和第二源極矽化物部件完全圍繞源極部件。
根據另一些實施例提供半導體結構。此半導體結構包含在半導體結構的背側上的電源導軌；在半導體結構的前側上的第一互連結構；在電源導軌和第一互連結構之間的源極部件、汲極部件、多個通道層和閘極結構，其中多個通道層連接源極部件和汲極部件，並且閘極結構包覆環繞每個通道層；設置在源極部件的背側上並在源極部件和電源導軌之間的第一源極矽化物部件，其中第一源極矽化物部件也設置在源極部件的側壁上，源極部件的側壁從源極部件的背側朝向半導體結構的前側延伸；以及連接第一源極矽化物部件和電源導軌的第一導孔。
根據又另一些實施例提供半導體結構的形成方法。此方法包含提供一結構，此結構具有基底、在基底上方逐層交替堆疊的第一半導體層和第二半導體層的堆疊、設置在堆疊的通道區上方的犧牲閘極結構、以及在犧牲閘極結構的兩側壁上的閘極間隔物。此方法更包含蝕刻鄰近閘極間隔物的堆疊，以在犧牲閘極結構的兩側形成源極溝槽和汲極溝槽；在源極溝槽中磊晶成長源極部件並在汲極溝槽中磊晶成長汲極部件；在源極部件的側面、汲極部件的側面、源極溝槽的側面和汲極溝槽的側面上形成第一介電層；以及在第一介電層、源極部件和汲極部件上方形成接觸蝕刻停止層，其中在源極溝槽中的第一介電層和接觸蝕刻停止層之間密封第一氣隙，並在汲極溝槽中的第一介電層和 接觸蝕刻停止層之間密封第二氣隙。
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136,138,140,142,144,146:操作
200:半導體裝置
201:基底
202,370:載體
203:絕緣體
204,210,215,239:半導體層
205:堆疊
206,246:硬遮罩層
218:鰭片
230:隔離部件
231:覆層
232,274:介電襯墊
233:介電質填充層
234:介電帽層
235:虛設閘極介電層
236:圖案化的硬遮罩
237:圖案化的光阻
238:開口
240:閘極堆疊
240’:功能閘極堆疊
241:遮罩
245:虛設閘極電極層
247:閘極間隔物
250:源極/汲極溝槽
255:內間隔物
260:源極/汲極部件
261:間隙
262,276:介電層
263:氣隙
269:接觸蝕刻停止層
270:層間介電層
271:接觸孔
272,278:溝槽
273,280:矽化物部件
275:源極/汲極接觸件
277:膜層
282:背側源極接觸件
284:背側電源導軌
286:背側互連結構
349:閘極介電層
350:閘極電極
A-A,B-B,C-C,D-D,E-E:線
x,y,z,-z:方向
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A、1B和1C圖根據本發明實施例的各個面向繪示具有背側電源導軌和背側自對準導孔之半導體裝置的形成方法的流程圖。
第2和3圖根據一些實施例繪示根據第1A~1C圖之方法的一實施例之在製造的中間步驟中的半導體裝置的一部分的剖面圖。
第4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A和22A圖根據一些實施例繪示半導體裝置的一部分的上視圖。
第4B、5B、5C、5D、5E、5F、5G、6B、7B、7C、7D、7E、8B、8C、8D、8E、9B、9C、9D、9E、10B、10C、10D、10E、11B、11C、11D、11E、12B、12C、12D、12E、13B、13C、13D、13E、14B、14C、14D、14E、15B、15C、15D、15E、16B、16C、16D、16E、17B、17C、17D、17E、18B、18C、18D、18E、19B、19C、19D、19E、20B、20C、20D、20E、21B、21C、21D、21E和22B圖根據一些實施例繪示半導體裝置的一部分的剖面圖。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用於限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。另外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
另外，本文可能使用空間相對用語，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個(些)元件或部件與另一個(些)元件或部件之間的關係。這些空間相對用語涵蓋使用中或操作中的裝置之不同方位，以及圖式中描繪的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則在此所使用的空間相對形容詞也將依轉向後的方位來解釋。此外，當以「約」、「近似」和類似的用語描述數字或數字範圍時，根據本技術領域中具有通常知識者基於本文揭示之特定技術的知識，此用語涵蓋在所述數字之一定的變化(例如+/-10%或其他變化)內的數字，除非另有規定。舉例來說，用語「約5奈米」可以涵蓋4.5nm至5.5nm、4.0nm至5.0nm等的尺寸範圍。
本文總體上關於半導體結構及生產製程，並且更具體地關於具有背側電源導軌和背側自對準導孔的半導體裝置。如上所述，積體電路中的電源導軌需要進一步改進，以提供所需的效能提升並降低功耗。本發明實施例的 目的包含對於含有電晶體的一結構(例如全繞式閘極(gate-all-around，GAA)電晶體及/或鰭式場效電晶體(FinFET))，除了在結構的前側之互連結構(也可以包含電源導軌)，還在結構的背側提供電源導軌(或電源繞線(routing))。這增加了結構中可用於直接連接到源極/汲極接觸件和導孔的金屬跡線(tracks)的數量。相較於沒有背側電源導軌的現有結構，具有背側電源導軌還增加閘極密度以實現更大的裝置整合度。背側電源導軌的尺寸可以寬於結構前側的第一層金屬(M0)導軌的尺寸，其有利地降低電源導軌的電阻。本發明實施例也提供用於將背側電源導軌與附近的導體(例如金屬閘極)隔離之結構和方法，並提供用於降低背側電源導軌與源極/汲極部件之間的電阻之結構和方法。以下伴隨圖式描述本發明實施例之結構和製造方法的細節，其根據一些實施例繪示製造全繞式閘極裝置的製程。全繞式閘極裝置是指具有垂直堆疊的水平取向的多通道電晶體的裝置，例如奈米線電晶體和奈米片電晶體。全繞式閘極裝置具有較佳閘極控制能力、較低漏電流以及完全的鰭式場效電晶體裝置佈局相容性，因此有望將互補式金屬氧化物半導體(CMOS)推向產品路線圖的下一個階段。本發明實施例也可用於製造具有背側電源導軌和背側自對準導孔的鰭式場效電晶體裝置。為了簡化，本發明實施例以全繞式閘極裝置為例，並指出全繞式閘極和鰭式場效電晶體實施例之間的製程上的一些差異。本技術領域中具有通常知識者應理解，他們可以輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例之相同目的及/或實現相同優點。
第1A、1B和1C圖是根據本發明實施例的各個面向之製造半導體裝置的方法100的流程圖。本發明實施例考慮了額外的製程。可以在方法100之 前、期間和之後提供其他操作，並且對於方法100的其他實施例，可以移動、替換或消除所描述的一些操作。
以下結合第2圖至第22B圖描述方法100，第2圖至第22B圖根據各種實施例繪示在不同製造階段的半導體裝置(或半導體結構)200的各種上視圖和剖面圖。在一些實施例中，半導體裝置是積體電路晶片的一部分、單晶片系統(system on chip，SoC)或前述之一部分，其包含各種被動和主動微電子裝置，例如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistors，PFETs)、n型場效電晶體(n-type field effect transistors，NFETs)、鰭式場效電晶體、奈米片場效電晶體、奈米線場效電晶體、其他類型的多閘極場效電晶體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors，MOSFETs)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、記憶裝置、其他合適的組件或前述之組合。為了清楚，已經簡化第2圖至第22B圖，以更容易理解本發明實施例的發明概念。可以在半導體裝置200中添加額外的部件，並且可以在半導體裝置200的其他實施例中替換、修改或消除以下描述的一些部件。
在操作102，方法100(第1A圖)在基底201上方形成第一半導體層和第二半導體層的堆疊205。第2圖和第3圖根據一實施例繪示所得到的結構。具體而言，第2圖繪示一實施例中的基底201，而第3圖繪示一實施例中的半導體層210和半導體層215之堆疊205。在描繪的實施例中，基底201是絕緣體 上覆半導體基底，例如絕緣體上覆矽(silicon-on-insulator，SOI)基底、絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣體上覆鍺(germanium-on-insulator，GOI)基底。在描繪的實施例中，基底201包含半導體層204、絕緣體203和載體202。在一些實施例中，半導體層204可以是矽、矽鍺、鍺或其他合適的半導體；載體202可以是矽晶圓的一部分；並且絕緣體203可以是氧化矽。絕緣體上覆半導體基底的製造可以藉由氧佈植隔離(separation by implantation of oxygen，SIMOX)、晶圓接合及/或其他合適的方法。在一替代實施例中，基底201是塊體(bulk)矽基底(即包含塊體單晶矽)。在各種實施例中，基底201可以包含其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或前述之組合。
在一些實施例中，取決於裝置200的設計要求，半導體層204可以包含各種摻雜區。舉例來說，可以藉由摻雜n型摻質(例如磷、砷、其他n型摻質或前述之組合)來形成N型摻雜區；並且可以藉由摻雜p型摻質(例如硼、銦、其他p型摻質或前述之組合)來形成P型摻雜區。在一些實施方式中，半導體層204包含由p型摻質和n型摻質的組合所形成的摻雜區。在一些實施例中，不摻雜半導體層204或者半導體層204非有意地摻有非常少量的摻質。
在基底201上方形成半導體層堆疊205，並且半導體層堆疊205包含以與基底201的表面交錯(interleaving)或交替配置的方式垂直(例如沿著z方向)堆疊之半導體層210和半導體層215。在一些實施例中，半導體層210和半導體層215以描繪的交錯和交替配置磊晶成長。舉例來說，在基底201上方磊晶成長半導體層210的第一個、在半導體層210的第一個上方磊晶成長半導體層 215的第一個、在半導體層215的第一個上方磊晶成長半導體層210的第二個，繼續直到半導體層堆疊205具有期望數量的半導體層210和半導體層215。在這樣的實施例中，半導體層210和半導體層215可以被稱為磊晶層。在一些實施例中，藉由分子束磊晶(molecular beam epitaxy，MBE)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程、其他合適的磊晶成長製程或前述之組合來實現半導體層210和半導體層215的磊晶成長。
半導體層210的組成不同於半導體層215的組成，以在後續製程期間實現蝕刻選擇性及/或不同的氧化速率。在一些實施例中，半導體層210對蝕刻劑具有第一蝕刻速率，而半導體層215對蝕刻劑具有第二蝕刻速率，其中第二蝕刻速率小於第一蝕刻速率。在一些實施例中，半導體層210具有第一氧化速率，而半導體層215具有第二氧化速率，其中第二氧化速率小於第一氧化速率。在描繪的實施例中，半導體層210和半導體層215包含不同的材料、組成原子百分比、組成重量百分比、厚度及/或特性，以在蝕刻製程(例如實施以在裝置200的通道區中形成懸浮通道層的蝕刻製程)期間實現期望的蝕刻選擇性。舉例來說，在半導體層210包含矽鍺並且半導體層215包含矽的情況下，半導體層215的矽蝕刻速率小於半導體層210的矽鍺蝕刻速率。在一些實施例中，半導體層210和半導體層215可以包含相同的材料，但具有不同的組成原子百分比，以實現蝕刻選擇性及/或不同的氧化速率。舉例來說，半導體層210和半導體層215可以包含矽鍺，其中半導體層210具有第一矽原子百分比及/或第一鍺原子百分比，並且半導體層215具有第二、不同的矽原子百分比及/或第二、不同的鍺原子百分比。本發明實施例考慮到半導體層210和半導體層215包含可以提 供期望的蝕刻選擇性、期望的氧化速率差及/或期望的效能特性(例如使電流最大化的材料)之半導體材料的任何組合，包含本文揭示之任何半導體材料。
如以下進一步描述，半導體層215或其部分形成裝置200的通道區。在描繪的實施例中，半導體層堆疊205包含三個半導體層210和三個半導體層215，其被配置以形成設置在基底201上方的三個半導體層對，每個半導體層對具有相應的第一半導體層210和相應的第二半導體層215。在進行後續製程之後，這樣的配置將使裝置200具有三個通道。然而，本發明實施例考慮到半導體層堆疊205包含更多或更少的半導體層的實施例，例如取決於裝置200(例如全繞式閘極電晶體)所需的通道數量及/或裝置200的設計要求。舉例來說，半導體層堆疊205可以包含二到十個半導體層210和二到十個半導體層215。在裝置200為鰭式場效電晶體裝置的替代實施例中，堆疊205僅為一層半導體材料，例如一層矽。如將要討論的，方法100將在基底201的兩側處理膜層。在本發明實施例中，基底201之堆疊205所駐留的一側稱為前側，而與前側相反的一側稱為背側。
在操作104，方法100(第1A圖)藉由將堆疊205和基底201圖案化來形成鰭片218。第4A圖繪示裝置200的上視圖，其中鰭片218沿著「x」方向定向。第4B圖沿著第4A圖中的A-A線繪示裝置200的一部分的剖面圖。如第4B圖所示，鰭片218包含圖案化的堆疊205(具有半導體層210和215)、圖案化的半導體層204以及一或多個圖案化的硬遮罩層206。鰭片218的圖案化可以藉由任何合適的方法。舉例來說，可以使用一或多種光學微影製程來圖案化鰭片218，包含雙重圖案化或多重圖案化製程。通常而言，雙重圖案化或多重圖案化製程結合光學微影和自對準製程，其允許產生的圖案的例如節距(pitches) 小於使用單一、直接光學微影可獲得的圖案的節距。舉例來說，在一實施例中，在堆疊205上方形成犧牲層，並使用光學微影製程將犧牲層圖案化。使用自對準製程在圖案化的犧牲層旁形成間隔物。然後移除犧牲層，接著可以將剩餘的間隔物或心軸(mandrels)作為遮罩元件以圖案化鰭片218。舉例來說，遮罩元件可用於將凹槽蝕刻到堆疊205和基底201中，並在基底201上留下鰭片218。蝕刻製程可以包含乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching，RIE)及/或其他合適的製程。舉例來說，乾式蝕刻製程可以實施含氧氣體、含氟氣體(例如CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如HBr及/或CHBr3)、含碘氣體、其他合適的氣體及/或電漿及/或前述之組合。舉例來說，濕式蝕刻製程可以包含在稀氫氟酸(diluted hydrofluoric acid，DHF)；氫氧化鉀(KOH)溶液；氨；含有氫氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液；或其他合適的濕式蝕刻劑中進行蝕刻。形成鰭片218的方法的許多其他實施例可以是合適的。
在操作106，方法100(第1A圖)在基底201上方形成各種隔離結構並隔離鰭片218，其實施例繪示於第5A~5G圖中。第5A圖繪示裝置200的上視圖，而第5B~5G圖繪示沿著第5A圖中的A-A線之裝置200的一部分在操作106的各種步驟的剖面圖。
參照第5B圖，在基底201上方及/或之中形成隔離部件230以隔離裝置200的各區。舉例來說，隔離部件230圍繞鰭片218的底部以將鰭片218彼此分開並隔離。隔離部件230包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適的隔離成分)或前述之組合。隔離 部件230可以包含不同的結構，例如淺溝槽隔離(shallow trench isolation，STI)結構及/或深溝槽隔離(deep trench isolation，DTI)結構。在一實施例中，隔離部件230的形成可以藉由以絕緣材料填充鰭片218之間的溝槽(例如藉由使用化學氣相沉積製程或旋塗玻璃(spin-on glass)製程)、進行化學機械研磨(chemical mechanical polishing，CMP)製程以移除多餘的絕緣材料及/或平坦化絕緣材料層的頂表面、以及回蝕刻絕緣材料層以形成隔離部件230。在一些實施例中，隔離部件230包含多層結構，例如設置在熱氧化物襯層上方的氮化矽層。
參照第5C圖，在鰭片218的頂表面和側壁表面上方以及在隔離部件230之上沉積覆層(cladding)231。在一實施例中，覆層231包含SiGe。覆層231的沉積可以使用化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遠距電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、其他合適的方法或前述之組合。在沉積覆層231之後，操作106進行蝕刻製程以例如使用電漿乾式蝕刻製程從隔離部件230之上移除覆層231的一部分。
參照第5D圖，在覆層231上方和隔離部件230的頂表面上沉積介電襯墊232，然後在介電襯墊232上方沉積介電質填充層233並填充鰭片218之間 的間隙。在一實施例中，介電襯墊232包含低介電常數介電材料，例如包含Si、O、N和C的介電材料。例示性的低介電常數介電材料包含氟矽玻璃(FSG)、摻雜碳的氧化矽、黑鑽石(BlackDiamond®，加利福尼亞州聖塔克拉拉的應用材料)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶的氟化碳、聚對二甲苯(Parylene)、苯環丁烯(BCB)、SiLK(密歇根州米德蘭的陶氏化學)、聚醯亞胺(polyimide)或前述之組合。低介電常數介電材料通常是指具有低介電常數的介電材料，例如介電常數低於氧化矽的介電常數(k
Figure 110111300-A0305-02-0014-1
3.9)。介電襯墊232的沉積可以使用化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠距電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合。在一實施例中，介電質填充層233包含氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)形成的氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數介電材料、其他合適的介電材料或前述之組合。介電質填充層233的沉積可以使用可流動式化學氣相沉積(flowable CVD，FCVD)製程，其包含例如在裝置200上方沉積可流動的材料(例如液體化合物)，並藉由適當的技術(例如熱退火及/或紫外線輻射處理)將可流動的材料轉換為固體材料。可以使用其他類型的方法來沉積介電質填充層233。在沉積介電襯墊232和介電質填充層233之後，操作106可以進行化學機械研磨製程以平坦化裝置200的頂表面並暴露出覆層231。
參照第5E圖，在介電襯墊232和介電質填充層233上方以及鰭片218的兩側壁上的覆層231之間沉積介電帽層234。在一實施例中，介電帽層234包含高介電常數介電材料，例如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、 HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料或前述之組合。高介電常數介電材料通常是指具有高介電常數的介電材料，例如介電常數大於氧化矽的介電常數(k
Figure 110111300-A0305-02-0015-2
3.9)。介電帽層234的形成藉由本文所述之任何製程，例如原子層沉積、化學氣相沉積、物理氣相沉積、基於氧化的沉積製程、其他合適的製程或前述之組合。在一實施例中，操作106包含使用選擇性蝕刻製程來凹蝕介電襯墊232和介電質填充層233，選擇性蝕刻製程蝕刻介電襯墊232和介電質填充層233，而沒有(或很少地)蝕刻硬遮罩層206和覆層231。然後，操作106將一或多種介電材料沉積到凹槽中，並對所述一或多種介電材料進行化學機械研磨製程以形成介電帽層234。
參照第5F圖，操作106凹蝕設置在介電帽層234之間的覆層231和鰭片218(特別是移除硬遮罩層206)。操作106可以應用一或多種對硬遮罩層206和覆層231具有選擇性的蝕刻製程，而沒有(或很少地)蝕刻介電帽層234。選擇性蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他合適的蝕刻方法。
參照第5G圖，操作106在鰭片218的表面上方和介電帽層234上方沉積介電層235。在本實施例中，介電層235是虛設(或犧牲)閘極介電層。介電層235包含介電材料，例如氧化矽、高介電常數介電材料、其他合適的介電材料或前述之組合，並且介電層235的沉積可以使用本文描述的任何製程，例如原子層沉積、化學氣相沉積、物理氣相沉積、其他合適的製程或前述之組 合。
在操作108，方法100(第1A圖)在虛設閘極介電層235上方形成閘極堆疊240。第6A~6B圖根據一實施例繪示所得到的結構。第6A圖繪示裝置200的上視圖，而第6B圖沿著第6A圖中的B-B線繪示裝置200的一部分的剖面圖。從上視圖觀之，閘極堆疊240通常被定向為長度方向沿著垂直於「x」方向之「y」方向。在本實施例中，閘極堆疊240是虛設(或犧牲)閘極堆疊，並且將被功能閘極堆疊240’取代。虛設閘極堆疊240的形成藉由沉積製程、微影製程、蝕刻製程、其他合適的製程或前述之組合。舉例來說，進行沉積製程以在虛設閘極介電層235上方形成虛設閘極電極層245。在一些實施例中，在虛設閘極電極層245上方沉積一或多個硬遮罩層246(例如氧化矽膜和氮化矽膜)。在一些實施例中，虛設閘極電極層245包含多晶矽或其他合適的材料，並且一或多個硬遮罩層246包含氧化矽、氮化矽或其他合適的材料。沉積製程可以包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠距電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合。然後，進行微影圖案化和蝕刻製程以圖案化一或多個硬遮罩層246、虛設閘極電極層245和虛設閘極介電層235，以形成虛設閘極堆疊240，如第6B圖所示。微影圖案化製程包含塗佈光阻(例如旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻、清洗(rinsing)、乾燥(例如硬烘烤)、其他合適的微影製程或前述之組合。蝕刻製程包含乾式蝕刻製程、濕式蝕刻製程、其他蝕刻方法或前述之組合。
操作108進一步在虛設閘極堆疊240的側壁上形成閘極間隔物247 (如第7B圖所示)。閘極間隔物247藉由任何合適的製程形成並且包含介電材料。介電材料可以包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN))。舉例來說，可以在虛設閘極堆疊240上方沉積包含矽和氮的介電層，例如氮化矽層，並且隨後被蝕刻(例如非等向性蝕刻)以形成閘極間隔物247。在一些實施例中，閘極間隔物247包含多層結構，例如包含氮化矽的第一介電層和包含氧化矽的第二介電層。在一些實施例中，鄰近虛設閘極堆疊240形成多於一組的間隔物，例如密封間隔物、偏置間隔物、犧牲間隔物、虛設間隔物及/或主間隔物。在這樣的實施方式中，各種間隔物組可以包含具有不同蝕刻速率的材料。舉例來說，可以沉積和蝕刻包含矽和氧(例如氧化矽)的第一介電層以形成鄰近虛設閘極堆疊240的第一間隔物組，並且可以沉積和蝕刻包含矽和氮(例如氮化矽)的第二介電層以形成鄰近第一間隔物組之第二間隔物組。
在操作110，方法100(第1A圖)藉由蝕刻鄰近閘極間隔物247的鰭片218來形成源極/汲極(source/drain，S/D)溝槽250。第7A~7E圖根據一實施例繪示所得到的結構。第7A圖繪示裝置200的上視圖，而第7B、7C、7D和7E圖分別沿著第7A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。具體而言，將D-D線切割成電晶體的源極區並與閘極堆疊240平行，並且將E-E線切割成電晶體的汲極區並與閘極堆疊240平行。類似地配置第8A圖至第21A圖中的D-D線和E-E線。
在描繪的實施例中，蝕刻製程完全移除鰭片218的源極/汲極區中的半導體層堆疊205，藉此暴露出源極/汲極區中鰭片218的的基底部分204。因 此，源極/汲極溝槽250具有由半導體層堆疊205的剩餘部分(設置在閘極堆疊240下方的通道區中)界定的側壁並具有由基底201界定的底部。在一些實施例中，蝕刻製程移除半導體層堆疊205的一些而非全部，使得源極/汲極溝槽250具有由在源極/汲極區中的半導體層215或半導體層210界定的底部。在一些實施例中，蝕刻製程更移除鰭片218的基底部分的一些而非全部，使得源極/汲極溝槽250在基底201的最頂表面之下延伸。蝕刻製程可以包含乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程是多步驟蝕刻製程。舉例來說，蝕刻製程可以交替使用蝕刻劑以分別地和交替地移除半導體層210和半導體層215。在一些實施例中，蝕刻製程的參數被配置為選擇性地蝕刻半導體層堆疊，而對閘極堆疊240及/或隔離部件230的蝕刻降至最低(至沒有)。在一些實施例中，進行微影製程(例如本文所述的微影製程)以形成覆蓋閘極堆疊240及/或隔離部件230的圖案化的遮罩層，並且蝕刻製程使用圖案化的遮罩層作為蝕刻遮罩。
操作110進一步在源極/汲極溝槽250內沿著半導體層210的側壁形成內間隔物255(參見第7B圖)。舉例來說，進行第一蝕刻製程，其選擇性地蝕刻由源極/汲極溝槽250暴露出的半導體層210，而對半導體層215的蝕刻降至最低(至沒有)，使得在半導體層215之間以及在閘極間隔物247下方的半導體層215與半導體層204之間形成間隙。半導體層215的一部分(邊緣)因此懸浮在閘極間隔物247下方的通道區中。在一些實施例中，間隙在虛設閘極堆疊240下方部分地延伸。第一蝕刻製程被配置以橫向蝕刻(例如沿著「x」方向)半導體層210，藉此降低半導體層210沿著「x」方向的長度。第一蝕刻製程是乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或前述之組合。然後，沉積 製程在閘極結構240上方和界定源極/汲極溝槽250之部件(例如半導體層215、半導體層210和半導體層204)上方形成間隔層，沉積製程例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠距電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合。間隔層部分地(並且在一些實施例中完全)填充源極/汲極溝槽250。沉積製程被配置以確保間隔層填充閘極間隔物247下方的基底201和半導體層215之間以及半導體層215之間的間隙。然後，進行第二蝕刻製程，其選擇性地蝕刻間隔層以形成如第7B圖所示之內間隔物255，而對半導體層215、虛設閘極堆疊240和閘極間隔物247的蝕刻降至最低(至沒有)。在一些實施例中，從閘極間隔物247的側壁、半導體層215的側壁、虛設閘極堆疊240和基底201移除間隔層。間隔層(以及內間隔物255)包含與半導體層215的材料和閘極間隔層247的材料不同的材料，以在第二蝕刻製程期間實現期望的蝕刻選擇性。在一些實施例中，間隔層255包含介電材料，其包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽或氮碳氧化矽)。在一些實施例中，內間隔物255包含低介電常數介電材料，例如本文所述的那些低介電常數介電材料。在裝置200是鰭式場效電晶體的實施例中，省略內間隔物255。
在操作112，方法100(第1A圖)對源極/汲極區的源極區進行額外的蝕刻。第8A~8E圖根據一實施例繪示所得到的結構。第8A圖繪示裝置200的上視圖，而第8B、8C、8D和8E圖分別沿著第8A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。
在描繪的實施例中，操作112形成蝕刻遮罩241，其包含圖案化 的硬遮罩236和圖案化的光阻237。蝕刻遮罩241覆蓋裝置200，除了源極區之外，源極區經由蝕刻遮罩241中的開口238暴露出來。然後，操作112在基底201中深蝕刻源極區，直到僅薄層204留在源極溝槽250中，藉此將源極溝槽250延伸到基底201中。蝕刻製程可以包含乾式蝕刻、濕式蝕刻，反應離子蝕刻或其他合適的蝕刻。在此實施例中，蝕刻製程是大致非等向性的(即，大致垂直的)。此外，將蝕刻製程調整成選擇性地針對半導體層204的材料，而沒有(或很少地)蝕刻閘極間隔物247和閘極硬遮罩層246。操作112中的蝕刻製程可以類似於操作110中的蝕刻製程。在完成蝕刻製程之後，操作112例如藉由剝離(stripping)製程移除圖案化的光阻237。
在操作114，方法100(第1A圖)在源極溝槽250中形成半導體層239。第9A~9E圖根據一實施例繪示所得到的結構。第9A圖繪示裝置200的上視圖，而第9B、9C、9D和9E圖分別沿著第9A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。
半導體層239的沉積可以使用磊晶成長製程或藉由其他合適的製程。在一些實施例中，藉由分子束磊晶製程、化學氣相沉積製程、金屬有機化學氣相沉積製程、其他合適的磊晶成長製程或前述之組合來實現半導體層239的磊晶成長。半導體層239包含與半導體層204含有的半導體材料不同的半導體材料，以在後續製程期間實現蝕刻選擇性。舉例來說，半導體層239和204可以包含不同的材料、不同的組成原子百分比、不同的組成重量百分比及/或其他特性，以在蝕刻製程期間實現期望的蝕刻選擇性。在一實施例中，半導體層204包含矽，並且半導體層239包含矽鍺。在另一實施例中，半導體層239和204可以都包含矽鍺，但具有不同的矽原子百分比。本發明實施例考慮到半導體層 239和204包含可以提供期望的蝕刻選擇性之半導體材料的任何組合，包含本文揭示之任何半導體材料。由於圖案化的硬遮罩層236覆蓋汲極區(第9E圖)，半導體層239僅沉積在源極區(第9D圖)中。將半導體層239沉積至使其延伸到堆疊205的底部(第9B圖)並與隔離部件230的頂表面約略齊平(第9D圖)的厚度。如果半導體層239最初成長得高於第9B和9D圖所示的，操作114可以包含蝕刻製程，蝕刻製程將半導體層239凹蝕至第9B和9D圖所示之高度。在沉積半導體層239之後，操作114藉由一或多個蝕刻製程移除圖案化的硬遮罩層236。如將在以下討論的，在各種實施例中，可以僅在源極區、僅在汲極區、或在源極和汲極區兩者中進行操作112中的額外蝕刻和操作114中的成長半導體層239。
在操作116，方法100(第1A圖)在源極/汲極溝槽250中磊晶成長半導體源極/汲極部件260。第10A~10E圖根據一實施例繪示所得到的結構。第10A圖繪示裝置200的上視圖，而第10B、10C、10D和10E圖分別沿著第10A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。
如第10B、10D和10E圖所示，從源極/汲極溝槽250的底部的半導體層204和239以及從源極/汲極溝槽250的側壁的半導體層215成長磊晶源極/汲極部件260。磊晶製程可以使用化學氣相沉積沉積技術(例如氣相磊晶(VPE)及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶、其他合適的磊晶成長製程或前述之組合。磊晶製程可以使用氣體及/或液體前驅物，其與半導體層204、239和215(特別是半導體層215)的組成相互作用。磊晶源極/汲極部件260分別對n型電晶體或p型電晶體摻雜n型摻質或p型摻質。在一些實施例中，對於n型電晶體，磊晶源極/汲極部件260包含矽並且可以摻雜有碳、磷、砷、其他n型摻質或前述之組合(例如形成Si：C磊晶源極/汲極部件、Si：P磊晶源極/ 汲極部件或Si：C：P磊晶源極/汲極部件)。在一些實施例中，對於p型電晶體，磊晶源極/汲極部件260包含矽鍺或鍺，並且可以摻雜有硼、其他p型摻質或前述之組合(例如形成Si：Ge：B磊晶源極/汲極部件)。在一些實施例中，磊晶源極/汲極部件260包含超過一個磊晶半導體層，其中磊晶半導體層可以包含相同或不同的材料及/或摻質濃度。此外，在一實施例中，源極/汲極部件260(或至少鄰接半導體層239之源極/汲極部件260的一部分)包含與半導體層239不同的材料組成，以在背側導孔形成製程期間實現蝕刻選擇性。舉例來說，在一實施例中，半導體層239包含SiGe，並且源極/汲極部件260包含矽(用於n型電晶體)。舉例來說，在另一實施例中，半導體層239包含具有第一鍺原子百分比的SiGe，而源極/汲極部件260包含具有第二鍺原子百分比的SiGe(用於p型電晶體)，並且第一鍺原子百分比不同於第二鍺原子百分比。在一些實施例中，在沉積期間，藉由將雜質添加到磊晶製程的源極材料中(即，原位(in-situ))來摻雜磊晶源極/汲極部件260。在一些實施例中，在沉積製程之後，藉由離子佈植製程來摻雜磊晶源極/汲極部件260。在一些實施例中，進行退火製程(例如快速熱退火(rapid thermal annealing，RTA)及/或雷射退火)以活化磊晶源極/汲極部件260中的摻質。在一些實施例中，以分開的製程順序形成磊晶源極/汲極部件260，製程包含例如在n型全繞式閘極電晶體區中形成磊晶源極/汲極部件260時遮蔽p型全繞式閘極電晶體區，以及在p型全繞式閘極電晶體區中形成磊晶源極/汲極部件260時遮蔽n型全繞式閘極電晶體區。此外，如第10D和10E圖所示，源極/汲極部件260形成為棒狀且不完全填充源極/汲極溝槽250，在源極/汲極部件260和介電襯墊232和隔離結構230之間留下一些間隙261。在一些實施例中，間隙261沿著「y」方向延伸在約1nm至約10nm的範圍的距離。 如果間隙261太窄(例如小於1nm)，則沒有足夠的空間用於沉積介電層262和形成氣隙263，如將參照第11A~E圖至第12A~E圖所討論的。如果間隙261太寬(例如大於10nm)，則裝置整合將受到阻礙或者源極/汲極部件260將太小而無法實現良好的裝置效能。
在操作118，方法100(第1B圖)在源極/汲極部件260上方和源極/汲極溝槽250中形成介電層262。第11A~11E圖根據一實施例繪示所得到的結構。第11A圖繪示裝置200的上視圖，而第11B、11C、11D和11E圖分別沿著第11A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。
參照第11B、11D和11E圖，在源極/汲極部件260的頂表面和側壁表面上以及在源極/汲極溝槽250的表面上沉積介電層262。在一實施例中，介電層262被沉積為具有大致均勻的厚度，例如在約0.2nm至約4nm的範圍。此厚度範圍被設計成足夠薄以形成氣隙263(例如在第12E圖中)，但又足夠厚以將氣隙263相對於其周圍部件密封。通常而言，為了降低與源極/汲極部件260有關的雜散電容(stray capacitance)，希望有較大的氣隙263。在本實施例中，介電層262包含相對於源極/汲極部件260、介電層234、介電襯墊232和隔離部件230在蝕刻劑中實現蝕刻選擇性的材料。換句話說，在後續製造步驟中，蝕刻劑能夠蝕刻介電層262，而沒有(或很少地)蝕刻源極/汲極部件260、介電層234、介電襯墊232和隔離部件230。在各種實施例中，介電層262可以包含氧化鋁(Al2O3)、其他氧化物、氮化矽(Si3N4)、碳氮化矽(SiCN)、氮碳氧化矽(SiOCN)或其他介電材料。
在操作120，方法100(第1B圖)回蝕刻介電層262，並形成接觸蝕刻停止層(contact etch stop layer，CESL)269和層間介電(inter-layer dielectric，ILD)層270。第12A~12E圖根據一實施例繪示所得到的結構。第12A圖繪示裝置200的上視圖，而第12B、12C、12D和12E圖分別沿著第12A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。
如第12B~12E圖所示，部分地凹蝕介電層262並在介電層262和源極/汲極部件260上方沉積接觸蝕刻停止層269。介電層262和接觸蝕刻停止層269密封氣隙。在接觸蝕刻停止層269上方沉積層間介電層270，並且層間介電層270填充相對的閘極間隔物247之間的空間。接觸蝕刻停止層269包含與層間介電層270和介電層234不同的材料。接觸蝕刻停止層269可以包含La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合適的材料；並且接觸蝕刻停止層269的形成可以藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法。層間介電層270可以包含四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、摻雜氟化物的二氧化矽玻璃(fluoride-doped silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼的矽玻璃(boron doped silicon glass，BSG)、低介電常數介電材料、其他合適的介電材料或前述之組合。層間介電層270的形成可以藉由電漿輔助化學氣相沉積、可流動式化學氣相沉積或其他合適的方法。在沉積接觸蝕刻停止層269和層間介電層270之後，可以進行化學機械研磨製程及/或其他平坦化製程，直到到達(暴露出)虛設閘極堆疊240的頂部(或頂表面)。在一些實施例中，平坦化製程移除虛設閘極堆疊240的硬遮罩246以暴露出下方的虛設閘極電極245，例如多晶矽閘極電極層。
在操作122，方法100(第1B圖)用功能閘極堆疊240’(例如高介電常數金屬閘極)取代虛設閘極堆疊240。第13A、13B和13C圖根據一實施例繪示所得到的結構。第13A圖繪示裝置200的上視圖，而第13B和13C圖分別沿著第13A圖中的B-B線和C-C線繪示裝置200的一部分的剖面圖。這與多種製程有關，簡述如下。
首先，操作122使用一或多個蝕刻製程移除虛設閘極堆疊240(虛設閘極電極245和虛設閘極介電層235，參見第6B圖)。這形成閘極溝槽。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程是多步驟蝕刻製程。舉例來說，蝕刻製程可以交替使用蝕刻劑以分別移除虛設閘極堆疊240的各層。在一些實施例中，蝕刻製程被配置為選擇性地蝕刻虛設閘極堆疊240，而對裝置200的其他部件(例如層間介電層270、閘極間隔物247、隔離部件230、覆層231、半導體層215和半導體層210)的蝕刻降至最低(至沒有)。
接下來，操作122移除暴露在閘極溝槽中的覆層231。蝕刻製程可以選擇性地蝕刻覆層231，而對半導體層215、閘極間隔物247和內間隔物255的蝕刻降至最低(至沒有)。
接下來，操作122移除暴露在閘極溝槽中的半導體層210，使半導體層215懸於基底201上方並連接源極/汲極部件260。此製程也被稱為通道釋放(channel release)製程，並且半導體層215也被稱為通道層。蝕刻製程選擇性地蝕刻半導體層210，而對半導體層215的蝕刻降至最低(至沒有)，並且在一些實施例中，對閘極間隔物247及/或內間隔物255的蝕刻降至最低(至沒有)。在裝置200是鰭式場效電晶體的實施例中，因為僅存在通道層215並且在 通道區中不存在半導體層210，所以省略通道釋放製程。
接下來，操作122形成包覆環繞每個半導體層215的閘極介電層349，並在閘極介電層349上方形成閘極電極350。功能閘極堆疊240’包含閘極介電層349和閘極電極350。閘極介電層349可以包含高介電常數介電材料，例如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料或前述之組合。高介電常數介電材料通常是指具有高介電常數的介電材料，例如介電常數大於氧化矽的介電常數(k
Figure 110111300-A0305-02-0026-3
3.9)。閘極介電層349的形成可以藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適的方法。在一些實施例中，閘極堆疊240’還包含閘極介電層349和通道層215之間的界面層。界面層可以包含二氧化矽、氮氧化矽或其他合適的材料。在一些實施例中，閘極電極層350包含n型或p型功函數層和金屬填充層。舉例來說，n型功函數層可以包含具有足夠低的有效功函數之金屬，例如鈦、鋁、碳化鉭、氮碳化鉭、氮化矽鉭或前述之組合。舉例來說，p型功函數層可以包含具有足夠大的有效功函數之金屬，例如氮化鈦、氮化鉭、釕、鉬、鎢、鉑或前述之組合。舉例來說，金屬填充層可以包含鋁、鎢、鈷、銅及/或其他合適的材料。閘極電極層350的形成可以藉由化學氣相沉積、物理氣相沉積、電鍍及/或其他合適的製程。由於閘極堆疊240’包含高介電常數介電層和金屬層，閘極堆疊240’也被稱為高介電常數金屬閘極。
在操作124，方法100(第1B圖)蝕刻源極/汲極接觸孔271以暴 露出一些源極/汲極部件260。第13A、13B、13D和13E圖根據一實施例繪示所得到的結構。第13A圖繪示裝置200的上視圖，而第13B、13D和13E圖分別沿著第13A圖中的B-B線、D-D線和E-E線繪示裝置200的一部分的剖面圖。操作124包含一或多種蝕刻製程，這些蝕刻製程被調整成對層間介電層270和接觸蝕刻停止層269的材料具有選擇性，而沒有(或很少地)蝕刻介電層234和232。在一些實施例中，可以部分地蝕刻源極/汲極部件260。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。此外，操作124控制蝕刻製程，使得介電層262不暴露在接觸孔271中。舉例來說，操作124可以使用計時器來控制蝕刻深度。在一些實施例中，接觸蝕刻停止層269和源極/汲極部件260形成接觸孔271的底表面。在一些實施例中，接觸蝕刻停止層269、層間介電層270和源極/汲極部件260形成接觸孔271的底表面。氣隙263藉由介電層262和接觸蝕刻停止層269保持密封。
在操作126，方法100(第1B圖)在源極/汲極部件260上方形成矽化物部件273，並在矽化物部件273上方形成源極/汲極接觸件(或導孔)275。第14A~14E圖根據一實施例繪示所得到的結構。第14A圖繪示裝置200的上視圖，而第14B、14C、14D和14E圖分別沿著第14A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。由於矽化物部件273和源極/汲極接觸件275形成在裝置200的前側，也分別被稱為前側矽化物部件273和前側源極/汲極接觸件275。
在一實施例中，操作126包含在接觸孔271中沉積一或多種金屬、對裝置200進行退火製程以引起所述一或多種金屬與源極/汲極部件260之間的反應以製備矽化物部件273，並移除所述一或多種金屬的未反應部分，在接 觸孔271中留下矽化物部件273。一或多種金屬可以包含鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、鉑(Pt)、鐿(Yb)、銥(Ir)、鉺(Er)、鈷(Co)或前述之組合(例如二或更多種金屬的合金)，並且一或多種金屬的沉積可以使用化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法。矽化物部件273可以包含矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)或其他合適的化合物。在一實施例中，源極/汲極接觸件275可以包含導電阻障層和在導電阻障層上方的金屬填充層。導電阻障層用於防止金屬填充層的金屬材料擴散到鄰近源極/汲極接觸件275的介電層中，例如介電襯墊232、介電帽層234、接觸蝕刻停止層269和層間介電層270。導電阻障層可以包含鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)或導電氮化物，例如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)或前述之組合，並且導電阻障層的形成可以藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或其他合適的製程。金屬填充層可以包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)或其他金屬，並且金屬填充層的形成可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、電鍍或其他合適的製程。在一些實施例中，在源極/汲極接觸件275中省略導電阻障層。操作126可以進行化學機械研磨製程以移除源極/汲極接觸件275的多餘材料。
在操作128，方法100(第1B圖)在裝置200的前側進行產線中段(middle end of line，MEOL)製程和產線後段(back end of line，BEOL)製程。操作128可以形成連接到閘極堆疊240’的閘極導孔、形成連接到源極/汲極 接觸件275的源極/汲極接觸導孔、以及形成一或多個互連層，其中佈線和導孔嵌在介電層中。所述一或多個互連層連接各種電晶體的閘極、源極和汲極電極以及裝置200中的其他電路，以形成積體電路的部分或全部。操作128還可在互連層上方形成鈍化層。在第15B圖所示的範例中，膜層277用於表示各種介電層和金屬層，包含在源極/汲極接觸件275上方在裝置200的前側形成的互連層和鈍化層。應注意的是，在第15B圖中上下翻轉裝置200。
在操作130，方法100(第1B圖)上下翻轉裝置200，並將裝置200的前側附接(attach)到載體370，如第15B圖所示。第15A圖繪示裝置200的上視圖，而第15B、15C、15D和15E圖分別沿著第15A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。這使得裝置200可以從裝置200的背側接近以進行進一步製程。操作130可以使用任何合適的附接製程，例如直接接合、混合接合、使用黏著劑或其他接合方法。操作130可以進一步包含對準、退火及/或其他製程。在一些實施例中，載體370可以是矽晶圓。在第15B~15E圖中(以及以下將要描述的其他圖式中)，「z」方向從裝置200的背側指向裝置200的前側，而「-z」方向從裝置200的前側指向裝置200的背側。
在操作132，方法100(第1C圖)從裝置200的背側薄化裝置200，直到半導體層204從裝置200的背側暴露出來。第16A~16E圖根據一實施例繪示所得到的結構。第16A圖繪示裝置200的上視圖，而第16B、16C、16D和16E圖分別沿著第16A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。在各種實施例中，隔離部件230和半導體層239可以藉由操作132暴露出來或可以不被暴露出來。薄化製程可以包含機械磨削(griding)製程及/或化學薄化製程。在機械磨削製程期間，可以先從基底201上移除大量的基 底材料。之後，化學薄化製程可以將蝕刻化學物質施加到基底201的背側以進一步薄化基底201。
在操作134，方法100(第1C圖)選擇性地蝕刻半導體層204，以在汲極部件260和閘極堆疊240’的背側上方形成溝槽272。第17A~17E圖根據一實施例繪示所得到的結構。第17A圖繪示裝置200的上視圖，而第17B、17C、17D和17E圖分別沿著第17A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。在本實施例中，操作132施加一蝕刻製程，此蝕刻製程被調整為對半導體層204(例如在一實施例中為矽)的材料具有選擇性，而沒有(或很少地)蝕刻汲極部件260、閘極堆疊240’(特別是閘極介電層349和如果存在的閘極界面層)、隔離部件230和半導體層239(例如在一實施例中為SiGe)。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。具體而言，在本實施例中，半導體層204的蝕刻是自對準的。換句話說，操作134不需要製造蝕刻遮罩(例如藉由光學微影製程形成的蝕刻遮罩)來蝕刻半導體層204。相反地，操作134依賴半導體層204及其周圍膜層中材料的蝕刻選擇性。
在操作136，方法100(第1C圖)形成介電襯墊274和一或多層介電層276以填充溝槽272。第18A~18E圖根據一實施例繪示所得到的結構。第18A圖繪示裝置200的上視圖，而第18B、18C、18D和18E圖分別沿著第18A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。在一實施例中，介電襯墊274包含氮化矽，而介電層276包含氧化矽。在一些實施例中，介電襯墊274包含其他介電材料，例如La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Y2O3、AlON、 TaCN、ZrSi或其他合適的材料。介電襯墊274可以沿著溝槽272的各個表面具有大致均勻的厚度，並且介電襯墊274的形成可以藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法。在一些實施例中，介電層276可以包含四乙氧基矽烷(TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、摻雜氟的二氧化矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼的矽玻璃(BSG)及/或其他合適的介電材料。介電層276的形成可以藉由電漿輔助化學氣相沉積、可流動式化學氣相沉積或其他合適的方法。操作136可以進一步進行化學機械研磨製程以平坦化裝置200的背側並且暴露出半導體層239以用於進一步製程。
在操作138，方法100(第1C圖)從裝置200的背側移除半導體層239。第19A~19E圖根據一實施例繪示所得到的結構。第19A圖繪示裝置200的上視圖，而第19B、19C、19D和19E圖分別沿著第19A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。在本實施例中，操作138施加一蝕刻製程，此蝕刻製程被調整為對半導體層239的材料(例如在一實施例中為SiGe)具有選擇性，而沒有(或很少地)蝕刻介電襯墊274、介電層276、隔離部件230和介電層262。蝕刻製程可以部分地蝕刻源極部件260。蝕刻製程產生溝槽278，溝槽278從裝置200的背側暴露出源極部件260。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。具體而言，在本實施例中，半導體層239的蝕刻是自對準的。換句話說，操作138不需要製造蝕刻遮罩(例如藉由光學微影製程形成的蝕刻遮罩)來蝕刻半導體層239。相反地，操作138依賴半導體層239及其周圍的膜層中的材料的蝕刻選擇性。這有利地形成溝槽278以與下方的源極部件260對準，而沒有例如由光學微影疊對位移(overlay shift)引入的未對準。使用此製程將使背側源極接觸件(或源極導孔)理想地對準源極部件260，如下所述。
在操作140，方法100(第1C圖)從裝置200的背側移除暴露在溝槽278中的介電層262。第20A~20E圖根據一實施例繪示所得到的結構。第20A圖繪示裝置200的上視圖，而第20B、20C、20D和20E圖分別沿著第20A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。在本實施例中，操作140施加一蝕刻製程，此蝕刻製程被調整為對半導體層262的材料具有選擇性，而沒有(或很少地)蝕刻介電襯墊276、介電層276、隔離部件230、介電襯墊232、前側矽化物部件273和源極部件260。在一些實施例中，蝕刻製程可以部分地蝕刻源極部件260及/或矽化物部件273。作為蝕刻製程的結果，溝槽278現在暴露出矽化物部件273和源極部件260的多個表面(特別是源極部件260的側面)。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。具體而言，在本實施例中，介電層262的蝕刻是自對準的。換句話說，操作140不需要製造蝕刻遮罩(例如藉由光學微影製程形成的蝕刻遮罩)來蝕刻介電層262。相反地，操作140依賴介電層262及其周圍膜層中材料的蝕刻選擇性。
在操作142，方法100(第1C圖)形成背側源極矽化物部件280和背側源極接觸件282。第21A~21E圖根據一實施例繪示所得到的結構。第21A圖繪示裝置200的上視圖，而第21B、21C、21D和21E圖分別沿著第21A圖中的B-B線、C-C線、D-D線和E-E線繪示裝置200的一部分的剖面圖。如第21D圖所示，矽化物部件280包覆環繞源極部件260的三個表面，包含背側表面和兩個側壁表面。背側源極矽化物部件280連接前側源極矽化物部件273。換句話說，從 剖面圖觀之，矽化物部件273和280完全包覆環繞源極部件260。這有利地降低源極電阻。在「x」方向上，源極部件260連接至通道層215，如第21B圖所示。此外，作為以上參照第20D圖討論之自對準蝕刻製程的結果，背側源極接觸件282與源極部件260自對準。因此，如第21B圖所示，背側源極接觸件282藉由介電襯墊274和介電層276與附近的閘極堆疊240’隔離。自對準的背側接觸件282使源極部件260與附近的閘極堆疊240’之間的短路風險降至最低。
在一些實施例中，形成背側源極矽化物部件280的製程與用於前側源極矽化物部件273的製程相似，並且形成背側源極接觸件282的製程與對於前側源極接觸件275的製程相似。在一實施例中，操作142包含將一或多種金屬沉積到溝槽278中，對裝置200進行退火製程以引起所述一或多種金屬與源極部件260之間的反應以製造矽化物部件280，並移除所述一或多種金屬的未反應部分，在溝槽278中留下矽化物部件280。一或多種金屬可以包含鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、鉑(Pt)、鐿(Yb)、銥(Ir)、鉺(Er)、鈷(Co)或前述之組合(例如二或更多種金屬的合金)，並且一或多種金屬的沉積可以使用化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法。矽化物部件280可以包含矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)或其他合適的化合物。在描繪的實施例中，源極接觸件282可以包含導電阻障層和在導電阻障層上方的金屬填充層。導電阻障層用於防止金屬填充層的金屬材料擴散到鄰近源極接觸件282的介電層中，例如隔離部件230和介電襯墊274。導電阻障層可以包含鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、 釕(Ru)或導電氮化物，例如氮化鈦(TiN)、氮化鋁鈦(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)或前述之組合，並且導電阻障層的形成可以藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或其他合適的製程。金屬填充層可以包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)或其他金屬，並且金屬填充層的形成可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、電鍍或其他合適的製程。在一些實施例中，在導電接觸件282中省略導電阻障層。操作142可以進行化學機械研磨製程以移除源極接觸件282的多餘材料。如第21C和21E圖所示，保護閘極堆疊240’和汲極部件260不受操作142中的各種沉積和蝕刻製程的影響。
在操作144，方法100(第1C圖)形成背側電源導軌284和背側互連結構286。第22A~22B圖根據一實施例繪示所得到的結構。第22A圖繪示裝置200的上視圖，而第22B圖沿著第22A圖中的B-B線繪示裝置200的一部分的剖面圖。如第22B圖所示，背側源極接觸件282電性連接到背側電源導軌284。在一實施例中，背側電源導軌284的形成可以使用鑲嵌製程、雙鑲嵌製程、金屬圖案化製程或其他合適的製程。背側電源導軌284可以包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)或其他金屬，並且背側電源導軌284的沉積可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、電鍍或其他合適的製程。雖然在第22B圖中未繪示，但背側電源導軌284嵌入一或多個介電層中，並且背側互連結構286包含嵌入一或多個介電層中的佈線和導孔。在一些實施例中，背側電源導軌284被視為背側互連結構286的一部分。具有背側電源導軌284有利地增加裝置200中可用於直接連接到源極/汲極接觸件和導孔部件之金屬跡線的數量。相較於沒有背側電源導 軌284的其他結構，具有背側電源導軌284也增加閘極密度以實現更大的裝置整合。背側電源導軌284的尺寸可以寬於裝置200前側的第一層金屬(M0)的尺寸，其有利地降低背側電源導軌的電阻。
在操作146，方法100(第1C圖)對裝置200進行進一步的生產製程。舉例來說，進一步製程可以在裝置200的背側形成鈍化層、移除載體370、以及進行其他產線後段製程。
在上述實施例中，源極部件260形成為具有前側和背側矽化物部件以及具有前側和背側接觸件兩者，而汲極部件260形成為具有前側矽化物部件和前側接觸件並與背側電源導軌隔離。在替代實施例中，汲極部件260可以形成為具有前側和背側矽化物部件以及前側和背側接觸件兩者，而源極部件260形成為具有前側矽化物部件和前側接觸件並與背側電源導軌隔離。這可以藉由在上述實施例中切換特別用於源極區的製程與特別用於汲極區的製程來實現。舉例來說，可以在汲極區中而非源極區中提供半導體層239。在另一替代實施例中，源極部件260和汲極部件260兩者可以都形成為具有前側和背側矽化物部件以及具有前側和背側接觸件兩者。這可以藉由將上述實施例中特別用於源極區的製程施加於源極區和汲極區兩者。舉例來說，可以在源極區和汲極區兩者中提供半導體層239。
雖然並非用於限制，但本發明實施例中的一些實施例提供以下一或多個優點。舉例來說，本發明實施例中的一些實施例形成完全包覆環繞源極部件的矽化物部件，這有利地降低源極電阻。此外，本發明實施例中的一些實施例使用自對準製程形成背側源極接觸件，這使源極部件與附近的導體(包含閘極堆疊)的短路風險降至最低。本發明實施例中的一些實施例可以容易地 整合到現有的半導體生產製程中。
在一例示面向中，本發明實施例關於一種半導體結構，其包含源極部件；汲極部件；連接源極部件和汲極部件的一或多個通道層；在源極部件和汲極部件之間的閘極結構，閘極結構接合一或多個通道層中的每一個；在源極部件上方的第一源極矽化物部件；在第一源極矽化物部件上方的源極接觸件；在源極部件下方的第二源極矽化物部件；在第二源極矽化物部件下方的導孔；以及在導孔下方的電源導軌，其中在剖面圖中，第一和第二源極矽化物部件完全圍繞源極部件。
在一實施例中，半導體結構更包含在汲極部件上方的汲極矽化物部件；在汲極矽化物部件上方的汲極接觸件；在汲極部件下方並從汲極部件延伸至電源導軌的第一介電部件；在汲極部件的側壁上的第一介電層；以及暴露出第一介電層的多個側面的氣隙。
在半導體結構的一些實施例中，第二源極矽化物部件也設置在源極部件的側壁上並與第一源極矽化物部件連接。在一些實施例中，半導體結構更包含在源極接觸件上方的第一互連結構。在另一實施例中，半導體結構更包含在電源導軌下方的第二互連結構。
在一實施例中，半導體結構更包含在閘極結構下方並從閘極結構延伸至電源導軌的第一介電部件。在半導體結構的一些實施例中，導孔包含Cu、Al、Co、W、Ti、Ta、Mo和Ru中的一種。在一些實施例中，電源導軌包含Cu、Al、Co、W、Ti、Ta、Mo和Ru中的一種。
在另一例示面向中，本發明實施例關於一種半導體結構，其包含在半導體結構的背側上的電源導軌；在半導體結構的前側上的第一互連結 構；在電源導軌和第一互連結構之間的源極部件、汲極部件、多個通道層和閘極結構，其中多個通道層連接源極部件和汲極部件，並且閘極結構包覆環繞每個通道層；設置在源極部件的背側上並在源極部件和電源導軌之間的第一源極矽化物部件，其中第一源極矽化物部件也設置在源極部件的側壁上，源極部件的側壁從源極部件的背側朝向半導體結構的前側延伸；以及連接第一源極矽化物部件和電源導軌的第一導孔。
在一實施例中，半導體結構更包含設置在源極部件的前側並連接至第一源極矽化物部件的第二源極矽化物部件；以及設置在第二源極矽化物部件上並將第二源極矽化物部件連接至第一互連結構的源極接觸件。
在另一實施例中，半導體結構更包含在汲極部件和電源導軌之間並將汲極部件與電源導軌隔離的第一介電部件。在另一實施例中，半導體結構更包含在汲極部件的側壁上的第一介電層以及暴露出第一介電層的多個表面的氣隙。在又一實施例中，半導體結構更包含設置在汲極部件的前側上的汲極矽化物部件以及設置在汲極矽化物部件上的汲極接觸件。
在一些實施例中，半導體結構更包含在半導體結構的背側上的第二互連結構，其中電源導軌連接至第二互連結構。
在又一例示面向中，本發明實施例內容關於一種方法，其包含提供一結構，此結構具有基底、在基底上方逐層交替堆疊的第一半導體層和第二半導體層的堆疊、設置在堆疊的通道區上方的犧牲閘極結構、以及在犧牲閘極結構的兩側壁上的閘極間隔物。此方法更包含蝕刻鄰近閘極間隔物的堆疊，以在犧牲閘極結構的兩側形成源極溝槽和汲極溝槽；在源極溝槽中磊晶成長源極部件並在汲極溝槽中磊晶成長汲極部件；在源極部件的側面、汲極部件的側 面、源極溝槽的側面和汲極溝槽的側面上形成第一介電層；以及在第一介電層、源極部件和汲極部件上方形成接觸蝕刻停止層，其中在源極溝槽中的第一介電層和接觸蝕刻停止層之間密封第一氣隙，並在汲極溝槽中的第一介電層和接觸蝕刻停止層之間密封第二氣隙。
在一實施例中，此方法更包含用高介電常數金屬閘極取代犧牲閘極結構。在另一實施例中，此方法更包含在源極部件和接觸蝕刻停止層上方形成第一源極矽化物部件；在汲極部件和接觸蝕刻停止層上方形成汲極矽化物部件；在第一源極矽化物部件上方形成源極接觸件；以及在汲極矽化物部件上方形成汲極接觸件。在另一實施例中，此方法更包含將結構的前側接合至載體晶圓上，其中基底在結構的背側上；從結構的背側薄化結構，直到暴露出基底的矽層，其中矽層設置在汲極部件和高介電常數金屬閘極的背側上方；以及用一或多個介電部件取代矽層。
在一些實施例中，結構的薄化也暴露出設置在源極部件上方的矽鍺部件，此方法更包含移除矽鍺部件以暴露出源極部件的背側和在源極部件的側面上的第一介電層；移除在源極部件的側面上的第一介電層，藉此暴露出源極部件的側面；以及在源極部件的背側和源極部件的側面上形成第二源極矽化物部件。在另一實施例中，此方法更包含在第二源極矽化物部件上形成導孔。
以上概述數個實施例之部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例之相同目的及/或優點。本技術領域中具有通常知識者也 應理解，此類等效的結構並未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
200:半導體裝置
274:介電襯墊
260:源極/汲極部件
276:介電層
273,280:矽化物部件
275:源極/汲極接觸件
277:膜層
282:背側源極接觸件
284:背側電源導軌
286:背側互連結構
350:閘極電極
370:載體
x,-z:方向

Claims (12)

  1. 一種半導體結構，包括：一源極部件；一汲極部件；一或多個通道層，連接該源極部件和該汲極部件；一閘極結構，在該源極部件和該汲極部件之間，該閘極結構接合該一或多個通道層中的每一個；一第一源極矽化物部件，在該源極部件上方；一源極接觸件，在該第一源極矽化物部件上方；一第二源極矽化物部件，在該源極部件下方；一導孔，在該第二源極矽化物部件下方；以及一電源導軌，在該導孔下方，其中在一剖面圖中，該第一源極矽化物部件和該第二源極矽化物部件完全圍繞源極部件。
  2. 如請求項1之半導體結構，更包括：一汲極矽化物部件，在該汲極部件上方；一汲極接觸件，在該汲極矽化物部件上方；一第一介電部件，在該汲極部件下方並從該汲極部件延伸至該電源導軌；一第一介電層，在該汲極部件的一側壁上；以及一氣隙，暴露出該第一介電層的複數個側面。
  3. 如請求項1之半導體結構，更包括一第一介電部件，在該閘極結構下方並從該閘極結構延伸至該電源導軌。
  4. 如請求項1或3中任一項之半導體結構，其中該導孔包括Cu、 Al、Co、W、Ti、Ta、Mo和Ru中的一種；及/或該電源導軌包括Cu、Al、Co、W、Ti、Ta、Mo和Ru中的一種。
  5. 一種半導體結構，包括：一電源導軌，在該半導體結構的一背側上；一第一互連結構，在該半導體結構的一前側上；一源極部件、一汲極部件、複數個通道層和一閘極結構，在該電源導軌和該第一互連結構之間，其中該些通道層連接該源極部件和該汲極部件，並且該閘極結構包覆環繞該些通道層中的每一個；一第一源極矽化物部件，設置在該源極部件的一背側上並在該源極部件和該電源導軌之間，其中該第一源極矽化物部件也設置在該源極部件的側壁上，該源極部件的側壁從該源極部件的該背側朝向該半導體結構的該前側延伸；以及一第一導孔，連接該第一源極矽化物部件和該電源導軌。
  6. 如請求項5之半導體結構，更包括：一第二源極矽化物部件，設置在該源極部件的一前側，並連接至該第一源極矽化物部件；以及一源極接觸件，設置在該第二源極矽化物部件上，並將該第二源極矽化物部件連接至該第一互連結構。
  7. 如請求項5或6之半導體結構，更包括一第二互連結構，在該半導體結構的該背側上，其中該電源導軌連接至該第二互連結構。
  8. 一種半導體結構的形成方法，包括：提供一結構，該結構具有一基底、在該基底上方逐層交替堆疊的複數個第 一半導體層和複數個第二半導體層的一堆疊、設置在該堆疊的一通道區上方的一犧牲閘極結構、以及在該犧牲閘極結構的兩側壁上的複數個閘極間隔物；蝕刻鄰近該些閘極間隔物的該堆疊，以在該犧牲閘極結構的兩側形成一源極溝槽和一汲極溝槽；在該源極溝槽中磊晶成長一源極部件，並在該汲極溝槽中磊晶成長一汲極部件；在該源極部件的側面、該汲極部件的側面、該源極溝槽的側面和該汲極溝槽的側面上形成一第一介電層；以及在該第一介電層、該源極部件和該汲極部件上方形成一接觸蝕刻停止層，其中在該源極溝槽中的該第一介電層和該接觸蝕刻停止層之間密封一第一氣隙，並在該汲極溝槽中的該第一介電層和該接觸蝕刻停止層之間密封一第二氣隙。
  9. 如請求項8之半導體結構的形成方法，更包括：用一高介電常數金屬閘極取代該犧牲閘極結構。
  10. 如請求項9之半導體結構的形成方法，更包括：在該源極部件和該接觸蝕刻停止層上方形成一第一源極矽化物部件；在該汲極部件和該接觸蝕刻停止層上方形成一汲極矽化物部件；在該第一源極矽化物部件上方形成一源極接觸件；以及在該汲極矽化物部件上方形成一汲極接觸件。
  11. 如請求項10之半導體結構的形成方法，更包括：將該結構的一前側接合至一載體晶圓上，其中該基底在該結構的一背側上； 從該結構的該背側薄化該結構，直到暴露出該基底的一矽層，其中該矽層設置在該汲極部件和該高介電常數金屬閘極的一背側上方；以及用一或多個介電部件取代該矽層。
  12. 如請求項11之半導體結構的形成方法，其中該結構的該薄化也暴露出設置在該源極部件上方的一矽鍺部件，更包括：移除該矽鍺部件以暴露出該源極部件的一背側和在該源極部件的該些側面上的該第一介電層；移除在該源極部件的該些側面上的該第一介電層，藉此暴露出該源極部件的該些側面；以及在該源極部件的該背側和該源極部件的該些側面上形成一第二源極矽化物部件。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020130150A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
US12506066B2 (en) 2022-04-26 2025-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with source/drain via and method
US12417963B2 (en) * 2022-10-24 2025-09-16 International Business Machines Corporation Isolation rail between backside power rails
EP4495978A1 (en) * 2023-07-18 2025-01-22 Huawei Technologies Co., Ltd. Semiconductor device and method of manufacturing the same
US20250221020A1 (en) * 2023-12-29 2025-07-03 Intel Corporation Double-sided device contacts and through vias for performance and layout benefits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200044023A1 (en) * 2018-07-31 2020-02-06 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy via airgap

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5487625B2 (ja) 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
WO2017052638A1 (en) 2015-09-25 2017-03-30 Intel Corporation Backside contact structures and fabrication for metal on both sides of devices
EP3479411B1 (en) 2016-07-01 2024-12-11 INTEL Corporation Backside contact resistance reduction for semiconductor devices with metallization on both sides
CN109952642B (zh) 2016-12-07 2024-03-26 英特尔公司 具有锯齿状金属迹线布局的集成电路器件
KR102432894B1 (ko) 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
US10700207B2 (en) 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US10700173B2 (en) * 2018-04-10 2020-06-30 Globalfoundries Inc. FinFET device with a wrap-around silicide source/drain contact structure
US10861953B2 (en) 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US10644125B2 (en) 2018-06-14 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gates and manufacturing methods thereof
US10847373B2 (en) * 2018-10-23 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming silicide contact in field-effect transistors
US10607938B1 (en) 2018-10-26 2020-03-31 International Business Machines Corporation Power distribution networks for monolithic three-dimensional semiconductor integrated circuit devices
KR102904447B1 (ko) * 2019-07-23 2025-12-29 삼성전자주식회사 반도체 장치
US11264274B2 (en) 2019-09-27 2022-03-01 Tokyo Electron Limited Reverse contact and silicide process for three-dimensional logic devices
DE102020130150A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
US11355601B2 (en) * 2020-03-31 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and backside self-aligned via
US11443987B2 (en) 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside air gap dielectric
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US11233005B1 (en) 2020-07-10 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing an anchor-shaped backside via

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200044023A1 (en) * 2018-07-31 2020-02-06 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy via airgap

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