TWI770805B

TWI770805B - 半導體結構及其形成方法

Info

Publication number: TWI770805B
Application number: TW110104210A
Authority: TW
Inventors: 詹宏偉; 鄭詠世; 黃文社; 陳郁翔
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-02-19
Filing date: 2021-02-04
Publication date: 2022-07-11
Also published as: TW202133276A; US20210257295A1; US20240170397A1; CN113284874B; US11923295B2; CN113284874A

Abstract

一種半導體結構，包括：第一介電層，在第一導線以及第二導線上；高電阻層，在第一介電層的第一部分上；第二介電層，在高電阻層上；低介電常數介電層，在第二介電層上；第一導孔，延伸穿過低介電常數介電層以及第二介電層；以及第二導孔，延伸穿過低介電常數介電層以及第一介電層至第一導孔。第一導孔延伸至高電阻層中。

Description

半導體結構及其形成方法

本發明實施例係有關於一種半導體結構及其形成方法，且特別關於一種互連層結構及其形成方法。

半導體積體電路(IC)產業經歷快速成長。積體電路材料和設計的技術進步已經產生數個IC世代，其中每一世代都比上一世代具有更小更複雜的電路。積體電路演進期間，功能密度(亦即，單位晶片面積的互連裝置數目)通常會增加而幾何尺寸(亦即，即可使用製程生產的最小元件(或線))卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。

伴隨著裝置的微縮化，製造商已經開始使用新穎的和不同的材料及/或材料的組合以促進裝置的微縮化。進行微縮化的本身，再加上使用新穎的和不同的材料，也導致在幾何尺寸上較大的前幾世代未有的挑戰。

本發明一些實施例提供一種半導體結構，包括：第一介電層，在第一導線以及第二導線上；高電阻層，在第一介電層的第一部分上，第一介電層的第二部分不具有高電阻層，第一介電層的第一部分具有第一厚度，第一介電層的第二部分具有第二厚度，第二厚度小於第一厚度；第二介電層，在高電阻層上；低介電常數介電層，在第二介電層以及第一介電層的第二部分上，低介電常數介電層沿著高電阻層以及第二介電層的側壁延伸；第一導孔，延伸穿過低介電常數介電層以及第二介電層，第一導孔延伸至高電阻層中；以及第二導孔，延伸穿過低介電常數介電層以及第一介電層至第一導孔。

本發明一些實施例提供一種半導體結構，包括：邏輯區，包括：第一導線；第一介電層的第一部分，在第一導線上，第一部分具有第一厚度；低介電常數介電層的第一部分，在第一介電層上；以及第一導孔，延伸穿過低介電常數介電層的第一部分以及第一介電層，第一導孔實體接觸第一導線；以及高電阻區，高電阻區包括：第一介電層的第二部分；高電阻層，在第一介電層的第二部分上；第二介電層，在高電阻層上，第二介電層具有第二厚度，其中第二介電層具有與第一導線上的第一介電層的第一部分相同的材料結構；低介電常數介電層的第二部分，在第二介電層上；以及第二導孔，延伸穿過低介電常數介電層的第二部分以及第二介電層，第二導孔延伸至低於高電阻層的頂表面。

本發明一些實施例提供一種形成半導體結構的方法，包括：在互連層上形成第一介電層，互連層包括導線；在第一介電層上形成高電阻層；在高電阻層上形成第二介電層；圖案化第二介電層以及高電阻層，其中圖案化凹蝕在導線上的第一介電層，其中在圖案化之後，在導線上的第一介電層具有第一厚度，其中在高電阻層下的第一介電層具有第二厚度，第二厚度大於第一厚度；在第二介電層以及第一介電層上形成低介電常數介電層，低介電常數介電層在第一介電層的頂表面以及側壁上延伸；形成穿過低介電常數介電層以及第二介電層的第一開口，第一開口延伸至高電阻層中；在第一開口中形成導電材料；以及平坦化低介電常數介電層以及導電材料。

50:基板

54:源極和汲極區

58:鰭片(突出部)

60:FinFET裝置

62:淺溝槽隔離區

64:閘極電極層

66:閘極介電層

68:閘極結構

72:間隔物

74:接觸件

76:層間介電質

78:層間介電質

100:半導體結構

101:區域

102:區域

124:低介電常數介電層

140:開口

144:開口

202:介電層

204:矽化阻擋層

208:介電子層

210:高電阻層

212:介電層

214:矽化阻擋層

218:介電子層

240:開口

244:開口

300:圖案化層

308:圖案化的第一介電子層

310:圖案化的高電阻層

314:圖案化的第二矽化阻擋層

318:圖案化的第二介電子層

328:遮罩

332:遮罩

340:導線

342:導線

344:導孔

348:阻障層

400:導電填充材料

440:導線

444:導孔

600:高電阻區域

100A:互連層

100B:互連層

100N:互連層

100N+1:互連層

104A:導孔

104B:導孔

104N+1:導孔

108A:導線

108B:導線

108N:導線

108N+1:導線

110A:金屬間介電層

110B:金屬間介電層

110N:金屬間介電層

110N+1:金屬間介電層

500A:邏輯區域

500B:邏輯區域

D1:深度

T1:厚度

T2:厚度

W1:寬度

W2:寬度

α:角度

以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。

第1圖係根據一些實施例，繪示積體電路的半導體基板以及多層互連結構的截面圖。

第2-3、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、10A-10B圖係根據一些實施例，繪示製造半導體裝置的各種中間階段的截面圖以及平面圖。

以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本揭露實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。

再者，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」等相似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

本揭露包括例如在半導體裝置上方的後端製程(Back End Of the Line,BEOL)區域中的金屬化層之間的高電阻層及其形成方法。相較於高電阻層位於金屬化層下方的設計，例如在中端製程(Middle End Of Line,MEOL)區域或前端製程(Front End Of Line,FEOL)中，其佔類比晶粒面積的5%左右，本揭露在金屬化層之間的BEOL區域中設置高電阻層，可以節省，例如，類比電路設計面積的5%。通過使用具有大抵相似的厚度和材料的介電層，如在導線和高電阻層上方的蝕刻停止層，以控制導孔的底表面區域大抵相似，可以產生均一接觸電阻的導孔。導孔接觸電阻的均一性有助於裝置性能。儘管本揭露討論在例如FinFET形成製程之後執行的BEOL製程的情況下形成高電阻層的方法，其他實施例可以將本揭露的方法使用於其他半導體製造製程。

第1圖根據一些實施例，繪示半導體結構100的截面圖，半導體結構100包括可以在其中形成各種電子裝置的半導體基板50，以及在基板50上方形成的多層互連系統的一部分(例如，層100A和100B)。一般來說，如以下將更詳細討論，第1圖繪示在基板50上形成的FinFET裝置60，在其上形成有多個互連層。

一般來說，第1圖所示的基板50可以包括塊體半導體基板或絕緣體上矽(silicon-on-insulator,SOI)基板。SOI基板包括在薄半導體層下方的絕緣體層，薄半導體層是SOI基板的主動層。主動層的半導體和塊體半導體通常包括結晶半導體材料矽，但是可以包括一種或多種其他半導體材料，例如鍺、矽鍺合金、化合物半導體(例如，GaAs、AlAs、InAs、GaN、AlN或其合金(例如Ga_xAl_1-xAs、Ga_xAl_1-xN、In_xGa_1-xAs等)、氧化物半導體(例如ZnO、SnO₂、TiO₂、Ga₂O₃等)或其組合。半導體材料可以被摻雜或不被摻雜。可以使用其他基板，包括多層基板、梯度基板或混合定向(hybrid orientation)基板。

第1圖所示的FinFET裝置60是在稱為鰭片58的半導體突出部的鰭狀條中形成的三維MOSFET結構。第1圖所示的截面沿著鰭片的縱軸截取，縱軸在平行於源極和汲極區54之間的電流流動方向上。鰭片58可以通過使用微影和蝕刻技術對基板進行圖案化來形成。例如，可以使用間隔物圖案轉移(spacer image transfer,SIT)圖案化技術。在上述方法中，使用合適的微影和蝕刻製程在基板上方形成犧牲層，並對其進行圖案化以形成心軸。使用自對準製程在心軸旁邊形成間隔物。之後通過適當的選擇性蝕刻製程去除犧牲層。之後每個剩餘的間隔物可以用作硬遮罩，以通過使用例如反應性離子蝕刻(reactive ion etching,RIE)將溝槽蝕刻至基板50中以圖案化各個鰭片58。第1圖繪示單一鰭片58，儘管基板50可以包括任何數量的鰭片。

第1圖繪示沿著鰭片58的相對側壁形成的淺溝槽隔離(shallow trench isolation,STI)區62。可以通過沉積一種或多種介電材料(例如，氧化矽)以完全填充鰭片周圍的溝槽，然後凹蝕介電材料的頂表面以形成STI區62。STI區62的介電材料可以使用高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、低壓CVD(low-pressure CVD,LPCVD)、次大氣壓CVD(sub-atmospheric CVD,SACVD)、流動式CVD(flowable CVD,FCVD)、旋轉塗佈及/或相似的方法，或其組合沉積。在沉積之後，可以執行退火製程或固化製程。在一些情況下，STI區62可以包括襯層(未繪示)，例如通過氧化矽表面而成長的熱氧化物襯層。凹蝕製程可以使用例如平坦化製程(例如，化學機械研磨(chemical mechanical polish,CMP))，接續選擇性蝕刻製程(例如，濕式蝕刻、乾式蝕刻或其組合)以在STI區62中凹蝕介電材料的頂表面，使得鰭片58的上部從周圍的絕緣STI區62突出。在一些情況下，也可以通過平坦化製程去除用於形成鰭片58的圖案化硬遮罩。

在一些實施例中，第1圖所示的FinFET裝置60的閘極結構68是可以使用閘極後製製程流程形成的高介電常數金屬閘極(high-k metal gate,HKMG)閘極結構。在閘極後製製程流程中，在形成STI區62之後形成犧牲虛設閘極結構(未繪示)。虛設閘極結構可以包括虛設閘極介電質、虛設閘極電極以及硬遮罩。首先沉積虛設閘極介電材料(例如，氧化矽、氮化矽等)。接續，在虛設閘極介電質上沉積虛設閘極材料(例如，非晶矽、多晶矽等)，之後平坦化(例如，通過CMP)。可以在虛設閘極材料上方形成硬遮罩層(例如，氮化矽、碳化矽等)。之後通過對硬遮罩進行圖案化，並使用適當的微影和蝕刻技術將圖案轉移到虛設閘極介電質和虛設閘極材料以形成虛設閘極結構。虛設閘極結構可以沿著突出鰭片的多個側面延伸，並且在STI區62的表面上方的鰭片之間延伸。如以下更詳細地描述，虛設閘極結構可以被高介電常數金屬閘極閘極結構68(HKMG)替換，如第1圖所示。第1圖右側所示的HKMG閘極結構68(在鰭片58的頂部可見)為主動HKMG閘極結構的一個示例，HKMG閘極結構，例如，沿著在STI區62上方突出的鰭片58的側壁以及其上一部分延伸，第1圖左側的 HKMG閘極結構68為示例的閘極結構，其在STI區62上延伸，例如在相鄰鰭片之間。可以使用任何合適的方法來沉積用於形成虛設閘極結構和硬遮罩的材料，例如CVD、電漿輔助CVD(plasma-enhanced CVD,PECVD)、原子層沉積(atomic layer deposition,ALD)、電漿輔助ALD(plasma-enhanced ALD,PEALD)等，或通過半導體表面的熱氧化或其組合。

如第1圖所示，形成FinFET裝置60的源極和汲極區54以及間隔物72自對準虛設閘極結構。可以通過圖案化虛設閘極之後，進行間隔物介電層的沉積和非等向性蝕刻以形成間隔物72。間隔物介電層可以包括一種或多種介電質，例如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽等或其組合。非等向性蝕刻製程從虛設閘極結構的頂部上方去除間隔物介電層，沿著虛設閘極結構的側壁留下間隔物72，其橫向延伸到鰭片表面的一部分上(如第1圖的右側所示)或STI介電質的表面上(如第1圖的左側所示)。

源極和汲極區54是與半導體鰭片58接觸的半導體區。在一些實施例中，源極區和汲極區54可以包括重摻雜區和相對輕摻雜的汲極延伸(extensions)或LDD區。一般來說，使用間隔物72將重摻雜區與虛設閘極結構隔開，而可以在形成間隔物72之前形成LDD區，因而在間隔物72下延伸，並且在一些實施例中，進一步延伸到虛設閘極結構下方的半導體的一部分中。可以通過例如使用離子佈植製程佈植摻質(例如，As、P、B、In等)來形成LDD區。

源極和汲極區54可以包括磊晶成長的區域。例如，在形成LDD區域之後，可以形成間隔物72，隨後，可以形成重摻雜的源極和汲極區自對準間隔物72，首先蝕刻鰭片以形成凹口，然後通過選擇性磊晶成長(selective epitaxial growth,SEG)製程在凹口中沉積結晶半導體材料，其可以填充凹口，並通常延伸超過鰭片的原始表面以形成凸起的源極-汲極結構，如第1圖所示。結晶半導體材料可以為元素(例如，Si或Ge等)，或者為合金(例如，Si_1-xC_x或Si_1-xGe_x等)。SEG製程可以使用任何合適的磊晶成長方法，例如氣相/固相/液相磊晶(vapor phase epitaxy,VPE/solid phase epitaxy,SPE/liquid phase epitaxy,LPE)或金屬有機CVD(metal-organic CVD,MOCVD)或分子束磊晶(molecular beam epitaxy,MBE)等。可以在SEG期間將高劑量(例如大約10¹⁴cm^-2到10¹⁶cm^-2)的摻質原位引入重摻雜源極和汲極區54，或在SEG之後執行的離子佈植製程引入摻質或其組合。

第一層間介電質(interlayer dielectric,ILD)76(參考第1圖)沉積在結構上。在一些實施例中，可以在沉積ILD材料之前沉積合適的介電質(例如，氮化矽、碳化矽等或其組合)的接觸蝕刻停止層(contact etch stop layer,CESL)(未繪示)。可以執行平坦化製程(例如，CMP)以從虛設閘極上方去除過量的ILD材料和任何剩餘的硬遮罩材料以形成頂表面，其中，虛設閘極材料的頂表面被暴露，並且與第一ILD 76的頂表面大抵共平面。之後，可以通過首先使用一種或多種蝕刻技術去除虛設閘極結構，從而在各個間隔物72之間形成凹口，以形成如第1圖所示的HKMG閘極結構68。

接續，沉積包括另一種介電質的替換閘極介電層66，隨後沉積包括一種或多種導電材料的替換閘極電極層64以完全填充凹口。閘極介電層66包括例如高介電常數介電材料，例如金屬的氧化物及/或矽酸鹽(例如，Hf、Al、Zr、La、Mg、Ba、Ti及其他金屬的氧化物及/或矽酸鹽)、氮化矽、氧化矽等或其組合或其多層。在一些實施例中，閘極電極層64可以是多層金屬閘極堆疊，其包括在閘極介電層66的頂部上連續形成的阻障層、功函數層和閘極填充層。用於阻擋層的示例材料包括TiN、TaN、Ti、Ta等或其多層組合。對於p型FET，功函數層可以包括TiN、TaN、Ru、Mo、Al，對於n型FET、功函數層可以包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可以使用其他合適的功函數材料或其組合或多層。填充凹口的其餘部分的閘極填充層可以包括金屬例如Cu、Al、W、Co、Ru或其組合或多層。可以通過任何合適的方法來沉積用於形成閘極結構的材料，例如，CVD、PECVD、PVD、ALD、PEALD、電化學電鍍(electrochemical plating,ECP)、無電電鍍(electroless plating)及/或相似方法。可以使用例如CMP製程從第一ILD 76的頂表面上方去除閘極電極層64和閘極介電層66的多餘部分。如第1圖所示，所得結構可以具有大抵共平面的表面，包括第一ILD 76的裸露頂表面、間隔物72和閘極介電層66和閘極電極層64的其餘部分，分別嵌入在間隔物72之間。

第二ILD 78可以被沉積在第一ILD 76，如第1圖所示。在一些實施例中，形成第一ILD 76和第二ILD 78的絕緣材料可以包括氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphosilicate glass,BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass,USG)、低介電常數(low-k)介電質，例如氟矽酸鹽玻璃(fluorosilicate glass,FSG)、碳氧化矽(SiOCH)、摻碳氧化物(carbon-doped oxide,CDO)、可流動的氧化物或多孔氧化物(例如，乾凝膠(xerogels)/氣凝膠(aerogels))等或其組合。可以使用任何合適的方法來沉積用於形成第一ILD 76和第二ILD 78的介電材料，例如CVD、物理氣相沉積(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋轉塗佈及/或相似的方法或其組合。

如第1圖所示，可以使用穿過中間介電層形成的導電連接器(例如，接觸件74)將形成在基板50中的電子裝置的電極電性連接至第一互連層100A 的導電部件。在第1圖所示的示例中，接觸件74與FinFET裝置60的源極和汲極區54進行電性連接。一般來說，閘極電極的接觸件74形成在STI區62上方。分離的閘極電極層64(在第1圖的左側所示)示出此種接觸件。可以使用微影技術來形成接觸件。例如，可以在第二ILD 78上方形成圖案化的遮罩，並用於蝕刻延伸穿過第二ILD 78的開口以暴露出STI區62上方的一部分閘極電極，以及蝕刻在鰭片58上方的開口，其開口進一步延伸穿過第一ILD 76和位於第一ILD 76下方的CESL(未繪示)襯層，以暴露出源極和汲極區54的部分。在一些實施例中，可以使用非等向性乾式蝕刻製程，其執行兩個連續步驟。在蝕刻製程的第一步驟中所使用的蝕刻劑，相對於閘極電極層64和CESL的材料的蝕刻速率，對第一ILD 76和第二ILD 78的材料的蝕刻速率更高，其可以在源極和汲極區54的重摻雜區的頂表面形成襯層。一旦蝕刻製程的第一步驟暴露出CESL，則可以執行蝕刻製程的第二步驟，其中可以切換蝕刻劑以選擇性地去除CESL。

在一些實施例中，可以在第一ILD 76和第二ILD 78中的開口中形成導電襯層。隨後，用導電填充材料填充開口。襯層包括阻障金屬，阻障金屬用於減少導電材料從接觸件74向外擴散到周圍的介電材料中。在一些實施例中，襯層可包括兩個阻障金屬層。第一阻障金屬與源極和汲極區54中的半導體材料接觸，並且隨後可以與源極和汲極區54中的重摻雜半導體化學反應以形成低電阻歐姆接觸件，之後未反應的金屬可以被去除。例如，若在源極和汲極區54的重摻雜半導體是矽或矽鍺合金半導體，則第一阻障金屬可以包括Ti、Ni、Pt、Co、其它適合的金屬或其合金。導電襯層的第二阻障金屬層可以另外包括其他金屬(例如，TiN、TaN、Ta或其他合適的金屬或其合金)。可以使用任何可接受的沉積技術(例如CVD、ALD、PEALD、PECVD、PVD、ECP、無電電鍍等或其任何組合)將導電填充材料(例如W、Al、Cu、Ru、Ni、Co、其合金、其組合等)沉積在導電襯層上，以填充接觸開口。接續，可以使用平坦化製程(例如，CMP)以從第二ILD 78的表面上方去除所有導電材料的多餘部分。所得的導電插塞延伸到第一ILD 76和第二ILD 78中並構成接觸件74，物理連接以及電性連接電子裝置的電極，例如第1圖所示的三閘極FinFET裝置60。在此示例中，可以利用相同的製程步驟同時形成STI區62上的電極和鰭片58上的電極接觸件。然而，在其他實施例中，上述兩種類型的接觸件可以分開形成。

如第1圖所示，根據積體電路設計採用後端(back end of line,BEOL)製程方案，可以形成多個互連層，垂直地堆疊在形成在第一ILD 76和第二ILD 78中的接觸件74的上方。在第1圖所示的BEOL方案中，各種互連層具有相似的部件。然而，應當理解，其他實施例可以利用替代的整合方案，其中各種互連層可以使用不同的部件。例如，繪示為垂直連接件的接觸件74可以延伸以形成橫向傳輸電流的導線。

互連層(例如，互連層100A-100N)包括嵌入在金屬間介電(intermetal dielectric,IMD)層中導孔以及導線。除了在各種導電元件之間提供絕緣之外，IMD層還可包括一個或多個介電蝕刻停止層，以控制在IMD層中形成開口的蝕刻製程。一般來說，導孔垂直地傳導電流，並用於電性連接位於垂直相鄰層的兩個導電部件，而導線橫向地傳導電流，並用於在一個層內分配電信號和功率。在第1圖所示的BEOL方案中，導孔104A將接觸件74連接到導線108A，在隨後層，導孔將位於導孔下方的層上的導線連接至導孔上方的導線(例如，可以通過導孔104B連接一對導線108A和108B)。其他實施例可以採用不同的方案。例如，可以從互連層100A省略導孔104A，並且可以將接觸件74配置為直接連接到導線108A(M₁線)。

繼續參考第1圖，可以使用例如雙鑲嵌製程來形成第一互連層100A。首先，可以使用在第一和第二ILD 76和78的描述中列出的一層或多層介電材料來沉積用於形成IMD 110A的介電質堆疊。在一些實施例中，IMD 110A包括位於介電質堆疊的底部處的蝕刻停止層(未繪示)。蝕刻停止層包括一個或多個絕緣層(例如，SiN、SiC、SiCN、SiCO、CN、其組合等)，其蝕刻速率不同於上覆材料的蝕刻速率。用於沉積IMD的介電質堆疊的技術可以與用於形成第一ILD 76和第二ILD 78的技術相同。

適當的微影和蝕刻技術(例如，採用碳氟化合物化學品的非等向性RIE)可用於圖案化IMD 110A以形成用於導孔和線的開口。用於導孔的開口可以是延伸穿過IMD 110A以暴露接觸件74的頂部導電表面的垂直孔，並且用於線的開口可以是形成在IMD層的上部中的縱向溝槽。在一些實施例中，用於對IMD 110A中的孔和溝槽進行圖案化的方法利用導孔先製方案，其中第一微影和蝕刻製程形成用於導孔的孔，第二微影和蝕刻製程形成用於線的溝槽。其他實施例可以使用不同的方法，例如，溝槽先製方案，或不完全的導孔先製的方案，或者埋入式蝕刻停止層方案。蝕刻技術可以利用多個步驟。例如，第一主要蝕刻步驟可以去除IMD 110A的一部分介電材料，並停止在蝕刻停止介電層上。之後，可以切換蝕刻劑以去除蝕刻停止層介電材料。可以調整各種蝕刻步驟的參數(例如，化學成分、氣體的流速和壓力、反應器功率等)以產生具有期望的內部錐角(interior taper angle)的錐形側壁輪廓。

可以沉積各種導電材料以填充形成第一互連層100A的導孔104A以及線108A的孔以及溝槽。開口可以首先襯有導電擴散阻障材料，之後完全填充導電填充材料，其沉積在導電擴散阻障襯層上。在一些實施例中，可以在導電擴散阻障襯層上沉積薄導電晶種層，以幫助啟始以導電填充材料完全填充開口的ECP沉積步驟。

在導孔104A和線108A中的擴散阻障導電襯層可包含一層或多層的氮化鉭、鉭、錫、鈦、鈷等或其組合。在導孔104A和線108A中的導電填充層可以包括金屬，例如銅、鋁、鎢、鈷、釕等或其組合或其多層。形成導電導孔104A和線108A的導電材料可以通過任何合適的方法沉積，例如，CVD、PECVD、PVD、ALD、PEALD、電化學電鍍(ECP)、無電電鍍等。在一些實施例中，導電晶種層可以具有與導電填充層相同的導電材料，並使用合適的沉積技術(例如，CVD、PECVD、ALD、PEALD或PVD等)沉積。

可以通過平坦化製程(例如，CMP)去除開口外部的IMD 110A上的任何多餘的導電材料，從而形成頂表面，頂表面包括與線108A的導電區大抵共平面的IMD 110A的介電質區。平坦化步驟完成第一互連層100A的製造，第一互連層100A包括嵌入在IMD 110A中的導孔104A和導線108A，如第1圖所示。

在第1圖中垂直位於第一互連層100A上方的互連層是第二互連層100B。在一些實施例中，各種互連層(例如，第一互連層100A和第二互連層100B)的結構可以是相似的。在第1圖所示的示例中，第二互連層100B包括嵌入在具有平坦頂表面的絕緣膜IMD 110B中導孔104B和導線108B。以上在第一互連層100A中描述的材料和製程技術可以用於形成第二互連層100B和隨後的互連層。

隨後的互連層可以形成在第一互連層100A和第二互連層100B上方，直至第N互連層100N。在此示例中，可以使用與形成第一和第二互連層100A和100B相同的材料和方法來形成第N互連層100N。第1圖中的省略符號表示可用於在第二互連層100B和第N互連層100N之間電性連接的一個或多個額外互連層。

提供示例電子裝置(FinFET裝置60)以及與電子裝置連接的示例互連結構僅出於說明目的，只是為了進一步解釋本揭露的應用，並不旨在以任何方式限制本揭露。

第2圖繪示第1圖的區域101的詳細截面圖，繪示第N互連層100N的頂部。在第2圖中，根據一些實施例，第N個互連層100N被示為在其上形成高電阻層的互連層，如以下更詳細地討論。導線108N和IMD 110N僅出於示例性目的繪示。應當理解，導線108N和IMD 110N可以設置在適合於特定設計的任何金屬化層處，例如第五金屬化層。

第3圖繪示在導線108N和IMD 110N上的第一介電層202，第一介電層202包括第一矽化阻擋層(silicidation blocking layer,SBL)204、第一介電子層208、高電阻層210以及第二介電層212，第二介電層212包括第二SBL 214和第二介電子層218。可以形成第一矽化阻擋層(SBL)204和第二矽化阻擋層214，以在隨後的導電接觸件的形成期間減少過量矽化物的形成，其有助於減少通過過量矽化物提供的路徑的漏電流，改善裝置性能並用作蝕刻停止層。第一SBL 204包括SiC、SiN、氮氧化物、SiON、SiCN、SiOCN、SiOC、氧化物、其組合等，可以通過例如化學氣相沉積(CVD)、電漿輔助CVD(PECVD)、濺射和本領域已知的其他方法，形成在導線108N和IMD 110N上。第一SBL 204可以形成在大約80Å至大約150Å的厚度。

第一和第二介電子層208和218可以形成為用於隨後的蝕刻製程的蝕刻停止層，例如形成於導線108N及/或高電阻層210的接觸件。第一介電子層208和第二介電子層218包括對後續形成的介電層(例如，以下參考第5A圖的低介電常數介電層124)材料具有蝕刻選擇性的介電材料，使得可以使用蝕刻製程，以比蝕刻第一介電子層208和第二介電子層218的材料更快的速率蝕刻隨後形成的低介電常數介電層124的材料。在一些實施例中，可以使用例如原矽酸四乙酯(tetraethyl orthosilicate,TEOS)等的前驅物來形成第一介電子層208和第二介電子層218，並通過例如化學氣相沉積(CVD)、電漿輔助CVD、濺射和本領域已知的其他方法形成。第一介電子層208可以形成為具有大約150Å至大約250Å的厚度。

進一步參考第3圖，高電阻層210包括TaN或TiN、其組合等，並且可以通過例如CVD、PECVD、PVD等的方法形成在第一介電子層208上。高電阻層210可以形成為具有大約30Å至大約60Å的厚度。如以下所討論，高電阻層210將被圖案化以在電路中形成電阻(例如，高電阻路徑)。與電阻位於金屬化層下方的設計相比，例如在MEOL或FEOL區域中，其佔類比晶粒面積的約5%，在金屬化層之間的BEOL區域中形成的高電阻層210可以例如節省類比電路設計多達5%的面積。第二SBL 214包括與第一SBL 204相似的材料，並且可以通過與上述第一SBL 214相似的方法形成在高電阻層210上。第二SBL 214可以形成為具有大約80Å至大約150Å的厚度。第二介電子層218包括與第一介電子層208相似的材料，並且可以通過與上述第一介電子層208相似的方法形成在高電阻層210上。第二介電子層218可以形成為具有大約200Å至大約400Å的厚度。

在第3圖之後，第4A圖繪示圖案化層300，其在邏輯區域500A/500B中的第一SBL 204上包括圖案化的第一介電子層308、圖案化的高電阻層310、圖案化的第二SBL 314、圖案化的第二介電子層318以及高電阻區域600。在可以用於例如金屬線的製造的邏輯區域500A和500B中，圖案化製程可以去除高電阻層210、第二SBL 214和第二介電子層218。高電阻區域600可以用於例如電晶體的製造。圖案化的高電阻層310、圖案化的第二SBL 314和圖案化的第二介電子層318可以在圖案化製程之後保留。圖案化層300可以具有在圖案化的第二介電子層318的相對側壁之間所測量的大約1000Å到大約20000Å的寬度W1。出於例示性目的，邏輯區域500A/500B被示為緊鄰(immediately adjacent to)高電阻區域600，並且在高電阻區域600的相對側上。在一些實施例中，高電阻區域600可以與所示的邏輯區域500A/500B間隔開。

在一些實施例中，利用微影和蝕刻製程來圖案化圖案化層300。例如，微影和蝕刻製程可以包括形成以及圖案化光阻層，其光阻層在第二介電子層218上形成並圖案化，可選地使用一個或多個遮罩層。可以通過旋轉塗佈等形成光阻，並且可以將其曝光以圖案化。光阻的圖案對應於圖案化層300。可以將一個或多個曝光步驟應用於光阻以定義圖案化層300。在一次或多次曝光之後，使光阻顯影以形成穿過光阻的開口，並露出部分的下方層，例如第二介電子層218或遮罩層。然後，通過可接受的灰化或剝離製程，例如使用氧電漿等，去除光阻。一旦去除光阻，即去除第一介電子層208、高電阻層210、第二SBL 214以及第二介電子層218露出的部分，例如通過使用一種或多種蝕刻製程，例如通過具有兩步驟蝕刻製程的濕式或乾式蝕刻。在第一蝕刻步驟中，第二SBL 214和介電子層218被蝕刻，例如大約20秒至大約40秒的持續時間，停止在高電阻層210上。之後，在第二蝕刻步驟中，高電阻層210被蝕刻大約20秒至大約40秒的持續時間，停止在第一介電子層208上。在一些實施例中，在第二蝕刻步驟期間凹蝕部分的第一介電子層208。

蝕刻之後可以進行可接受的剝離製程，例如使用NaOH的濕式剝離及/或使用HF的清潔製程，去除殘留的光阻/遮罩材料以及第一介電子層208、高電阻層210、第二SBL 214和第二介電子層218的蝕刻部分的殘留物。第一介電子層208、高電阻層210、第二SBL 214和第二介電子層218的其餘部分形成圖案化層300。

第4B圖繪示第4A圖的區域101的詳細視圖，繪示高電阻區域600。圖案化的第二介電子層318的厚度可以在約80Å至約150Å的範圍。通過用於形成圖案化層300的圖案化製程，可能將圖案化的第二介電子層318的厚度從第二介電子層218的原始厚度減小，例如以上參照第4A圖描述的蝕刻製程。在圖案化製程之前，圖案化的第二SBL 314和圖案化的高電阻層310可以具有與以上參照第3圖描述的第二SBL 214和高電阻層210大抵相似的厚度。未被圖案化的高電阻層310覆蓋的圖案化的第一介電子層308的部分可以被凹蝕大約80Å至大約120Å的厚度。被圖案化的高電阻層310覆蓋的圖案化的第一介電子層308的部分可以保持其原始厚度，在大約150Å至大約250Å的範圍。

圖案化的第一介電層302包括第一SBL 204以及未被圖案化的高電阻層310覆蓋的部分圖案化的第一介電子層308，圖案化的第一介電層302可以具有大約150Å至大約250Å的厚度T1。包括圖案化的第二SBL 314以及圖案化的第二介電子層318的圖案化的第二介電層312可以具有大約150Å至大約250Å的厚度T2。厚度T1與厚度T2之比例可以大約1：1的範圍。厚度T1與厚度T2大抵相同，並且由相同或相似的材料形成，可以允許通過低介電常數介電層同時形成開口，低介電常數介電層隨後形成在圖案化的第一介電層302和圖案化的第二介電層312上方，其有助於形成底表面區域大抵相似且接觸電阻均一的導孔。

圖案化的高電阻層310的側壁與圖案化的高電阻層310的底表面形成角度α，其可以在大約70°至大約90°的範圍，或者在大約87°至大約90°的範圍，例如大約90°。角度α在大約70°至大約90°的範圍內可以提供圖案化的高電阻層310更好的均一性。小於大約70°的角度α會在圖案化的高電阻層310中引起較差的均一性。大於大約90°的角度α會引起蝕刻殘留物，其可能位於圖案化的高電阻層310的下方。

第5A圖和第5B圖分別接續第4A圖和第4B圖，繪示形成在圖案化層300上方的低介電常數介電層124。低介電常數介電層124可以是極低介電常數(extreme low-k,ELK)介電層。例如，低介電常數介電層124可以具有大約2.4至大約3.2的介電常數值。在一些示例中，低介電常數介電層124為或包括矽、碳、氟、氧等或其組合。可以使用CVD、PECVD、ALD、PEALD、PVD、旋轉塗佈及/或相似的方法或其組合以沉積低介電常數介電層124。低介電常數介電層124的厚度可以在大約1310Å至大約1510Å的範圍。

第5A圖進一步繪示低介電常數介電層124上方的遮罩。在一些實施例中，遮罩包括底部遮罩328和頂部遮罩332。底部遮罩328可以是覆蓋低介電常數介電層124的抗反射塗層(anti-reflective coating,ARC)。抗反射塗層通過減少與鏡面反射、薄膜干涉及/或駐波相關的光學曲變(optical distortion)以提高圖案解析度，上述曲變可能會抑制光阻材料成像過程中清晰的部件清晰度(feature definition)。在所示的示例中，底部遮罩或ARC 328可包括無氮ARC(nitrogen-free ARC,NFARC)(例如，有機ARC，例如C_xH_xO_x；或無機ARC，例如SiC)，以進一步改善在隨後形成的光阻層的圖案化期間的部件清晰度。在一些實施例中，底部遮罩328的厚度可以在大約290Å至大約310Å的範圍，例如大約300Å。底部遮罩328可以通過任何合適的沉積技術形成，例如，CVD、PECVD、ALD、PEALD、PVD、旋轉塗佈等或其組合。

進一步參考第5A圖，頂部遮罩332可以是包括例如TiN、TaN等材料或其組合的硬遮罩。在一些實施例中，頂部遮罩332的厚度可以在大約370Å至大約390Å的範圍。頂部遮罩332可以通過任何合適的沉積技術形成，例如，CVD、PECVD、ALD、PEALD、PVD、旋轉塗佈等或其組合。

在一些實施例中，在通過例如CMP的製程將低介電常數介電層124的頂表面平坦化之前，形成底部遮罩328和頂部遮罩332。在平坦化之前，在低介電常數介電層124的頂表面上形成底部遮罩328和頂部遮罩332，有助於在隨後形成在邏輯區域500A和500B以及高電阻區域600中具有大抵相似的底部輪廓的導孔開口(參考以下第6A圖)。當在形成導孔之後進行平坦化，而隨後形成導孔時，邏輯區域500A和500B中的低介電常數介電層124的厚度大抵相似於高電阻區域600中的低介電常數介電層124的厚度。

此外，在圖案化的高電阻層310之上和在導線108N之上的材料是相似的，並且具有相似的厚度，從而允許同時形成通過低介電常數介電層124到導線108N和圖案化的高電阻層的開口，同時獲得大抵相等尺寸的導孔開口。例如，如上所述，圖案化的高電阻層310上方的圖案化的第二介電子層318具有與導線108N上方的圖案化的第一介電子層308相似的厚度，並且由相似的材料形成。第一介電子層208最初形成為比第二介電子層218厚。以上參考第4A和4B圖描述的圖案化製程使第一介電子層208比第二介電子層218更薄，從而在導線108N上方的圖案化的第一介電子層308，其厚度與圖案化的高電阻層310上方的圖案化的第二介電子層318的厚度大抵相似。在一些實施例中，圖案化的第一介電子層308的厚度與圖案化的第二介電子層318的厚度之間的差異可以小於約10Å，並且圖案化的第一介電子層308的厚度與圖案化的第二介電子層318的厚度之比例可以在約0.9至約1.1的範圍。

第6A圖根據一些實施例，繪示延伸穿過頂部遮罩332、底部遮罩328和低介電常數介電層124的溝槽開口140和240。在本揭露中使用的術語“溝槽(trench)”和“導孔(via)”可以廣泛地覆蓋例如“開口(openings)”、“孔洞(holes)”、“凹口(recesses)”、“插塞(plugs)”等的任何樣貌(topographic)部件，其合適於提供在半導體裝置內水平及/或垂直延伸的導電或接觸路徑。可以在覆蓋圖案化的高電阻層310的高電阻區域600中形成溝槽開口140，並且可以在導線108N上方的邏輯區域500A和500B中形成溝槽開口240。可以使用頂部遮罩332上方的光阻(未繪示)作為蝕刻遮罩來對低介電常數介電層124進行圖案化，以蝕刻溝槽開口140和240。可以使用任何可接受的蝕刻技術，例如，先前參照第1圖描述的RIE製程，其RIE製程用於形成導孔和導線，例如導孔104B和導線108B。

蝕刻製程可以包括一個或多個蝕刻步驟。例如，可以使用蝕刻劑執行第一蝕刻步驟，以去除頂部遮罩332和底部遮罩328露出的部分，可以使用蝕刻劑執行第二蝕刻步驟，以去除低介電常數介電層124的一部分。在一些實施例中，第一蝕刻步驟和第二蝕刻步驟可以是相同的步驟。

第6A圖進一步繪示分別在溝槽開口140和240的底表面中的導孔開口144和244。第6B圖繪示第6A圖的區域102的詳細視圖，繪示高電阻區域600中的導孔開口144。可以在邏輯區域500A和500B以及高電阻區域600中形成導孔開口144和244，使用圖案化的遮罩(例如，圖案化的光阻及/或一個或多個圖案化的遮罩層)定義出大抵與溝槽圖案對準，但具有比溝槽圖案的橫向寬度窄的橫向寬度的導孔圖案作為遮罩，隨後接續合適的蝕刻製程。導孔開口144延伸穿過圖案化的第二介電子層318和第二SBL 314，進入圖案化的高電阻層310的頂表面，並且導孔開口244延伸穿過圖案化的第一介電子層308和第一SBL 204至導線108N的頂表面。可以使用例如CH₄、O₂、N₂等或其組合的蝕刻劑氣體混合物，以及在大約100瓦特至大約500瓦特的電漿電源功率，通過蝕刻製程來形成導孔開口144和244。可以使用圖案化的第一介電子層308和第一SBL 204作為蝕刻停止層來形成導孔開口244，並且可以使用圖案化的第二介電子層318和圖案化的第二SBL 314作為蝕刻停止層來形成導孔開口144，其有助於控制隨後形成的導孔分別至導線108N和圖案化的高電阻層310中的深度。蝕刻製程可以是持續時間在大約30秒至大約50秒的蝕刻。在一些實施例中，導孔開口144和244以相同的蝕刻製程同時形成。之後使用任何合適的剝離製程去除圖案化的遮罩。應當理解，儘管在本揭露中討論溝槽先製導孔後製(trench first via last,TFVL)的方法，但是本揭露的概念也適用於導孔先製溝槽後製(via first trench last,VFTL)的方法。

在一些實施例中，邏輯區域500A和500B中的第一SBL 204具有與高電阻區域600中的圖案化的第二SBL 314大抵相同的厚度，並且邏輯區域500A和500B中的圖案化的第一介電子層308具有與高電阻區域600中的圖案化的第二介電子層318大抵相同的厚度，並且執行相同的蝕刻製程以蝕刻導孔開口144和導孔開口244。通過使用相似的材料、相似的厚度和相同的蝕刻製程，可以將導孔開口144和導孔開口244控制為具有大抵相似的底表面區域。因為導孔開口144和244形成為具有大抵相似的底表面區域，所以隨後形成在導孔開口144和244中的導孔可以具有大抵相似的電阻，其有助於接觸電阻和裝置性能的均一性。

導孔開口144可以以深度D1延伸到圖案化的高電阻層310中，深度D1在大約10Å至大約40Å的範圍，其可以提供隨後形成的導電導孔具有較低接觸電阻，從而改善裝置性能。深度D1小於大約10Å可能會導致隨後形成的導孔和圖案化的高電阻層310之間不良的連接。深度D1大於大約40Å可能導致導孔開口144穿過圖案化的高電阻層310的下表面，其可能導致不良的裝置功能。

第7A和7B圖分別接續第6A和6B圖，並繪示形成在導孔開口144和244、溝槽開口140和240、底部遮罩328和頂部遮罩348的暴露表面上的晶種層或阻障層348。阻障層348可以是包括Ti或TiN的導電擴散阻障襯層，並且可以具有大約30Å至大約50Å的厚度。可以通過任何合適的方法沉積用於形成阻障層348的材料，例如，CVD、PECVD、PVD、ALD、PEALD、電化學電鍍(ECP)、無電電鍍及/或相似方法。

第8A和8B圖分別接續第7A和7B圖，繪示在阻障層348上方的導電填充材料400。在邏輯區域500A和500B中，導電填充材料400與阻障層348一起在溝槽開口240中形成導線440，在導孔開口244中形成導孔444。導孔444可以接觸導線108N的頂表面。在高電阻區域600中，導電填充材料400與阻障層348一起在溝槽開口140中形成導線340，在導孔開口144中形成導孔344。在一些實施例中，用於形成導孔344和444以及導線340和440的材料和製程技術可以與用於上述互連層形成導孔和導線(例如104A和108A)的材料和製程技術相同。因為導孔開口144和244形成為具有大抵相似的底表面區域，所以導孔344和444由於分別形成在導孔開口144和244中而可以具有大抵相似的電阻，其底表面區域可以與上述關於第6A和6B圖所述的底表面區域大抵相似。導孔344和444的接觸電阻的均一性有助於裝置性能。此外，如以下關於第9A圖所述，在通過例如CMP的製程將低介電常數介電層124的頂表面平坦化之前形成導孔開口144和244。在形成導孔開口144和244期間，邏輯區域500A和500B中的低介電常數介電層124的厚度大抵相似於高電阻區域600中的低介電常數介電層124的厚度，其有助於獲得具有大抵相似的底表面區域的導孔開口144和244。

第9A圖繪示去除導電填充材料400的頂部、低介電常數介電層124的頂部、阻障層348的頂部、底部遮罩328以及頂部遮罩332。可以執行平坦化製程，例如CMP，以形成低介電常數介電層124以及導線340和導線440的大抵平坦的頂表面。隨後的互連層可以形成在低介電常數介電層124以及導線340和導線440的頂表面上。

第9B圖繪示第9A圖的區域102的詳細視圖。高電阻區域600包括延伸到圖案化的高電阻層310中的兩個導孔344。兩個導孔344可以被大約1000Å至大約10000Å的寬度W2隔開。通過圖案化的高電阻層310的兩個導孔344之間的電性連接可以具有大約500ohm/sq至大約900ohm/sq的電阻。與在金屬化層下方形成通過電阻的等效連接的設計相比，在高電阻區域600中通過圖案化的高電阻層310形成連接可以節省多達5%的類比電路設計面積。

第10A圖接續第9A圖，繪示在低介電常數介電層124以及導線340和440上的第N+1互連層100N+1。在一些實施例中，第N+1互連層100N+1的結構可以相似於其他互連層(例如，第一互連層100A和第二互連層100B)。在第10圖所示的示例中，第N+1互連層100N+1包括嵌入在具有平坦頂表面的絕緣膜IMD 110N+1中的導孔104N+1和導線108N+1。以上在第一互連層100A和後續互連層中描述的材料和製程技術可以用於形成第N+1互連層100N+1。

在一些實施例中，如第10A圖所示，導孔104N+1和導線108N+1通過圖案化的高電阻層310在第N互連層中的導線108N之間形成電性連接。其電性連接可以進一步延伸以將圖案化的高電阻層310電性耦合至閘極電極、源極/汲極區、電容、其他電阻、其他電路及/或相似裝置等。例如，在一些實施例中，電性連接可以將例如FinFET裝置60(參考第1圖)的電晶體的閘極電極層64(例如，如第1圖所示的替換導電閘極層)穿過圖案化的高電阻層310電性連接至電壓源(未繪示)。在電晶體的閘極電極層64和第二電晶體的電壓源之間形成電性連接有助於限制電流以減少對電晶體的潛在損害。也可以通過圖案化的高電阻層310形成電性連接，其可用於形成例如分壓器(voltage divider)。分壓器是一種將大電壓轉換成較小電壓的電路。使用兩個串聯電阻和一個輸入電壓，可以創建輸出電壓，其輸出電壓是輸入電壓的一部分。

第10B圖根據一些實施例，繪示導孔344和444通過導線342物理以及電性連接。可以通過與如第9A圖所示的導線340和440相似的製程來形成導線342，其中溝槽開口240和140(參考第7A圖)形成為連接導孔開口144和244(參考第7A圖)的單一連續溝槽。導線342通過圖案化的高電阻層310在第N互連層中的導線108N之間形成電性連接。與上述討論相似，其電性連接可以進一步延伸，例如，以電性連接閘極電極、源極/汲極區、電器、其他電路等。

以上的揭露可以提供益處。相較於高電阻層位於金屬化層下方的設計，例如在中端製程(MEOL)區域或前端製程(FEOL)中，其佔類比晶粒面積的5%左右，本揭露通過圖案化的高電阻層310將電性連接設置在電路(例如電晶體及/或電阻)上的金屬化層之間的BEOL區域中，可以節省，例如，類比電路設計面積的5%。儘管本揭露在第10圖所示的第N互連層中的導線108N+1之間的電性連接的示例，討論通過圖案化的高電阻層310形成電性連接，其他實施例可以將本揭露用於電性連接的其他配置。

此外，在高電阻層上方和下方使用相似的介電層可以有助於控制導孔的底表面區域大抵相似，使導孔中的接觸電阻均一，可以有助於提高裝置性能。

根據本揭露的一些實施例，一種半導體結構，包括：第一介電層，在第一導線以及第二導線上；高電阻層，在第一介電層的第一部分上，第一介電層的第二部分不具有高電阻層，第一介電層的第一部分具有第一厚度，第一介電層的第二部分具有第二厚度，第二厚度小於第一厚度；第二介電層，在高電阻層上；低介電常數介電層，在第二介電層以及第一介電層的第二部分上，低介電常數介電層沿著高電阻層以及第二介電層的側壁延伸；第一導孔，延伸穿過低介電常數介電層以及第二介電層，第一導孔延伸至高電阻層中；以及第二導孔，延伸穿過低介電常數介電層以及第一介電層至第一導孔。

在一些實施例中，第二介電層的厚度大抵相似於第一介電層的第二厚度。

在一些實施例中，第一導孔延伸至高電阻層中的深度在10Å至40Å的範圍。

在一些實施例中，高電阻層包括TiN或TaN。

在一些實施例中，更包括第三導線，在低介電常數介電層中，其中第三導線電性夾設在第一導孔和第二導孔之間。

在一些實施例中，第二介電層包括矽化阻擋層(silicidation blocking layer,SBL)以及在SBL上的介電子層(dielectric sublaver)。

在一些實施例中，介電子層包括SiO₂，並且SBL包括SiC。

在一些實施例中，介電子層的厚度在80Å至150Å的範圍，並且SBL的厚度在80Å至150Å的範圍。

根據本揭露的一些實施例，一種半導體結構，包括：邏輯區，包括：第一導線；第一介電層的第一部分，在第一導線上，第一部分具有第一厚度；低介電常數介電層的第一部分，在第一介電層上；以及第一導孔，延伸穿過低介電常數介電層的第一部分以及第一介電層，第一導孔實體接觸第一導線；以及高電阻區，高電阻區包括：第一介電層的第二部分；高電阻層，在第一介電層的第二部分上；第二介電層，在高電阻層上，第二介電層具有第二厚度，其中第二介電層具有與第一導線上的第一介電層的第一部分相同的材料結構；低介電常數介電層的第二部分，在第二介電層上；以及第二導孔，延伸穿過低介電常數介電層的第二部分以及第二介電層，第二導孔延伸至低於高電阻層的頂表面。

在一些實施例中，第一介電層的第一部分包括第一矽化阻擋層(SBL)以及在第一SBL上的第一介電子層，並且第二介電層包括第二SBL以及在第二SBL上的第二介電子層。

在一些實施例中，第一SBL以及第二SBL包括第一相同材料，其中第一介電子層以及第二介電子層包括第二相同材料。

在一些實施例中，第一介電子層以及第二介電子層具有第三厚度，並且其中第一SBL以及第二SBL具有第四厚度。

在一些實施例中，第三厚度在80Å至150Å的範圍，第四厚度在80Å至150Å的範圍。

在一些實施例中，第一厚度與第二厚度的比例在0.9至1.1的範圍。

根據本揭露的一些實施例，一種形成半導體結構的方法，包括：在互連層上形成第一介電層，互連層包括導線；在第一介電層上形成高電阻層；在高電阻層上形成第二介電層；圖案化第二介電層以及高電阻層，其中圖案化凹蝕在導線上的第一介電層，其中在圖案化之後，在導線上的第一介電層具有第一厚度，其中在高電阻層下的第一介電層具有第二厚度，第二厚度大於第一厚度；在第二介電層以及第一介電層上形成低介電常數介電層，低介電常數介電層在第一介電層的頂表面以及側壁上延伸；形成穿過低介電常數介電層以及第二介電層的第一開口，第一開口延伸至高電阻層中；在第一開口中形成導電材料；以及平坦化低介電常數介電層以及導電材料。

在一些實施例中，第二厚度與第一厚度的比例在0.9至1.1的範圍。

在一些實施例中，形成第一介電層的步驟包括：形成第一介電子層以及第二介電子層於第一介電子層上，其中形成第二介電層的步驟包括：形成第三介電子層以及第四介電子層於第三介電子層上，其中第一介電子層具有與第三介電子層大抵相同的厚度，其中第二介電子層比第四介電子層厚。

在一些實施例中，更包括：形成穿過低介電常數介電層以及第一介電層的第二開口，第一介電層與低介電常數介電層實體接觸，其中形成導電材料的步驟包括在第二開口中形成導電材料。

在一些實施例中，同時執行形成第一開口以及形成第二開口。

在一些實施例中，更包括：在低介電常數介電層中形成溝槽，其中溝槽從第一開口延伸到第二開口，其中形成導電材料的步驟包括在溝槽中形成導電材料。

以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。