TWI770401B

TWI770401B - 半導體裝置及其製造方法

Info

Publication number: TWI770401B
Application number: TW108123218A
Authority: TW
Inventors: 內山泰宏; 荒井伸也; 坂田晃一; 冨松孝宏
Original assignee: 日商鎧俠股份有限公司
Priority date: 2019-03-07
Filing date: 2019-07-02
Publication date: 2022-07-11
Also published as: TW202034403A; CN210805772U; JP2020145351A; US20230017218A1; CN111668206A; US20200286990A1

Abstract

實施形態提供一種能夠抑制經由基板表面之漏電流產生之半導體裝置及其製造方法。根據一實施形態，半導體裝置具備第1晶片，該第1晶片具有：第1基板；第1電晶體，其設置於上述第1基板上；以及第1焊墊，其設置於上述第1電晶體之上方，且與上述第1電晶體電性連接。上述裝置進而具備第2晶片，該第2晶片具有：第2焊墊，其設置於上述第1焊墊上；第2基板，其設置於上述第2焊墊之上方，包含第1及第2擴散層，上述第1及第2擴散層中之任一者電性連接於上述第2焊墊；以及分離絕緣膜或分離槽，其於上述第2基板內，至少自其上表面延伸至下表面而將上述第1擴散層與上述第2擴散層之間分離。

Description

半導體裝置及其製造方法

本發明之實施形態係關於一種半導體裝置及其製造方法。

例如，存在將形成有CMOS(complementary metal oxide semiconductor，互補金屬氧化物半導體)電晶體之2片基板之形成有元件之側彼此貼合並接合而形成之半導體裝置。該半導體裝置中，例如，於將任一基板薄膜化之情形時，有可能經由該基板之未形成元件之側之表面而於相鄰之擴散層間產生漏電流。

實施形態提供一種能夠抑制經由基板表面之漏電流產生之半導體裝置及其製造方法。

根據一實施形態，半導體裝置具備第1晶片，該第1晶片具有：第1基板；第1電晶體，其設置於上述第1基板上；以及第1焊墊，其設置於上述第1電晶體之上方，且與上述第1電晶體電性連接。上述裝置進而具備第2晶片，該第2晶片具有：第2焊墊，其設置於上述第1焊墊上；第2基板，其設置於上述第2焊墊之上方，包含第1及第2擴散層，上述第1及第2擴散層中之任一者電性連接於上述第2焊墊；以及分離絕緣膜或分離槽，其於上述第2基板內，至少自其上表面延伸至下表面而將上述第1擴散層與上述第2擴散層之間分離。

較理想為上述分離絕緣膜或上述分離槽具有呈環狀包圍上述第2基板之一部分之形狀。

較理想為上述第2晶片進而具備：插塞，其以自上述第2基板之上表面延伸至下表面之方式設置於上述第2基板內；以及第3焊墊，其設置於上述插塞上。

較理想為上述插塞介隔由與上述分離絕緣膜相同之材料形成之第1絕緣膜設置於上述第2基板內。

較理想為上述插塞經由上述第1及第2焊墊而電性連接於上述第1晶片內之配線層。

較理想為上述分離絕緣膜或上述分離槽設置於上述第1擴散層與上述第2擴散層之間。

較理想為上述第1及第2擴散層以自上述第2基板之上表面延伸至下表面之方式設置於上述第2基板內。

較理想為上述分離絕緣膜或上述分離槽具有呈環狀包圍上述第1及第2擴散層中之至少任一者之形狀。

較理想為，上述第2晶片進而具備設置於上述第2基板上之第2絕緣膜，上述分離絕緣膜或上述分離槽以自上述第2絕緣膜之上表面延伸至上述第2基板之下表面之方式設置於上述第2基板及上述第2絕緣膜內。

較理想為上述分離絕緣膜之上表面之至少一部分設置於較上述第2絕緣膜之上表面低之位置。

根據實施形態，可提供一種能夠抑制經由基板表面之漏電流產生之半導體裝置及其製造方法。

以下，參照圖式對本發明之實施形態進行說明。圖1至圖21中，對相同或類似之構成標附相同符號，並省略重複說明。

(第1實施形態) 圖1及圖2係表示第1實施形態之半導體裝置之製造方法之剖視圖。圖3係表示第1實施形態之半導體裝置之構造之剖視圖。以下，依序參照圖1至圖3對製造本實施形態之半導體裝置之過程進行說明。

首先，準備上部晶圓1與下部晶圓2(圖1)。下部晶圓2係第1晶圓之例，上部晶圓1係第2晶圓之例。

上部晶圓1具備基板11、元件分離絕緣膜12、以及複數個MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金氧半場效電晶體)，各MOSFET具備閘極絕緣膜13及閘極電極14。該等MOSFET係第2電晶體之例。上部晶圓1進而具備複數個接觸插塞15、包含複數條配線之配線層16、複數個通孔插塞17、複數個金屬焊墊18、以及層間絕緣膜19。基板11係第2基板之例，金屬焊墊18係第2焊墊之例。又，基板11具備n型擴散層11a、p型擴散層11b、複數個p型擴散層11c、以及複數個n型擴散層11d。

下部晶圓2亦具備基板21、元件分離絕緣膜22、以及複數個MOSFET，各MOSFET具備閘極絕緣膜23及閘極電極24。該等MOSFET係第1電晶體之例。下部晶圓2進而具備複數個接觸插塞25、包含複數條配線之配線層26、複數個通孔插塞27、複數個金屬焊墊28、以及層間絕緣膜29。基板21係第1基板之例，金屬焊墊28係第1焊墊之例。又，基板21具備n型擴散層21a、p型擴散層21b、複數個p型擴散層21c、以及複數個n型擴散層21d。

圖1示出上部晶圓1之第1面A1及第2面B1、以及基板11之一主面X1。第2面B1相當於基板11之另一主面(背面)。進而，圖1示出下部晶圓2之第1面A2及第2面B2、以及基板21之一主面X2。第2面B2相當於基板21之另一主面(背面)。

圖1示出平行於該等基板11、21之主面X1、B1、X2、B2且相互垂直之X方向及Y方向、以及垂直於該等基板11、21之主面X1、B1、X2、B2之Z方向。本說明書中，將＋Z方向作為上方向處理，將-Z方向作為下方向處理，但-Z方向既可與重力方向一致，亦可不一致。

基板11例如為矽基板等半導體基板。本實施形態中，首先，利用離子注入等方法於基板11內形成n型擴散層(n型井)11a及p型擴散層(p型井)11b。其次，於基板11之主面X1形成元件分離槽，於元件分離槽內形成元件分離絕緣膜12。元件分離絕緣膜12例如為氧化矽膜，元件分離槽之深度例如為5 μm。請注意，圖1之元件分離絕緣膜12貫通n型擴散層11a或p型擴散層11b，但並未貫通基板11。元件分離絕緣膜12形成於n型擴散層11a與p型擴散層11b之間。n型及p型係第1及第2導電型之例。

其次，於n型擴散層11a上形成p型MOSFET之閘極絕緣膜13及閘極電極14，於p型擴散層11b上形成n型MOSFET之閘極絕緣膜13及閘極電極14。其次，於n型擴散層11a內形成作為源極及汲極區域發揮功能之p型擴散層11c，於p型擴散層11b內形成作為源極及汲極區域發揮功能之n型擴散層11d。

其次，於p型擴散層11c及n型擴散層11d上等形成接觸插塞15，於接觸插塞15上形成配線層16，於配線層16上形成通孔插塞17，且於通孔插塞17上形成金屬焊墊18。以此方式，於基板11上形成各種配線。金屬焊墊18例如由銅(Cu)形成，經由配線層16等而電性連接於上述MOSFET。層間絕緣膜19包括複數個絕緣膜。上述各種配線係與層間絕緣膜19之該等絕緣膜交替地形成於基板11上。

準備下部晶圓2之步驟係與準備上部晶圓1之上述步驟同樣地執行。具體而言，基板21、元件分離絕緣膜22、…、金屬焊墊28、層間絕緣膜29分別與基板11、元件分離絕緣膜12、…、金屬焊墊18、層間絕緣膜19同樣地被加工。但是，請注意，圖1之元件分離絕緣膜22未貫通n型擴散層21a或p型擴散層21b。

其次，以將各金屬焊墊18配置於對應之金屬焊墊28上之方式將上部晶圓1與下部晶圓2貼合，並對上部晶圓1與下部晶圓2進行加熱(圖2)。其結果為，該等金屬焊墊18、28融合而接合，上部晶圓1與下部晶圓2經由該等金屬焊墊18、28而電性連接。請注意，圖2之上部晶圓1之方向與圖1之上部晶圓1之方向相反。

其次，對上部晶圓1之基板11之主面B1進行機械或化學研磨，使基板11薄膜化(圖3)。其結果為，基板11之膜厚變薄，元件分離絕緣膜12於基板11之主面B1露出。由此，元件分離絕緣膜12成為自基板11之主面B1(上表面)延伸至主面X1(下表面)之形狀。又，由於基板11之膜厚變薄，故而n型擴散層11a或p型擴散層11b亦於主面B1露出。由此，n型擴散層11a或p型擴散層11b亦成為自基板11之主面B1(上表面)延伸至主面X1(下表面)之形狀。本實施形態之基板11被薄膜化至其膜厚成為3 μm為止。根據本實施形態，藉由使基板11薄膜化，能夠提高半導體裝置之積體度。

其後，將上部晶圓1及下部晶圓2切斷為複數個晶片。各晶片包括來自上部晶圓1之上部晶片、以及來自下部晶圓2之下部晶片。圖1～圖3表示1組上部晶片及下部晶片內之區域。以此方式製造具有圖3所示之構造之本實施形態之半導體裝置。下部晶片係第1晶片之例，上部晶片係第2晶片之例。

圖4及圖5係表示第1實施形態之半導體裝置之製造方法之另一剖視圖。

圖4表示形成元件分離絕緣膜12之前之n型擴散層11a及p型擴散層11b，圖5表示形成元件分離絕緣膜12之後之n型擴散層11a及p型擴散層11b。該等剖視圖表示基板11之XY剖面。

如圖5所示，元件分離絕緣膜12以呈環狀包圍n型擴散層11a與p型擴散層11b各者之方式形成。藉此，n型擴散層11a與p型擴散層11b相互分離。進而，n型擴散層11a與基板11內之其他井分離，p型擴散層11b亦與基板11內之其他井分離。n型擴散層11a或p型擴散層11b係由元件分離絕緣膜12呈環狀包圍之基板11之一部分之例。再者，為了使說明易於理解，圖5示出了形成元件分離絕緣膜12之前之n型擴散層11a與p型擴散層11b之輪廓線。

再者，n型擴散層21a、p型擴散層21b、元件分離絕緣膜22之平面形狀與n型擴散層11a、p型擴散層11b、元件分離絕緣膜12之上述平面形狀相同。但是，由於元件分離絕緣膜12較元件分離絕緣膜22薄，故而n型擴散層11a與p型擴散層11b包含由元件分離絕緣膜22呈環狀包圍之部分、以及未由元件分離絕緣膜22呈環狀包圍之部分。

圖6係表示比較例之半導體裝置之製造方法之剖視圖。

圖6與圖3之步驟相對應，但基板11與元件分離絕緣膜12之關係和圖3之情形不同。具體而言，圖6中，n型擴散層11a與p型擴散層11b雖於基板11之主面B1露出，但元件分離絕緣膜12未於基板11之主面B1露出。

圖6中，若於已完成之半導體裝置進行動作時基板11內之空乏層與基板11之主面B1(研磨面、背面)接觸，則有可能如箭頭L所示之漏電流於n型擴散層11a與p型擴散層11b之間之主面B1產生，而引起半導體裝置之誤動作。認為其原因在於基板11之主面B1中存在之結晶缺陷。為了避免該誤動作，必須以基板11內之空乏層不會與基板11之主面B1接觸之方式加厚基板11，此降低了半導體裝置之積體度。

另一方面，圖3中，元件分離絕緣膜12於基板11之主面B1露出。由此，即便於已完成之半導體裝置進行動作時基板11內之空乏層與基板11之主面B1接觸，由於元件分離絕緣膜12存在於基板11之主面B1，故而亦能夠抑制如上所述之漏電流產生。由此，根據本實施形態，能夠抑制漏電流之產生，並且使基板11薄膜化而使半導體裝置之積體度提高。

如上所述，本實施形態之半導體裝置具備自上部晶片之基板11之主面B1延伸至主面X1之元件分離絕緣膜12。由此，根據本實施形態，能夠抑制經由基板11表面之漏電流產生。

再者，本實施形態之上部晶片1與下部晶片2之例係DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)及其周邊電路、或PCM(Phase Change Memory，相變記憶體)及其周邊電路等。但是，本實施形態之上部晶片1與下部晶片2之構成並不限定於該等例。

(第2實施形態) 圖7至圖9係表示第2實施形態之半導體裝置之製造方法之剖視圖。圖10係表示第2實施形態之半導體裝置之構造之剖視圖。以下，依序參照圖7至圖10，對製造本實施形態之半導體裝置之過程進行說明。

首先，執行圖1～圖3之步驟後，於上部晶圓1之基板11上形成上部絕緣膜31(圖7)。但是，請注意，本實施形態之元件分離絕緣膜12之膜厚較第1實施形態之元件分離絕緣膜12之膜厚薄。由此，本實施形態之元件分離絕緣膜12未於基板11之主面B1露出。上部絕緣膜31例如為氧化矽膜。上部絕緣膜31係第2絕緣膜之例。

其次，利用微影法及乾式蝕刻，形成貫通上部絕緣膜31與基板11之孔H1及元件分離槽H2(圖8)。孔H1形成於接觸插塞15上。元件分離槽H2形成於n型擴散層11a與p型擴散層11b之間。又，元件分離槽H2較理想為與圖5之元件分離絕緣膜12同樣地，以呈環狀包圍n型擴散層11a與p型擴散層11b各者之方式形成。

其次，於孔H1與元件分離槽H2內部之基板11及上部絕緣膜31之側面形成側壁絕緣膜32(圖9)。請注意，元件分離槽H2大致被側壁絕緣膜32封塞，相對於此，孔H1未被側壁絕緣膜32封塞。側壁絕緣膜32例如為氧化矽膜。元件分離槽H2內之側壁絕緣膜32作為元件分離絕緣膜發揮功能。本實施形態中，由與該元件分離絕緣膜相同之材料形成之絕緣膜(側壁絕緣膜32)形成於孔H1內。孔H1內之側壁絕緣膜32係第1絕緣膜之例。圖9示出元件分離槽H2內之側壁絕緣膜32之上表面等處殘留之縫隙。

其次，於上部絕緣膜31及側壁絕緣膜32上等堆積配線層33，並將配線層33圖案化(圖10)。其結果為，於孔H1內或上部絕緣膜31上形成配線層33。配線層33例如為Al(鋁)層或Cu(銅)層。孔H1內之配線層33作為插塞發揮功能，上部絕緣膜31上之配線層33作為該插塞上之金屬焊墊發揮功能。該金屬焊墊係第3焊墊之例，例如用作打線接合用外部連接焊墊。另一方面，上述插塞以自上部絕緣膜31之上表面延伸至基板11之下表面(主面X1)之方式形成，介隔側壁絕緣膜32形成於上部絕緣膜31及基板11之側面。又，上述插塞不僅電性連接於上部晶圓1內之配線層16，而且亦經由金屬焊墊18、28電性連接於下部晶圓2內之配線層26。

其後，將上部晶圓1及下部晶圓2切斷為複數個晶片。各晶片包括來自上部晶圓1之上部晶片、以及來自下部晶圓2之下部晶片。圖7～圖10表示1組上部晶片及下部晶片內之區域。以此方式製造具有圖10所示之構造之本實施形態之半導體裝置。

第1實施形態之元件分離絕緣膜12係於上部晶圓1與下部晶圓2貼合前形成，相對於此，本實施形態之元件分離槽H2內之元件分離絕緣膜(側壁絕緣膜32)係於上部晶圓1與下部晶圓2貼合後形成。根據本實施形態，與第1實施形態同樣地，能夠利用此種元件分離絕緣膜來抑制經由基板11表面之漏電流產生。

再者，本實施形態中，亦可於元件分離槽H2嵌埋與側壁絕緣膜32不同之絕緣膜。但是，於在元件分離槽H2嵌埋側壁絕緣膜32之情形時，能夠與作為插塞之基底層而形成於孔H1內之側壁絕緣膜32同時地形成元件分離絕緣膜，從而能夠簡單地形成元件分離絕緣膜。又，本實施形態中，亦可不於元件分離槽H2嵌埋絕緣膜，亦可於完成之半導體裝置中殘存氣隙之元件分離槽H2。又，圖8及圖9之步驟於本實施形態中係於將上部晶圓1與下部晶圓2貼合之後進行，但亦可於將上部晶圓1與下部晶圓2貼合之前進行。

(第3實施形態) 圖11係表示第3實施形態之半導體裝置之構造之剖視圖。圖11之半導體裝置係將陣列晶片3與電路晶片4貼合而成之三維記憶體。

陣列晶片3具備：包含複數個記憶胞(胞電晶體)之記憶胞陣列41、記憶胞陣列41上之絕緣層42、絕緣層42上之基板43、基板43上之絕緣層44、記憶胞陣列41下之層間絕緣膜45、以及層間絕緣膜45下之上部絕緣層46。絕緣層42、44例如為氧化矽膜或氮化矽膜。基板43例如為矽基板等半導體基板。圖11示出陣列晶片3之第1面C1及第2面D1、以及基板43之一主面Y1。第2面D1相當於基板43之另一主面(背面)。陣列晶片3係第2晶片之例，基板43係第2基板之例。

再者，絕緣層44、絕緣膜75、第2插塞76及金屬焊墊77係如下所述般，於陣列晶片3與電路晶片4貼合後形成。因此，為了方便起見，陣列晶片3之第2面D1係針對不包含絕緣層44等之陣列晶片3規定。

電路晶片4設置於陣列晶片3下。電路晶片4具備下部絕緣層47、下部絕緣層47下之層間絕緣膜48、以及層間絕緣膜48下之基板49。基板49例如為矽基板等半導體基板。圖11示出電路晶片4之第1面C2及第2面D2、以及基板49之一主面Y2。第2面D2相當於基板49之另一主面(背面)。電路晶片4係第1晶片之例，基板49係第1基板之例。

陣列晶片3具備複數條字元線WL、源極側選擇閘極SGS、汲極側選擇閘極SGD、以及源極線SL作為記憶胞陣列41內之電極層。圖11示出記憶胞陣列41之階梯構造部51。如圖11所示，各字元線WL經由接觸插塞52與字元配線層53電性連接，源極側選擇閘極SGS經由接觸插塞54與源極側選擇閘極配線層55電性連接。進而，汲極側選擇閘極SGD經由接觸插塞56與汲極側選擇閘極配線層57電性連接，源極線SL經由接觸插塞59與源極配線層60電性連接。貫通字元線WL、源極側選擇閘極SGS、汲極側選擇閘極SGD及源極線SL之柱狀部CL經由插塞58與位元線BL電性連接，且與基板43電性連接。

電路晶片4具備複數個電晶體61。各電晶體61具備：閘極電極62，其介隔閘極絕緣膜設置於基板49上；以及未圖示之源極擴散層及汲極擴散層，其等設置於基板49內。電路晶片4進而具備：複數個插塞63，其等設置於該等電晶體61之源極擴散層或汲極擴散層上；配線層64，其設置於該等插塞63上，且包含複數條配線；以及配線層65，其設置於配線層64上，且包含複數條配線。電路晶片4進而具備：複數個通孔插塞66，其等設置於配線層65上；以及複數個下部金屬焊墊67，其等在下部絕緣層47內設置於該等通孔插塞66上。下部金屬焊墊67係第1焊墊之例。

陣列晶片3具備：複數個上部金屬焊墊71，其等在上部絕緣層46內設置於下部金屬焊墊67上；複數個通孔插塞72，其等設置於上部金屬焊墊71上；以及配線層73，其設置於該等通孔插塞72上，且包含複數條配線。本實施形態之各字元線WL或各位元線BL與配線層73內對應之配線電性連接。上部金屬焊墊71係第2焊墊之例。陣列晶片3進而具備：第1插塞74，其設置於層間絕緣膜45及絕緣層42內，且設置於配線層73上；第2插塞76，其介隔絕緣膜75設置於基板43及絕緣層44內，且設置於第1插塞74上；以及金屬焊墊77，其設置於絕緣層44上，且設置於第2插塞76上。金屬焊墊77係本實施形態之半導體裝置之外部連接焊墊，能夠經由焊料球、金屬凸塊、接合線等連接於安裝基板或其他裝置。絕緣膜75、絕緣層44、及金屬焊墊77分別係第1絕緣膜、第2絕緣膜、及第3焊墊之例。

再者，本實施形態中，於層間絕緣膜45之下表面形成有下部絕緣層46，但下部絕緣層46亦可包含於層間絕緣膜45而一體化。同樣地，本實施形態中，於層間絕緣膜48之上表面形成有上部絕緣層47，但上部絕緣層47亦可包含於層間絕緣膜48而一體化。

圖12係表示第3實施形態之半導體裝置所包含之柱狀部CL之構造之剖視圖。

如圖12所示，記憶胞陣列41具備交替地積層於層間絕緣膜45上之複數條字元線WL及複數個絕緣層81。各字元線WL例如為鎢(W)層。各絕緣層81例如為氧化矽膜。

柱狀部CL依序具備阻擋絕緣膜82、電荷累積層83、隧道絕緣膜84、通道半導體層85、以及核心絕緣膜86。電荷累積層83例如為氮化矽膜，介隔阻擋絕緣膜82形成於字元線WL及絕緣層81之側面。通道半導體層85例如為矽層，介隔隧道絕緣膜84形成於電荷累積層83之側面。阻擋絕緣膜82、隧道絕緣膜84、及核心絕緣膜86之例係氧化矽膜或金屬絕緣膜。

圖13至圖17係表示第3實施形態之半導體裝置之製造方法之剖視圖。圖18係表示第3實施形態之半導體裝置之構造之剖視圖。圖13至圖18中，為了方便說明，而省略了圖11所示之構成要素之一部分之圖示。以下，依序參照圖13至圖18，對製造本實施形態之半導體裝置之過程進行說明。

圖13示出包含複數個陣列晶片3之陣列晶圓5、以及包含複數個電路晶片4之電路晶圓6。陣列晶圓5亦被稱為記憶體晶圓，電路晶圓6亦被稱為CMOS晶圓。請注意，圖13之陣列晶圓5之方向與圖11之陣列晶片3之方向相反。圖13中，陣列晶圓5已具備第1插塞74，但尚未具備絕緣膜75、第2插塞76、金屬焊墊77。進而，基板43具備井(擴散層)43a、以及其他部分43b。

首先，利用機械壓力將陣列晶圓5與電路晶圓6貼合(圖14)。藉此，將上部絕緣層46與下部絕緣層47(參照圖11)接著。其次，於400℃下對陣列晶圓5及電路晶圓6進行退火(圖14)。藉此，使上部金屬焊墊71與下部金屬焊墊67接合。其次，藉由使基板43薄膜化，而自基板43去除井43a以外之部分43b(圖14)。基板43係藉由例如CMP(Chemical Mechanical Polishing，化學機械研磨)而薄膜化。

其次，於基板43上形成絕緣層44，且藉由RIE(Reactive Ion Etching，反應性離子蝕刻)形成貫通絕緣層44及基板43之孔H3及元件分離槽H4(圖15)。其結果為，第1插塞74於孔H3內露出。圖15示出分別於4個孔H3內露出之4個第1插塞74。絕緣層44例如為氧化矽膜。絕緣層44係第2絕緣膜之例。

其次，於孔H3與元件分離槽H4內部之基板43及絕緣層44之側面形成絕緣膜75(圖16)。請注意，元件分離槽H4被絕緣膜75封塞，相對於此，孔H3未被絕緣膜75封塞。絕緣膜75例如為氧化矽膜。元件分離槽H4內之絕緣膜75作為元件分離絕緣膜發揮功能。本實施形態中，由與該元件分離絕緣膜相同之材料形成之絕緣膜(絕緣膜75)形成於孔H3內。孔H3內之絕緣膜75係第1絕緣膜之例。

其次，於孔H3內介隔絕緣膜75形成第2插塞76(圖16)。其結果為，於4個第1插塞75上形成4個第2插塞76。第2插塞76例如由Al(鋁)層或Cu(銅)層形成。第2插塞76以自絕緣膜75之上表面延伸至基板43之下表面(主面Y1)之方式形成。又，第1插塞75或第2插塞76不僅電性連接於陣列晶圓5內之配線層73，而且亦經由下部金屬焊墊67及上部金屬焊墊71電性連接於電路晶圓6內之配線層64、65。

其次，於第2插塞76上形成金屬焊墊77(圖17)。金屬焊墊77例如由Al層或Cu層形成。圖17示出形成於4個第2插塞76上之1個金屬焊墊77。金屬焊墊77係第3焊墊之例，例如用作打線接合用外部連接焊墊。再者，第2插塞76與金屬焊墊77於本實施形態中由不同之配線層形成，但亦可由相同之配線層形成。

其次，於基板43之整個面形成包含下部膜78a與上部78b之鈍化膜78(圖18)。其次，藉由RIE形成貫通鈍化膜78之開口部P(圖18)。其結果為，金屬焊墊77於開口部P內露出。

其後，基板19藉由CMP被薄膜化，陣列晶圓5及電路晶圓6被切割成複數個晶片。各晶片包括來自陣列晶圓5之陣列晶片3、以及來自電路晶圓6之電路晶片4。以此方式製造具有圖18所示之構造之本實施形態之半導體裝置。

再者，本實施形態中，亦可於元件分離槽H4嵌埋與絕緣膜75不同之絕緣膜。但是，於在元件分離槽H4嵌埋絕緣膜75之情形時，能夠與作為第2插塞75之基底層而形成於孔H3內之絕緣膜75同時地形成元件分離絕緣膜，從而能夠簡單地形成元件分離絕緣膜。又，本實施形態中，亦可不於元件分離槽H4嵌埋絕緣膜，亦可於完成之半導體裝置中殘存氣隙之元件分離槽H4。又，圖15及圖16之步驟於本實施形態中係於將陣列晶圓5與電路晶圓6貼合之後進行，但亦可於將陣列晶圓5與電路晶圓6貼合之前進行。

圖19及圖20係表示作為第3實施形態之半導體裝置之其他構造之製造方法之剖視圖。

圖19示出嵌埋至元件分離槽H4之絕緣膜75之第1例。本例中，與圖18之情形同樣地，元件分離槽H4被絕緣膜75封塞。該構造能夠藉由將絕緣膜75之膜厚設定為大於元件分離槽H4之開口寬度之二分之一而實現。

圖20示出嵌埋至元件分離槽H4之絕緣膜75之第2例。本例中，元件分離槽H4未被絕緣膜75封塞。該構造能夠藉由將絕緣膜75之膜厚設定為小於元件分離槽H4之開口寬度之二分之一而實現。

圖20之絕緣膜75具有：元件分離槽H4內之上表面、元件分離槽H4外之上表面、以及該等上表面間之側面(傾斜面)。絕緣膜75之元件分離槽H4內之上表面設置於較絕緣層44之上表面更低之位置，具體而言，設置為基板43之主面D1(上表面)與主面Y1(下表面)之間之高度。又，鈍化膜78之一部分進入至元件分離槽H4內。

本實施形態之元件分離槽H4內之絕緣膜75可形成為第1及第2例中之任一形狀。

圖21係表示第3實施形態之半導體裝置之製造方法之剖視圖。

本實施形態之記憶胞陣列41具備複數個記憶胞，該等記憶胞針對每個被稱為平面(plane)之單位進行動作。具體而言，針對記憶胞之寫入動作、讀出動作、刪除動作係以平面為單位進行。

圖21係表示基板43之XY剖面之示意性剖視圖，示出了基板43內之2個單位區域79、以及形成於基板43內並作為元件分離絕緣膜發揮功能之2個絕緣膜75。該等絕緣膜75之各者以呈環狀包圍1個單位區域79之方式形成。

本實施形態之各單位區域79對應於1個平面。由此，於各單位區域79之主面Y1側設置有1個平面。由此，本實施形態之元件分離絕緣膜(絕緣膜75)將單位區域79彼此相互分離，其結果為，平面彼此相互分離。各單位區域79係由元件分離絕緣膜呈環狀包圍之基板43之一部分之例。

如上所述，本實施形態之半導體裝置具備自陣列晶片3之基板43之主面D1延伸至主面Y1之元件分離絕緣膜(絕緣膜75)。由此，根據本實施形態，與第1及第2實施形態同樣地，能夠抑制經由基板43表面之漏電流產生。

再者，於本實施形態中將陣列晶圓5與電路晶圓6貼合，但亦可取而代之將陣列晶圓5彼此貼合。參照圖11至圖21於上文所述之內容亦能夠應用於陣列晶圓5彼此之貼合。

又，圖11圖示出上部絕緣層46與下部絕緣層47之交界面、及上部金屬焊墊71與下部金屬焊墊67之交界面，但通常於上述退火後觀察不到該等交界面。然而，該等交界面所處之位置例如能夠藉由檢測上部金屬焊墊71之側面或下部金屬焊墊67之側面之傾斜、或者上部金屬焊墊71之側面與下部金屬焊墊67之位置偏移來推定。

以上，對若干實施形態進行了說明，但該等實施形態係僅作為例子而提出者，並非意圖限定發明之範圍。本說明書中所說明之新穎之裝置及方法能以其他各種形態實施。又，能夠對本說明書中所說明之裝置及方法之形態於不脫離發明主旨之範圍內進行各種省略、置換、變更。隨附之申請專利範圍及其均等之範圍意圖包含發明之範圍或主旨中所包含之此種形態或變化例。

[相關申請案] 本申請案享有以日本專利申請案2019-41867號(申請日：2019年3月7日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1:上部晶圓 2:下部晶圓 3:陣列晶片 4:電路晶片 5:陣列晶圓 6:電路晶圓 11:基板 11a:n型擴散層 11b:p型擴散層 11c:p型擴散層 11d:n型擴散層 12:元件分離絕緣膜 13:閘極絕緣膜 14:閘極電極 15:接觸插塞 16:配線層 17:通孔插塞 18:金屬焊墊 19:層間絕緣膜 21:基板 21a:n型擴散層 21b:p型擴散層 21c:p型擴散層 21d:n型擴散層 22:元件分離絕緣膜 23:閘極絕緣膜 24:閘極電極 25:接觸插塞 26:配線層 27:通孔插塞 28:金屬焊墊 29:層間絕緣膜 31:上部絕緣膜 32:側壁絕緣膜 33:配線層 41:記憶胞陣列 42:絕緣層 43:基板 43a:井 43b:其他部分 44:絕緣層 45:層間絕緣膜 46:上部絕緣層 47:下部絕緣層 48:層間絕緣膜 49:基板 51:階梯構造部 52:接觸插塞 53:字元配線層 54:接觸插塞 55:源極側選擇閘極配線層 56:接觸插塞 57:汲極側選擇閘極配線層 58:插塞 59:接觸插塞 60:源極配線層 61:電晶體 62:閘極電極 63:插塞 64:配線層 65:配線層 66:通孔插塞 67:下部金屬焊墊 71:上部金屬焊墊 72:通孔插塞 73:配線層 74:第1插塞 75:絕緣膜 76:第2插塞 77:金屬焊墊 78:鈍化膜 78a:下部膜 78b:上部膜 79:單位區域 81:絕緣層 82:阻擋絕緣膜 83:電荷累積層 84:隧道絕緣膜 85:通道半導體層 86:核心絕緣膜 A1:上部晶圓1之第1面 A2:下部晶圓2之第1面 B1:上部晶圓1之第2面 B2:下部晶圓2之第2面 C1:陣列晶片3之第1面 C2:電路晶片4之第1面 CL:柱狀部 D1:陣列晶片3之第2面 D2:電路晶片4之第2面 H1:孔 H2:元件分離槽 H3:孔 H4:元件分離槽 P:開口部 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SL:源極線 WL:字元線 X:方向 X1:基板11之一主面 X2:基板21之一主面 Y:方向 Y1:基板43之一主面 Y2:基板49之一主面 Z:方向

圖1～2係表示第1實施形態之半導體裝置之製造方法之剖視圖。圖3係表示第1實施形態之半導體裝置之構造之剖視圖。圖4～5係表示第1實施形態之半導體裝置之製造方法之另一剖視圖。圖6係表示比較例之半導體裝置之製造方法之剖視圖。圖7～9係表示第2實施形態之半導體裝置之製造方法之剖視圖。圖10係表示第2實施形態之半導體裝置之構造之剖視圖。圖11係表示第3實施形態之半導體裝置之構造之剖視圖。圖12係表示第3實施形態之半導體裝置所包含之柱狀部之構造之剖視圖。圖13～17係表示第3實施形態之半導體裝置之製造方法之剖視圖。圖18係表示第3實施形態之半導體裝置之構造之剖視圖。圖19～20係表示作為第3實施形態之半導體裝置之其他構造之製造方法之剖視圖。圖21係表示第3實施形態之半導體裝置之製造方法之剖視圖。

11a:n型擴散層

11b:p型擴散層

X:方向

Y:方向

Z:方向

Claims

一種半導體裝置，其具備：第1晶片，其具有第1面；及第2晶片，其具有第2面，且以使上述第1面及上述第2面相接之方式與上述第1晶片貼合；該第1晶片具有：第1基板；第1電晶體，其係以上述第1面側為上方時，與上述第1基板之上方相接而設置；以及第1焊墊，其設置於上述第1電晶體之上方即上述第1面，且與上述第1電晶體電性連接；該第2晶片具有：第2焊墊，其係以上述第2面側為下方時，設置於上述第2面，且與上述第1焊墊之上方相接；第2基板，其設置於上述第2焊墊之上方，於內部包含第1擴散層及第2擴散層，且上述第1擴散層及第2擴散層中之任一者電性連接於上述第2焊墊；以及分離絕緣膜或分離槽，其於上述第2基板內，至少自其上表面延伸至下表面而將上述第1擴散層與上述第2擴散層之間分離。
如請求項1之半導體裝置，其中上述分離絕緣膜或上述分離槽具有呈環狀包圍上述第2基板之一部分之形狀。
如請求項1之半導體裝置，其中上述第2晶片進而具備：插塞，其以自上述第2基板之上表面延伸至下表面之方式設置於上述第2基板內；以及第3焊墊，其設置於上述插塞上。
如請求項3之半導體裝置，其中上述插塞介隔由與上述分離絕緣膜相同之材料形成之第1絕緣膜設置於上述第2基板內。
如請求項3之半導體裝置，其中上述插塞經由上述第1及第2焊墊而電性連接於上述第1晶片內之配線層。
如請求項1之半導體裝置，其中上述分離絕緣膜或上述分離槽設置於上述第1擴散層與上述第2擴散層之間。
如請求項6之半導體裝置，其中上述第1及第2擴散層係以自上述第2基板之上表面延伸至下表面之方式設置於上述第2基板內。
如請求項6之半導體裝置，其中上述分離絕緣膜或上述分離槽具有呈環狀包圍上述第1及第2擴散層中之至少任一者之形狀。
如請求項1至8中任一項之半導體裝置，其中上述第2晶片進而具備設置於上述第2基板上之第2絕緣膜，上述分離絕緣膜或上述分離槽係以自上述第2絕緣膜之上表面延伸至上述第2基板之下表面之方式設置於上述第2基板及上述第2絕緣膜內。
如請求項9之半導體裝置，其中上述分離絕緣膜之上表面之至少一部分設置於較上述第2絕緣膜之上表面低之位置。
一種半導體裝置之製造方法，其包括如下步驟：於第1晶圓上形成第1電晶體；於上述第1晶圓之上述第1電晶體之上方形成與上述第1電晶體電性連接之第1焊墊；於第2晶圓內形成第1擴散層及第2擴散層；形成在上述第2晶圓內至少自其上表面延伸至下表面而將上述第1擴散層與上述第2擴散層之間分離之分離絕緣膜或分離槽；於上述第2晶圓之上方形成與上述第1擴散層或上述第2擴散層中之任一者電性連接之第2焊墊；以於上述第1焊墊之上方與上述第1焊墊相接而配置上述第2焊墊之方式將上述第1晶圓與上述第2晶圓貼合；以及將貼合後之晶圓切割，而形成晶片。
如請求項11之半導體裝置之製造方法，其中於上述第2晶圓內形成上述分離絕緣膜或分離槽後，進行上述第1晶圓與上述第2晶圓之貼合。
如請求項11之半導體裝置之製造方法，其中於將上述第1晶圓與上述第2晶圓貼合後，於上述第2晶圓內形成上述分離絕緣膜或分離槽。