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TWI768677B - 記憶體系統 - Google Patents

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TWI768677B
TWI768677B TW110102657A TW110102657A TWI768677B TW I768677 B TWI768677 B TW I768677B TW 110102657 A TW110102657 A TW 110102657A TW 110102657 A TW110102657 A TW 110102657A TW I768677 B TWI768677 B TW I768677B
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temperature
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memory system
controller
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TW110102657A
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佐貫朋也
饗場悠太
田中瞳
三浦正幸
松尾美恵
藤澤俊雄
前田高志
Original Assignee
日商鎧俠股份有限公司
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Publication date
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Abstract

本發明之實施方式提供一種於極低溫下能夠穩定且低成本地進行動作之記憶體系統。 實施方式之記憶體系統具備：記憶體；第1基板，其供安裝上述記憶體，且設定為-40℃以下；控制器，其對上述記憶體進行控制；及第2基板，其供安裝上述控制器，設定為-40℃以上之溫度，且經由信號傳輸纜線與上述第1基板進行信號收發。

Description

記憶體系統
本發明之一實施方式係關於一種記憶體系統。
對於在較大溫度變動環境下、且極低溫環境下所使用之電子機器中所用到之記憶體(memory)或儲存器(storage)，要求其穩定地進行動作。
本發明所欲解決之問題在於提供一種於極低溫下能夠穩定且低成本地進行動作之記憶體系統。
實施方式提供一種記憶體系統，該記憶體系統具備：記憶體；第1基板，其供安裝上述記憶體，且設定為-40℃以下；控制器，其對上述記憶體進行控制；及第2基板，其供安裝上述控制器，設定為-40℃以上之溫度，且經由信號傳輸纜線與上述第1基板進行信號收發。
1,1a,1b,1c:記憶體系統
2:信號傳輸纜線
3:第1基板
4:第2基板
5:記憶體
6:控制器
7:冷媒
8:殼體
9:溫度控制部
10:冷媒控制部
11:記憶體晶片
12:溫度檢測器
13:封裝體
14:蓋構件
15:接合線
21:晶圓
22:半導體測試器
41:p型井區域
42:配線層
43:配線層
44:配線層
45:記憶體孔
46:阻擋絕緣膜
47:電荷累積層
48:閘極絕緣膜
49:導電膜
50:接觸插塞
51:接觸插塞
100:NAND快閃記憶體
110:記憶胞陣列
120:列解碼器
130:驅動器電路
140:行控制電路
150:暫存器群
160:定序器
200:控制器
210:主機介面電路
220:內置記憶體(RAM)
230:處理器(CPU)
240:緩衝記憶體
250:NAND介面電路
260:ECC電路
300:主機機器
BL:位元線
BLK:區塊
FNG0~FNG3:指狀部
NS:NAND串
S0~S15:區域
SGD0~SGD3:選擇閘極線
SGS:選擇閘極線
SL:源極線
ST1:選擇電晶體
ST2:選擇電晶體
Vr1~Vr15:閾值電壓
WL0~WL7:字元線
△Vth1~△Vth3:閾值變動
圖1係表示一實施方式之記憶體系統1之概略構成之圖。
圖2係表示第1變化例之記憶體系統1之概略構成之圖。
圖3係表示第2變化例之記憶體系統1之概略構成之圖。
圖4係表示第3變化例之記憶體系統1之概略構成之圖。
圖5A係表示溫度檢測器12之第1例之圖。
圖5B係表示溫度檢測器12之第2例之圖。
圖6係表示NAND快閃記憶體100之構成之方塊圖。
圖7係表示三維構造之NAND快閃記憶胞陣列之一例之電路圖。
圖8係三維構造之NAND快閃記憶體之NAND快閃記憶胞陣列之部分區域的剖視圖。
圖9係表示本實施方式之SSD中之記憶胞電晶體之閾值分佈之一例的圖。
圖10係表示當利用接合線連接記憶體晶片之墊與封裝體之接腳時進行中空接合之例的剖視圖。
圖11A係表示積層有複數個記憶體晶片之狀態之立體圖。
圖11B係自晶片面之法線方向觀察圖11A之積層晶片之俯視圖。
圖11C係自圖11B之箭頭方向觀察到之側視圖。
圖12係模式性地表示製造圖1所示之記憶體系統之步驟的步序圖。
圖13係表示本實施方式之記憶體系統中所使用之NAND快閃記憶體之IV特性的圖。
圖14係表示針對閾值電壓分佈重疊這一故障實施之對策之步驟之圖。
圖15係表示具有與複數個溫度條件對應之複數個記憶體區域之記憶胞陣列之內部構成之一例的圖。
圖16係表示於250℃下進行2小時熱處理前後NAND快閃記憶體之閾 值電壓之變動特性的圖。
以下，參照附圖，對記憶體系統之實施方式進行說明。以下，以記憶體系統之主要構成部分為中心進行說明，但記憶體系統中可能存在未進行圖示或說明之構成部分或功能。以下之說明並未排除未進行圖示或說明之構成部分或功能。
一般而言，已知物質之溫度越低，則導電率越高。尤其是當達到液態氮之沸點溫度即77K(開爾文)以下之極低溫時，導電體之導電率急遽增高，可於無損失或無雜訊之情況下傳輸電子狀態(根據電信號所產生之資訊)。於此種背景下，例如關於量子電腦，研究使運算處理電路於極低溫下進行動作，且運算處理電路進行存取之記憶體或儲存器亦同樣需要於極低溫下進行動作，以防止向運算處理電路傳遞熱。
又，隨著宇宙不斷被開發，宇宙空間中太陽光照射到之地方與未照射到之地方之溫度存在顯著差異，對於在宇宙空間中使用之電子機器中所用到之記憶體或儲存器，要求能夠耐受大的溫度變動，且即便於極低溫下仍穩定地進行動作。
儲存器之位元單價逐年下降，現如今，內置有NAND(Not AND，反及)型快閃記憶體之SSD(Solid State Drive，固態驅動器)之位元單價越來越便宜。因此，對於在極低溫下使用之儲存器而言，理想的是能夠使用 SSD。
關於此種狀況，例如關於SSD等儲存器，期待構建一種使儲存器於極低溫下穩定且低成本地進行動作之技術。
以下所要說明之一實施方式之記憶體系統，1)可用作針對量子計算之儲存器；2)可使用最小位元單價之儲存器；及3)亦能用作針對宇宙產業之儲存器。於對本實施方式之記憶體系統之構成及動作進行說明之前，先對上述1)~3)之儲存器進行概略說明。
1)針對量子計算之儲存器
量子電腦具有遠高於現有電腦之運算處理能力，但量子電腦之CPU(Central Processing Unit，中央處理單元)係以於未達1K之mK之極低溫下進行動作為前提。然而，實際上於mK之極低溫下難以使先前之CPU進行動作。作為其替代品，正在開發一種於4K左右之溫度下進行動作之約瑟夫森接合型元件等運算處理電路。若向於極低溫下進行動作之運算處理電路連接配線，就會發生導熱使得運算處理電路之周邊溫度上升，但若為4K左右，則預計能夠抑制導熱，維持極低溫。
CPU等運算處理電路上需要連接記憶體或儲存器。就抑制信號傳輸損失與導熱之觀點而言，理想的是將記憶體或儲存器設定為與CPU相同之溫度(例如4K)。但是，難以使記憶體或儲存器於4K之溫度下進行動作。由於記憶體或儲存器中所使用之CMOS(Complementary Metal-Oxide- Semiconductor，互補金屬氧化物半導體)電路或記憶體元件於4K之溫度下不進行動作，或特性產生較大差異，因此無法使記憶體或儲存器進行與先前相同之動作。然而，如下所述，記憶體或儲存器能於77K之溫度下進行動作。當使量子電腦之CPU於例如4K之溫度下進行動作時，若於與CPU不同之基板上安裝記憶體並設定為例如77K之溫度，則能夠將CPU與記憶體配置為不會使來自記憶體之熱傳遞至CPU。因此，本實施方式之記憶體系統之特徵之一在於：使記憶體即便於77K左右之極低溫下仍能夠正常且穩定地進行動作。
2)最小位元單價之儲存器
量子電腦為了實用化正在進行各種技術開發，且預計對於極低溫下能夠穩定地進行讀寫之記憶體之需求將會逐步提昇。記憶體或儲存器存在動作原理不同之各種類型者，由於要處理之資料量逐年持續增加，故要求使位元單價最小之記憶體於極低溫下穩定地進行動作。現如今，認為SSD中所使用之NAND快閃記憶體相較於其他記憶體或各種記錄裝置而言，位元單價更加便宜。因此，本實施方式之記憶體系統之特徵之一在於：使NAND快閃記憶體於極低溫(例如77K)下穩定地進行動作。再者，如下所述，本實施方式之記憶體系統中所使用之記憶體並非一定限定於NAND快閃記憶體，但於使用NAND快閃記憶體之情形時，可於極低溫下穩定地使用。
3)針對宇宙產業之儲存器
宇宙空間中，太陽光照射不到之地方與照射到之地方之溫度會於接 近-200℃~100℃以上之區間內發生較大變動。宇宙空間中使用之電子機器設計成能夠耐受大的溫度變動，於內部具備加熱器或冷卻裝置，使得內部之電子零件可於接近室溫之環境下進行動作，但存在包含溫度控制在內之整個機器變得複雜、成本變高之問題。預計宇宙開發將於今後不斷發展，期待一種儘可能容易控制、成本得到縮減、且穩定地進行動作之記憶體。
以下，對可用作以上1)~3)之儲存器之記憶體系統詳細地進行說明。圖1係表示一實施方式之記憶體系統1之概略構成之圖。如圖1所示，一實施方式之記憶體系統1具備利用信號傳輸纜線2彼此連接之第1基板3、及第2基板4。第1基板3及第2基板4之種類並無特別要求，例如為印刷配線板或玻璃基板等。信號傳輸纜線2之種類及長度亦無特別要求，信號傳輸纜線2具有例如數十cm以上之長度。信號傳輸纜線2例如可為FPC(Flexible Printed Circuit，可撓性印刷電路板)，亦可為其他信號傳輸纜線2、例如USB(Universal Serial Bus，通用串列匯流排)信號傳輸纜線2等。使信號纜線為數十cm以上之目的在於，防止第1基板3與第2基板4之間之熱傳遞。
於第1基板3上安裝有記憶體5，且設定為-40℃以下之溫度。再者，由於溫度計或溫度感測器會因環境條件等而存在測定誤差，因此本說明書中之「-40℃以下」係指將目標溫度設為「-40℃以下」，亦可能存在因溫度感測器等之測定誤差而導致設定為略高於-40℃之溫度的情形。記憶體5之種類並無特別要求，典型的是NAND快閃記憶體或NOR快閃記憶體等 非揮發性記憶體。亦可使用其他各種非揮發性記憶體、例如MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)、PRAM(Phase change Random Access Memory，相變化隨機存取記憶體)、ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)等作為記憶體5。又，記憶體5亦可為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等揮發性記憶體5。以下，主要對使用NAND快閃記憶體100作為記憶體5之例進行說明。
本說明書中，有時將安裝有NAND快閃記憶體之第1基板3稱為SSD模組。記憶體5以被封裝之狀態安裝於第1基板3。亦可能存在一個封裝體中積層有複數個記憶體晶片11之情形。本說明書中，將安裝於第1基板3之內置有記憶體晶片之封裝體統稱為記憶體5。又，安裝有記憶體5之第1基板3亦可經殼體或樹脂等加以覆蓋而被模組化。於該情形時，假定將模組內部之溫度設定為-40℃以下。將安裝有記憶體5之第1基板3設定為-40℃以下之理由在於：本實施方式中假定使記憶體5於極低溫下進行動作。普通記憶體5保證動作之最低溫度多為-40℃，但本實施方式之記憶體5不同於普通記憶體，假定於保證普通記憶體進行動作之溫度以下之溫度即-40℃以下之溫度下使用。將於下文對使記憶體5於-40℃以下進行動作時之特性等進行說明。記憶體5於內部具有記憶體陣列、及控制記憶體陣列之動作之作為周邊電路之記憶體控制器，關於記憶體控制器，本發明人藉由實驗已經確認了其於77K之溫度下進行動作。
於第2基板4上安裝有控制器6，且設定為-40℃以上之溫度。控制器6 根據來自主機機器之指示，控制針對記憶體5之資料寫入、讀出或抹除。關於控制器6，由於包含CMOS電路，且動作保證範圍一般為-40℃~125℃，故能夠使用藉由先前之SSD產品所使用之技術製得之控制器。
本發明人將既有之安裝有NAND快閃記憶體之基板浸漬於液態氮(77K，約-196℃)中進行了動作實驗。其結果為，經確認能夠正常地進行讀出動作。
根據以上之實驗結果，本實施方式之記憶體系統1中，使安裝有記憶體5之第1基板3於保證普通記憶體5進行動作之最低溫度即-40℃以下進行動作。
圖1之例中，假定將安裝有記憶體5之第1基板3浸漬於例如液態氮中。液態氮由於在工業上能以低成本製造，故將第1基板3浸漬於液態氮中本身能夠不花費過多成本便實現。再者，由於第1基板3只要設定為-40℃以下之溫度即可，故亦可使用液態氮以外之冷媒，並將第1基板3配置於冷媒中。
本發明人對於安裝有控制器6之第2基板4於-40℃以下是否進行動作，亦進行了實驗。具體而言，準備複數個安裝有控制器6之第2基板4，將其等分別浸漬於液態氮中進行動作實驗，結果，所有第2基板4之控制器6均未進行動作。認為其原因在於：由於控制器6中內置有邏輯電路，而邏輯電路僅於-40℃以上之溫度下才保證動作，因此邏輯電路內之各信號之 時點存在偏差，從而導致發生誤動作等。又，即便控制器6於-40℃以下進行動作，由於控制器6對安裝於第1基板3之所有記憶體5進行控制，故仍存在如下問題：容易產生發熱，例如將第2基板4浸漬於液態氮中之情形時，液態氮之消耗量變大，冷卻成本變高。
因此，本實施方式中，將安裝有控制器6之第2基板4設定為-40℃以上之溫度。
作為將安裝有記憶體5之第1基板3設定為-40℃以下之溫度之一個具體例，如圖2所示之第1變化例之記憶體系統1a般，考慮將第1基板3放入收容有-40℃以下之冷媒7之殼體8中。作為冷媒7，例如為液態氮或液態二氧化碳等沸點為-40℃以下之液體。又，冷媒7需為對人無害之物質，除此以外，理想的是能夠低價獲取。關於殼體8，為了防止冷媒7與大氣接觸而使冷媒7之溫度上升，且防止冷媒7擴散至大氣中而使冷媒7之量減少，考慮開口部儘可能小之隔熱容器等。
另一方面，由於安裝有控制器6之第2基板4只要設定為-40℃以上即可，因此亦可不使用冷媒7或冷卻構件而是例如設定為室溫。但，當有控制器6產生發熱之疑慮時，適當實施散熱對策，例如使散熱器等冷卻構件與控制器6接觸等。
圖3係表示圖1之第2變化例之記憶體系統1b之概略構成的圖。圖3之記憶體系統1b除了具備安裝有記憶體5之第1基板3、及安裝有控制器6之 第2基板4以外，還具備溫度控制部9。溫度控制部9將安裝有記憶體5之第1基板3控制為-40℃以下之溫度。
圖4係使圖3之構成更加具體化之第3變化例之記憶體系統1c之方塊圖。圖4之記憶體系統1c中，將第1基板3放入收容有冷媒7之殼體8中，並且具備冷媒控制部10，該冷媒控制部10對冷媒7之溫度與量中之至少一者進行控制。如下所述，溫度控制部9基於來自檢測第1基板3或記憶體5之溫度之下述溫度檢測器之溫度資訊，對冷媒控制部10進行控制。冷媒控制部10以使第1基板3為-40℃以下之方式，對殼體8內之冷媒7之溫度與量中之至少一者進行控制。
圖5A係表示溫度檢測器12之第1例之圖，圖5B係表示溫度檢測器12之第2例之圖。圖5A與圖5B均具備記憶體5，該記憶體5係以封裝體13覆蓋積層於第1基板3上之複數個記憶體晶片11而成。
圖5A之溫度檢測器12內置於安裝在第1基板3上之記憶體5中。圖5A表示於第1基板3上積層有複數個記憶體晶片11之例，但未必需要於每個記憶體晶片11設置溫度檢測器12。於極低溫下，由於導熱性變好，故所積層之複數個記憶體晶片11之溫差變小。因此，藉由在所積層之複數個記憶體晶片11中之一部分記憶體晶片11設置溫度檢測器12，亦能高精度地推測出未內置溫度檢測器12之記憶體晶片11之溫度。
圖5A之溫度檢測器12例如基於記憶體晶片11內之導電體(例如配線圖 案)之電阻值之變化來檢測溫度。藉此，能以較小之電路面積高精度地檢測溫度。由溫度檢測器12所檢測出之溫度資訊經由信號傳輸纜線2被傳送至控制器6。控制器6向溫度控制部9發送溫度資訊。再者，溫度控制部9亦可內置於例如主機機器中。亦可根據來自主機機器之指令，對使第1基板3冷卻之冷媒7之溫度或量進行控制。
圖5B之第2例中，於所積層之複數個記憶體晶片11中之一部分記憶體晶片11之內部設置溫度檢測器12，並且於最上層之記憶體晶片11之上表面與第1基板3上亦設置溫度檢測器12。圖5B中雖予以省略，但亦可於封裝體13之表面設置溫度檢測器12。如此，藉由不僅於記憶體晶片11之內部設置溫度檢測器12，而且於封裝體之內部或表面、及第1基板3上設置溫度檢測器12，能夠高精度地檢測所積層之複數個記憶體晶片11之溫度。
如上所述，第1基板3設定為-40℃以下之溫度，但例如接近-40℃之溫度下之導熱率低於-100℃以下之溫度下之導熱率。因此，亦可於例如將第1基板3設定為接近-40℃之溫度之情形時，如圖5B所示，於記憶體晶片11之內部以外之部位亦設置溫度檢測器12，從而推測各記憶體晶片11之溫度，於將第1基板3設定為導熱率足夠高之極低溫之情形時，如圖5A所示，僅於一部分記憶體晶片11之內部設置溫度檢測器12。
圖5B之配置於記憶體晶片11之上表面或第1基板3上之溫度檢測器12例如亦可為連接2個不同之金屬而成之熱電偶。藉由使用熱電偶進行溫度測量，能以較小之電路面積高精度地檢測溫度。
[NAND快閃記憶體]
作為本實施方式之記憶體5，可使用位元單價較便宜之NAND快閃記憶體100。SSD可包含NAND快閃記憶體100、及與圖1之控制器6對應之控制器200。圖6係表示SSD之概略構成之方塊圖。如圖1所示，NAND快閃記憶體100安裝於第1基板3上，控制器200安裝於第2基板4上。
NAND快閃記憶體100具備複數個記憶胞，非揮發地記憶資料。控制器200藉由設置於圖1所示之信號傳輸纜線2內之NAND匯流排而連接於NAND快閃記憶體100，並藉由主機匯流排連接於主機機器300。並且，控制器200對NAND快閃記憶體100進行控制，且響應自主機機器300接收到之命令，對NAND快閃記憶體100進行存取。主機機器300例如為個人電腦等電子機器，主機匯流排例如為根據PCIexpress(PCIe，Peripheral Component Interconnect express，快速周邊裝置互連)、UFS(Universal Flash Storage，通用快閃存儲)、Ethernet(乙太網路)等介面之匯流排。NAND匯流排根據Toggle IF(Toggle Interface，Toggle介面)等NAND介面收發信號。
控制器200具備：主機介面電路210、內置記憶體(RAM)220、處理器(CPU)230、緩衝記憶體240、NAND介面電路250、及ECC(Error Checking and Correcting，錯誤檢測和校正)電路260。
主機介面電路210經由主機匯流排與主機機器300連接，將自主機機 器300接收到之命令及資料分別傳送至CPU230及緩衝記憶體240。又，響應CPU230之命令，將緩衝記憶體240內之資料傳送至主機機器300。
CPU230對控制器200整體之動作進行控制。例如當自主機機器300接收到寫入命令時，CPU230響應該命令，對NAND介面電路250發出寫入命令。讀出及抹除時亦同樣如此。又，CPU230執行損耗平均等用以對NAND快閃記憶體100進行管理之各種處理。再者，以下所說明之控制器200之動作可藉由CPU執行韌體來實現，或者亦可由硬體實現。
NAND介面電路250經由信號傳輸纜線2內之NAND匯流排與NAND快閃記憶體100連接，負責與NAND快閃記憶體100之間之通信。並且，NAND介面電路250基於自CPU230接收到之命令，將各種信號發送給NAND快閃記憶體100，並且自NAND快閃記憶體100接收信號。緩衝記憶體240暫時保存寫入資料或讀出資料。
RAM220例如為DRAM或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等半導體記憶體5，用作CPU230之作業區域。並且，RAM220保存用以對NAND快閃記憶體100進行管理之韌體、或各種管理表等。
ECC電路260針對記憶於NAND快閃記憶體100中之資料，進行錯誤檢測及錯誤校正處理。即，ECC電路260於寫入資料時，產生錯誤校正碼，將該錯誤校正碼賦予寫入資料中，並於讀出資料時將該錯誤校正碼解 碼。
其次，對NAND快閃記憶體100之構成進行說明。圖6係具備NAND快閃記憶體100之記憶體系統1、1a、1b、1c之方塊圖。如圖6所示，NAND快閃記憶體100具備：記憶胞陣列110、列解碼器120、驅動器電路130、行控制電路140、暫存器群150、及定序器160。
記憶胞陣列110具備複數個區塊BLK，該等區塊BLK包含與列及行建立了對應關係之複數個非揮發性記憶胞。圖6中，作為一例，圖示出4個區塊BLK0~BLK3。並且，記憶胞陣列110記憶自控制器200賦予之資料。
列解碼器120選擇區塊BLK0~BLK3中之任一者，進而選擇被選區塊BLK中之列方向。驅動器電路130經由列解碼器120對被選區塊BLK供給電壓。
行控制電路140於進行資料讀出時，感測自記憶胞陣列110讀出之資料，進行必要之運算。並且，將該資料輸出至控制器200。當進行資料寫入時，將自控制器200接收到之寫入資料傳送至記憶胞陣列110。
暫存器群150具有位址暫存器或指令暫存器等。位址暫存器保存自控制器200接收到之位址。指令暫存器保存自控制器200接收到之指令。
定序器160基於保存在暫存器群150中之各種資訊，對NAND快閃記憶體100整體之動作進行控制。
圖7係表示三維構造之NAND快閃記憶胞陣列110之一例之電路圖。圖7中示出了三維構造之NAND快閃記憶胞陣列110內之複數個區塊中之1個區塊BLK之電路構成。NAND快閃記憶胞陣列110之其他區塊亦具有與圖7同樣之電路構成。再者，本實施方式亦能應用於二維構造之記憶胞。
如圖7所示，區塊BLK例如具有4個指狀部FNG(FNG0~FNG3)。又，各指狀部FNG包含複數個NAND串NS。各NAND串NS例如具有串聯連接之8個記憶胞電晶體MT(MT0~MT7)、及選擇電晶體ST1、ST2。本說明書中，有時將各指狀部FNG稱為串St。
再者，NAND串NS內之記憶胞電晶體MT之個數並不限於8個。記憶胞電晶體MT以其電流路徑串聯連接之方式配置於選擇電晶體ST1、ST2之間。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
各指狀部FNG0~FNG3之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。另一方面，選擇電晶體ST2之閘極於複數個指狀部FNG之間共通連接於同一選擇閘極線SGS。又，位於同一區塊BLK內之記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~ WL7。即，字元線WL0~WL7及選擇閘極線SGS於同一區塊BLK內之複數個指狀部FNG0~FNG3之間共通地連接，與之相對，選擇閘極線SGD即便於同一區塊BLK內亦分別以指狀部FNG0~FNG3各自獨立。
於構成NAND串NS之記憶胞電晶體MT0~MT7之控制閘極電極分別連接有字元線WL0~WL7，又，同一指狀部FNG內之各NAND串NS中之第i個記憶胞電晶體MTi(i=0~n)藉由同一字元線WLi(i=0~n)共通連接。即，區塊BLK內之同一列之記憶胞電晶體MTi之控制閘極電極連接於同一字元線WLi。
各NAND串NS連接於字元線WLi，並且亦連接於位元線。各NAND串NS內之各記憶胞能夠藉由識別字元線WLi及選擇閘極線SGD0~SGD3之位址、及識別位元線之位址加以識別。如上所述，位於同一區塊BLK內之記憶胞(記憶胞電晶體MT)之資料被一次性抹除。另一方面，資料之讀出及寫入係以實體扇區MS為單位進行。1實體扇區MS連接於1條字元線WLi，且包含屬於1個指狀部FNG之複數個記憶胞。
控制器200以連接於一個指內之1條字元線之全部NAND串NS為單位，進行寫入(編程)。因此，控制器200進行編程之資料量之單位為4位元×位元線數。
當進行讀取動作及編程動作時，根據實體位址，選擇1條字元線WLi及1條選擇閘極線SGD，並選擇實體扇區MS。再者，本說明書中，視需要 將資料寫入至記憶胞稱為編程。
圖8係三維構造之NAND快閃記憶體100之NAND快閃記憶胞陣列110之部分區域之剖視圖。如圖8所示，於半導體基板之p型井區域(P-well)41上，於上下方向上形成有複數個NAND串NS。即，於p型井區域41上，於上下方向上形成有作為選擇閘極線SGS發揮功能之複數個配線層42、作為字元線WLi發揮功能之複數個配線層43、及作為選擇閘極線SGD發揮功能之複數個配線層44。
並且，形成有記憶體孔45，該記憶體孔45貫通該等配線層42、43、44到達至p型井區域41。於記憶體孔45之側面依序形成有阻擋絕緣膜46、電荷累積層47、及閘極絕緣膜48，進而於記憶體孔45內嵌入有導電膜49。導電膜49作為NAND串NS之電流路徑發揮功能，且係記憶胞電晶體MT以及選擇電晶體ST1及ST2進行動作時形成通道之區域。電荷累積層47可由電荷俘獲膜形成，亦可由浮動閘極形成。
各NAND串NS中，於p型井區域41上依序積層有選擇電晶體ST2、複數個記憶胞電晶體MT、及選擇電晶體ST1。於導電膜49之上端形成作為位元線BL發揮功能之配線層。
進而，於p型井區域41之表面內形成有n+型雜質擴散層及p+型雜質擴散層。於n+型雜質擴散層上形成有接觸插塞50，於接觸插塞50上形成有作為源極線SL發揮功能之配線層。又，於p+型雜質擴散層上形成有接觸 插塞51，於接觸插塞51上形成有作為井配線CPWELL發揮功能之配線層。井配線CPWELL用於施加抹除電壓。
圖8所示之NAND快閃記憶胞陣列110於圖8之紙面深度方向上配列有複數個，由在深度方向上排成一行之複數個NAND串NS之集合形成1個指狀部FNG。其他指狀部FNG例如形成於圖8之左右方向上。圖7中圖示出4個指狀部FNG0~3，圖8中示出了於接觸插塞50、51之間配置有3個指之例。
圖9係表示本實施方式之SSD中之記憶胞電晶體MT之閾值分佈之一例的圖。圖9中示出了4位元/胞(QLC(Quadruple Level Cell，四層晶胞))之非揮發性記憶體5之閾值區域分佈之一例。非揮發性記憶體5中，根據記憶胞之電荷累積層47中蓄積之電子之電荷量記憶資訊。各記憶胞具有與電子之電荷量對應之閾值電壓。並且，使記憶於記憶胞中之複數個資料值分別對應於閾值電壓不同之複數個區域(閾值區域)。
圖9之區域S0~S15表示16個閾值區域內之閾值分佈。圖9之橫軸表示閾值電壓，縱軸為記憶胞數(胞數)。所謂閾值分佈係指閾值變動之範圍。如此，各記憶胞具有被15個邊界所分隔出之16個閾值區域，且各閾值區域具有固有之閾值分佈。Vr1~Vr15係作為各閾值區域邊界之閾值電壓。
如NAND快閃記憶體100之非揮發性記憶體5中，複數個資料值分別 對應於記憶胞之複數個閾值區域。將該對應稱為資料編碼。預先規定該資料編碼，當進行資料寫入(編程)時，向記憶胞內之電荷累積層47注入電荷，使得閾值為與按照資料編碼所記憶之資料值對應之閾值區域內。並且，當進行讀出時，對記憶胞施加讀出電壓，根據記憶胞之閾值是高於讀出電壓還是低於讀出電壓，來決定資料邏輯。
當讀出資料時，根據讀出對象之記憶胞之閾值是低於讀出對象之邊界讀出位準還是高於讀出對象之邊界讀出位準，來決定資料之邏輯。當閾值最低時，為「抹除」狀態，所有位元資料被定義為"1"。當閾值高於「抹除」狀態時，為「已編程」狀態，按照編碼將資料定義為"1"或"0"。
[打線接合]
如上所述，第1基板3設定為-40℃以下之溫度，於第1基板3上積層複數個記憶體晶片11之情形時，需要利用接合線連接各層之記憶體晶片11之墊與封裝體之外部連接用接腳。於設定為-40℃以下之溫度之狀態下，接合線收縮，壓縮應力發揮作用，接合線與墊(接腳)之接合力變弱，視情形不同，有接合線自墊(接腳)脫離、或接合線斷裂之顧慮。尤其是於接合線之周圍被樹脂覆蓋之情形時，由於樹脂與金屬於低溫時之熱縮率不同，故樹脂與金屬之熱縮率之偏差容易導致接合線斷裂或連接不良。
因此，本實施方式中，可採用中空接合。圖10係表示利用接合線15連接記憶體晶片11之墊與封裝體13之接腳時進行中空接合之例的剖視圖。圖10之例中，記憶體晶片11之周圍未被樹脂構件覆蓋，為中空狀態。記憶 體晶片11配置於封裝體13之凹部，凹部內之記憶體晶片11之上方配置有用以將封裝體13密封之蓋構件14。於由蓋構件14、封裝體13及記憶體晶片11所包圍之中空部配置有接合線15。中空部可設為真空，亦可去除(吹去)特定之氣體(例如氮氣)。如圖10所示，藉由以使接合線15之周圍未被樹脂覆蓋之方式進行中空接合，能夠防止因樹脂構件與金屬構件之熱縮率不同所導致之接合線15之斷裂或連接不良。
圖10中示出了於封裝體13之凹部配置單層記憶體晶片11之例，但亦可配置積層之複數個記憶體晶片11。於積層複數個記憶體晶片11之情形時，如圖11A之立體圖所示，理想的是自矩形記憶體晶片11之四邊均等地引出接合線15。藉此，使得記憶體晶片11被來自四邊之大致相同之力支持，應力偏差被消除，不會對一部分接合線15施加過多之應力，從而能夠防止接合線15斷裂等故障。
圖11B係自晶片面之法線方向觀察圖11A之積層晶片之俯視圖，圖11C係自圖11B之箭頭方向觀察所得之側視圖。再者，圖11A與圖11B中，為了簡化，示出了積層有2個記憶體晶片11之狀態，與之相對，圖11C中示出了積層有4個記憶體晶片11之狀態。如圖所示，藉由將各記憶體晶片11以存在階差之方式積層，能夠將積層順序為偶數之記憶體晶片11之接合線15向同一方向引出，將積層順序為奇數之記憶體晶片11之接合線15向相反側引出。各層中，均自四邊之中相鄰之兩邊引出接合線15，當積層2個記憶體晶片11時，向四邊方向均等地引出接合線15，從而對接合線15施加均等之應力。又，任一接合線15均能夠進行中空接合，從而可謀求防 止接合線15斷裂。
[記憶體系統之製造步驟]
圖12係模式性地表示製造圖1所示之記憶體系統1、1a、1b、1c之步驟的步序圖。半導體裝置之製程中，於晶圓21之狀態下使用半導體測試器22進行電特性等之檢查。一般而言，半導體測試器22以0℃~85℃之溫度範圍作為動作保證溫度，而僅限於檢查在-40℃以上之溫度下進行動作之特殊半導體裝置之半導體測試器22，於-40℃以上之溫度下保證進行動作。本實施方式中，由於將安裝有記憶體5之第1基板3設定為-40℃以下之溫度，故於該溫度條件下無法利用既有之半導體測試器22進行檢查。若開發於-40℃以下之溫度下能夠進行檢查之半導體測試器22，會有花費大量時間與費用之顧慮。因此，本實施方式中，如圖12之步序圖所示，對於安裝在第1基板3之記憶體5，於切割之前之晶圓21之狀態下，使用既有之半導體測試器22，於該半導體測試器22之動作保證溫度(例如，0℃~85℃之溫度範圍)下進行檢查(步驟S1)。將通過檢查之晶圓21切割而單片化為各記憶體晶片11(步驟S2)，並進行封裝(步驟S3)。其後，將被封裝化之記憶體5安裝於第1基板3上，並且將控制器6安裝於第2基板4上(步驟S4)。之後，將安裝有記憶體晶片11之第1基板3設定為-40℃以下之溫度而進行檢查。
圖12之步驟S1中，當利用半導體測試器22進行檢查時，有時向用作NAND快閃記憶體100內之ROM(Read-Only Memory，唯讀記憶體)的一部分記憶體區域(以下，稱為ROM區塊)寫入NAND快閃記憶體100之動作 所需之資訊。ROM區塊內之資料即便於極低溫下仍必須正常地讀出資料。為此，需要預先考慮當實際使用時自向ROM區塊寫入資料之半導體檢查步序之溫度(例如室溫)下降至-40℃以下之溫度(例如77K)，並向ROM區塊內寫入資料。
[ROM區塊之寫入]
圖13係表示本實施方式之記憶體系統1、1a、1b、1c中所使用之NAND快閃記憶體100之記憶胞電晶體之IV特性(伏安特性)的圖。圖13之橫軸為閘極電壓，縱軸為源極電流。圖13中示出了改變NAND快閃記憶體100之溫度時之IV特性曲線。波形w1為85℃，波形w2為室溫(RT：Room Temperature)，波形w3為77K(-196℃)，波形w4為-100℃。
圖13之波形w5表示作為基準之源極電流(例如1毫微安)。波形w1~w4與波形w5之各交點處之閘極電壓為記憶胞電晶體之閾值電壓(Vth)，其等之差於室溫與77K之溫度下為1V左右。具體而言，77K溫度下之閾值電壓移動至高於室溫下之閾值電壓1V左右之地方。此意味著溫度越低，則NAND快閃記憶體100之閾值電壓越高。因此，半導體檢查步序中，當於晶圓21之狀態下向各NAND快閃記憶體100內之ROM區塊寫入設定資訊時，考慮於-40℃以下之溫度(例如77K)下讀出ROM區塊內之資料，並例如以變為低於室溫時之閾值電壓1V左右之閾值電壓之方式寫入資料。藉此，當設定為-40℃以下之溫度時，由於閾值電壓上升，故錯誤變少，能夠正常地讀出資料。
又，亦可於將安裝有記憶體5之第1基板3設定為-40℃以下之溫度(例如77K)之狀態下，讀出NAND快閃記憶體100內之資料，進行糾錯，並將糾錯後之資料再次記憶於NAND快閃記憶體100中。藉此，若將於極低溫下經過糾錯後之資料於該溫度下記憶於NAND快閃記憶體100中，則於設定為相同溫度條件之範圍內，閾值電壓不會發生變動，因此當隨後讀出資料時，能夠降低錯誤發生頻度。
再者，當向NAND快閃記憶體100內寫入資料時，亦可將寫入時之溫度資訊一併寫入。如圖13所示，因溫度不同，NAND快閃記憶體100之閾值電壓會有所變動。因此，於將第1基板3設定為-40℃以下之特定溫度之情形時，基於向NAND快閃記憶體100寫入資料時之溫度、及-40以下之特定溫度，能夠掌握特定溫度下之NAND快閃記憶體100之閾值電壓。
再者，寫入至NAND快閃記憶體100中之資料隨著時間經過保存特性會下降，發生保留錯誤之可能性變高。因此，於將安裝有記憶體5之第1基板3設定為-40℃以下之溫度之情形時，理想的是於將要設定為-40℃以下之溫度之前向ROM區塊等寫入資料。
於複數個溫度條件下使用圖1所示之安裝有記憶體5之第1基板3之情形時，亦可於記憶體5內設置與複數個溫度條件對應之複數個記憶體區域。作為更加具體之一例，亦可於NAND快閃記憶體100內設置在-40℃以上之溫度條件下進行寫入及讀出之區塊、及於77K(約-196℃)之溫度下進行寫入及讀出之區塊。當向各區塊寫入資料時，亦可考慮讀出溫度而調整 寫入電壓。
圖15係表示具有與複數個溫度條件對應之複數個記憶體區域的記憶胞陣列110之內部構成之一例的圖。圖15之記憶胞陣列110具有：於85℃以上之溫度下使用之記憶體區域110a、於-40℃~85℃之溫度下使用之記憶體區域110b、於-100℃~-40℃之溫度下使用之記憶體區域110c、及於-100℃以下之溫度下使用之記憶體區域110d。
圖15之各記憶體區域110a~110d中設置有NAND快閃記憶體，但亦可根據各記憶體區域110a~110d分別改變存取條件。此處，所謂存取條件係指寫入電壓或寫入脈衝寬度等。各記憶體區域110a~110d由於分別於不同溫度下使用，故為了能夠於所使用之溫度下正常且穩定地進行讀寫，理想的是優化存取條件。
[藉由熱處理之特性改善]
NAND快閃記憶體100若反覆進行讀寫，就會發生相鄰之閾值電壓分佈重疊之故障。圖14係表示針對閾值電壓分佈重疊這一故障之對策步驟之圖。如圖14之步驟S11般，於相鄰之閾值電壓分佈重疊之情形時，藉由在NAND快閃記憶體100被封裝體13覆蓋之狀態下於高溫下進行特定時間之熱處理(步驟S12)，能夠消除閾值電壓分佈之重疊(步驟S13)。
圖16係表示於250℃下進行2小時熱處理前後NAND快閃記憶體100之閾值電壓之變動特性的圖。圖16中圖示出3個寫入條件(1)~(3)之熱處理前後之閾值變動△Vth1~△Vth3。(1)之△Vth1係初始狀態下僅進行1次讀寫之情形時之閾值變動。(2)之△Vth2係自初始狀態反覆進行1200次讀寫 後之閾值變動。(3)之△Vth3係於250℃下進行2小時熱處理後之閾值變動。
因反覆進行讀寫而導致閾值電壓有較大變動，但如圖16所示，藉由進行熱處理，能夠抑制NAND快閃記憶體100之閾值電壓之變動，再次恢復為初始狀態。如本實施方式般，於-40℃以下之溫度下使用NAND快閃記憶體100，因反覆進行某種程度之次數之讀寫而導致記憶胞電晶體之閾值電壓分佈之重疊變大之情形時，暫時將其放置於-40℃以下之環境外，藉由在高溫下進行熱處理使其恢復至初始特性，從而能夠再次於-40℃以下之環境下使用。
如此，於本實施方式中，由於NAND快閃記憶體100於-40℃以下之溫度下仍能夠正常地進行讀寫，且控制器6只要於-40℃以上之溫度下便能夠正常地進行動作，因此，如圖1所示，將安裝有記憶體5之第1基板3設定為-40℃以下，將利用信號傳輸纜線2連接於第1基板3且安裝有控制器6之第2基板4設定為-40℃以上。由於控制器6於-40℃以上之溫度下進行動作，因此能夠直接使用既有之控制器6，從而能夠抑制開發成本。控制器6由於對安裝於第1基板3之所有記憶體5進行控制，故動作時間較長，消耗電力較大且發熱量較大，但本實施方式中由於使控制器6於-40℃以上之溫度下進行動作，故不受用以冷卻第1基板3之冷媒7(例如液態氮)之使用量影響，能夠將記憶體系統整體之冷卻費用抑制得較低。
又，由於利用信號傳輸纜線2連接第1基板3與第2基板4，故能夠防止 第2基板4上之控制器6之熱傳遞至第1基板3，從而能夠抑制冷卻成本，將第1基板3維持為較低之溫度。
作為本實施方式之一具體例，可將安裝有記憶體5之第1基板3浸漬於作為冷媒7之便宜之液態氮中，並將連接於與第1基板3連接之信號傳輸纜線2之另一端側的第2基板4設定為-40℃以上之溫度，使控制器6進行動作。由於在未使用價格特別高之構件之情況下能夠使用既有之構件來構建記憶體系統1、1a、1b、1c，因此能夠抑制開發成本及冷卻成本。
本實施方式之記憶體系統1、1a、1b、1c由於假定於-40℃以下之極低溫下進行記憶體5之讀寫，因此例如能夠應用於量子電腦所使用之記憶體5中。可於量子電腦之量子位元或控制量子位元之CPU附近設置大容量之儲存器、記憶體。本實施方式之記憶體系統1、1a、1b、1c中，雖然使安裝於第2基板4之控制器6於-40℃以上之溫度下動作，但由於第1基板3與第2基板4藉由信號傳輸纜線2而阻斷了熱傳遞，因此能夠實現不會因熱擴散而對量子電腦或控制用CPU造成影響。
又，本實施方式之記憶體系統1、1a、1b、1c亦能用於宇宙空間等溫差非常大之地方。如上所述，由於能夠於安裝在第1基板3之記憶體5內設置與複數個溫度條件對應之複數個記憶體區域，並於各記憶體區域設定最適合於對應溫度條件之閾值電壓，因此能夠於範圍較廣之溫度條件下使用記憶體5。
進而，作為安裝於第1基板3之記憶體5，能夠使用位元單價最便宜之NAND型快閃記憶體5，又，控制器6能夠沿用既有之控制器，因此能夠將本實施方式之記憶體系統1、1a、1b、1c之構件成本抑制得較低。
本發明之態樣並不限定於上述各實施方式，還包含業者所能夠想到之各種變化，且本發明之效果亦不限定於上述內容。即，於不脫離由申請專利範圍所規定之內容及其均等物所導出之本發明之概念性思想與主旨之範圍內，能夠進行各種追加、變更及部分刪除。
[相關申請案]
本申請案享有以日本專利申請案2020-117214號(申請日：2020年7月7日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:記憶體系統
2:信號傳輸纜線
3:第1基板
4:第2基板
5:記憶體
6:控制器

Claims (20)

  1. 一種記憶體系統，其具備： 記憶體； 第1基板，其供安裝上述記憶體，且設定為-40℃以下； 控制器，其對上述記憶體進行控制；及 第2基板，其供安裝上述控制器，設定為-40℃以上之溫度，且經由信號傳輸纜線與上述第1基板進行信號收發。
  2. 如請求項1之記憶體系統，其具備溫度控制部，上述溫度控制部將安裝有上述記憶體之上述第1基板控制為-40℃以下之溫度。
  3. 如請求項2之記憶體系統，其中上述記憶體及上述第1基板中之至少一者具有溫度檢測器， 上述控制器將上述溫度檢測器所檢測出之溫度發送至上述溫度控制部，上述溫度控制部基於上述溫度檢測器所檢測出之溫度，對上述第1基板之溫度進行控制。
  4. 如請求項1之記憶體系統，其中上述記憶體內置有溫度檢測器， 上述溫度檢測器利用上述記憶體內之導電體之電阻值來檢測上述記憶體之溫度。
  5. 如請求項1之記憶體系統，其具有溫度檢測器，上述溫度檢測器配置於覆蓋上述記憶體之封裝體之內部、上述封裝體之表面、及上述第1基板上之至少一個， 上述溫度檢測器利用產生於熱電偶之電壓來檢測溫度。
  6. 如請求項1之記憶體系統，其中上述記憶體係於浮動閘極或電荷俘獲膜中保持電荷之非揮發性記憶體。
  7. 如請求項6之記憶體系統，其中上述非揮發性記憶體具有NAND型快閃記憶體及NOR型快閃記憶體中之至少一者。
  8. 如請求項7之記憶體系統，其中上述非揮發性記憶體係內置NAND型快閃記憶體及NOR型快閃記憶體中之至少一者之SSD(Solid State Drive，固態驅動器)。
  9. 如請求項1之記憶體系統，其中安裝有上述記憶體之上述第1基板設定為77 K以下之溫度。
  10. 如請求項9之記憶體系統，其中上述記憶體內置有於77 K以下之溫度下進行動作之記憶體控制器。
  11. 如請求項9之記憶體系統，其中上述第1基板配置於液態氮中。
  12. 如請求項1之記憶體系統，其具備： 封裝體，其具有複數個用於外部連接之接腳，並且覆蓋上述記憶體；及 多條中空接合線，其等連接上述記憶體所具有之複數個墊與上述複數個接腳。
  13. 如請求項12之記憶體系統，其中上述記憶體係積層複數個矩形晶片而成之積層體， 上述多條中空接合線自上述積層體各層之晶片向四邊方向均等地配置。
  14. 如請求項1之記憶體系統，其中上述記憶體具有記憶上述記憶體之動作條件之非揮發性記憶部， 上述非揮發性記憶部基於在-40℃以上之溫度條件下對上述記憶體被切割之前之晶圓進行測試所得之結果，於-40℃以上之溫度下記憶上述動作條件。
  15. 如請求項14之記憶體系統，其中上述非揮發性記憶部假定基於上述晶圓之測試結果，於-40℃以下之溫度下進行上述非揮發性記憶部之讀出，並於-40℃以上之溫度下記憶上述動作條件。
  16. 如請求項15之記憶體系統，其中上述非揮發性記憶部假定當於-40℃以下之溫度下進行上述非揮發性記憶部之讀出時，閾值電壓較在-40℃以上之溫度下進行上述非揮發性記憶部之讀出時更上升，從而設定上述動作條件。
  17. 如請求項14之記憶體系統，其中上述控制器於-40℃以下之溫度下讀出在-40℃以上之溫度下寫入至上述非揮發性記憶部中之上述動作條件，糾錯後再次寫入至上述非揮發性記憶部中。
  18. 如請求項14之記憶體系統，其中上述控制器基於在-40℃以下之特定溫度下讀出在-40℃以上之溫度下寫入至上述記憶體中之資料時之閾值電壓，將寫入上述資料之時點之溫度資訊寫入至上述非揮發性記憶部中。
  19. 如請求項1之記憶體系統，其中上述控制器將上述記憶體劃分為複數個記憶區域，於與將資料寫入至上述記憶體時之溫度對應之上述記憶區域中記憶上述資料。
  20. 如請求項1之記憶體系統，其中於-40℃以下之溫度條件下持續使用上述記憶體導致上述記憶體之特性變差之情形時，在高於常溫之特定溫度條件下持續進行特定時間之退火處理，藉由上述退火處理使得上述特性恢復後，再次於-40℃以下之溫度條件下使用。
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