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TWI768249B - 半導體結構 - Google Patents

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TWI768249B
TWI768249B TW108136152A TW108136152A TWI768249B TW I768249 B TWI768249 B TW I768249B TW 108136152 A TW108136152 A TW 108136152A TW 108136152 A TW108136152 A TW 108136152A TW I768249 B TWI768249 B TW I768249B
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廖忠志
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種半導體結構包括複數SRAM單元、複數位元線邊緣單元以及複數字元線邊緣單元，其中SRAM單元以陣列作佈置，並且與位元線邊緣單元和字元線邊緣單元相鄰，每個SRAM單元包括交叉耦合在一起的兩個反相器和耦接至兩個反相器的傳輸閘，並且傳輸閘包括FET；第一金屬材料的第一位元線，設置在第一金屬層中並電性連接至FET的汲極；第二金屬材料的第一字元線，電性連接至FET的閘極電極並設置在第二金屬層中；以及第三金屬材料的第二位元線，電性連接至第一位元線並設置在第三金屬層中。第一金屬材料和第三金屬材料在組成上彼此不同。

Description

半導體結構
本揭露係關於一種半導體結構，特別是具有改善的互連結構的半導體結構。
積體電路包括具有個別功能的各種電路，例如具有複數記憶體位元單元(memory bit cell)以保持資訊的記憶體電路。記憶體電路包括非揮發性裝置或揮發性裝置。舉例來說，揮發性裝置包括靜態隨機存取記憶體(static-random-access memory；SRAM)裝置。當金屬互連(metal interconnection)持續地微縮，以提高邏輯電路繞線密度(logic circuit routing density)時，現有的銅鑲嵌方案在更緊密的間距金屬層中面臨銅填充問題，這是由於對可靠性考慮，銅金屬線需要擴散阻擋金屬層。這些阻擋金屬層將影響溝槽填充能力，並因此導致金屬電阻降低或甚至更糟，例如通孔開口(via opening)或電遷移(electro-migration；EM)問題。因此，期望具有新的記憶體電路結構和設計，以解決上述問題並有增加的封裝密度。
本揭露提供一種半導體結構。半導體結構包括形成在半導體基板 上的靜態隨機存取記憶體(SRAM)電路，SRAM電路具有複數SRAM位元單元、複數位元線邊緣單元以及複數字元線邊緣單元，其中SRAM位元單元以複數行和複數列的陣列作佈置，SRAM位元單元在複數行邊緣上與位元線邊緣單元相鄰，SRAM位元單元在複數列邊緣上與字元線邊緣單元相鄰，SRAM位元單元之每一者包括交叉耦合在一起的兩個反相器和耦接至兩個反相器的傳輸閘，並且傳輸閘包括場效電晶體(FET)；第一金屬材料的第一位元線，設置在第一金屬層中，並且第一位元線電性連接至場效電晶體的汲極；第二金屬材料的第一字元線，電性連接至場效電晶體的閘極電極，並且第一字元線被設置在第一金屬層上方的第二金屬層中；以及第三金屬材料的第二位元線，電性連接至第一位元線，並且第二位元線被設置在第二金屬層上方的第三金屬層中，其中第一金屬材料和第三金屬材料在組成上彼此不同。
本揭露提供一種半導體結構。半導體結構包括形成在半導體基板上的靜態隨機存取記憶體(SRAM)電路，SRAM電路具有複數SRAM位元單元、複數位元線邊緣單元以及複數字元線邊緣單元，其中SRAM位元單元以複數行和複數列的陣列作佈置，SRAM位元單元在複數行邊緣上與位元線邊緣單元相鄰，SRAM位元單元在複數列邊緣上與字元線邊緣單元相鄰，SRAM位元單元之每一者包括交叉耦合在一起的兩個反相器和連接至兩個反相器的傳輸閘，並且傳輸閘包括場效電晶體(FET)；以及互連結構，具有複數金屬層，並且互連結構設置在SRAM電路上；其中互連結構包括第一金屬層、設置在第一金屬層上的第二金屬層、設置在第二金屬層上的第三金屬層、以及設置在第三金屬層上的第四金屬層，其中第一金屬層包括第一金屬材料的第一位元線，並且第一位元線電性連接至場效電晶體的汲極，第二金屬層包括第二金屬材料的第一字元線，並且 第一字元線電性連接至場效電晶體的閘極電極，第三金屬層包括第三金屬材料的第二位元線，並且第二位元線電性連接至第一位元線，第四金屬層包括第四金屬材料的第二字元線，並且第二字元線電性連接至第一字元線，以及第一金屬材料的電阻率大於第三金屬材料的電阻率。
本揭露提供一種半導體結構。半導體結構包括形成在半導體基板上的靜態隨機存取記憶體(SRAM)電路，SRAM電路具有SRAM陣列、位元線邊緣條帶以及字元線邊緣條帶，其中SRAM陣列包括複數SRAM位元單元，SRAM位元單元被配置在沿著第一方向和第二方向延伸的陣列中，其中位元線邊緣條帶包括沿著第二方向排列並設置在SRAM陣列的第一邊緣上的複數位元線邊緣單元，其中字元線邊緣條帶包括沿著第一方向排列並設置在SRAM陣列的第二邊緣上的複數字元線邊緣單元，其中SRAM位元單元包括交叉耦合在一起的兩個反相器和連接至兩個反相器的傳輸閘，並且傳輸閘包括場效電晶體(FET)；第一金屬材料的第一位元線，設置在第一金屬層中，並且第一位元線電性連接至SRAM位元單元的傳輸閘的汲極；第二金屬材料的第一字元線，電性連接至場效電晶體的閘極電極，並且第一字元線設置在第一金屬層上方的第二金屬層中；第三金屬材料的第二位元線，設置在第二金屬層上方的第三金屬層中，其中第一金屬材料和第三金屬材料在組成上彼此不同；以及電晶體，包括連接至第一位元線的源極、連接至第二位元線的汲極、以及連接至訊號線的閘極電極，以控制第一位元線和第二位元線之間的連接。
100:積體電路
102:靜態隨機存取記憶體陣列
104:靜態隨機存取記憶體位元單元
106:角落冗餘單元
108:字元線邊緣條帶
110:字元線邊緣單元
112:位元線邊緣條帶
114:位元線邊緣單元
PU-1:第一上拉裝置
PU-2:第二上拉裝置
PD-1:第一下拉裝置
PD-2:第二下拉裝置
PG-1:第一傳輸閘
PG-2:第二傳輸閘
202:第一汲極節點/第一節點
204:第二汲極節點/第二節點
BL:位元線
WL:字元線
BLB:互補位元線
302:n井
304、306:p井
308:主動區
310:閘極
402:半導體基板
404:隔離特徵
406:源極和汲極
408:介電間隔物
602:互連結構
610、612、614:第一金屬線
620、622、624:第二金屬線
630、632、634、636:第三金屬線
640、642:第四金屬線
802、804、902、904:虛線圓
1002:位元線中間條帶
1004:位元線中間單元
1006:冗餘單元
1102:虛線圓
1200:寫入致能單元
1300、1302:場效電晶體
1304:接點
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應 之圖式以更詳細地了解。需要強調的是，依照業界之標準操作，各種特徵部件並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。
第1圖是根據本揭露實施例之各個方面構造的具有靜態隨機存取記憶體(SRAM)裝置的積體電路的俯視圖。
第2圖是根據本揭露實施例之第1圖的積體電路中的SRAM位元單元(SRAM bit cell)的示意圖。
第3圖是根據本揭露實施例之第1圖的積體電路中的SRAM位元單元的俯視圖。
第4A圖是根據本揭露實施例之沿著虛線A-A’的部份的第3圖的SRAM位元單元的剖面圖。
第4B圖是根據本揭露實施例之第4A圖的SRAM位元單元的示意圖。
第5圖是根據本揭露實施例之在第3圖的SRAM位元單元上方的互連結構的俯視圖。
第6圖是根據本揭露實施例之沿著虛線B-B’的第5圖的互連結構的剖面圖。
第7圖是根據本揭露實施例之具有互連結構的第1圖的積體電路的俯視圖。
第8圖是根據本揭露實施例之沿著虛線C-C’的第7圖的積體電路的剖面圖。
第9圖是根據本揭露實施例之沿著虛線D-D’的第7圖的積體電路的剖面圖。
第10圖是根據本揭露實施例之具有互連結構的第1圖的積體電路的俯視圖。
第11圖是根據本揭露實施例之沿著虛線E-E’的第10圖的積體電路的剖面圖。
第12圖是根據本揭露實施例之第1圖的積體電路中的寫入致能單元 (write-enable unit)的示意圖。
第13圖是根據本揭露實施例之第1圖的積體電路中的寫入致能單元和對應連接的俯視圖。
第14圖是根據本揭露實施例之的互連結構的剖面圖。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。此外，當數字或數字範圍以“約”、“近似”等描述時，除非另有說明，否則該術語旨在包括在所述數量的+/-10%內的數值。舉例來說，術語“約 5nm”包括4.5nm至5.5nm的尺寸範圍。
第1圖是根據本揭露實施例之各個方面構造的積體電路(IC)100的俯視圖。在一些實施例中，積體電路100形成在鰭片主動區上，並且包括鰭式場效應電晶體(fin field-effect transistors；FinFET)。在一些實施例中，積體電路100形成在平坦主動區上，並且包括場效電晶體(field-effect transistor；FET)。積體電路100包括靜態隨機存取記憶體(SRAM)電路，其具有配置成陣列的複數SRAM位元單元(SRAM bit cell)(或SRAM單元)104的SRAM陣列102，其延伸成多個行和多個列。在本揭露實施例中，每一行沿著X方向延伸，每一列沿著Y方向延伸。舉例來說，每一行可包括沿著X方向的一直線(一行)配置的N1個SRAM位元單元，並且每一列可包括沿著Y方向的一直線(一列)配置的N2個SRAM位元單元。換句話說，SRAM陣列102包括以N1列和N2行配置的SRAM位元單元。在SRAM陣列102的一些實施例中，每一行包括8、16、32、64或128個SRAM位元單元，並且每一列可包括4、8、16或32個SRAM位元單元。在第1圖顯示的實施例中，SRAM陣列102包括4個行和8個列。
再參照第1圖，積體電路100更包括角落冗餘單元106以及邊緣條帶(edge strap)。角落冗餘單元106設置在SRAM陣列102的四個角落上，而邊緣條帶(edge strap)，例如設置在SRAM陣列102的列邊緣上的字元線邊緣條帶(word-line edge strap)(WL邊緣條帶)108和設置在SRAM陣列102的行邊緣上的位元線邊緣條帶(bit-line edge strap)(BL邊緣條帶)112。每個WL邊緣條帶108包括沿著X方向的一直線配置的複述WL邊緣單元110，每個BL邊緣條帶112包括沿著Y方向的一直線配置的複數BL邊緣單元114。那些邊緣條帶(WL邊緣條帶108和BL邊緣條帶112)是電路區，其不被設計作為SRAM位元單元，而是提供稍後所描述 的其他功能。
每個SRAM位元單元104包括交叉耦合(cross-coupled)在一起以儲存資料的一位元的兩個反相器，並且更包括與兩個反相器電性連接的傳輸閘(pass gate)，以從SRAM位元單元讀取和寫入SRAM位元單元。在第2圖中進一步顯示根據一些實施例之SRAM位元單元104。SRAM位元單元104包括連接成為第一反相器的第一上拉裝置(“PU-1”)和第一下拉裝置(“PD-1”)。SRAM位元單元104更包括連接成為第二反相器的第二上拉裝置(“PU-1”)和第二上拉裝置(“PD-1”)。第一和第二反相器交叉耦合以形成資料儲存單元。SRAM位元單元104更包括傳輸閘，其電性連接至兩個反相器以用於資料讀取和寫入。在本揭露實施例中，SRAM位元單元104包括具有兩個傳輸閘(“PG-1”和“PG-2”)的雙埠口SRAM裝置(dual port SRAM device)。SRAM位元單元包括場效電晶體(FET)，以形成(多個)傳輸閘和反相器。在本揭露實施例中，每個上拉裝置(PU-1和PU-2)包括一個p型FET；每個下拉裝置(PD-1和PD-2)包括一個n型FET；以及每個傳輸閘PG-1和PG-2都包括一個n型FET。下拉裝置、上拉裝置和傳輸閘各自可包括一個以上的相應FET或不同數量的FET，以調整SRAM位元單元的效能，例如吸收電流(sink current)、存取速度及/或裝置可靠度。舉例來說，下拉裝置中的FET的數量大於傳輸閘裝置中的FET的數量。
具體來說，第一上拉裝置(PU-1)和第一下拉裝置(PD-1)的汲極電性連接在一起，從而定義了第一汲極節點(或第一節點)202。第二上拉裝置(PU-2)和第二下拉裝置(PD-2)的汲極電性連接在一起，從而定義了第二汲極節點(或第二節點)204。第一上拉裝置PU-1和第一下拉裝置PD-1的閘極電性連接在一起並耦接至第二節點204。第二上拉裝置PU-2和第二下拉裝置PD-2的閘極電性連接在 一起並耦接至第一節點202。第一上拉裝置PU-1和第二上拉裝置PU-2的源極電性連接至電源線(Vdd線)。第一下拉裝置PD-1和第二下拉裝置PD-2的源極電性連接至互補電源線(Vss線)。
再參照第2圖，SRAM位元單元104包括雙埠口：與第一傳輸閘(PG-1)相關聯的第一埠口和與第二傳輸閘(PG-2)相關聯的第二埠口。傳輸閘裝置各自包括一個n型FET。在一些實施例中，每個傳輸閘可包括一個以上的FET(如上所述)。第一傳輸閘PG-1的汲極電性連接至位元線(“BL”)。第一傳輸閘PG-1的源極電性連接至第一節點202。第一傳輸閘PG-1的閘極電性連接至字元線(“WL”)。第二傳輸閘PG-2的汲極電性連接至互補位元線或位元線棒(bit-line bar)(“BLB”)。第二傳輸閘PG-2的源極電性連接至第二節點204。第二傳輸閘PG-2的閘極電性連接至互補字元線或字元線條(word-line bar)(“WLB”)。可藉由任何適當技術來形成各種nFET和pFET，例如鰭狀(fin-like)的FET(FinFET)，其包括n型FinFET(nFinFET)和p型FinFET(pFinFET)。在一個實施例中，各種nFinFET和pFinFET藉由包括蝕刻半導體以形成溝槽、部分填充(例如通過包括沉積、化學機械研磨以及蝕刻以凹陷的製程)溝槽以形成淺溝槽隔離(shallow trench isolation；STI)特徵和鰭式主動區的製程來形成。在本揭露實施例的進一步中，在鰭式主動區上選擇性地形成磊晶半導體層。在另一實施例中，各種FinFET藉由包括半導體基板上沉積介電材料層、蝕刻介電材料層以形成其開口、在開口內的半導體基板上選擇性磊晶成長半導體材料(例如矽)以形成鰭式主動區和STI特徵的製程來形成。在另一實施例中，各種FinFET可包括應變特徵(strained feature)以增強遷移率(mobility)和裝置效能。舉例來說，pFinFET可包括在矽基板上磊晶成長的矽鍺。nFinFET可包括在矽基板上磊晶成長的碳化矽。在另一實施 例中，使用高k/金屬閘極技術形成各種FinFET中的閘極堆疊，其中閘極介電層包括高k介電材料，並且閘極電極包括金屬。
第3圖是根據一些實施例之一部分積體電路100的俯視圖，特別是SRAM位元單元104。如第3圖所示，積體電路100包括形成在SRAM位元單元104的中央的n型摻雜井(n井)302。n井302可具有在X方向上定向的細長形狀，並且可以在多個SRAM位元單元上沿著X方向延伸。積體電路100包括形成在n井302的側面中的p型摻雜井(p井)304和p井306，每一個都具有在X方向上定向的細長形狀。p井304和306也可以在多個SRAM位元單元上沿著X方向延伸。積體電路100包括設置在相應摻雜井(例如n井302、p井304以及p井306)中的各種主動區308，在其上形成有各種FET。那些主動區308被隔離特徵(例如STI特徵)圍繞並定義。在一些實施例中，主動區308是在隔離特徵(例如STI特徵)上方延伸的鰭狀(fin-like)主動區。在一些實施例中，鰭狀的主動區308具有在X方向上定向的細長形狀，並且可以在多個SRAM位元單元上延伸。FET的閘極310形成在主動區308上並且沿著Y方向定向。特別地，一些主動區308從從n井302和相鄰的p井(例如304或306)延伸，使得對應的FET(第一上拉裝置PU-1和第一下拉裝置PD-1，或第二上拉裝置PU-2和第二下拉裝置PD-2)共享公共閘極。在本揭露實施例中，p井304和n井302上的閘極310對應用於p井304中的第一下拉裝置(PD-1)的nFET和用於n井302中的第一上拉裝置(PU-1)的pFET；p井306和n井302上的閘極310對應用於p井306中的第二下拉裝置(PD-2)的nFET和用於n井302中的第二上拉裝置(PU-2)的pFET；用於第一傳輸閘(PG-1)的nFET形成在p井304中；以及用於第二傳輸閘(PG-2)的nFET形成在p井306中。
第4A圖是根據一些實施例之一部分積體電路100的剖面圖，例如 沿著第3圖的虛線A-A’。第4B圖是根據一些實施例之第4A圖的積體電路100的示意圖。在第4A圖和第4B圖中，積體電路100包括半導體基板402。半導體基板402包括矽。替代地，半導體基板402包括鍺、矽鍺或其他合適半導體材料。積體電路100包括各種隔離特徵404，例如淺溝槽隔離(STI)特徵。積體電路100還包括形成在半導體基板402上的各種主動區308，例如鰭式主動區。在主動區308為鰭狀的所示實施例中，主動區308突出在隔離部件404上方，並且被隔離特徵404圍繞並彼此隔離。積體電路100還包括形成在半導體基板402上的p井304和n井302。各種FET形成在主動區308上。nFET設置在p井304內的主動區308上，而pFET設置在n井302內的主動區308上。
源極和汲極(S/D)406形成在主動區308上，並且閘極310形成在主動區308上並設置在相應的源極和汲極406之間。在本揭露實施例中，閘極310從p井304內的第一主動區上延伸至n井302內的第二主動區，因此作為由相應的nFET和pFET共享的公共閘極。閘極310包括閘極介電層和設置在閘極介電層上的閘極電極。介電間隔物408可進一步形成在閘極310的側壁和主動區308的側壁上。通道是對應的閘極310下方的主動區308的一部分。對應的源極和汲極406；閘極310；以及通道耦接成場效電晶體，例如nFET或pFET。
在各種實施例中，隔離特徵404利用適當的隔離技術，例如矽局部氧化(local oxidation of silicon；LOCOS)及/或淺溝槽隔離(STI)，來定義和電性隔離各種區域。隔離特徵404包括氧化矽、氮化矽、氮氧化矽、其他合適介電材料或其組合。隔離特徵404藉由任何合適製程形成。作為一個實施例，形成STI特徵包括使用微影製程來暴露基板的一部分、在基板的暴露部分中蝕刻溝槽(例如：藉由使用乾式蝕刻及/或濕式蝕刻)、使用一或多種介電材料填充溝槽(例如： 藉由使用化學氣相沉積製程)、以及藉由研磨製程(例如化學機械研磨(Chemical-Mechanical Polishing；CMP))平坦化基板並移除介電材料的多餘部分。在一些實施例中，填充的溝槽可具有多層結構，例如填充具有氮化矽或氧化矽的熱氧化物襯墊層。
在另一實施例中，閘極310可替代地或額外地包括用於電路效能和製程整合其他合適材料。舉例來說，閘極介電層包括高k介電材料層，例如金屬氧化物、金屬氮化物或金屬氧氮化物。在各種實施例中，高k介電材料層包括藉由合適沉積方法形成的金屬氧化物：二氧化鋯(ZrO2)、氧化鋁(Al2O3)以及二氧化鉿(HfO2)。柵極介電層可更包括在半導體基板402和高k介電材料之間的界面層。
閘極電極包括金屬，例如鋁、銅、鎢、金屬矽化物、摻雜的多晶矽、其他適當導電材料或其組合。閘極電極可包括多個導電薄膜，多個導電薄膜被設計為例如覆蓋層、功函數金屬層、阻隔層(blocking layer)以及填充金屬層(例如鋁或鎢)。設計用於功函數的多個導電薄膜個別地與nFET和pFET匹配。在一些實施例中，用於nFET的閘極電極包括功函數金屬，其具有成分被設計為等於或小於4.2eV，並且用於pFET的閘極電極包括功函數金屬，其具有成分被設計為等於或大於5.2eV。舉例來說，用於nFET的功函數金屬層包括鉭、鈦鋁、氮化鈦鋁或其組合。在其他實施例中，用於pFET的功函數金屬層包括氮化鈦、氮化鉭或其組合。
第5圖是根據一些實施例之一部分積體電路100的俯視圖，第6圖是根據一些實施例之沿著第5圖的虛線A-A’的一部分積體電路100的剖面圖，特別是SRAM位元單元104上的互連結構602。在第6圖中，虛線604表示SRAM位元 單元104的邊界。互連結構602包括被配置以將各種FET耦接成功能電路(例如功能SRAM電路)或包括SRAM電路的邏輯電路的各種導電特徵。互連結構602包括分佈在多個金屬層中以提供水平繞線的金屬線和在相鄰金屬層之間(以及半導體襯底和金屬部件之間的接點)以提供垂直繞線的通孔。
互連結構602設置在半導體基板402上方。各種裝置特徵，例如閘極310、隔離特徵404以及主動區308未顯示在第5圖和第6圖中。互連結構602包括複數金屬層以及對應的通孔和接點(contact)。第5圖和第6圖僅顯示了四個金屬層：依次堆疊的第一金屬層(“M1”)、第二金屬層(“M2”)；第三金屬層(“M3”)；以及第四金屬層(“M4”)，如第6圖所示。應理解互連結構可包括任何適當數量的金屬層。每個金屬層包括沿著個別方向定向的多個金屬線。在本揭露實施例中，第一金屬層中的金屬線沿著X方向定向、第二金屬層中的金屬線沿著Y方向定向、第三金屬層中的金屬線沿著X方向定向、以及第四金屬層中的金屬線沿著Y方向定向。不同金屬層上的那些金屬線透過個別通孔層(“V1”、“V2”、“V3”以及“V4”)中的通孔垂直連接，如第6圖所示。在第一通孔層和半導體基板402之間插入有接點層(“C”)。第14圖是互連結構602的剖面圖，顯示了不同層中的通孔和金屬線的空間關係。在第14圖中，連接至閘極310的通孔被稱為“VG”。所有導電特徵(金屬線、通孔和接點)都嵌入在層間介電質(interlayer dielectric；ILD)1400中，以提供各種導電特徵之間的分隔和隔離。ILD 1400包括介電材料，例如氧化矽、低k介電材料或其組合。
在本揭露實施例的進一步中，第一金屬層包括平行設置的第一金屬線610、612以及614。第一金屬線610是第一位元線(BL，參見第2圖)，其透過在第一通孔層中的接點606和通孔608連接至第一傳輸閘(PG-1)中的nFET的汲 極。第一金屬線612是第一電源線(Vdd)，其透過個別的接點和通孔連接至第一上拉裝置(PU-1)中的pFET的源極。第一金屬線614是第一位元線棒(BLB)，其透過個別的接點和通孔連接至第二傳輸閘(PG-2)中的nFET的汲極。
第二金屬層包括平行設置的第二金屬線620、622以及624。舉例來說，第二金屬線622是第一字元線(參見第2圖中的WL)，其透過各種接點、通孔和第一金屬線連接至第一傳輸閘(PG-1)中的nFET的閘極。
第三金屬層包括平行設置的第三金屬線630、632、634以及636。第三金屬線630是互補電源線(Vss)，其透過個別的接點和通孔連接至第一下拉裝置(PD-1)中的nFET的源極。第三金屬線632是第二位元線，其透過各種通孔和第二金屬線連接至第一金屬線610(第一位元線)。第三金屬線634是第二位元線棒，其透過各種通孔和第二金屬線連接至第一金屬線614(第一位元線棒)。第三金屬線636是互補電源線(Vss)，其透過個別的接點和通孔連接至第二下拉裝置(PD-2)中的nFET的源極。
第四金屬層包括平行設置的第四金屬線640和642。第四金屬線640是互補電源線(Vss)，其透過第四通孔層中的中介的通孔連接至下方的第三金屬線630(互補電源線)。第四金屬線642是第二字元線，其透過中介的通孔和第三金屬線連接至第二金屬線622(第一字元線)。
總而言之，傳輸閘的汲極連接至第一金屬層中的第一位元線，並接著連接至第三金屬層中的第二位元線。相似地，傳輸閘的閘極連接至第二金屬層中的第一字元線，並接著連接至第四金屬層中的第二字元線。然而，這些位元線和字元線不僅連接至一個SRAM位元單元，而是連接至對應行或列中的複數SRAM位元單元，例如在俯視圖中的積體電路100的第7圖所示。第7圖與第1 圖相似，但是加入了示例性的位元線和字元線，以顯示那些金屬線如何連接至多個SRAM位元單元。僅有一行和一列顯示出位元線和字元線，但應理解每一行和每一列包括相同的位元線和字元線。第7圖中提供了示例性的位元線和字元線：第一金屬層中的第一金屬線610(第一位元線)、第三金屬層中的第三金屬線632(第二位元線)、第二金屬層中的第二金屬線622(第一字元線)、以及第四金屬層中的第四金屬線642(第二字元線)，如第6圖所示。
具體地，位元線連接至SRAM陣列102的同一行中的大量SRAM位元單元，例如SRAM陣列102的行中的32、64或128個SRAM位元單元。因此，金屬線由於其自身的電阻率和長度而可能經歷不可忍受的壓降。特別地，下部金屬線(例如第一金屬層中的金屬線)具有小很多的尺寸並且面臨更嚴峻的金屬填充問題。金屬填充不良會導致填充缺陷(如空隙(void))，並且可能增加金屬線的電阻。考慮到阻擋層用於金屬線，對應的金屬線的尺寸進一步減小。所有這些因素都會影響位元線的電阻和壓降，並且降低記憶體單元的效能甚至功能。通孔和接點具有相同的問題。
在所揭露的積體電路100中，第一、第二、第三以及第四金屬層個別地使用第一、第二、第三以及第四金屬材料。第一金屬材料在組成上不同於第三金屬材料。此外，第一金屬材料的電阻率大於第三金屬材料的電阻率。在本揭露實施例中，第一金屬材料包括釕(Ru)、鈷(Co)、鉬(Mo)或其組合；並且第三金屬材料包括銅，其具有比第一金屬材料(例如Ru、Co、Mo或其組合)較低的電阻率。
通常來說，這似乎是不適當的選擇，因為較低的金屬(例如第一金屬材料)具有較小的電阻率以得到較小的壓降才有優勢。然而，透過實驗，發現 如此選擇的第一金屬材料能夠不需要阻擋層而用於金屬線，並且由於材料特性而仍具有對應的金屬材料和相鄰的介電材料之間的擴散的有力預防。其次，具有較高電阻率的那些金屬材料具有更好的回流效應(reflow effect)，因此比銅具有更好的溝槽填充能力。另外，銅具有更長的平均自由路徑(或平均自由行程)，並且當對應的金屬線具有小尺寸(例如與平均自由路徑相容)時，電導率會降低。這種電導率的降低可能是由於載子(carrier)與金屬線表面之間的干涉所導致。因此，綜合考慮所有因素，使用第一金屬材料(例如Ru、Co、Mo或其組合)以增強第一金屬層中的第一位元線而具有較小的電阻、較小的壓降以及更均勻的SRAM位元單元的效能。如上面所述，第一金屬層中的第一位元線是無阻擋層的(barrier-free)，而第三金屬層中的第二位元線更包括圍繞銅金屬線的阻擋層。在本揭露實施例的進一步中，對應的通孔可使用相同的金屬材料、具有相似的結構以及共同形成有覆蓋的金屬線。舉例來說，第一通孔層(V1)中的第一通孔和第一金屬層(M1)中的第一金屬線以相同的步驟形成，例如雙鑲嵌製程(dual damascene process)。第一金屬線和第一通孔兩者都是無阻擋層的，並且包括Ru、Co、Mo或其組合。在另一實施例中，第三通孔層(V3)中的第三通孔和第三金屬層(M3)中的第三金屬線以相同的步驟形成，例如雙鑲嵌製程。第三金屬線和第三通孔兩者都包括銅，並且更包括阻擋層(例如鈦和氮化鈦(Ti/TiN)，或鉭和氮化鉭(Ta/TaN))。在一些實施例中，阻擋層可以使用Ru。在這種情況下，第三金屬線包括銅線，並且Ru薄膜圍繞銅線。
對於第二金屬層(M2)中的第一字元線和第四金屬層(M4)中的第二元字線，對應的第二金屬線和第四金屬線如下所配置。在一些實施例中，就組成、結構以及形成而言，第二金屬線和第四金屬線(以及對應的通孔)與第一金 屬線和第三金屬線(以及對應的通孔)相似。更具體地，出於類似的考慮，例如較小的電阻和較小的壓降，第二金屬線的第二金屬材料包括Ru、Co、Mo或其組合，而第四金屬層中的第四金屬材料包括銅。第二金屬層中的第二金屬線是無阻擋層的，而第四金屬層中的第四金屬線更包括圍繞銅金屬線的阻擋層。在本揭露實施例的進一步中，對應的通孔可使用相同的金屬材料、具有相似的結構以及共同形成有覆蓋的金屬線。舉例來說，第二通孔層(V2)中的第二通孔和第二金屬層(M2)中的第二金屬線以相同的步驟形成，例如雙鑲嵌製程。第二金屬線和第二通孔兩者都是無阻擋層的，並且包括Ru、Co、Mo或其組合。在另一實施例中，第四通孔層(V4)中的第四通孔和第四金屬層(M4)中的第四金屬線以相同的步驟形成，例如雙鑲嵌製程。第四金屬線和第四通孔兩者都包括銅，並且更包括阻擋層(例如鈦和氮化鈦(Ti/TiN)，或鉭和氮化鉭(Ta/TaN))。在一些實施例中，阻擋層可以使用Ru。
在一些實施例中，就組成、結構而言，第二金屬線和第四金屬線與第三金屬線相似。更具體地，第二和第四金屬線(以及對應的第二和第四通孔)包括銅，並且更包括阻擋層(例如鈦和氮化鈦(Ti/TiN)，或鉭和氮化鉭(Ta/TaN))。
在本揭露實施例中，第一金屬層中的第一位元線和第三金屬層中的第二位元透過位元線邊緣條帶中的中介的通孔垂直連接；以及第二金屬層中的第一元字線和第四金屬層中的第二字元線透過字元線邊緣條帶中的中介的通孔垂直連接。這在第8圖和第9圖中示出。第8圖和第9圖是根據一些實施例之個別地沿著虛線C-C’和D-D’的第7圖的積體電路100的剖面圖。
第8圖包括SRAM陣列102和位元線邊緣條帶112。第三金屬線632(第二位元線)透過第二通孔(V2)、第二金屬線(M2)以及第三通孔(V3)電性連 接至第一金屬線610(第一位元線)。具體地，連接的第二通孔(V2)和第三通孔(V3)設置在位元線邊緣條帶112內，如虛線圓802和804中所包括的。
第9圖包括SRAM陣列102和字元線邊緣條帶108。第四金屬線642(第二字元線)透過第三通孔(V3)、第三金屬線(M3)以及第四通孔(V4)電性連接至第二金屬線622(第一字元線)。具體地，連接的第三通孔(V3)和第四通孔(V4)設置在字元線邊緣條帶108內，如虛線圓902和904中所包括的。
在一些實施例中，積體電路100具有不同的層，例如在俯視圖的第10圖中顯示的一層。第10圖與第7圖不同，第7圖包括額外的位元線中間條帶(bit-line inter strap)1002，其具有沿著Y方向的多個位元線中間單元1004，並且在列邊緣上具有冗餘單元1006。第11圖是沿著虛線E-E’的第10圖的剖面圖。第二位元線和第一位元線之間的額外連接可以在位元線中間條帶1002內進行。舉例來說，第11圖中的虛線圓1102中包括的一個額外連接。
在一些實施例中，積體電路100更包括在第一位元線和第二位元線之間路由(routed)的寫入致能單元，以使得它們之間能夠進行連接。在寫入操作中，位元線經歷更高的電流，並且對位元線的電阻更加敏感。寫入致能單元可以控制第一位元線和第二位元線之間的連接的開啟(on)和關閉(off)，使得連接可以在寫入操作期間開啟(switched on)，而在讀取操作期間關閉(switched off)。因此，積體電路100的效能和效率更加平衡。在必要時(例如在寫入操作期間)，開啟更多連接以對各種SRAM位元單元提供更均勻的電壓。在不必要時，某些連接被關閉以減少電流。可以在位元線邊緣條帶及/或位元線中間條帶內的連接之間配置寫入致能單元。在本揭露實施例的進一步中，寫入致能單元包括電晶體，例如第12圖所示的電晶體。第12圖是寫入致能單元1200的示意圖。在一個實施 例中，寫入致能單元1200包括nFET。它的源極(“S”)連接至第一位元線(“BL-1”)；它的汲極(“D”)連接至第二位元線(“BL-2”)；它的閘極(“G”)連接至寫入致能訊號線，例如第二金屬層(M2)中的金屬線。在一些實施例中，寫入致能單元1200包括兩個或更多個FET。
第13圖是積體電路100的一部分的俯視圖，包括寫入致能單元1200與對應的第一位元線和第二位元線。第13圖顯示如何在積體電路100中利用寫入致能單元1200以使得第一位元線和第二位元線之間能夠進行連接。更具體地，積體電路100包括主動區308和設置在主動區308上的一或多個閘極310，其中形成一或多個FET以用來作為寫入致能單元1200。在本揭露實施例中，寫入致能單元包括並聯配置的兩個FET，例如包括在虛線圓中的那些FET 1300和1302。FET 1300和1302的對應的源極(“S”)和汲極(“D”)被標記。兩個FET共用一個汲極。積體電路100更包括在第一金屬層中的第一金屬線(“M1”)；第二金屬層中的第二金屬線(“M2”)；第三金屬層中的第三金屬線(“M3”)；接點1304；以及在不同通孔層中的通孔(如圖式所示)。FET 1300和1302的閘極透過第一金屬線(在第13圖的右部)、第二金屬線(在第13圖的底部)以及通孔連接致寫入致能線(write-enable line)。一個第一金屬線(在第13圖的中間部分)用來作為第一位元線(BL-1)，並且透過接點和通孔連接至FET 1300和1302的源極。一個第三金屬線用來作為第二位元線(BL-2)，並且透過第一金屬線、第二金屬線、接點以及通孔連接至FET 1300和1302的汲極。
本揭露提供了具有SRAM陣列及其連接的積體電路的各種實施例。使用不同的金屬材料在第一金屬層中形成SRAM陣列的第一位元線，並且在第三金屬層中形成第二位元線。第一金屬層中的金屬材料的電阻率大於第三金 屬層中的金屬材料的電阻率。在本揭露實施例中，第一金屬層的金屬材料包括Ru、Co、Mo或其組合；以及第三金屬層的金屬材料包括銅。在各種實施例中可以呈現出各種優點。藉由利用所揭露的互連結構，其增強第一位元線而具有較小的電阻、較小的壓降以及更均勻的SRAM位元單元的效能。
在一個實施例中，本揭露提供了一種半導體結構，其包括形成在半導體基板上的靜態隨機存取記憶體(SRAM)電路，SRAM電路具有複數SRAM位元單元、複數位元線邊緣單元以及複數字元線邊緣單元，其中SRAM位元單元以複數行和複數列的陣列作佈置，SRAM位元單元在複數行邊緣上與位元線邊緣單元相鄰，SRAM位元單元在複數列邊緣上與字元線邊緣單元相鄰，SRAM位元單元之每一者包括交叉耦合在一起的兩個反相器和耦接至兩個反相器的傳輸閘，並且傳輸閘包括場效電晶體(FET)；第一金屬材料的第一位元線，設置在第一金屬層中，並且第一位元線電性連接至場效電晶體的汲極；第二金屬材料的第一字元線，電性連接至場效電晶體的閘極電極，並且第一第元線被設置在第一金屬層上方的第二金屬層中；以及第三金屬材料的第二位元線，電性連接至第一位元線，並且第二位元線被設置在第二金屬層上方的第三金屬層中，其中第一金屬材料和第三金屬材料在組成上彼此不同。
在一些實施例中，第一金屬材料的電阻率大於第三金屬材料的電阻率。
在一些實施例中，第一金屬材料包括釕、鈷以及鉬之其中一者；以及第三金屬材料包括銅。
在一些實施例中，第一位元線是無阻擋層的，並且第二位元線更包括圍繞第三金屬材料的阻擋層。
在一些實施例中，阻擋層包括鈦和氮化鈦(Ti/TiN)、鉭和氮化鉭(Ta/TaN)以及釕(Ru)之其中一者。
在一些實施例中，半導體結構更包括：複數第一通孔，設置在第一金屬層下方，場效電晶體的汲極透過第一通孔之一者電性連接至第一位元線；複數第二通孔，將第一金屬層的複數第一金屬線垂直連接至第二金屬層的複數第二金屬線；以及複數第三通孔，將第二金屬層的複數第二金屬線垂直連接至第三金屬層的複數第三金屬線，其中在第一金屬層中的第一位元線透過第二通孔的第一者、第二金屬線的第一者以及第三通孔的第一者，電性連接至在第三金屬層中的第二位元線，以及第二通孔的第一者和第三通孔的第一者設置在位元線邊緣單元內。
在一些實施例中，半導體結構更包括插入SRAM位元單元的陣列中的位元線條帶，其中第一位元線透過第二通孔的第二者、第二金屬線的第二者以及第三通孔的第二者，連接至第二位元線，以及第二通孔的第二者和第三通孔的第二者設置在位元線條帶內。
在一些實施例中，半導體結構更包括：第四金屬材料的第四金屬層，設置在第三金屬層上方；複數第四通孔，將第三金屬層的第三金屬線垂直連接至第四金屬層的複數第四金屬線；以及第二字元線，在第四金屬層中，並且第二字元線透過第三通孔的第三者、第三金屬線的第一者以及第四通孔的第一者，電性連接至第一字元線，其中第三通孔的第三者和第四通孔的第一者設置在字元線邊緣單元內。
在一些實施例中，半導體結構更包括寫入致能單元，耦接在第一位元線和第二位元線之間，並且寫入致能單元可操作以開啟/關閉第一位元線和 第二位元線之間的連接。
在一些實施例中，寫入致能單元包括電晶體，電晶體具有連接至第一位元線的源極、連接至第二位元線的汲極、以及連接至訊號線的閘極電極，以開啟電晶體，從而啟用連接。
本揭露另一實施例涉及一種半導體結構。半導體結構包括形成在半導體基板上的靜態隨機存取記憶體(SRAM)電路，SRAM電路具有複數SRAM位元單元、複數位元線邊緣單元以及複數字元線邊緣單元，其中SRAM位元單元以複數行和複數列的陣列作佈置，SRAM位元單元在複數行邊緣上與位元線邊緣單元相鄰，SRAM位元單元在複數列邊緣上與字元線邊緣單元相鄰，SRAM位元單元之每一者包括交叉耦合在一起的兩個反相器和連接至兩個反相器的傳輸閘，並且傳輸閘包括場效電晶體(FET)；以及互連結構，具有複數金屬層，並且互連結構設置在SRAM電路上；其中互連結構包括第一金屬層、設置在第一金屬層上的第二金屬層、設置在第二金屬層上的第三金屬層、以及設置在第三金屬層上的第四金屬層。第一金屬層包括第一金屬材料的第一位元線，並且第一位元線電性連接至場效電晶體的汲極；第二金屬層包括第二金屬材料的第一字元線，並且第一字元線電性連接至場效電晶體的閘極電極；第三金屬層包括第三金屬材料的第二位元線，並且第二位元線電性連接至第一位元線，第四金屬層包括第四金屬材料的第二字元線，並且第二字元線電性連接至第一字元線，以及第一金屬材料的電阻率大於第三金屬材料的電阻率。
在一些實施例中，第二金屬材料具有與第一金屬材料相同的組成，並且第四金屬材料具有與第三金屬材料相同的組成。
在一些實施例中，第一金屬材料包括釕、鈷以及鉬之其中一者； 以及第三金屬材料包括銅。
在一些實施例中，第二位元線更包括圍繞第三金屬材料的阻擋層，以及第一位元線是無阻擋層的，並且第一金屬材料直接接觸層間介電材料。
在一些實施例中，阻擋層包括鈦和氮化鈦(Ti/TiN)以及鉭和氮化鉭(Ta/TaN)之其中一者。
在一些實施例中，半導體結構更包括：複數第一通孔，設置在第一金屬層下方，場效電晶體的汲極透過第一通孔之一者電性連接至第一位元線；複數第二通孔，將第一金屬層的複數第一金屬線垂直連接至第二金屬層的複數第二金屬線；以及複數第三通孔，將第二金屬層的複數第二金屬線垂直連接至第三金屬層的複數第三金屬線，其中在第一金屬層中的第一位元線透過第二通孔的第一者、第二金屬線的第一者以及第三通孔的第一者，電性連接至在第三金屬層中的第二位元線，以及第二通孔的第一者和第三通孔的第一者設置在位元線邊緣單元內。
在一些實施例中，半導體結構更包括寫入致能單元，耦接在第一位元線和第二位元線之間，並且寫入致能單元可操作以開啟第一位元線和第二位元線之間的連接。
在一些實施例中，寫入致能單元包括電晶體，其中電晶體包括連接至第一位元線的源極、連接至第二位元線的汲極、以及連接至訊號線的閘極電極，以開啟電晶體，從而啟用第一位元線和第二位元線之間的連接。
在一些實施例中，第二金屬材料、第三金屬材料以及第四金屬材料具有相同的組成，其與第一金屬材料的組成不同。
本揭露又另一實施例涉及一種半導體結構。半導體結構包括形成 在半導體基板上的靜態隨機存取記憶體(SRAM)電路，SRAM電路具有SRAM陣列、位元線邊緣條帶以及字元線邊緣條帶，其中SRAM陣列包括複數SRAM位元單元，SRAM位元單元被配置在沿著第一方向和第二方向延伸的陣列中，其中位元線邊緣條帶包括沿著第二方向排列並設置在SRAM陣列的第一邊緣上的複數位元線邊緣單元，其中字元線邊緣條帶包括沿著第一方向排列並設置在SRAM陣列的第二邊緣上的複數字元線邊緣單元，其中SRAM位元單元包括交叉耦合在一起的兩個反相器和連接至兩個反相器的傳輸閘，並且傳輸閘包括場效電晶體(FET)；第一金屬材料的第一位元線，設置在第一金屬層中，並且第一位元線電性連接至SRAM位元單元的傳輸閘的汲極；第二金屬材料的第一字元線，電性連接至場效電晶體的閘極電極，並且第一字元線設置在第一金屬層上方的第二金屬層中；第三金屬材料的第二位元線，設置在第二金屬層上方的第三金屬層中，其中第一金屬材料和第三金屬材料在組成上彼此不同；以及電晶體，包括連接至第一位元線的源極、連接至第二位元線的汲極、以及連接至訊號線的閘極電極，以控制第一位元線和第二位元線之間的連接。
前述內文概述了許多實施例的特徵。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
104:靜態隨機存取記憶體位元單元
610、612、614:第一金屬線
620、622、624:第二金屬線
630、632、634、636:第三金屬線
640、642:第四金屬線

Claims (10)

  1. 一種半導體結構，包括：一靜態隨機存取記憶體(SRAM)電路，形成在一半導體基板上，上述SRAM電路具有複數SRAM位元單元、複數位元線邊緣單元以及複數字元線邊緣單元，其中上述SRAM位元單元以複數行和複數列的一陣列作佈置，上述SRAM位元單元在複數行邊緣上與上述位元線邊緣單元相鄰，上述SRAM位元單元在複數列邊緣上與上述字元線邊緣單元相鄰，上述SRAM位元單元之每一者包括交叉耦合在一起的兩個反相器和耦接至上述兩個反相器的一傳輸閘，並且上述傳輸閘包括一場效電晶體(FET)；一第一金屬材料的一第一位元線，設置在一第一金屬層中，並且上述第一位元線電性連接至上述場效電晶體的一汲極；一第二金屬材料的一第一字元線，電性連接至上述場效電晶體的一閘極電極，並且上述第一字元線被設置在上述第一金屬層上方的一第二金屬層中；以及一第三金屬材料的一第二位元線，電性連接至上述第一位元線，並且上述第二位元線被設置在上述第二金屬層上方的一第三金屬層中，其中上述第一金屬材料和上述第三金屬材料在組成上彼此不同，其中上述第一位元線是無阻擋層的，並且上述第二位元線更包括圍繞上述第三金屬材料的一阻擋層，其中上述第一金屬材料的電阻率大於上述第三金屬材料的電阻率。
  2. 如申請專利範圍第1項所述之半導體結構，更包括：複數第一通孔，設置在上述第一金屬層下方，上述場效電晶體的上述汲極透過上述第一通孔之一者電性連接至上述第一位元線； 複數第二通孔，將上述第一金屬層的複數第一金屬線垂直連接至上述第二金屬層的複數第二金屬線；以及複數第三通孔，將上述第二金屬層的複數第二金屬線垂直連接至上述第三金屬層的複數第三金屬線，其中在上述第一金屬層中的上述第一位元線透過上述第二通孔的一第一者、上述第二金屬線的一第一者以及上述第三通孔的一第一者，電性連接至在上述第三金屬層中的上述第二位元線，以及上述第二通孔的上述第一者和上述第三通孔的上述第一者設置在上述位元線邊緣單元內。
  3. 如申請專利範圍第2項所述之半導體結構，更包括插入上述SRAM位元單元的上述陣列中的一位元線條帶，其中上述第一位元線透過上述第二通孔的一第二者、上述第二金屬線的一第二者以及上述第三通孔的一第二者，連接至上述第二位元線，以及上述第二通孔的上述第二者和上述第三通孔的上述第二者設置在上述位元線條帶內。
  4. 如申請專利範圍第3項所述之半導體結構，更包括：一第四金屬材料的一第四金屬層，設置在上述第三金屬層上方；複數第四通孔，將上述第三金屬層的上述第三金屬線垂直連接至上述第四金屬層的複數第四金屬線；以及一第二字元線，在上述第四金屬層中，並且上述第二字元線透過上述第三通孔的一第三者、上述第三金屬線的一第一者以及上述第四通孔的一第一者，電性連接至上述第一字元線，其中上述第三通孔的上述第三者和上述第四通 孔的上述第一者設置在上述字元線邊緣單元內。
  5. 如申請專利範圍第1項所述之半導體結構，更包括一寫入致能單元，耦接在上述第一位元線和上述第二位元線之間，並且上述寫入致能單元可操作以開啟/關閉上述第一位元線和上述第二位元線之間的一連接。
  6. 如申請專利範圍第5項所述之半導體結構，其中上述寫入致能單元包括一電晶體，上述電晶體具有連接至上述第一位元線的一源極、連接至上述第二位元線的一汲極、以及連接至一訊號線的一閘極電極，以開啟上述電晶體，從而啟用上述連接。
  7. 一種半導體結構，包括：一靜態隨機存取記憶體(SRAM)電路，形成在一半導體基板上，上述SRAM電路具有複數SRAM位元單元、複數位元線邊緣單元以及複數字元線邊緣單元，其中上述SRAM位元單元以複數行和複數列的一陣列作佈置，上述SRAM位元單元在複數行邊緣上與上述位元線邊緣單元相鄰，上述SRAM位元單元在複數列邊緣上與上述字元線邊緣單元相鄰，上述SRAM位元單元之每一者包括交叉耦合在一起的兩個反相器和連接至上述兩個反相器的一傳輸閘，並且上述傳輸閘包括一場效電晶體(FET)；以及一互連結構，具有複數金屬層，並且上述互連結構設置在上述SRAM電路上；其中上述互連結構包括一第一金屬層、設置在上述第一金屬層上的一第二金屬層、設置在上述第二金屬層上的一第三金屬層、以及設置在上述第三金屬層上的一第四金屬層，其中上述第一金屬層包括一第一金屬材料的一第一位元線，並且上述第一位元線電性連接至上述場效電晶體的一汲極， 上述第二金屬層包括一第二金屬材料的一第一字元線，並且上述第一字元線電性連接至上述場效電晶體的一閘極電極，上述第三金屬層包括一第三金屬材料的一第二位元線，並且上述第二位元線電性連接至上述第一位元線，上述第二位元線更包括圍繞上述第三金屬材料的一阻擋層，並且上述第一位元線是無阻擋層的，上述第四金屬層包括一第四金屬材料的一第二字元線，並且上述第二字元線電性連接至上述第一字元線，以及上述第一金屬材料的電阻率大於上述第三金屬材料的電阻率。
  8. 如申請專利範圍第7項所述之半導體結構，更包括：複數第一通孔，設置在上述第一金屬層下方，上述場效電晶體的上述汲極透過上述第一通孔之一者電性連接至上述第一位元線；複數第二通孔，將上述第一金屬層的複數第一金屬線垂直連接至上述第二金屬層的複數第二金屬線；以及複數第三通孔，將上述第二金屬層的複數第二金屬線垂直連接至上述第三金屬層的複數第三金屬線，其中在上述第一金屬層中的上述第一位元線透過上述第二通孔的一第一者、上述第二金屬線的一第一者以及上述第三通孔的一第一者，電性連接至在上述第三金屬層中的上述第二位元線，以及上述第二通孔的上述第一者和上述第三通孔的上述第一者設置在上述位元線邊緣單元內。
  9. 如申請專利範圍第7項所述之半導體結構，更包括一寫入致能單 元，耦接在上述第一位元線和上述第二位元線之間，並且上述寫入致能單元可操作以開啟上述第一位元線和上述第二位元線之間的連接。
  10. 一種半導體結構，包括：一靜態隨機存取記憶體(SRAM)電路，形成在一半導體基板上，上述SRAM電路具有一SRAM陣列、一位元線邊緣條帶以及一字元線邊緣條帶，其中上述SRAM陣列包括複數SRAM位元單元，上述SRAM位元單元被配置在沿著一第一方向和一第二方向延伸的一陣列中，其中上述位元線邊緣條帶包括沿著上述第二方向排列並設置在上述SRAM陣列的一第一邊緣上的複數位元線邊緣單元，其中上述字元線邊緣條帶包括沿著上述第一方向排列並設置在上述SRAM陣列的一第二邊緣上的複數字元線邊緣單元，其中上述SRAM位元單元包括交叉耦合在一起的兩個反相器和連接至上述兩個反相器的一傳輸閘，並且上述傳輸閘包括一場效電晶體(FET)；一第一金屬材料的一第一位元線，設置在一第一金屬層中，並且上述第一位元線電性連接至上述SRAM位元單元的上述傳輸閘的汲極；一第二金屬材料的一第一字元線，電性連接至上述場效電晶體的一閘極電極，並且上述第一字元線設置在上述第一金屬層上方的一第二金屬層中；一第三金屬材料的一第二位元線，設置在上述第二金屬層上方的一第三金屬層中，其中上述第一金屬材料和上述第三金屬材料在組成上彼此不同，其中上述第一位元線是無阻擋層的，並且上述第二位元線更包括圍繞上述第三金屬材料的一阻擋層，其中上述第一金屬材料的電阻率大於上述第三金屬材料的電阻率；以及一電晶體，包括連接至上述第一位元線的一源極、連接至上述第二位元線的 一汲極、以及連接至一訊號線的一閘極電極，以控制上述第一位元線和上述第二位元線之間的一連接。
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