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TWI767895B - 記憶體裝置、其製造方法以及包含上述的電子設備 - Google Patents

記憶體裝置、其製造方法以及包含上述的電子設備 Download PDF

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TWI767895B
TWI767895B TW105142202A TW105142202A TWI767895B TW I767895 B TWI767895 B TW I767895B TW 105142202 A TW105142202 A TW 105142202A TW 105142202 A TW105142202 A TW 105142202A TW I767895 B TWI767895 B TW I767895B
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memory cell
electrode
memory
electrode line
line layer
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Inventor
沈揆理
全桓徹
姜大煥
Original Assignee
南韓商三星電子股份有限公司
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Abstract

所揭露概念提供一種其中記憶體胞元被排列成在電性特 性上具有低的變化且由此具有增強的可靠性的記憶體裝置、一種包括所述記憶體裝置的電子設備及一種製造所述記憶體裝置的方法。在所述記憶體裝置中，處於不同階的記憶體胞元可被具有不同的厚度的間隔壁覆蓋，且此可控制所述記憶體胞元的電阻特性(例如，設定電阻)並減小所述記憶體胞元的電性特性的垂直變化。此外，藉由調整所述間隔壁的厚度，所述記憶體胞元的感測餘裕可增大。

Description

記憶體裝置、其製造方法以及包含上述的電子 設備
[相關申請案的交叉參考]
本申請案主張於2016年1月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0010078號的權利，所述韓國專利申請案的揭露內容全文併入本案供參考。
所揭露概念是有關於一種記憶體裝置、其製作方法以及包含上述的電子設備，且更具體而言是有關於一種交叉點堆疊記憶體裝置、其製作方法以及包含上述的電子設備。
為滿足對小且重量輕的電子產品日增的需求，普遍需要高度積體化的半導體裝置。為此，已提出一種其中記憶體胞元位於兩個相交的電極的相交部位處的三維(three-dimensional，3D)交叉點堆疊記憶體裝置。所提出的記憶體裝置可提供具有最小胞元大小的高密度資料儲存器。然而，由於對將交叉點堆疊記憶體裝置按比例縮小的日增的需求，因此可需要進一步減小記憶體裝 置中的每一層的尺寸。在此種情形中，為了獲得記憶體裝置的所期望可靠性，可需要控制記憶體胞元的電性特性的變化。
所揭露概念提供一種用以減少記憶體胞元的電性特性的變化且由此增強可靠性的記憶體裝置、一種包含所述記憶體裝置的電子設備及一種製造所述記憶體裝置的方法。
根據所揭露概念的態樣，提供一種記憶體裝置，所述記憶體裝置包括：第一電極線層，設置於基板上，所述第一電極線層包括多條第一電極線，所述多條第一電極線在第一方向上延伸且彼此間隔開；第二電極線層，設置於所述第一電極線層上，所述第二電極線層包括多條第二電極線，所述多條第二電極線在不同於所述第一方向的第二方向上延伸且彼此間隔開；第三電極線層，設置於所述第二電極線層上，所述第三電極線層包括在所述第一方向上延伸且彼此間隔開的多條第三電極線；第一記憶體胞元層，設置於所述第一電極線層與所述第二電極線層之間，所述第一記憶體胞元層包括排列於所述第一電極線層的所述多條第一電極線與所述多條第二電極線的相應相交部位處的多個第一記憶體胞元；第二記憶體胞元層，設置於所述第二電極線層與所述第三電極線層之間，所述第二記憶體胞元層包括排列於所述多條第二電極線與所述第三電極線層的所述多條第一電極線的相應相交部位處的多個第二記憶體胞元；第一間隔壁，覆蓋所述多個第一記憶體胞元中的每一者的側表面；以及第二間隔壁，覆蓋所述多 個第二記憶體胞元中的每一者的側表面。所述多個第一記憶體胞元及所述多個第二記憶體胞元中的每一者可包括在向上或向下方向上堆疊的選擇裝置、電極、及可變電阻圖案，且所述第一間隔壁可具有與所述第二間隔壁的厚度不同的厚度。
根據所揭露概念的另一態樣，提供一種記憶體裝置，所述記憶體裝置包括：第一電極線層，設置於基板上，所述第一電極線層包括多條第一電極線，所述多條第一電極線在第一方向上延伸且彼此間隔開；第二電極線層，設置於所述第一電極線層上，所述第二電極線層包括多條第二電極線，所述多條第二電極線在不同於所述第一方向的第二方向上延伸且彼此間隔開；第三電極線層，設置於所述第二電極線層上，所述第三電極線層包括在所述第一方向上延伸且彼此間隔開的多條第三電極線；第一記憶體胞元層，設置於所述第一電極線層與所述第二電極線層之間，所述第一記憶體胞元層包括排列於所述第一電極線層的所述多條第一電極線與所述多條第二電極線的相應相交部位處的多個第一記憶體胞元；第二記憶體胞元層，設置於所述第二電極線層與所述第三電極線層之間，所述第二記憶體胞元層包括排列於所述多條第二電極線與所述第三電極線層的所述多條第一電極線的相應相交部位處的多個第二記憶體胞元；第一間隔壁，覆蓋所述多個第一記憶體胞元中的每一者的側表面；以及第二間隔壁，覆蓋所述多個第二記憶體胞元中的每一者的側表面。所述多個第一記憶體胞元及所述多個第二記憶體胞元中的每一者可包括在向上或向下 方向上堆疊的選擇裝置、電極、及可變電阻圖案，且所述第一間隔壁與所述第二間隔壁中的至少一者可包含對所述可變電阻圖案施加壓縮應力或拉伸應力的材料。
根據所揭露概念的又一態樣，提供一種電子設備，所述電子設備包括：處理器，用以執行命令及處理資料；記憶體通道，包括連接至所述處理器的至少一條訊號線；第一記憶體裝置，經由所述記憶體通道連接至所述處理器，所述第一記憶體裝置包括具有第一運作速度及非揮發性質的第一階記憶體；以及第二記憶體裝置，經由所述記憶體通道連接至所述處理器，所述第二記憶體裝置包括具有第二運作速度的第二階記憶體，所述第二運作速度快於所述第一運作速度。所述第一階記憶體可包括至少兩個記憶體胞元層，所述至少兩個記憶體胞元層中的每一者具有交叉點結構且包括多個記憶體胞元。所述多個記憶體胞元中的每一者可包括選擇裝置、電極、及可變電阻圖案。覆蓋所述至少兩個記憶體胞元層中的至少一個記憶體胞元層的所述多個記憶體胞元中的每一者的側表面的第一間隔壁可具有與覆蓋所述至少兩個記憶體胞元層中的至少另一個記憶體胞元層的所述多個記憶體胞元中的每一者的側表面的第二間隔壁的厚度不同的厚度。
根據所揭露概念的又一態樣，提供一種製造記憶體裝置的方法，所述方法包括：在基板上形成第一電極線層，所述第一電極線層包括在第一方向上延伸且在不同於所述第一方向的第二方向上彼此間隔開的多條第一電極線；在所述第一電極線層上形 成第一記憶體胞元層，所述第一記憶體胞元層包括多個第一記憶體胞元，所述多個第一記憶體胞元中的每一者包括依序堆疊的第一下部電極、第一選擇裝置、第一中間電極、第一加熱電極、及第一可變電阻圖案，所述多個第一記憶體胞元電性連接至所述多條第一電極線且在所述第一方向及所述第二方向上彼此間隔開；在所述多個第一記憶體胞元中的每一者的所述第一下部電極及所述第一選擇裝置的側表面上形成第一內側間隔壁；在所述多個第一記憶體胞元中的每一者的所述第一內側間隔壁的側表面、所述第一中間電極的側表面、所述第一加熱電極的側表面、及所述第一可變電阻圖案的側表面上形成第一間隔壁；在所述第一記憶體胞元層上形成第二電極線層，所述第二電極線層包括在所述第二方向上延伸、在所述第一方向上彼此間隔開、且電性連接至所述多個第一記憶體胞元的多個第二電極線；在所述第二電極線層上形成第二記憶體胞元層，所述第二記憶體胞元層包括多個第二記憶體胞元，所述多個第二記憶體胞元中的每一者包括依序堆疊的第二下部電極、第二選擇裝置、第二中間電極、第二加熱電極、及第二可變電阻圖案，所述多個第二記憶體胞元電性連接至所述多條第二電極線且在所述第一方向及所述第二方向上彼此間隔開；在所述多個第二記憶體胞元中的每一者的所述第二下部電極的側表面及所述第二選擇裝置的側表面上形成第二內側間隔壁；在所述多個第二記憶體胞元中的每一者的至少所述第二中間電極的側表面、所述第二加熱電極的側表面及所述第二可變電阻圖案 的側表面上形成第二間隔壁；以及在所述第二記憶體胞元層上形成第三電極線層，所述第三電極線層包括在所述第一方向上延伸、在所述第二方向上彼此間隔開、且電性連接至所述多個第二記憶體胞元的多條第三電極線，其中所述第一間隔壁可具有與所述第二間隔壁的厚度不同的厚度。
20A、20B:第一電極
30A、30B、149-1、149’-1、149”-1、149a-1、149b-1、149x-1、149-2、149’-2、149”-2、149a-2、149b-2、ME:可變電阻圖案
30A_P、30B_P:部分
40A、40B:第二電極
50A、140-1:第一記憶體胞元/記憶體胞元
50B、140-2:第二記憶體胞元/記憶體胞元
61:第一曲線
62:第二曲線
63:第一電壓位準
64:第二電壓位準
66:第一電流位準
67:第二電流位準
100、100a、100b、100c、100d、100e、100f、100g、100h、100i、100j、100k、100l、1000、1000a:記憶體裝置
101:基板
105:層間絕緣層/第一層間絕緣層
110:第一電極線
110L:第一電極線層
120:第二電極線
120L:第二電極線層
130:第三電極線
130L:第三電極線層
140a-1、140b-1、MC1:第一記憶體胞元
140c-1、140d-1、140f-1、140c-2、140d-2、140f-2:記憶體胞元
140l-1:第一堆疊
140a-2、140b-2、MC2:第二記憶體胞元
140x-1:第一線結構
141-1、141’-1、141-2、141’-2:下部電極
141l-1:下部電極層
143-1、143’-1、143-2、143’-2、SW:選擇裝置
143l-1:選擇裝置層
145-1、145-2:中間電極/第二中間電極
145l-1:第二中間電極層
147-1、147-2:加熱電極
147l-1:加熱電極層
148-1、148-2:上部電極
149l-1:可變電阻圖案層
150-1、150a-1、150T-1:第一間隔壁/間隔壁
150b-1:第一間隔壁
150c-1、150c-2、250T-1、250Ca-2:間隔壁
150l-1:第一間隔壁層
150-2、150a-2、150Ca-2:第二間隔壁/間隔壁
150C-2:第二間隔壁
150l-2:第二間隔壁層
151:內側層
152-1:第一內側間隔壁/內側間隔壁
152a-1、152a-2:下部間隔壁
152l-1:內側間隔壁層
152-2:第二內側間隔壁/內側間隔壁
153:外側層
155-1、155a-1、155-2、155a-2:上部間隔壁
160a:絕緣層/第一絕緣層
160b:絕緣層/第二絕緣層
160c:絕緣層/第三絕緣層
160d:絕緣層/第四絕緣層
160e:絕緣層/第五絕緣層
170:第二層間絕緣層
190:第一間隙填充層
210:第一上部電極線
210L:第一上部電極線層
220:第二上部電極線
220L:第二上部電極線層
230:第三上部電極線
230L:第三上部電極線層
240-1:記憶體胞元/第一上部記憶體胞元
240-2:記憶體胞元/第二上部記憶體胞元
1200:電腦系統
1202-1、1202-2:第一階記憶體
1204-1、1204-2:第二階記憶體
1210:記憶體系統
1210-1:第一記憶體裝置
1210-2:第二記憶體裝置
1220:處理器
BL1、BL2、BL3、BL4:共用位元線
C_A、C_B:箭頭
CH1:第一記憶體通道
CH2:第二記憶體通道
MCL1:第一記憶體胞元層/記憶體胞元層
MCL2:第二記憶體胞元層/記憶體胞元層
MCL3:記憶體胞元層/第一上部記憶體胞元層
MCL4:記憶體胞元層/第二上部記憶體胞元層
Rset:設定電阻
Rreset:重設電阻
T1:第一厚度
T1’:第一初始厚度
T2:第二厚度
T2’:初始第二厚度
VS:飽和電壓
VT:定限電壓
WL11、WL12:下部字元線/字元線
WL21、WL22:上部字元線/字元線
X:第一方向
X-X’、Y-Y’、2X-2X’、2Y-2Y’、3X-3X’、3Y-3Y’:線
Y:第二方向
Z:第三方向
藉由結合附圖閱讀以下詳細說明將更清楚地理解所揭露概念的示例性實施例，在附圖中：圖1是根據所揭露概念的示例性實施例的記憶體裝置的等效電路圖。
圖2是根據所揭露概念的示例性實施例的記憶體裝置的立體圖。
圖3是沿圖2所示的線X-X’及線Y-Y’截取的剖視圖。
圖4是示出根據所揭露概念的示例性實施例的因間隔壁的厚度的變化而造成的記憶體胞元的設定電阻及重設電阻(Rset及Rreset)的變化的曲線圖。
圖5是示意性地說明根據所揭露概念的示例性實施例的因施加至記憶體胞元的電壓而形成於可變電阻圖案中的離子擴散路徑的圖式。
圖6是示意性地示出表現出雙向定限開關(ovonic threshold switching，OTS)性質的選擇裝置的電壓-電流曲線的曲線圖。
圖7至圖14、圖15A、及圖15B是根據所揭露概念的示例性實施例的記憶體裝置的剖視圖且對應於圖3所示剖視圖。
圖16是根據所揭露概念的示例性實施例的記憶體裝置的立體圖。
圖17是沿圖16所示的線2X-2X’及線2Y-2Y’截取的剖視圖。
圖18是根據所揭露概念的示例性實施例的記憶體裝置的立體圖。
圖19是沿圖18所示的線3X-3X’及線3Y-3Y’截取的剖視圖。
圖20是根據所揭露概念的示例性實施例的記憶體裝置的剖視圖且對應於圖17所示剖視圖。
圖21是根據所揭露概念的示例性實施例的記憶體裝置的剖視圖且對應於圖19所示剖視圖。
圖22A至圖22L是用於闡述根據所揭露概念的示例性實施例的製作記憶體裝置(例如，圖3所示記憶體裝置)的製程的剖視圖。
圖23A至圖23C是用於闡述根據所揭露概念的示例性實施例的製作記憶體裝置(例如，圖3所示記憶體裝置)的製程的剖視圖。
圖24是根據所揭露概念的示例性實施例的電腦系統的方塊圖。
由於圖1至圖24中的圖式旨在用於說明性目的，因此圖式中的元件未必按比例繪製。舉例而言，出於清晰的目的，可放大或誇大所述元件中的某些元件。
在下文中將參照其中示出所揭露概念的示例性實施例的附圖來更充分地闡述本發明。
圖1是根據所揭露概念的示例性實施例的記憶體裝置100的等效電路圖。
參照圖1，記憶體裝置100可包括下部字元線WL11及WL12以及上部字元線WL21及WL22，下部字元線WL11與下部字元線WL12在第一方向X上延伸且在垂直於第一方向X的第二方向Y上彼此間隔開，上部字元線WL21與上部字元線WL22在第一方向X上延伸且在第二方向Y上彼此間隔開並且在垂直於第一方向X及第二方向Y的第三方向Z上與下部字元線WL11及WL12間隔開。另外，記憶體裝置100可包括共用位元線BL1、BL2、BL3及BL4，共用位元線BL1、BL2、BL3及BL4在第一方向X上彼此間隔開且在第三方向Z上與上部字元線WL21及WL22以及下部字元線WL11及WL12間隔開，並且在第二方向Y上延伸。
共用位元線BL1、BL2、BL3及BL4與下部字元線WL11及WL12之間、以及共用位元線BL1、BL2、BL3及BL4與上部字元線WL21及WL22之間可分別設置有第一記憶體胞元MC1及 第二記憶體胞元MC2。舉例而言，第一記憶體胞元MC1可排列於共用位元線BL1、BL2、BL3及BL4與下部字元線WL11及WL12的相應相交部位處，且第一記憶體胞元MC1中的每一者可包括用於儲存資料的可變電阻圖案ME及用於選擇可變電阻圖案ME的選擇裝置SW。第二記憶體胞元MC2可排列於共用位元線BL1、BL2、BL3及BL4與上部字元線WL21及WL22的相應相交部位處，且第二記憶體胞元MC2中的每一者亦可包括用於儲存資料的可變電阻圖案ME及用於選擇可變電阻圖案ME的選擇裝置SW。同時，選擇裝置SW可被稱作開關裝置、隔離裝置或存取裝置。選擇裝置SW可用於在對可變電阻圖案ME進行程式化或讀取期間對可變電阻圖案ME進行存取。
第一記憶體胞元MC1與第二記憶體胞元MC2可具有實質上相同的結構且可排列於第三方向Z上。舉例而言，在排列於下部字元線WL11與共用位元線BL1之間的第一記憶體胞元MC1中，選擇裝置SW可電性連接至下部字元線WL11，可變電阻圖案ME可電性連接至共用位元線BL1，且可變電阻圖案ME與選擇裝置SW可彼此串聯連接。相似地，在排列於上部字元線WL21與共用位元線BL1之間的第二記憶體胞元MC2中，可變電阻圖案ME可電性連接至上部字元線WL21，選擇裝置SW可電性連接至共用位元線BL1，且可變電阻圖案ME與選擇裝置SW可彼此串聯連接。
所揭露概念並非僅限於以上實例。舉例而言，不同於圖1 中所示者，在第一記憶體胞元MC1及第二記憶體胞元MC2中的每一者中，選擇裝置SW的位置與可變電阻圖案ME的位置可彼此互換。另外，當沿第三方向Z觀察時，第一記憶體胞元MC1與第二記憶體胞元MC2可被排列成具有關於共用位元線BL1、BL2、BL3及BL4中的對應一者對稱的排列形式。舉例而言，第一記憶體胞元MC1與第二記憶體胞元MC2可關於共用位元線BL1對稱排列，以使得第一記憶體胞元MC1的可變電阻圖案ME及選擇裝置SW可分別連接至下部字元線WL11及共用位元線BL1，且第二記憶體胞元MC2的可變電阻圖案ME及選擇裝置SW可分別連接至上部字元線WL21及共用位元線BL1。
在下文中，將簡要闡述操作記憶體裝置100的方法。舉例而言，在其中電壓經由字元線WL11、WL12、WL21及WL22以及共用位元線BL1、BL2、BL3及BL4而施加至第一記憶體胞元MC1的或第二記憶體胞元MC2的可變電阻圖案ME的情形中，電流可流經可變電阻圖案ME。可變電阻圖案ME可包括例如能夠在第一狀態與第二狀態之間可逆地切換的相變材料(phase-change material，PCM)層。然而，可變電阻圖案ME並非僅限於此，且可使用電阻可因所施加的電壓而改變的任何可變電阻材料作為可變電阻圖案ME。舉例而言，若選擇第一記憶體胞元MC1及第二記憶體胞元MC2中的至少一者，則所選擇記憶體胞元的可變電阻圖案ME的電阻可因施加至可變電阻圖案ME的電壓而在第一狀態與第二狀態之間可逆地切換。
相依於可變電阻圖案ME的電阻的變化，在第一記憶體胞元MC1及第二記憶體胞元MC2中可儲存例如「0」或「1」等數位資料。相似地，隨著可變電阻圖案ME的電阻變回至其原始值，所儲存的數位資料可自第一記憶體胞元MC1及第二記憶體胞元MC2被抹除。舉例而言，高電阻狀態「0」及低電阻狀態「1」可作為資料寫入第一記憶體胞元MC1及第二記憶體胞元MC2中。此處，使高電阻狀態「0」改變為低電阻狀態「1」的操作可稱作「設定操作(set operation)」，且使低電阻狀態「1」改變為高電阻狀態「0」的操作可稱作「重設操作(reset operation)」。然而，儲存於根據所揭露概念的示例性實施例的第一記憶體胞元MC1及第二記憶體胞元MC2中的數位資料並非僅限於高電阻狀態「0」及低電阻狀態「1」，而是在第一記憶體胞元MC1及第二記憶體胞元MC2中可儲存有各種電阻狀態。舉例而言，藉由對某一材料施加為不同幅值的電壓，電阻可被切換至多個值。該些多個電阻值可用於替代二元電阻狀態來儲存資料。
第一記憶體胞元MC1及第二記憶體胞元MC2可藉由選擇字元線WL11、WL12、WL21及WL22以及共用位元線BL1、BL2、BL3及BL4而選擇性地定址，且第一記憶體胞元MC1及第二記憶體胞元MC2可藉由對字元線WL11、WL12、WL21及WL22以及共用位元線BL1、BL2、BL3及BL4施加訊號而程式化。此外，第一記憶體胞元MC1及第二記憶體胞元MC2的可變電阻圖案的電阻(或經程式化資料)可藉由量測流經共用位元線BL1、 BL2、BL3及BL4的電流來確定。
圖2是根據所揭露概念的示例性實施例的記憶體裝置的立體圖，且圖3是沿圖2所示的線X-X’及線Y-Y’截取的剖視圖。為了降低圖式複雜性及提供對所揭露概念的較佳理解，自圖3省略絕緣層160a、160b、160c、160d及160e。
參照圖2及圖3，記憶體裝置100可包括基板101、第一電極線層110L、第二電極線層120L、第三電極線層130L、第一記憶體胞元層MCL1、第二記憶體胞元層MCL2、第一間隔壁150-1及第二間隔壁150-2。
如圖2及圖3中所示，基板101上可排列有層間絕緣層105。層間絕緣層105可由氧化物材料(例如，氧化矽)或氮化物材料(例如，氮化矽)形成，且可用於使第一電極線層110L與基板101電性分開。儘管在根據本實施例的記憶體裝置100中層間絕緣層105排列於基板101上，然而此僅為本實施例的實例。舉例而言，在根據本實施例的記憶體裝置100中，基板101上可排列有積體電路層，且積體電路層上可排列有記憶體胞元。積體電路層可包括例如用於記憶體胞元的運作的周邊電路及/或用於計算的核心電路。此處，其中包括周邊電路及/或核心電路的積體電路層排列於基板上且記憶體胞元排列於積體電路層上的結構可稱為「胞元上覆於周邊電路(cell-on-peripheral，COP)結構」。
第一電極線層110L可包括多條第一電極線110，所述多條第一電極線110在第一方向X上延伸且被設置成在不同於第一 方向X的第二方向Y上彼此平行且彼此間隔開。第二電極線層120L可包括多條第二電極線120，所述多條第二電極線120在第二方向Y上延伸且被設置成在第一方向X上彼此平行且彼此間隔開。另外，第三電極線層130L可包括多條第三電極線130，所述多條第三電極線130在第一方向X上延伸且被設置成在第二方向Y上彼此平行且彼此間隔開。儘管就其在第三方向Z上的位置而言第三電極線130不同於第一電極線110，然而就延伸方向或排列形式而言第三電極線130可實質上相同於第一電極線110。在此種意義上，第三電極線130可稱作「第三電極線層130L的第一電極線」。
在記憶體裝置的操作態樣中，第一電極線110及第三電極線130可充當字元線，且第二電極線120可充當位元線。作為另一選擇，第一電極線110及第三電極線130可充當位元線，且第二電極線120可充當字元線。在其中第一電極線110及第三電極線130充當字元線的情形中，第一電極線110可充當下部字元線且第三電極線130可充當上部字元線。另外，第二電極線120可由下部字元線與上部字元線共享。亦即，第二電極線120可充當共用位元線。
第一電極線110、第二電極線120及第三電極線130中的每一者可包括例如金屬、導電金屬氮化物、導電金屬氧化物或其組合。舉例而言，第一電極線110、第二電極線120及第三電極線130中的每一者可由以下材料形成或包含以下材料：鎢(W)、氮 化鎢(WN)、金(Au)、銀(Ag)、銅(Cu)、鋁(Al)、氮化鈦鋁(TiAlN)、銥(Ir)、鉑(Pt)、鈀(Pd)、釕(Ru)、鋯(Zr)、銠(Rh)、鎳(Ni)、鈷(Co)、鉻(Cr)、錫(Sn)、鋅(Zn)、氧化銦矽(ITO)、其合金或其組合。此外，第一電極線110、第二電極線120及第三電極線130中的每一者可包括金屬層及覆蓋金屬層的至少一部分的導電障壁層。導電障壁層可例如由以下材料形成或包含以下材料：Ti、TiN、Ta、TaN或其組合。
第一記憶體胞元層MCL1可包括多個第一記憶體胞元140-1，所述多個第一記憶體胞元140-1在第一方向X及第二方向Y上彼此間隔開且可充當圖1所示第一記憶體胞元MC1。第二記憶體胞元層MCL2可包括多個第二記憶體胞元140-2，所述多個第二記憶體胞元140-2在第一方向X及第二方向Y上彼此間隔開且可充當圖1所示第二記憶體胞元MC2。如圖2中所示，第一電極線110與第二電極線120可被設置成彼此相交，且第二電極線120與第三電極線130可被設置成彼此相交。第一記憶體胞元140-1可設置於第一電極線層110L與第二電極線層120L之間及第一電極線110與第二電極線120的相應相交部位處，且可連接至第一電極線110及第二電極線120。第二記憶體胞元140-2可設置於第二電極線層120L與第三電極線層130L之間及第二電極線120與第三電極線130的相應相交部位處，且可連接至第二電極線120及第三電極線130。
第一記憶體胞元140-1及第二記憶體胞元140-2中的每一 者可被設置成具有帶有矩形截面的柱形結構。當然，第一記憶體胞元140-1及第二記憶體胞元140-2的結構並非僅限於此。舉例而言，第一記憶體胞元140-1及第二記憶體胞元140-2可被設置成具有帶有圓形截面、橢圓形截面及多邊形截面的各種柱狀結構。此外，根據用於形成第一記憶體胞元140-1及第二記憶體胞元140-2的方法，第一記憶體胞元140-1及第二記憶體胞元140-2可被設置成在向上或向下方向上具有減小的寬度。舉例而言，在其中第一記憶體胞元140-1及第二記憶體胞元140-2是藉由蝕刻製程(etching process)而形成的情形中，第一記憶體胞元140-1及第二記憶體胞元140-2可被形成為在向上方向上具有減小的寬度。在其中第一記憶體胞元140-1及第二記憶體胞元140-2是藉由鑲嵌製程(damascene process)而形成的情形中，第一記憶體胞元140-1及第二記憶體胞元140-2可被形成為在向下方向上具有減小的寬度。在其中控制蝕刻製程或鑲嵌製程以達成實質上垂直的輪廓的情形中，第一記憶體胞元140-1及第二記憶體胞元140-2中的每一者的寬度的垂直差異可減小或消除。儘管為降低圖式複雜性而將第一記憶體胞元140-1及第二記憶體胞元140-2示為具有垂直側表面輪廓，然而第一記憶體胞元140-1及第二記憶體胞元140-2可被設置成具有底部寬度大於或小於其頂部寬度的結構。
第一記憶體胞元140-1中的每一者與第二記憶體胞元140-2中的每一者可分別包括下部電極141-1與下部電極141-2、選擇裝置143-1與選擇裝置143-2、中間電極145-1與中間電極 145-2、加熱電極147-1與加熱電極147-2及可變電阻圖案149-1與可變電阻圖案149-2。由於第一記憶體胞元140-1與第二記憶體胞元140-2具有實質上相同的結構，因此為說明方便起見，將參照第一記憶體胞元140-1給出以下說明。
在所揭露概念的示例性實施例中，可變電阻圖案149-1(或圖1所示ME)可包含相可根據加熱時間而在非晶態(amorphous state)與晶態(crystalline state)之間可逆地切換的相變材料。一般而言，相變材料可以非晶相以及一個晶相或有時以幾個晶相存在，且所述相變材料可在該些相之間快速地且重複地切換。舉例而言，可變電阻圖案149-1可包含一種材料，所述材料的相可利用當電壓被施加至可變電阻圖案149-1的兩個端子時產生的焦耳熱量而可逆地改變，且所述材料的電阻可因相的此種改變而改變。詳言之，相變材料可在具有非晶相時處於高電阻狀態且可在具有晶相時處於低電阻狀態。在記憶體裝置中，可變電阻圖案149-1的高電阻狀態及低電阻狀態可分別被定義及儲存為「資料0」及「資料1」。
在所揭露概念的示例性實施例中，可變電阻圖案149-1可包含元素週期表的第VI族中的元素中的至少一者(例如，硫屬元素)且視需要包含含有第III族、第IV族或第V族中的化學元素中的至少一者的化學改性劑。舉例而言，可變電阻圖案149-1可由鍺-銻-碲(germanium-antimony-tellurium，GST)形成或包含鍺-銻-碲。此處，在以上化學式中，連詞符(-)用於代表其中含 有所列元素的所有化學混合物或化合物。舉例而言，表達「Ge-Sb-Te」可代表例如Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4、及Ge1Sb4Te7等各種材料。
除以上材料(即，Ge-Sb-Te(GST))以外，可變電阻圖案149-1亦可包含其他各種相變材料。用於可變電阻圖案149-1的相變材料的組成物可含有各種元素的混合物，所述各種元素包括但不僅限於：鍺(Ge)、銻(Sb)、碲(Te)、銦(In)、硒(Se)、鎵(Ga)、砷(As)、鋁(Al)、鉍(Bi)、錫(Sn)、氧(O)、硫(S)、氮(N)、金(Au)、鈀(Pd)、鈦(Ti)、鈷(Co)、銀(Ag)、及鎳(Ni)。舉例而言，可變電阻圖案149-1可包含以下中的至少一者：Ge-Te、Sb-Te、In-Se、Ga-Sb、GeSb、In-Sb、As-Te、Al-Te、Bi-Sb-Te(BST)、In-Sb-Te(IST)、Ge-Sb-Te(GST)、Te-Ge-As、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Ge-Te、Ge-Sn-Te、Ge-Bi-Te、Ge-Te-Se、As-Sb-Te、Sn-Sb-Bi、Ge-Te-O、GeSbTeN、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、GeBiSbTe、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt、GeInSbTe、In-Sn-Sb-Te、As-Ge-Sb-Te及其組合。
可變電阻圖案149-1可被形成為具有各種化學計量組成物。可變電阻圖案149-1的晶化溫度、熔化溫度及晶化能(crystallization energy)可依據所述化學計量組成物而變化，且 因此藉由改變所述化學計量組成物，可變電阻圖案149-1的相變速度及資料保持(data retention)性質可得到控制。
可變電阻圖案149-1可更包括例如被用作雜質的碳(C)、氮(N)、矽(Si)、氧(O)、鉍(Bi)、硼(B)、銦(In)、及錫(Sn)中的至少一者。記憶體裝置100的驅動電流可因所述雜質的存在而改變。另外，可變電阻圖案149-1可更包含金屬元素。舉例而言，可變電阻圖案149-1可包含以下中的至少一者：鋁(Al)、鎵(Ga)、錫(Sn)、鈦(Ti)、鉻(Cr)、錳(Mn)、鐵(Fe)、鈷(Co)、鎳(Ni)、鉬(Mo)、釕(Ru)、鈀(Pd)、鉿(Hf)、鑭(LA)、鉭(Ta)、銥(Ir)、鉑(Pt)、鋯(Zr)、鉈(Tl)、鉛(Pb)及釙(Po)。所述金屬元素的存在可使得可變電阻層149-1的導電性及導熱性提高，且因此，可變電阻圖案149-1的晶化速度及設定速度可提高。此外，在其中可變電阻圖案149-1中含有金屬元素的情形中，可變電阻圖案149-1的資料保持性質可得到增強。
可變電阻圖案149-1可具有其中堆疊有具有不同物理性質的兩個或更多個層的多層式結構。可變電阻圖案149-1的層的數目或厚度可以各種方式改變。可變電阻圖案149-1的各層之間可進一步設置有障壁層。所述障壁層可用以防止材料在可變電阻圖案149-1的各層之間擴散。舉例而言，障壁層可防止材料自層中的先前形成的層向所述層中的隨後形成的層中擴散。障壁層可包含但不僅限於：SiN、TiN、Ta2O5、WN、TaN、TiSiN、TaSiN、經氮高度摻雜的GST或其組合。
可變電阻圖案149-1可被設置成具有交替地堆疊於彼此上且含有彼此不同的材料的多個層，以由此具有超晶格(super lattice)結構。舉例而言，可變電阻圖案149-1可包括分別由Ge-Te與Sb-Te形成、且交替地堆疊於彼此上的第一層與第二層。然而，第一層與第二層的材料並非僅限於Ge-Te與Sb-Te，且上述各種材料可用於所述第一層及第二層。
如上所述，可變電阻圖案149-1可包含相變材料，但所揭露概念並非僅限於此。舉例而言，根據本實施例的記憶體裝置100的可變電阻圖案149-1可包含表現出可變電阻性質的各種其他材料。
在所揭露概念的示例性實施例中，可變電阻圖案149-1可含有過渡金屬氧化物，且在此種情形中，記憶體裝置100可為電阻式隨機存取記憶體(resistive random access memory，ReRAM)。在其中可變電阻圖案149-1含有過渡金屬氧化物的情形中，可執行程式化操作以在可變電阻圖案149-1中形成或毀壞至少一個電性路徑。當形成電性路徑時，可變電阻圖案149-1可具有低電阻，且當毀壞電性路徑時，可變電阻圖案149-1可具有高電阻。可變電阻圖案149-1的此種電阻程度的差異可用於在記憶體裝置100中儲存資料。
在其中可變電阻圖案149-1由過渡金屬氧化物形成的情形中，所述過渡金屬氧化物可包括金屬元素(例如，Ta、Zr、Ti、Hf、Mn、釔(Y)、Ni、Co、Zn、鈮(Nb)、Cu、Fe、及Cr)中 的至少一者。舉例而言，過渡金屬氧化物可包括一個或多個層，所述一個或多個層中的每一者由以下中的至少一者形成：Ta2O5-x、ZrO2-x、TiO2-x、HfO2-x、MnO2-x、Y2O3-x、NiO1-y、Nb2O5-x、CuO1-y、及Fe2O3-x。在以上所列材料中，未知參數(即，x及y)可被選擇成滿足條件0
Figure 105142202-A0305-02-0023-39
x
Figure 105142202-A0305-02-0023-40
1.5且0
Figure 105142202-A0305-02-0023-41
y
Figure 105142202-A0305-02-0023-42
0.5，但所揭露概念並非僅限於此。
在所揭露概念的示例性實施例中，可變電阻圖案149-1可具有磁性穿隧接面(magnetic tunnel junction，MJT)結構，磁性穿隧接面結構中設置有兩個磁性電極及夾置於所述兩個磁性電極之間的介電質材料，且在此種情形中，記憶體裝置100可為磁性隨機存取記憶體(magnetic RAM，MRAM)。
以上闡述的所述兩個磁性電極可充當磁化固定層及磁化自由層，且夾置於所述兩個磁性電極之間的介電質材料可充當穿隧障壁層。磁化固定層可具有固定磁化方向，且磁化自由層可具有可被切換成與磁化固定層的磁化方向平行或反平行的磁化方向。磁化固定層的磁化方向及磁化自由層的磁化方向可平行於穿隧障壁層的表面，但所揭露概念並非僅限於此。舉例而言，磁化固定層及磁化自由層可具有垂直於穿隧障壁層的表面的磁化方向。
在其中磁化自由層的磁化方向與磁化固定層的磁化方向彼此平行的情形中，可變電阻圖案149-1可具有第一電阻。相比之下，在其中磁化自由層的磁化方向與磁化固定層的磁化方向彼 此反平行的情形中，可變電阻圖案149-1可具有第二電阻。可變電阻圖案149-1的此種電阻程度的差異可用於在記憶體裝置100中儲存資料。磁化自由層的磁化方向可利用程式化電流中的電子的自旋力矩(spin torque)而改變。
磁化固定層及磁化自由層中的每一者可包含磁性材料。此處，磁化固定層可更包含使得磁化固定層中的鐵磁性材料能夠具有固定磁化方向的反鐵磁性材料。穿隧障壁層可由氧化物材料中的至少一者形成或包含氧化物材料中的至少一者，所述氧化物材料中的每一者含有例如Mg、Ti、Al、MgZn及MgB中的一者，但所揭露概念並非僅限於此。鐵磁性材料的實例可包括但不僅限於：Fe、Ni、Co及其合金中的多者。反鐵磁性材料的實例可包括但不僅限於：MnO、FeO、CoO、NiO、Cr、Mn、MnO4、MnS、FeCl3及MnF2。
選擇裝置143-1(或圖1所示SW)可充當用於控制所通過的電流的流動的電流調整層。選擇裝置143-1可包括電阻可因施加至選擇裝置143-1兩側的電壓而改變的層。舉例而言，選擇裝置143-1可包括表現出雙向定限開關性質的雙向定限開關(OTS)材料。就包含雙向定限開關材料的選擇裝置143-1的功能而言，當低於定限電壓VT的電壓施加至選擇裝置143-1時，選擇裝置143-1可處於防止電流流過的高電阻狀態，且當高於定限電壓VT的電壓施加至選擇裝置143-1時，選擇裝置143-1可處於低電阻狀態，進而使得電流能夠流過。此外，在其中流經選擇裝置 143-1的電流小於吸持電流(holding current)的情形中，選擇裝置143-1可切換至高電阻狀態。將參照圖6來更詳細地闡述選擇裝置143-1的雙向定限開關性質。
選擇裝置143-1可包含充當雙向定限開關材料的硫屬化物材料。所述雙向定限開關材料與相變材料(PCM)可處於同一類別中，但雙向定限開關材料通常會凍結於非晶相中。在所揭露概念的示例性實施例中，硫屬化物材料可包括元素週期表的第VI族中的元素中的至少一者(例如，硫屬元素)且視需要包括含有第III族、第IV族或第V族中的化學元素中的至少一者的化學改性劑。硫(S)、硒(Se)及碲(Te)可為典型硫屬元素，其可包含於選擇裝置143-1中。二價鍵(divalent bonding)及孤對電子(lone pair electron)的存在可被視作硫屬元素的特性特徵。在硫屬化物材料中，硫屬元素可藉由二價鍵而彼此鍵結以形成鏈結構及環結構，且孤對電子可充當用於形成導電絲(conductive filament)的電子源。舉例而言，硫屬元素的鏈結構及環結構中可含有三價及四價改性劑(例如，鋁(Al)、鎵(Ga)、銦(In)、鍺(Ge)、錫(Sn)、矽(Si)、磷(P)、砷(As)及銻(Sb))以調整硫屬化物材料的結構剛性，且可基於其晶化或另一種結構重排的能力而將硫屬化物材料分類成開關材料及相變材料。
在所揭露概念的示例性實施例中，選擇裝置143-1可含有矽(Si)、碲(Te)、砷(As)、鍺(Ge)、銦(In)或其任何組合。舉例而言，選擇裝置143-1的化合物可含有約14原子%(at.%) 的矽(Si)、約39原子%的碲(Te)、約37原子%的砷(As)、約9原子%的鍺(Ge)及約1原子%的銦(In)。此處，原子百分比「at.%」可由一種原子相對於總原子數目的百分比給出，且下文將以相同含義使用此用語。
在所揭露概念的示例性實施例中，選擇裝置143-1可含有矽(Si)、碲(Te)、砷(As)、鍺(Ge)、硫(S)、硒(Se)或其組合。舉例而言，選擇裝置143-1的化合物可含有約5原子%的矽(Si)、約34原子%的碲(Te)、約28原子%的砷(As)、約11原子%的鍺(Ge)、約21原子%的硫(S)及約1原子%的硒(Se)。
在所揭露概念的示例性實施例中，選擇裝置143-1可包含碲(Te)、砷(As)、鍺(Ge)、硫(S)、硒(Se)、銻(Sb)或其組合。舉例而言，選擇裝置143-1的組成物可含有約21原子%的碲(Te)、約10原子%的砷(As)、約15原子%的鍺(Ge)、約2原子%的硫(S)、約50原子%的硒(Se)及約2原子%的銻(Sb)。
在根據所揭露概念的示例性實施例的記憶體裝置100中，選擇裝置143-1並非僅限於雙向定限開關材料。舉例而言，選擇裝置143-1可包含能夠提供開關功能或裝置選擇功能的各種材料。作為實例，選擇裝置143-1可包括例如二極體、穿隧接面、PNP型二極體(PNP diode)、雙極接面型電晶體(bipolar junction transistor，BJT)或混合離子-電子傳導(mixed ionic-electronic conduction，MIEC)裝置。
加熱電極147-1可排列於中間電極145-1與可變電阻圖案 149-1之間。加熱電極147-1可用於在設定操作或重設操作中對可變電阻圖案149-1進行加熱。加熱電極147-1可由導電材料形成或包含導電材料，所述導電材料不與可變電阻圖案149-1反應且產生足量的熱量以改變可變電阻圖案149-1的相。在所揭露概念的示例性實施例中，加熱電極147-1可例如由以下材料形成或包含以下材料：TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、碳(C)、碳化矽(SiC)、氮化矽碳(SiCN)、氮化碳(CN)、氮化鈦碳(TiCN)、氮化鉭碳(TaCN)、含有其組合的高熔點金屬或其氮化物。然而，加熱電極147-1的材料並非僅限於此。
在所揭露概念的示例性實施例中，加熱電極147-1可由碳系材料形成，所述碳系材料包括但不僅限於：非晶碳(C)、石墨烯、石墨、碳奈米管(carbon nanotube，CNT)、非晶類金剛石碳(amorphous diamond-like carbon，DLC)、碳化矽(SiC)、碳化硼(BC)、氮化矽碳(SiCN)、氮化碳(CN)、氮化鈦碳(TiCN)、氮化鉭碳(TaCN)及其他相似的碳系材料。
下部電極141-1及中間電極145-1可與選擇裝置143-1接觸，且可充當電流路徑並且可由導電材料形成。舉例而言，下部電極141-1及中間電極145-1中的每一者可例如由以下材料形成或包含以下材料：金屬、導電金屬氮化物、導電金屬氧化物或其組合。作為實例，下部電極141-1及中間電極145-1可包括TiN層， 但所揭露概念並非僅限於此。在所揭露概念的示例性實施例中，下部電極141-1及中間電極145-1中的每一者可包括由金屬或導電金屬氮化物形成的導電層及被形成為覆蓋所述導電層的至少一部分的至少一個導電障壁層。導電障壁層可例如由金屬氧化物、金屬氮化物或其組合形成或者包含金屬氧化物、金屬氮化物或其組合，但所揭露概念並非僅限於此。
一般而言，當選擇裝置143-1基於雙向定限開關性質時，選擇裝置143-1可包含處於非晶態的硫屬化物材料。然而，記憶體裝置100的按比例縮小可導致可變電阻圖案149-1、選擇裝置143-1、加熱電極147-1、下部電極141-1及/或中間電極145-1的厚度、寬度及距離減小。因此，當可變電阻圖案149-1的相因在記憶體裝置100的運作期間在加熱電極147-1中產生的熱量而改變時，鄰近於加熱電極147-1的選擇裝置143-1可受加熱製程影響。舉例而言，選擇裝置143-1可因在所鄰近的加熱電極147-1中產生的熱量而局部地晶化。亦即，選擇裝置143-1可發生劣化或損壞。
相比之下，在根據本實施例的記憶體裝置100中，中間電極145-1可被形成為厚的以防止在加熱電極147-1中產生的熱量傳遞至選擇裝置143-1。針對此種熱絕緣，如圖2及圖3中所示，中間電極145-1可被形成為厚於下部電極141-1。舉例而言，中間電極145-1可具有介於約10奈米至約100奈米範圍中的厚度。然而，中間電極145-1的厚度並非僅限於此範圍。此外，針對熱絕 緣，中間電極145-1可包括至少一個熱障壁層。所述障壁層的厚度可介於約1奈米至約50奈米的範圍中。在其中中間電極145-1包括兩個或更多個熱障壁層的情形中，中間電極145-1可具有其中交替地堆疊有熱障壁層與電極層的結構。
第一間隔壁150-1可被設置成包圍第一記憶體胞元140-1的側表面。第二間隔壁150-2可被設置成包圍第二記憶體胞元140-2的側表面。由於第一間隔壁150-1及第二間隔壁150-2被設置成包圍第一記憶體胞元140-1的側表面及第二記憶體胞元140-2的側表面，因此第一間隔壁150-1及第二間隔壁150-2可用於保護第一記憶體胞元140-1及第二記憶體胞元140-2(具體而言，可變電阻圖案149-1及149-2及/或選擇裝置143-1及143-2)。舉例而言，第一間隔壁150-1及第二間隔壁150-2可防止第一記憶體胞元140-1及第二記憶體胞元140-2在後續製程中(例如，在清潔製程(cleaning process)或金屬圖案化製程(metal patterning process)中)被不必要地污染或蝕刻。舉例而言，第一間隔壁150-1及第二間隔壁150-2可對在後續製程中使用的蝕刻劑具有耐蝕刻性。
第一間隔壁150-1及第二間隔壁150-2可對第一記憶體胞元140-1及第二記憶體胞元140-2施加拉伸應力或壓縮應力，藉此增強第一記憶體胞元140-1及第二記憶體胞元140-2的電流特性。將參照圖18至圖21來更詳細地闡述自第一間隔壁150-1及第二間隔壁150-2對第一記憶體胞元140-1及第二記憶體胞元140-2施加拉伸應力或壓縮應力。
第一間隔壁150-1及第二間隔壁150-2可例如由以下中的至少一種材料形成或包含以下中的至少一種材料：氧化物(例如，氧化矽(SiO2)或氧化鋁(AL2O3))、氮化物(例如，氮化矽(Si3N4))、及氮氧化物(例如，氮氧化矽))，所述材料能夠保護第一記憶體胞元140-1及第二記憶體胞元140-2。第一間隔壁150-1及第二間隔壁150-2可利用至少一種共形沈積方法(例如，熱及電漿化學氣相沈積(chemical vapor deposition，CVD)技術或原子層沈積(atomic layer deposition，ALD)技術)而形成。
在根據本實施例的記憶體裝置100中，第一間隔壁150-1可具有第一厚度T1，且第二間隔壁150-2可具有第二厚度T2。如圖2及圖3中所示，第一間隔壁150-1的第一厚度T1可大於第二間隔壁150-2的第二厚度T2。此處，第一間隔壁150-1及第二間隔壁150-2中的每一者的厚度可被定義為在與第一記憶體胞元140-1及第二記憶體胞元140-2中的每一者的側表面正交的方向上量測的厚度。舉例而言，第一間隔壁150-1及第二間隔壁150-2中的每一者的厚度可被定義為與第一記憶體胞元140-1及第二記憶體胞元140-2的側表面實質上平行的一部分的厚度。另外，第一間隔壁150-1的第一厚度T1可為在與第一記憶體胞元140-1的可變電阻圖案149-1的側表面正交的方向上量測的厚度，且第二間隔壁150-2的第二厚度T2可為在與第二記憶體胞元140-2的可變電阻圖案149-2的側表面正交的方向上量測的厚度。亦即，所述厚度是在間隔壁覆蓋可變電阻圖案的位置處量測。
在根據本實施例的記憶體裝置100中，藉由將第一記憶體胞元140-1的第一間隔壁150-1形成為厚的且將第二記憶體胞元140-2的第二間隔壁150-2形成為薄的，第一記憶體胞元140-1及第二記憶體胞元140-2的電阻特性可得到增強。此可減少在根據本實施例的記憶體裝置100中設置於不同階或層處的第一記憶體胞元140-1與第二記憶體胞元140-2之間的電性特性的變化。
在其中記憶體裝置具有三維(3D)交叉點堆疊結構的情形中，記憶體裝置中的記憶體胞元可經受電性特性變化增大及感測餘裕(sensing margin，S/M)減小。詳言之，相較於傳統單層式結構，三維堆疊結構可具有增大的記憶體胞元密度及增大的記憶體胞元特性垂直變化，此會使三維堆疊結構中的記憶體胞元的電性特性的變化增大。將參照圖5來更詳細地闡述記憶體胞元特性的垂直變化。
感測餘裕的減小可起因於記憶體裝置的按比例縮小。亦即，記憶體裝置的按比例縮小可在重設電阻不發生任何實質上的改變的同時導致設定電阻增大，且因此使設定電阻與重設電阻之間的比率減小(即，使感測餘裕減小)。一般而言，記憶體裝置的設定電阻可為低的(例如，為千歐姆(kΩ)數量級)，且重設電阻可非常高(例如，為百萬歐姆(MΩ)數量級)。假定面積的減小造成電阻增大，則記憶體裝置的按比例縮小(即，記憶體裝置的面積減小)可導致設定電阻增大，但重設電阻可實質上不發生改變。簡言之，在其中電流路徑由導體形成的情形中，電流的量可 依據電流路徑的橫截面積而變化，而在其中電流路徑由絕緣體形成的情形中，無論電流路徑的橫截面積如何，可均無電流流經電流路徑。
對於記憶體裝置的三維交叉點堆疊結構，可需要控制記憶體胞元的電性特性的變化且亦可需要使記憶體裝置的感測餘裕增大或最大化。在根據本實施例的記憶體裝置100中，由於覆蓋處於不同階的記憶體胞元的間隔壁被形成為具有不同的厚度，因此所述間隔壁可使記憶體裝置的感測餘裕增大或最大化且可減少記憶體裝置的電性特性的變化。舉例而言，在其中第一間隔壁150-1及第二間隔壁150-2被形成為具有實質上相同的厚度的情形中，第一記憶體胞元層MCL1的第一記憶體胞元140-1的設定電阻可高於第二記憶體胞元層MCL2的第二記憶體胞元140-2的設定電阻。在此種情形中，若第一記憶體胞元140-1的第一間隔壁150-1被形成為厚的且第二記憶體胞元140-2的第二間隔壁150-2被形成為薄的，則第一記憶體胞元140-1與第二記憶體胞元140-2之間的設定電阻的差異可減小或消除。在相反的情形中，第一記憶體胞元140-1與第二記憶體胞元140-2之間的設定電阻的差異可藉由將第一記憶體胞元140-1的第一間隔壁150-1形成為薄的且藉由將第二記憶體胞元140-2的第二間隔壁150-2形成為厚的而減小或消除。
基於上述原因，對間隔壁厚度的調整可用於控制記憶體胞元的設定電阻。然而，出於與參照按比例縮小所述者相同的原 因，對間隔壁厚度的調整可使得記憶體胞元的重設電阻發生微小改變(minute change)。因此，對間隔壁厚度的調整可藉由記憶體胞元的設定電阻的改變而影響記憶體胞元的電性特性的變化或感測餘裕性質。將參照圖4來更詳細地闡述由間隔壁厚度的改變造成的設定電阻及重設電阻的改變。
根據所揭露概念的示例性實施例的記憶體裝置100可更包括第一內側間隔壁152-1及第二內側間隔壁152-2。第一內側間隔壁152-1可被設置成覆蓋第一記憶體胞元140-1的下部電極141-1及選擇裝置143-1，且第二內側間隔壁152-2可被設置成覆蓋第二記憶體胞元140-2的下部電極141-2及選擇裝置143-2。第一內側間隔壁152-1及第二內側間隔壁152-2可利用與用於第一間隔壁150-1及第二間隔壁150-2的製程分開執行的製程來形成，以更有效地保護選擇裝置143-1及143-2。然而，在所揭露概念的示例性實施例中，可省略第一內側間隔壁152-1及第二內側間隔壁152-2。
如圖2及圖3中所示，第一內側間隔壁152-1可被第一間隔壁150-1覆蓋，而第二內側間隔壁152-2可不被第二間隔壁150-2覆蓋。然而，在所揭露概念的示例性實施例中，第二內側間隔壁152-2亦可被第二間隔壁150-2覆蓋。此外，儘管將第一內側間隔壁152-1與第二內側間隔壁152-2示為具有實質上相同的結構及實質上相同的厚度，然而第一內側間隔壁152-1與第二內側間隔壁152-2可被形成為具有不同的結構及/或不同的厚度。
如上所述，第一間隔壁150-1及第二間隔壁150-2的厚度可被調整以控制記憶體胞元的電性特性(例如，設定電阻)的變化，但此調整或控制可主要涉及可變電阻圖案149-1及149-2的電阻特性。換言之，此意指對第一間隔壁150-1及第二間隔壁150-2的厚度的控制可用於改變可變電阻圖案149-1及149-2中的每一者的晶態或控制對應於此種晶態的電阻(即，分別對應於晶態與非晶態的設定電阻與重設電阻)。
在根據本實施例的記憶體裝置100中，藉由對間隔壁厚度的調整來控制電性特性的變化並非僅限於控制可變電阻圖案149-1及149-2的電阻。舉例而言，對間隔壁厚度的調整可用於控制選擇裝置143-1及143-2的電流特性。同時，由於不同於可變電阻圖案149-1及149-2，選擇裝置143-1及143-2不具有能夠發生相變的材料，因此對選擇裝置143-1及143-2的電流特性的控制可意指對選擇裝置143-1及143-2的定限電壓的控制。
選擇裝置143-1及143-2的電流特性可藉由調整第一間隔壁150-1及第二間隔壁150-2的厚度來控制。然而，選擇裝置143-1及143-2的電流特性可藉由調整第一間隔壁150-1及第二間隔壁150-2的厚度及/或第一內側間隔壁152-1及第二內側間隔壁152-2的厚度來控制。
如圖2中所示，各第一電極線110之間可排列有第一絕緣層160a，且第一記憶體胞元層MCL1的各第一記憶體胞元140-1之間可排列有第二絕緣層160b。此外，各第二電極線120之間可 排列有第三絕緣層160c，第二記憶體胞元層MCL2的各第二記憶體胞元140-2之間可排列有第四絕緣層160d，且第三電極線130之間可排列有第五絕緣層160e。第一絕緣層160a至第五絕緣層160e可由相同的絕緣材料形成，但在所揭露概念的示例性實施例中，第一絕緣層160a至第五絕緣層160e中的至少一者可由與其他幾者的絕緣材料不同的絕緣材料形成。第一絕緣層160a至第五絕緣層160e可由介電質材料(例如，氧化物或氮化物)形成且可使每一層中的各裝置彼此電性分開。同時，空氣隙可替代第二絕緣層160b及第四絕緣層160d中的至少一者而形成。在其中形成空氣隙的情形中，空氣隙與第一記憶體胞元140-1之間及/或空氣隙與第二記憶體胞元140-2之間可形成有具有特定厚度的絕緣襯墊(insulating liner)。
在根據本實施例的記憶體裝置100中，由於處於不同階或層的第一記憶體胞元140-1與第二記憶體胞元140-2的間隔壁150-1與150-2被形成為具有不同的厚度，因此第一記憶體胞元140-1及第二記憶體胞元140-2的電阻(例如，設定電阻)可得到控制。因此，藉由調整第一記憶體胞元140-1及第二記憶體胞元140-2的間隔壁150-1及150-2的厚度，根據本實施例的記憶體裝置100的第一記憶體胞元140-1及第二記憶體胞元140-2的電阻特性的垂直變化可減小。另外，藉由調整第一記憶體胞元140-1及第二記憶體胞元140-2的間隔壁150-1及150-2的厚度，根據本實施例的記憶體裝置100的第一記憶體胞元140-1及第二記憶體胞 元140-2的感測餘裕可增大。因此，藉由調整間隔壁150-1及150-2的厚度，可達成具有三維交叉點堆疊結構(例如，高積體密度)及增強的可靠性的記憶體裝置。
圖4是示出因間隔壁的厚度的變化(或間隔壁厚度)而造成的記憶體胞元的設定電阻及重設電阻(Rset及Rreset)的變化的曲線圖。在圖4中，x軸線代表間隔壁厚度，且左手y軸線與右手y軸線代表設定電阻(●)與重設電阻(■)。間隔壁厚度以及設定電阻及重設電阻是相對值，其以任意單位(arbitrary unit，a.u.)給出以使得能夠在其間進行相對比較。
參照圖4，隨著間隔壁厚度增大，設定電阻及重設電阻二者均減小。此處，如上所述，間隔壁厚度被定義為在與第一記憶體胞元140-1及第二記憶體胞元140-2中的每一者的側表面正交的方向上量測的厚度。如圖所示，間隔壁厚度的增大導致了設定電阻與重設電阻之間的減小比率(reduction rate)的差異。舉例而言，間隔壁厚度的增大導致了設定電阻大幅減小，但是重設電阻小的減小。獲得此結果的原因可相同於與記憶體裝置的按比例縮小相關聯的電阻發生改變的原因。換言之，當記憶體胞元具有設定電阻(即，相對低的電阻)時，記憶體胞元的電阻可因面積、結構或任何外部環境的改變而輕易地改變。相比之下，當記憶體胞元具有重設電阻(即，非常高的電阻)時，記憶體胞元的電阻可幾乎不受面積、結構或任何外部環境的改變影響。
如上所述，感測餘裕被定義為設定電阻與重設電阻之間 的比率，顯而易見，若重設電阻不改變且設定電阻增大，則感測餘裕將減小。舉例而言，在圖4所示曲線圖中，感測餘裕在左方向上(即，朝向Tmin)減小且在右方向上(即，朝向Tmax)增大。因此，在本實施例中，藉由控制記憶體裝置100的間隔壁厚度以及設定電阻與重設電阻之間比率，感測餘裕可增大或最大化。此外，感測餘裕的此種增大可大幅增強記憶體裝置100的可靠性。
在根據本實施例的記憶體裝置100中，具有不同厚度的間隔壁150-1與間隔壁150-2可被形成為覆蓋設置於不同階或層處的第一記憶體胞元140-1與第二記憶體胞元140-2，且間隔壁150-1與間隔壁150-2之間的此種厚度的差異可用於控制處於不同階或層的第一記憶體胞元140-1與第二記憶體胞元140-2的電阻(具體而言，設定電阻)。因此，在根據本實施例的記憶體裝置100中，藉由控制間隔壁150-1及150-2的厚度，第一記憶體胞元140-1及第二記憶體胞元140-2的感測餘裕可增大，且因此，可達成可靠性增強的記憶體裝置。
圖5是示意性地說明因施加至記憶體胞元的電壓而形成於可變電阻圖案中的離子擴散路徑的圖式。
參照圖5，第一記憶體胞元50A可包括依序堆疊的第一電極20A、可變電阻圖案30A及第二電極40A。第一電極20A可包含能夠產生為改變可變電阻圖案30A的相所需的足量熱量的導電材料，且可充當圖2及圖3所示加熱電極147-1及147-2。在其 中將正電壓施加至第一電極20A且將負電壓施加至第二電極40A的情形中，如由箭頭C_A所繪示，自第一電極20A經由可變電阻圖案30A而流動至第二電極40A的電流可產生於記憶體胞元50A中。
在其中電流流經第一電極20A的情形中，在第一電極20A中可產生熱量，且因此，可變電阻圖案30A的相的改變可開始在鄰近於第一電極20A與可變電阻圖案30A之間的介面的部分30A_P處發生。舉例而言，在「重設」操作中，可變電阻圖案30A的部分30A_P可自晶態(即，低電阻狀態)改變為非晶態(即，高電阻狀態)，且因此，當施加有電壓時，部分30A_P中的陽離子與陰離子之間的擴散速度可存在差異。更詳言之，可變電阻圖案30A的部分30A_P中的陽離子(例如，銻離子(Sb+))可具有較陰離子(例如，碲離子(Te-))的擴散速度高的擴散速度。此可導致朝施加有負電壓的第二電極40A擴散的銻離子(Sb+)的量增大。舉例而言，銻離子(Sb+)在朝向第二電極40A的方向上的擴散速度可高於碲離子(Te-)在朝向第一電極20A的方向上的擴散速度。
相比之下，第二記憶體胞元50B可包括第一電極20B、可變電阻圖案30B及第二電極40B，且負電壓及正電壓被分別施加至第一電極20B及第二電極40B以產生如由箭頭C_B所繪示自第二電極40R經由可變電阻圖案30B而流動至第一電極20B的電流。
在其中電流流經第一電極20B的情形中，在第一電極20B中可產生熱量，且因此，可變電阻圖案30B的相的改變可開始在鄰近於第一電極20B與可變電阻圖案30B之間的介面的部分30B_P處發生。此處，在可變電阻圖案30B的部分30B_P中，銻離子(Sb+)的擴散速度可快於碲離子(Te-)的擴散速度，且因此，朝施加有負電壓的第一電極20B擴散的銻離子(Sb+)的量可增大。
在第二記憶體胞元50B的情形中，銻離子(Sb+)可在第一電極20B與可變電阻圖案30B之間的介面附近具有增大的濃度。舉例而言，可變電阻圖案30B的濃度可存在局部變化。相比之下，在第一記憶體胞元50A的情形中，碲離子(Te-)可在第一電極20A與可變電阻圖案30A之間的介面附近具有增大的濃度。舉例而言，可變電阻圖案30A的濃度可存在局部變化。
可變電阻圖案30A及30B中的離子分佈(ion distribution)或空位分佈(vacancy distribution)可依據欲施加至可變電阻圖案30A及30B的電壓的幅值、流經可變電阻圖案30A及30B的電流的方向以及可變電阻圖案30A及30B以及第一電極20A及20B的幾何結構而變化。亦即，在可變電阻圖案30A及30B中離子濃度或空位濃度可局部地改變，且因此，即便當可變電阻圖案30A及30B被施加以實質上相同的電壓時，可變電阻圖案30A及30B的電阻仍可存在變化且記憶體胞元50A及50B可表現出不同的運作特性(例如，不同的電阻特性)。
儘管已參照圖5簡要闡述了銻離子(Sb+)及碲離子(Te-) 的離子擴散路徑，然而所揭露概念並非僅限於此。具體而言，相似於參照圖2及圖3所述的第一記憶體胞元140-1的可變電阻圖案149-1，可變電阻圖案30A及30B可被摻雜以例如以下中的至少一者：碲(Te)、硒(Se)、鍺(Ge)、銻(Sb)、鉍(Bi)、鉛(Pb)、錫(Sn)、銦(In)、銀(Ag)、砷(As)、硫(S)、磷(P)、及其混合物，且可被摻雜以例如(舉例而言)氮(N)、氧(O)、矽(Si)、碳(C)、硼(B)、鏑(Dy)或其組合等雜質。因此，可變電阻圖案30A及30B中的離子擴散可依據可變電阻圖案30A及30B中所含有的材料的種類及組成物以及雜質的種類及濃度而變化，且因此，記憶體胞元50A及50B的運作特性的變化可增大。
重新參照圖2及圖3，多個第一記憶體胞元140-1與多個第二記憶體胞元140-2可相對於第二電極線120而彼此垂直地間隔開。在其中將正重設電壓Vreset施加至第二電極線120且將接地電壓施加至第一電極線110及第三電極線130的情形中，實質上相同的電壓(即，重設電壓Vreset)可被施加至第一記憶體胞元140-1及第二記憶體胞元140-2。然而，第一記憶體胞元140-1及第二記憶體胞元140-2可設置於第二電極線120之下及第二電極線120上，且因此，如上所述，就離子分佈或濃度分佈而言，可變電阻圖案149-1的鄰近於第一記憶體胞元140-1的可變電阻圖案149-1與加熱電極147-1之間的介面而定位的一部分可不同於可變電阻圖案149-2的鄰近於第二記憶體胞元140-2的可變電阻圖案149-2與加熱電極147-2之間的介面而定位的一部分。因此，第一 記憶體胞元140-1與第二記憶體胞元140-2可具有彼此不同的運作特性(例如，不同的電阻特性)。
在根據本實施例的記憶體裝置100中，由於間隔壁150-1及150-2形成於第一記憶體胞元140-1及第二記憶體胞元140-2的側表面上，因此間隔壁150-1及150-2可防止可變電阻圖案149-1及149-2及/或選擇裝置143-1及143-2劣化或被污染或損壞。此外，由於覆蓋處於不同階或層的第一記憶體胞元140-1與第二記憶體胞元140-2的間隔壁150-1與150-2被形成為具有不同的厚度，因此處於不同階或層的第一記憶體胞元140-1與第二記憶體胞元140-2的電阻特性或電流特性的垂直變化可減小或最小化。
由於根據本實施例的記憶體裝置100包括包含雙向定限開關材料的選擇裝置143-1及143-2，因此可省略用於形成電晶體或二極體的製程。舉例而言，在其中設置二極體的情形中，有必要執行高溫熱處理製程來活化二極體中所含有的雜質，但高溫熱處理製程可導致含有相變材料的可變電阻圖案149-1及149-2損壞或污染。相比之下，在根據本實施例的記憶體裝置100的情形中中，無需執行用於形成電晶體或二極體的複雜製程，且因此，其可防止可變電阻圖案149-1及149-2被所述複雜製程損壞或污染。因此，使用根據本實施例的記憶體裝置100可達成高度可靠的半導體裝置。
在其中設置電晶體或二極體作為選擇裝置的情形中，有必要在基板中設置電晶體或二極體，且此可導致難以達成包括多 個垂直堆疊的層的堆疊型記憶體裝置。具體而言，由於存在可變電阻圖案149-1及149-2可被用於活化二極體的高溫熱處理損壞或污染的風險，因此可能難以達成其中二極體設置於可變電阻圖案149-1及149-2上的交叉點堆疊結構。然而，在其中使用具有雙向定限開關性質的選擇裝置143-1及143-2來替代二極體的情形中，根據本實施例的記憶體裝置100可以包括多個垂直堆疊的層的三維交叉點堆疊結構的形式來達成。因此，記憶體裝置100可具有大幅提高的積體密度。
圖6是示意性地示出表現出雙向定限開關性質的選擇裝置的電壓-電流行為的曲線圖。
參照圖6，第一曲線61示出當實質上無電流通過選擇裝置時所述選擇裝置的電壓-電流行為。此處，選擇裝置可充當具有定限電壓VT(或第一電壓位準63)的開關裝置。在施加至選擇裝置的電壓自零電壓及零電流的狀態逐漸增大至定限電壓VT(即，第一電壓位準63)的同時，流經選擇裝置的電流可為實質上可忽略的。然而，若所施加的電壓超過定限電壓VT，則通過選擇裝置的電流可突然增大，且所施加的電壓可降至飽和電壓VS(或第二電壓位準64)。
第二曲線62示出當電流通過選擇裝置時所述選擇裝置的電壓-電流行為。若通過選擇裝置的電流超過第一電流位準66，則施加至選擇裝置的電壓可增大至較第二電壓位準64略微高的位準。舉例而言，即便通過選擇裝置的電流自第一電流位準66增大 至一高得多的位準(例如，第二電流位準67)，施加至選擇裝置的電壓仍可自第二電壓位準64略微增大。亦即，一旦電流開始流經選擇裝置，則施加至選擇裝置的電壓可維持在飽和電壓VS(即，第二電壓位準64)附近。若電流被減小至吸持電流位準(holding current level)(即，第一電流位準66)或更低，則選擇裝置可被再次切換至電阻狀態，且因此，在電流增大至定限電壓VT之前電流可被有效地阻擋。
圖7至圖14、圖15A、及圖15B是根據所揭露概念的示例性實施例的記憶體裝置的剖視圖且對應於圖3所示剖視圖。在以下說明中，為避免重覆，將最小限度地說明或者省略與圖2至圖3所示特徵相同的特徵。
參照圖7，根據所揭露概念的示例性實施例的記憶體裝置100a與圖3所示記憶體裝置100的不同之處可在於未設置有內側間隔壁。舉例而言，在圖3所示記憶體裝置100中，第一內側間隔壁152-1可被設置成包圍第一記憶體胞元140-1的下部電極141-1及選擇裝置143-1，且第二內側間隔壁152-2可被設置成包圍第二記憶體胞元140-2的下部電極141-2及選擇裝置143-2。
相比之下，第一內側間隔壁及第二內側間隔壁可不設置於根據本實施例的記憶體裝置100a中。因此，第一記憶體胞元140-1的下部電極141-1及選擇裝置143-1以及中間電極145-1、加熱電極147-1及可變電阻圖案149-1可被第一間隔壁150a-1包圍，且第二記憶體胞元140-2的下部電極141-2及選擇裝置143-2 以及中間電極145-2、加熱電極147-2及可變電阻圖案149-2可被第二間隔壁150a-2包圍。
在根據本實施例的記憶體裝置100a中，第一間隔壁150a-1可被形成為厚的，且第二間隔壁150a-2可被形成為薄的。因此，第一記憶體胞元140-1的電阻可較第二記憶體胞元140-2的電阻減小得多。換言之，在其中未形成有間隔壁或間隔壁被形成為具有相同厚度的情形中，第一記憶體胞元140-1的電阻可高於第二記憶體胞元140-2的電阻。在此種情形中，與根據本實施例的記憶體裝置100a相同，藉由將第一記憶體胞元140-1的間隔壁150a-1形成為厚的且將第二記憶體胞元140-2的間隔壁150a-2形成為薄的，第一記憶體胞元140-1與第二記憶體胞元140-2之間的電阻的差異可減小，且因此處於不同階或層的第一記憶體胞元140-1與第二記憶體胞元140-2的電阻特性的垂直變化可減小。在相反的情形中，第一間隔壁150a-1可被形成為薄的，且第二間隔壁150a-2可被形成為厚的。因此，第一間隔壁150a-1或第二間隔壁150a-2的厚度可被調整成使第一記憶體胞元140-1與第二記憶體胞元140-2可具有實質上相同的電阻。藉由控制間隔壁150a-1及150a-2的厚度，第一記憶體胞元140-1及第二記憶體胞元140-2的感測餘裕可增大且因此，可達成可靠性增強的記憶體裝置。作為另一選擇，或者另外，第一間隔壁150a-1及第二間隔壁150a-2中的至少一者可獨立地包含對對應的可變電阻圖案149-1及149-2施加壓縮應力的材料及施加拉伸應力的材料中的一者，且第一間 隔壁150a-1或第二間隔壁150a-2的壓縮應力性質或拉伸應力性質可被調整成使第一記憶體胞元140-1與第二記憶體胞元140-2可具有實質上相同的電阻。因此，記憶體裝置100a可具有增強的可靠性。將參照圖18至圖21來更詳細地闡述施加於記憶體胞元上以減小或增大電阻的拉伸應力或壓縮應力的效果。
在根據本實施例的記憶體裝置100a中，可不設置有第一內側間隔壁及第二內側間隔壁，且因此，當需要控制選擇裝置143-1及143-2的電流特性(例如，定限電壓)時，可使用調整第一間隔壁150a-1及第二間隔壁150a-2的厚度的方法來增強選擇裝置143-1及143-2的電流特性。
參照圖8，根據所揭露概念的示例性實施例的記憶體裝置100b與圖3所示記憶體裝置100的不同之處可在於第一間隔壁150b-1被形成為具有多層式結構。舉例而言，在圖3所示記憶體裝置100的情形中，第一間隔壁150-1可由單層形成。相比之下，在根據本實施例的記憶體裝置100b中，第一間隔壁150b-1可具有包括內側層151及外側層153的雙層結構。由於第一間隔壁150b-1具有多層式結構，因此第一記憶體胞元140-1的電性特性(具體而言，可變電阻圖案149-1及/或選擇裝置143-1的電性特性)可得到更精確地控制。換言之，藉由以各種方式改變構成第一間隔壁150b-1的層中的每一者的材料性質，第一記憶體胞元140-1的電阻特性可以各種方式得到控制。舉例而言，即便當第一間隔壁150b-1被形成為具有相同的厚度時，第一記憶體胞元140-1 的電阻特性仍可依據內側層151是由拉伸應力材料還是壓縮應力材料形成而改變。
在根據所揭露概念的示例性實施例的記憶體裝置100b中，第一間隔壁150b-1可具有包括三個或更多個層的多層式結構。此外，第二間隔壁150-2亦可具有包括兩個或更多個層的多層式結構。然而，與圖3所示記憶體裝置100相同，第一間隔壁150b-1可被形成為厚於第二間隔壁150-2。為了減小第一記憶體胞元140-1及第二記憶體胞元140-2的電阻特性的垂直變化，可需要恰當地為內側層151選擇拉伸應力材料或壓縮應力材料以及調整第一間隔壁150b-1或第二間隔壁150-2的厚度，以使得第一記憶體胞元140-1及第二記憶體胞元140-2可具有實質上相同的電阻。因此，記憶體裝置100b可具有增強的可靠性。在其中第一間隔壁150b-1及第二間隔壁150-2被形成為具有多層式結構的情形中，可使用共形沈積技術(例如，原子層沈積)來形成第一間隔壁150b-1及第二間隔壁150-2。
參照圖9，就第一記憶體胞元140a-1及第二記憶體胞元140a-2的加熱電極147-1及147-2的位置而言，根據所揭露概念的示例性實施例的記憶體裝置100c可不同於圖3所示記憶體裝置100。舉例而言，在圖3所示記憶體裝置100中，加熱電極147-1及147-2可排列於中間電極145-1及145-2與可變電阻圖案149-1及149-2之間。相比之下，在根據本實施例的記憶體裝置100c中，第一記憶體胞元140a-1的加熱電極147-1可排列於可變電阻圖案 149-1與第二電極線120之間，且第二記憶體胞元140a-2的加熱電極147-2可排列於可變電阻圖案149-2與第三電極線130之間。
由於如上所述加熱電極147-1及147-2可用於對可變電阻圖案149-1及149-2進行加熱，因此加熱電極147-1及147-2可分別設置於使得其能夠與可變電阻圖案149-1及149-2接觸的位置處。因此，加熱電極147-1及147-2可分別設置於可變電阻圖案149-1及149-2上或可變電阻圖案149-1及149-2下方。同時，加熱電極147-1及147-2可分別設置於可變電阻圖案149-1及149-2上，且此可抑制或防止加熱電極147-1及147-2的熱量傳遞至選擇裝置143-1及143-2。此外，在其中加熱電極147-1及147-2設置於可變電阻圖案149-1及149-2上的情形中，加熱電極147-1及147-2可防止可變電阻圖案149-1及149-2在執行圖案化製程(patterning process)以形成第三電極線130時被污染或蝕刻。
參照圖10，根據所揭露概念的示例性實施例的記憶體裝置100d與圖3所示記憶體裝置100的不同之處可在於另外形成有上部電極148-1及148-2。舉例而言，在圖3所示記憶體裝置100中，第一記憶體胞元140-1的可變電阻圖案149-1可直接連接至第二電極線120，且第二記憶體胞元140-2的可變電阻圖案149-2可直接連接至第三電極線130。相比之下，根據本實施例的記憶體裝置100d可包括第一記憶體胞元140b-1及第二記憶體胞元140b-2，第一記憶體胞元140b-1包括設置於可變電阻圖案149-1與第二電極線120之間的上部電極148-1，第二記憶體胞元140b-2包括設 置於可變電阻圖案149-2與第三電極線130之間的上部電極148-2。
如同下部電極141-1、141-2以及中間電極145-1及145-2一樣，上部電極148-1及148-2可充當電流路徑。此外，上部電極148-1及148-2可防止可變電阻圖案149-1及149-2在執行圖案化製程以形成第三電極線130時被污染或蝕刻。此外，上部電極148-1及148-2可防止可變電阻圖案149-1及149-2與第三電極線130之間發生接觸失敗(contact failure)。上部電極148-1及148-2可由與下部電極141-1、141-2以及中間電極145-1及145-2的導電材料相同的導電材料形成。
參照圖11，根據所揭露概念的示例性實施例的記憶體裝置100e與圖3所示記憶體裝置100的不同之處可在於記憶體裝置100e可包括被形成為窄於其他圖案的可變電阻圖案149’-1及149’-2。舉例而言，在圖3所示記憶體裝置100中，可變電阻圖案149-1及149-2可被形成為具有與其他圖案(例如，加熱電極147-1及147-2)的寬度實質上相同的寬度。相比之下，在根據本實施例的記憶體裝置100e中，可變電阻圖案149’-1及149’-2可被形成為具有較其他圖案(例如，加熱電極147-1及147-2)的寬度小的寬度。
同時，假定記憶體裝置100e的記憶體胞元140c-1及140c-2具有柱狀形狀，則可變電阻圖案149’-1及149’-2中的每一者的水平橫截面積可小於其他圖案(例如，加熱電極147-1及147-2)中的每一者的水平橫截面積。
記憶體裝置100e的可靠性可密切地相依於可變電阻圖案149’-1及149’-2的結構或大小。因此，可變電阻圖案149’-1及149’-2可利用與用於其他圖案的方法不同的方法形成且因此可具有與其他圖案的大小不同的大小。當然，可變電阻圖案149’-1及149’-2可被形成為具有較其他圖案的大小大的大小。
儘管圖中未示出，然而選擇裝置143-1及143-2可具有與其他圖案的大小不同的大小。
參照圖12，根據所揭露概念的示例性實施例的記憶體裝置100f與圖3所示記憶體裝置100的不同之處可在於記憶體裝置100f可包括形成於鑲嵌結構中的下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2。如上所述，記憶體胞元140d-1及140d-2可藉由蝕刻製程或鑲嵌製程而形成。
所述蝕刻製程可包括依序形成構成記憶體胞元的層、以及接著使用遮罩圖案蝕刻所述層以形成構成所述記憶體胞元的圖案。在其中使用蝕刻製程形成記憶體胞元的情形中，記憶體胞元中的每一者可被形成為具有窄的上部部分及寬的下部部分。相比之下，所述鑲嵌製程可包括形成絕緣層、使用遮罩圖案將絕緣層圖案化以在所述絕緣層中形成溝槽、以及接著以構成記憶體胞元的層來填充所述溝槽。在其中使用鑲嵌製程形成記憶體胞元的情形中，記憶體胞元中的每一者可被形成為具有寬的上部部分及窄的下部部分。然而，在鑲嵌製程的情形中，可能難以在溝槽中依序形成多個層，且因此，可一般對一個或兩個層施加鑲嵌製程， 且其他層可利用蝕刻製程而圖案化。
在根據本實施例的記憶體裝置100f中，下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2可藉由鑲嵌製程來形成，且設置於其上的中間電極145-1及145-2、加熱電極147-1及147-2以及可變電阻圖案149-1及149-2可藉由蝕刻製程來形成。因此，下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2可被形成為具有向下減小的寬度。
藉由在鑲嵌製程中精確地控制蝕刻步驟，記憶體胞元140d-1及140d-2的側表面可被形成為實質上垂直於基板101的頂表面。在此種情形中，下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2中的每一者的上部部分與下部部分可具有實質上相同的寬度。同時，為了清楚地示出下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2是藉由鑲嵌製程而形成，在圖12中誇大地示出其側表面的斜率。
在根據本實施例的記憶體裝置100f中，由於下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2是藉由鑲嵌製程而形成，因此間隔壁150c-1及150c-2可僅形成於中間電極145-1及145-2的側表面、加熱電極147-1及147-2的側表面以及可變電阻圖案149-1及149-2的側表面上。亦即，儘管圖中未示出，然而在其中下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2是藉由鑲嵌製程而形成的情形中，間隔壁150c-1及150c-2可不形成於下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2的被先前 形成的絕緣層覆蓋的側表面上。
參照圖13，根據所揭露概念的示例性實施例的記憶體裝置100g與圖12所示記憶體裝置100f的相似之處可在於下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2形成於鑲嵌結構中。然而，在根據本實施例的記憶體裝置100g中，下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2的側表面上可形成有下部間隔壁152a-1及152a-2。
在根據本實施例的記憶體裝置100g的情形中，當藉由鑲嵌製程來形成下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2時，可在溝槽的側表面上形成間隔壁，且接著可在設置有所述間隔壁的所述溝槽中形成下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2。因此，根據本實施例的記憶體裝置100g可包括形成於下部電極141’-1及141’-2以及選擇裝置143’-1及143’-2的側表面上的下部間隔壁152a-1及152a-2。
在根據本實施例的記憶體裝置100g中，藉由控制下部間隔壁152a-1及152a-2的厚度，選擇裝置143’-1及143’-2的電流特性(例如，定限電壓)可得到控制。當然，記憶體胞元140d-1及140d-2的電阻特性或可變電阻圖案149-1及149-2的電阻特性可藉由調整間隔壁150c-1及150c-2的厚度而得到控制。
參照圖14，根據所揭露概念的示例性實施例的記憶體裝置100h與圖3所示記憶體裝置100的不同之處可在於可變電阻圖案149”-1及149”-2形成於鑲嵌結構中。更詳言之，在根據本實 施例的記憶體裝置100h中，下部電極141-1及141-2、選擇裝置143-1及143-2、中間電極145-1及145-2以及加熱電極147-1及147-2可藉由蝕刻製程而形成，且可變電阻圖案149”-1及149”-2可藉由鑲嵌製程而形成。另外，內側間隔壁152-1及152-2可形成於下部電極141-1及141-2以及選擇裝置143-1及143-2的側表面上。在所揭露概念的示例性實施例中，可省略內側間隔壁152-1及152-2。
在根據本實施例的記憶體裝置100h中，可變電阻圖案149”-1及149”-2的側表面上可形成有上部間隔壁155-1及155-2。上部間隔壁155-1及155-2可利用與用於圖13所示記憶體裝置100g的下部間隔壁152a-1及152a-2的方法相同的方法形成。舉例而言，可在絕緣層上形成溝槽，且接著，可在溝槽的側表面上形成上部間隔壁155-1及155-2。在此種情形中，可變電阻圖案149”-1及149”-2可被形成為填充設置有上部間隔壁155-1及155-2的溝槽的其餘空間。在所揭露概念的示例性實施例中，可省略上部間隔壁155-1及155-2。
上部間隔壁155-1及155-2的厚度可被調整成使可變電阻圖案149”-1及149”-2的電阻特性增強。此外，內側間隔壁152-1及152-2的厚度可被調整成使選擇裝置143-1及143-2的電流特性增強。亦即，在根據本實施例的記憶體裝置100h中，可變電阻圖案149”-1及149”-2以及選擇裝置143-1及143-2的電性特性可被獨立地控制。
為了降低圖式的複雜性，在圖14中將上部間隔壁155-1及155-2的側表面示為幾乎垂直於基板101的頂表面。然而，在所揭露概念的示例性實施例中，上部間隔壁155-1及155-2的側表面可被形成為相對於基板101的頂表面以一角度略微傾斜。舉例而言，在其中使用鑲嵌製程形成上部間隔壁155-1及155-2以及可變電阻圖案149”-1及149”-2的情形中，上部間隔壁155-1及155-2可被形成為具有在向下方向上減小的寬度。
參照圖15A，根據所揭露概念的示例性實施例的記憶體裝置100i與圖14所示記憶體裝置100h的不同之處可在於記憶體裝置100i可包括形成於鑲嵌結構中但具有「L」形結構的可變電阻圖案149a-1及149a-2。更詳言之，在根據本實施例的記憶體裝置100i中，下部電極141-1及141-2、選擇裝置143-1及143-2、中間電極145-1及145-2、以及加熱電極147-1及147-2可藉由蝕刻製程而形成，且可變電阻圖案149a-1及149a-2可藉由鑲嵌製程而形成。另外，內側間隔壁152-1及152-2可形成於下部電極141-1及141-2以及選擇裝置143-1及143-2的側表面上。在所揭露概念的示例性實施例中，可省略內側間隔壁152-1及152-2。
在根據本實施例裝置的記憶體裝置100i中，上部間隔壁155a-1及155a-2可形成於可變電阻圖案149a-1及149a-2的側表面上。然而，由於可變電阻圖案149a-1及149a-2具有「L」形結構，因此上部間隔壁155a-1及155a-2可被形成為具有非對稱結構。在其中使用鑲嵌製程形成具有「L」形結構的可變電阻圖案 149a-1及149a-2的情形中，可在加熱電極147-1及147-2上形成絕緣層，且接著，可在絕緣層中形成溝槽。此處，所述溝槽可被形成為與來自記憶體胞元140f-1及140f-2中的相鄰胞元交疊。其後，可在溝槽的內側表面上及絕緣層上將欲用作可變電阻圖案的第一層形成為薄的，且接著可在所述第一層上形成欲用作上部間隔壁的第二層。接下來，可執行平坦化製程(例如，化學機械研磨(chemical mechanical polishing，CMP))以暴露出絕緣層的頂表面。在平坦化製程之後，可形成與記憶體胞元140f-1及140f-2對齊的遮罩圖案，且接著，可使用遮罩圖案蝕刻第一層及第二層。如此一來，可形成具有「L」形結構的可變電阻圖案149a-1及149a-2以及上部間隔壁155a-1及155a-2。
在根據本實施例的記憶體裝置100i中，上部間隔壁155a-1及155a-2的厚度可被調整成使可變電阻圖案149a-1及149a-2的電阻特性增強。此外，內側間隔壁152-1及152-2的厚度可被調整成使選擇裝置143-1及143-2的電流特性增強。
參照圖15B，根據所揭露概念的示例性實施例的記憶體裝置100j與圖15A所示記憶體裝置100i的不同之處可在於記憶體裝置100j可包括被形成為具有虛線(「-」)結構的可變電阻圖案149b-1及149b-2。可變電阻圖案149b-1及149b-2的虛線形(「-」)結構可利用與用於「L」形結構的方法相似的方法來形成。舉例而言，可在溝槽的內側表面上及絕緣層上將欲用作可變電阻圖案的第一層形成為薄的，且接著可執行各向異性蝕刻製程以在溝槽的 側表面上餘留第一層的一部分。其後，可形成第二層以覆蓋第一層的其餘部分。接下來，可執行平坦化製程(例如，化學機械研磨(CMP))以暴露出絕緣層的頂表面。在平坦化製程之後，可形成與記憶體胞元140f-1及140f-2對齊的遮罩圖案，且接著，可使用遮罩圖案蝕刻第二層。如此一來，可形成具有虛線(「-」)結構的可變電阻圖案149b-1及149b-2以及上部間隔壁155a-1及155a-2。
為了將可變電阻圖案的其他結構分別與圖15A及圖15B所示的「L」形結構及虛線形(「-」)結構區分，根據先前實施例(例如，圖1至圖14所示實施例)的可變電阻圖案的結構將稱作‘柱狀結構’，且具有大的側表面斜率的可變電阻圖案將稱作‘棱錐體結構’。同時，此分類可不僅應用於可變電阻圖案而且可應用於選擇裝置；亦即，選擇裝置可被形成為具有柱狀結構、「L」形結構、棱錐體結構及虛線形(「-」)結構中的一者。
截至目前，已闡述了記憶體裝置的各種結構。然而，所揭露概念並非僅限於此。舉例而言，所揭露概念可應用於達成其中在定位於不同階處的記憶體胞元的側表面上形成有具有不同厚度的間隔壁的記憶體裝置的任何三維交叉點堆疊結構。
圖16是根據所揭露概念的示例性實施例的記憶體裝置的立體圖，且圖17是沿圖16所示的線2X-2X’及線2Y-2Y’截取的剖視圖。在以下說明中，為避免重覆，將最小限度地說明或者省略與圖2至圖3所示特徵相同的特徵。
參照圖16及圖17，根據本發明概念的示例性實施例的記憶體裝置1000可包括堆疊於基板101上的四個記憶體胞元層MCL1、MCL2、MCL3及MCL4，由此具有四層式結構。舉例而言，第一記憶體胞元層MCL1可設置於第一電極線層110L與第二電極線層120L之間，且第二記憶體胞元層MCL2可設置於第二電極線層120L與第三電極線層130L之間。第三電極線層130L上可形成有第二層間絕緣層170，且第二層間絕緣層170上可設置有第一上部電極線層210L、第二上部電極線層220L及第三上部電極線層230L。第一上部電極線層210L可包括具有與第一電極線110的結構實質上相同的結構的第一上部電極線210，第二上部電極線層220L可包括具有與第二電極線120的結構實質上相同的結構的第二上部電極線220，第三上部電極線層230L可包括具有與第一電極線110或第三電極線130的結構實質上相同的結構的第三上部電極線230。第一上部電極線層210L與第二上部電極線層220L之間可設置有第一上部記憶體胞元層MCL3，且第二上部電極線層220L與第三上部電極線層230L之間可設置有第二上部記憶體胞元層MCL4。
第一電極線層110L、第二電極線層120L及第三電極線層130L以及第一記憶體胞元層MCL1及第二記憶體胞元層MCL2可具有與參照圖2及圖3所述的特徵實質上相同的特徵。第一電上部極線層210L、第二上部電極線層220L及第三上部電極線層230L以及第一上部記憶體胞元層MCL3及第二上部記憶體胞元層 MCL4除設置於第二層間絕緣層170上而非第一層間絕緣層105上以外亦可具有與第一電極線層110L、第二電極線層120L及第三電極線層130L以及第一記憶體胞元層MCL1及第二記憶體胞元層MCL2的特徵實質上相同的特徵。因此，將省略對每一元件的詳細說明。
由於第三上部電極線層230L的第三上部電極線230及第一上部電極線層210L的第一上部電極線210可包括與第一電極線110的結構實質上相同的結構，因此第三上部電極線層230L可被視作第一上部電極線層。因此，記憶體裝置1000可被視作具有兩個第一上部電極線層及一個第二上部電極線層，且第一上部記憶體胞元層MCL3及第二上部記憶體胞元層MCL4中的每一者可定位於所述兩個第一上部電極線層中的一者與第二上部電極線層之間。對於包括6個記憶體胞元層的記憶體裝置，在上述結構上可設置有第三層間絕緣層，且接著在所述第三層間絕緣層上可依序堆疊有附加的第一電極線層、第二電極線層及第一上部電極線層。所述兩個附加的上部記憶體胞元層中的每一者可定位於所述兩個附加的第一上部電極線層中的一者與附加的第二上部電極線層之間。
根據本實施例的記憶體裝置1000可具有可藉由另外形成第二層間絕緣層170以及定位於圖2及圖3中所示記憶體裝置100的基板101上的雙層式結構來達成的結構。然而，根據本實施例的記憶體裝置1000的結構並非僅限於此。舉例而言，根據本實施 例的記憶體裝置1000可具有可藉由另外形成定位於圖7至圖14、圖15A及圖15B所示記憶體裝置100a至100j中的每一者的基板101上的雙層式結構以及第二層間絕緣層170來達成的結構。在所揭露概念的示例性實施例中，根據本實施例的記憶體裝置1000可被配置成使得圖3所示記憶體裝置100設置於第二層間絕緣層170之下且使得圖7所示記憶體裝置100a設置於第二層間絕緣層170上，由此具有混合結構(hybrid structure)。然而，設置於第二層間絕緣層170上或第二層間絕緣層170之下的結構可被配置成具有相同的雙層式結構，且此可減小記憶體胞元的電性特性的垂直變化。
根據本實施例的記憶體裝置1000可被配置成包括四個記憶體胞元層MCL1、MCL2、MCL3及MCL4(即，具有四層式結構)，但所揭露概念並非僅限於此。舉例而言，所揭露概念可應用於達成藉由將雙層式結構堆疊至少三次以及堆疊層間絕緣層而形成的記憶體裝置的任何三維交叉點堆疊結構。此處，在此種三維記憶體裝置中，記憶體胞元的側表面可被上層間隔壁及下層間隔壁覆蓋，所述上層間隔壁設置於共用電極線(例如，第二電極線120)上，且所述下層間隔壁設置於共用電極線下方且具有與上層間隔壁不同的厚度。
圖18是根據所揭露概念的示例性實施例的記憶體裝置的立體圖，且圖19是沿圖18所示的線3X-3X’及線3Y-3Y’截取的剖視圖。在以下說明中，為避免重覆，將最小限度地說明或者省略 與圖2至圖3所示特徵相同的特徵。
參照圖18及圖19，根據所揭露概念的示例性實施例的記憶體裝置100k與圖2及圖3所示記憶體裝置100的相似之處可在於記憶體裝置100k可被配置成包括兩個記憶體胞元層MCL1及MCL2(即，具有雙層式結構)。然而，在根據本實施例的記憶體裝置100k中，第一記憶體胞元140-1的第一間隔壁150T-1及第二記憶體胞元140-2的第二間隔壁150C-2可被設置成具有實質上相同的厚度但具有彼此不同的材料性質。舉例而言，第一間隔壁150T-1可具有拉伸應力性質，且第二間隔壁150C-2可具有壓縮應力性質。換言之，第一間隔壁150T-1可被配置成對所包圍的第一記憶體胞元140-1(具體而言，對可變電阻圖案149-1)施加拉伸應力，且第二間隔壁150C-2可被配置成對所包圍的第二記憶體胞元140-2(具體而言，可變電阻圖案149-2)施加壓縮應力。
根據實驗結果，當對第一記憶體胞元140-1及第二記憶體胞元140-2施加壓縮應力時，第一記憶體胞元140-1及第二記憶體胞元140-2的電阻(例如，設定電阻)增大了，而當施加拉伸應力時，電阻(例如，設定電阻)則減小了。因此，藉由在具有高電阻的記憶體胞元上形成具有拉伸應力性質的間隔壁，記憶體胞元的電阻可減小。此外，藉由在具有低電阻的記憶體胞元上形成具有壓縮應力性質的間隔壁，設置於不同階或層處的記憶體胞元的電性特性的垂直變化可減小。
在其中第一記憶體胞元140-1及第二記憶體胞元140-2的 側表面上形成有具有相同厚度及相同材料性質的間隔壁的情形中，第一記憶體胞元140-1的電阻可高於第二記憶體胞元140-2的電阻。在此種情形中，藉由在第一記憶體胞元140-1的側表面上設置具有拉伸應力性質的第一間隔壁150T-1，第一記憶體胞元140-1的設定電阻可減小。此外，藉由在第二記憶體胞元140-2的側表面上設置具有壓縮應力性質的第二間隔壁150C-2，第二記憶體胞元140-2的設定電阻可增大。亦即，在其中慮及第一記憶體胞元140-1及第二記憶體胞元140-2的電阻特性而調整間隔壁的材料性質的情形中，第一記憶體胞元140-1及第二記憶體胞元140-2的電阻特性可增強。
在根據本實施例的記憶體裝置100k中，具有拉伸應力性質的第一間隔壁150T-1可形成於第一記憶體胞元140-1的側表面上，且具有壓縮應力性質的第二間隔壁150C-2可形成於第二記憶體胞元140-2的側表面上。因此，其可增強第一記憶體胞元140-1及第二記憶體胞元140-2的電阻特性，且因此，可減小設置於不同階或層處的記憶體胞元的電性特性的垂直變化。當然，依據第一記憶體胞元140-1及第二記憶體胞元140-2的電阻特性，具有拉伸應力性質的第一間隔壁150T-1可形成於第二記憶體胞元140-2的側表面上，且具有壓縮應力性質的第二間隔壁150C-2可形成於第一記憶體胞元140-1的側表面上。
圖20是根據所揭露概念的示例性實施例的記憶體裝置的剖視圖且對應於圖19所示剖視圖。在以下說明中，為避免重覆， 將最小限度地說明或者省略與圖2、圖3、圖16、圖17、圖18、及圖19所示特徵相同的特徵。
參照圖20，根據所揭露概念的示例性實施例的記憶體裝置100l與圖19所示記憶體裝置100k的不同之處可在於記憶體裝置100l可包括被形成為具有與第一間隔壁150T-1的厚度不同的厚度的第二間隔壁150Ca-2。舉例而言，在根據本實施例的記憶體裝置1001中，第一記憶體胞元140-1的第一間隔壁150T-1可具有拉伸應力性質，且第二記憶體胞元140-2的第二間隔壁150Ca-2可具有壓縮應力性質。另外，如圖20中所示，第一間隔壁150T-1可被形成為具有較第二間隔壁150Ca-2的厚度(例如，第二厚度T2)大的第一厚度T1。
由於具有拉伸應力性質的第一間隔壁150T-1被形成為厚的，因此第一記憶體胞元140-1的電阻可有效地減小。舉例而言，在某些情形中，第一記憶體胞元140-1與第二記憶體胞元140-2之間可存在大的電阻差異，且可有必要形成保護第一記憶體胞元140-1及第二記憶體胞元140-2的間隔壁。在此種情形中，藉由將具有拉伸應力性質的第一間隔壁150T-1在具有高電阻的第一記憶體胞元140-1的側壁上形成為厚的以及將具有壓縮應力性質的第二間隔壁150Ca-2形成於第二記憶體胞元140-2的側壁上，第一記憶體胞元140-1與第二記憶體胞元140-2之間的電阻特性的變化可減小或最小化。
在根據本實施例的記憶體裝置100l中，藉由調整間隔壁 的材料性質及厚度，第一記憶體胞元140-1及第二記憶體胞元140-2的電阻特性可得到更精確地控制。因此，在根據本實施例的記憶體裝置100l中，第一記憶體胞元140-1及第二記憶體胞元140-2的電阻的垂直變化可減小或最小化。
如上所述，在根據本實施例的記憶體裝置100l中，具有不同材料性質及不同厚度的間隔壁可被施加至位於不同階或層處的記憶體胞元，但所揭露概念並非僅限於此。舉例而言，圖7至圖15B所示記憶體裝置100a至100j的間隔壁亦可被配置成具有至少兩種不同的材料性質。此外，本技術概念並非僅限於記憶體裝置的上述結構。舉例而言，所揭露概念可應用於達成被配置成具有三維交叉點堆疊結構、且其中對於處於不同階或層的記憶體胞元140-1及140-2使用具有不同材料性質的間隔壁的任何記憶體裝置。
圖21是根據所揭露概念的示例性實施例的記憶體裝置的剖視圖且對應於圖17所示剖視圖。在以下說明中，為避免重覆，將最小限度地說明或者省略與圖2、圖3、圖16、圖17、圖18、圖19及圖20所示特徵相同的特徵。
參照圖21，根據所揭露概念的示例性實施例的記憶體裝置1000a與圖17所示記憶體裝置1000的相似之處可在於記憶體裝置1000a可被設置成具有四層式結構。然而，根據本實施例的記憶體裝置1000a與圖17所示記憶體裝置1000的不同之處可在於記憶體裝置1000a可包括被具有不同材料性質的間隔壁覆蓋的 記憶體胞元140-1、140-2、240-1及240-2。舉例而言，在根據本實施例的記憶體裝置1000a中，具有拉伸應力性質的間隔壁150T-1及250T-1可形成於第一記憶體胞元140-1及第一上部記憶體胞元240-1的側表面上，且具有壓縮應力性質的間隔壁150Ca-2及250Ca-2可形成於第二記憶體胞元140-2及第二上部記憶體胞元240-2的側表面上。此處，具有拉伸應力性質的間隔壁150T-1及250T-1可被形成為第一厚度T1，且具有壓縮應力性質的間隔壁150Ca-2及250Ca-2可被形成為具有較第一厚度T1小的第二厚度T2。
根據本實施例的記憶體裝置1000a可具有四層式結構，所述四層式結構可藉由在記憶體裝置100l上另外堆疊定位於圖20所示記憶體裝置100l的基板101上的上部結構以及堆疊第二層間絕緣層170來達成。然而，記憶體裝置1000a的結構並非僅限於此。舉例而言，所述記憶體裝置的四層式結構可藉由在記憶體裝置100k上另外設置定位於圖19所示記憶體裝置100k的基板101上的上部結構以及設置第二層間絕緣層170來達成。此外，記憶體裝置的四層式結構可藉由在記憶體裝置100a至100j中的每一者上另外設置定位於圖7至圖14、圖15A、及圖15B所示記憶體裝置100a至100j中的每一者的基板101上且其中設置有具有不同材料性質的間隔壁的上部結構以及設置第二層間絕緣層170來達成。另外，具有四層式結構的圖7至圖14、圖15A、及圖15B所示記憶體裝置100a至100j的間隔壁的厚度及材料性質可被恰當地 設置及調整成使該四個記憶體胞元中的電阻特性的變化可減小或最小化，且可使得該四個記憶體胞元具有實質上相同的電阻。
所揭露概念並非僅限於記憶體裝置的前述結構。舉例而言，所揭露概念可應用於達成藉由將雙層式結構堆疊至少三次以及堆疊層間絕緣層而形成的記憶體裝置的任何三維交叉點堆疊結構。此處，在此種三維記憶體裝置中，記憶體胞元的側表面可被上層間隔壁及下層間隔壁覆蓋，所述上層間隔壁設置於共用電極線(例如，第二電極線120)上，所述下層間隔壁設置於共用電極線下方且具有不同於上層間隔壁的材料性質。
圖22A至圖22L是用於闡述根據所揭露概念的示例性實施例的製作記憶體裝置(例如，圖3所示記憶體裝置)的製程的剖視圖。在以下說明中，為避免重覆，將最小限度地說明或者省略與圖1至圖21所示特徵相同的特徵。
參照圖22A，可在基板101上形成層間絕緣層105。層間絕緣層105可例如由氧化矽或氮化矽形成或者包含氧化矽或氮化矽。然而，層間絕緣層105的材料並非僅限於此。其後，可在層間絕緣層105上形成第一電極線層110L，且第一電極線層110L可包括在第一方向X上延伸且在第二方向Y上彼此間隔開的多條第一電極線110。所述形成第一電極線110可包括使用蝕刻製程或鑲嵌製程的圖案化步驟。第一電極線110可由與參照圖2及圖3所述者相同的材料形成。可在各第一電極線110之間形成在第一方向X上延伸的第一絕緣層160a。
可在第一電極線層110L及第一絕緣層160a上依序堆疊下部電極層141l-1、選擇裝置層143l-1、第二中間電極層145l-1、加熱電極層147l-1及可變電阻圖案層149l-1以形成第一堆疊140l-1。就其材料或功能而言，構成第一堆疊140l-1的層中的每一者可相同於圖2及圖3中的對應一者。
參照圖22B，在形成第一堆疊140l-1之後，可在第一堆疊140l-1上形成在第一方向X及第二方向Y上彼此間隔開的遮罩圖案。接下來，可使用遮罩圖案作為蝕刻遮罩蝕刻第一堆疊140l-1以局部地暴露出第一絕緣層160a的及第一電極線110的頂表面。如此一來，可在基板101上形成多個第一記憶體胞元140-1。
可將第一記憶體胞元140-1形成為具有與遮罩圖案相同的排列形式。亦即，第一記憶體胞元140-1可在第一方向X及第二方向Y上彼此間隔開。此外，可將第一記憶體胞元140-1電性連接至位於其下方的第一電極線110。第一記憶體胞元140-1中的每一者可包括依序堆疊於第一電極線110上的下部電極141-1、選擇裝置143-1、第二中間電極145-1、加熱電極147-1及可變電阻圖案149-1。在形成記憶體胞元140-1之後，可藉由灰化製程(ashing process)及/或剝除製程(strip process)來移除所述遮罩圖案。
參照圖22C，可以均勻的厚度在第一記憶體胞元140-1、第一絕緣層160a及第一電極線110上形成內側間隔壁層152l-1。可利用適當的共形沈積技術(例如，化學氣相沈積或原子層沈積)來形成內側間隔壁層152l-1。就其材料或功能而言，內側間隔壁 層152l-1可相同於圖2及圖3所示內側間隔壁152-1及152-2。
參照圖22D，可利用例如回蝕製程及/或乾式蝕刻製程蝕刻內側間隔壁層152l-1，以使得內側間隔壁層152l-1的部分餘留於下部電極141-1及選擇裝置143-1的側表面上，以及使得自其他區移除其他部分。內側間隔壁層152l-1的餘留於下部電極141-1及選擇裝置143-1的側表面上的部分可構成第一內側間隔壁152-1。
參照圖22E，可以均勻的厚度在第一記憶體胞元140-1、第一絕緣層160a、第一電極線110及第一內側間隔壁152-1上形成第一間隔壁層150l-1。可利用適當的共形沈積技術(例如，化學氣相沈積或原子層沈積)來形成第一間隔壁層150l-1，且就其材料或功能而言，第一間隔壁層150l-1可實質上相同於圖2及圖3所示間隔壁150-1及150-2。
可將第一間隔壁層150l-1形成為具有第一初始厚度T1’。可慮及第一間隔壁150-1的第一厚度T1來適當地確定第一初始厚度T1’，第一厚度T1將作為後續蝕刻製程的結果而確定。
參照圖22F，可利用例如回蝕製程及/或乾式蝕刻製程蝕刻第一間隔壁層150l-1，且因此，可在第一記憶體胞元140-1的側表面上形成第一間隔壁150-1。如上所述，可將第一間隔壁150-1形成為具有第一厚度T1且覆蓋第一內側間隔壁152-1。
參照圖22G，可形成第二絕緣層160b以填充各第一記憶體胞元140-1之間的空間。第二絕緣層160b可由可與第一絕緣層 160a的絕緣材料相同或不同的絕緣材料(例如，氧化物或氮化物)形成。可將所述絕緣層形成為大到足以完全填充各第一記憶體胞元140-1之間的間隙區的厚度，且接著可執行化學機械研磨(CMP)製程以暴露出可變電阻圖案149-1的頂表面且由此形成第二絕緣層160b。
可藉由形成第二電極線層的導電層及利用蝕刻製程將所述導電層圖案化來形成第二電極線120。第二電極線120可在第二方向Y上延伸且可在第一方向X上彼此間隔開。可在各第二電極線120之間設置在第二方向Y上延伸的第三絕緣層160c。
如上所述，可藉由蝕刻製程來形成第二電極線120，但所揭露概念並非僅限於此。舉例而言，可藉由鑲嵌製程來形成第二電極線120。用於形成第二電極線120的鑲嵌製程可包括在第一記憶體胞元140-1及第二絕緣層160b上形成絕緣層及蝕刻所述絕緣層以形成在第二方向Y上延伸且暴露出可變電阻圖案149-1的頂表面的溝槽。其後，可形成導電材料以填充所述溝槽，且可藉由將所述導電材料平坦化來形成第二電極線120。在所揭露概念的示例性實施例中，可將用於填充各第一記憶體胞元140-1之間的間隙區的絕緣層形成為厚到足以在其中形成所述溝槽，且可在所述溝槽中形成第二電極線120。在此種情形中，第二絕緣層160b與第三絕緣層160c可由相同的材料形成且可彼此連接，由此具有單體結構(single-body structure)。
參照圖22H，可在第二電極線120上形成具有與圖22A 所示第一堆疊140l-1的結構相同的結構的第二堆疊。可將第二堆疊圖案化以形成在第一方向X及第二方向Y上彼此間隔開且電性連接至第二電極線120的第二記憶體胞元140-2。相似於第一記憶體胞元140-1，第二記憶體胞元140-2中的每一者可包括依序堆疊於第二電極線120上的下部電極141-2、選擇裝置143-2、第二中間電極145-2、加熱電極147-2及可變電阻圖案149-2。
參照圖22I，可在第二記憶體胞元140-2的側表面上形成第二內側間隔壁152-2。可利用與用於參照圖22C及圖22D所述的第一內側間隔壁152-1的方法相同的方法來形成第二內側間隔壁152-2。可將第二內側間隔壁152-2中的每一者形成為覆蓋下部電極141-2的及選擇裝置143-2的側表面。
參照圖22J，可以均勻的厚度在第二記憶體胞元140-2、第三絕緣層160c、第二電極線120及第二內側間隔壁152-2上形成第二間隔壁層150l-2。可利用適當的共形沈積技術(例如，化學氣相沈積或原子層沈積)來形成第二間隔壁層150l-2，且就其材料或功能而言，第二間隔壁層150l-2可實質上相同於圖2及圖3所示間隔壁150-1及150-2。
可將第二間隔壁層150l-2形成為具有初始第二厚度T2’。可慮及第二間隔壁150-2的第二厚度T2來適當地確定初始第二厚度T2’，第二厚度T2將作為後續蝕刻製程的結果而確定。
參照圖22K，可利用例如回蝕製程及/或乾式蝕刻製程蝕刻第二間隔壁層150l-2以在第二記憶體胞元140-2的側表面上形 成第二間隔壁150-2。如上所述，第二間隔壁150-2可具有第二厚度T2。如圖22K中所示，第二間隔壁150-2可不覆蓋第二內側間隔壁152-2。第二間隔壁150-2可僅覆蓋第二中間電極145-2的、加熱電極147-2的、及可變電阻圖案149-2的側表面。然而，在所揭露概念的示例性實施例中，可形成第二間隔壁150-2以覆蓋第二內側間隔壁152-2。
參照圖22L，可形成第四絕緣層160d以填充各第二記憶體胞元140-2之間的間隙區，且接著，可在第二記憶體胞元140-2及第四絕緣層160d上形成第三電極線130。設置有第三電極線130的所得結構可相同於圖3所示記憶體裝置100的結構。可利用與用於參照圖22G所述的第二電極線120的方法相似的方法來形成第三電極線130。然而，與第一電極線110相同，第三電極線130可在第一方向X上延伸且可在第二方向Y上彼此間隔開，且可在各第三電極線130之間設置在第一方向X上延伸的第五絕緣層160e。在所揭露概念的示例性實施例中，可將第四絕緣層160d及第五絕緣層160e形成為具有單體結構。
其後，可在第三電極線130上形成第二層間絕緣層170，且可再次對第二層間絕緣層170執行圖22A至圖22L所示製程步驟以達成參照圖17所述的為四層式結構的記憶體裝置1000。此外，可進一步執行所述製程步驟以達成具有六或更多層式結構的記憶體裝置。
圖23A至圖23C是用於闡述藉由與用於圖22B所示第一 記憶體胞元140-1的方法不同的方法來製作記憶體裝置(例如，圖3所示記憶體裝置)的製程的剖視圖。
參照圖23A，可對第一堆疊140l-1(例如，圖22A所示第一堆疊140l-1)執行使用在第一方向X上延伸的線形第一遮罩圖案的圖案化製程，以形成在第一方向X上延伸且在第二方向Y上彼此間隔開的多個第一線結構140x-1。
參照圖23B，可形成絕緣層以填充各第一線結構140x-1之間的間隙區且可將所述絕緣層平坦化以暴露出可變電阻圖案149x-1的頂表面。作為絕緣層的平坦化的結果，可形成第一間隙填充層190。
參照圖23C，可在第一線結構140x-1及第一間隙填充層190上形成在第二方向Y上延伸的線形第二遮罩圖案。可使用第二遮罩圖案蝕刻第一線結構140x-1及第一間隙填充層190以形成在第一方向X及第二方向Y上彼此間隔開的多個第一記憶體胞元140-1(例如，圖22B所示第一記憶體胞元140-1)。其後，可移除第一間隙填充層190的其餘部分以形成圖22B中所示的第一記憶體胞元140-1。
圖24是根據所揭露概念的示例性實施例的電腦系統的方塊圖。
參照圖24，電腦系統1200可包括處理器1220及記憶體系統1210。處理器1220可包括用以執行命令及處理資料的多個核心以及用以儲存所述命令及資料的一或多個處理器快取。另外， 處理器可更包括用以控制所述一或多個快取以及設置於記憶體系統1210中的記憶體裝置的記憶體控制器。舉例而言，處理器1220可包括記憶體側快取(memory side cache，MSC)控制器、非揮發性隨機存取記憶體(nonvolatile RAM)控制器、及積體記憶體控制器中的至少一者。同時，處理器1220可包括輸入/輸出(input/output，I/O)子系統，且處理器1220可藉由輸入/輸出子系統而與外部網路及/或輸入/輸出裝置通訊。
記憶體系統1210可包括第一記憶體裝置1210-1及第二記憶體裝置1210-2。第一記憶體裝置1210-1與第二記憶體裝置1210-2可基於用於將其連接至處理器1220的是哪些記憶體通道來進行分類。因此，記憶體通道可包括連接至處理器的至少一條訊號線。第一記憶體裝置1210-1可藉由第一記憶體通道CH1而連接至處理器1220。第一記憶體裝置1210-1可包括兩種記憶體裝置。舉例而言，第一記憶體裝置1210-1可包括第一階記憶體1202-1及第二階記憶體1204-1。第一階記憶體1202-1可具有第一運作速度(例如，第一讀取存取速度及第一寫入存取速度)。此外，第二階記憶體1204-1可具有第二運作速度(例如，第二讀取存取速度及第二寫入存取速度)。此處，第一運作速度可快於第二運作速度。同時，可使用具有高運作速度的第一階記憶體1202-1作為快取來暫時儲存欲儲存於第二階記憶體1204-1中的命令或資料。
第二記憶體裝置1210-2可藉由第二記憶體通道CH2而連接至處理器1220。第二記憶體裝置1210-2亦可包括兩種記憶體裝 置。舉例而言，第二記憶體裝置1210-2可包括第一階記憶體1202-2及第二階記憶體1204-2。第一階記憶體1202-2可具有第一運作速度，且第二階記憶體1204-2可具有第二運作速度。在第二記憶體裝置1210-2中，可使用具有高運作速度的第一階記憶體1202-2作為快取來暫時儲存欲儲存於第二階記憶體1204-2中的命令或資料。
第一階記憶體1202-1及1202-2中的每一者可包括例如動態隨機存取記憶體(dynamic random access memory，DRAM)裝置。第二階記憶體1204-1及1204-2中的每一者可包括例如非揮發性隨機存取記憶體裝置。此處，非揮發性隨機存取記憶體裝置可包括相變隨機存取記憶體(phase-change RAM，PRAM)裝置、電阻式隨機存取記憶體(ReRAM)裝置、及磁性隨機存取記憶體(MRAM)裝置中的一者。在所揭露概念的示例性實施例中，非揮發性隨機存取記憶體裝置可包括以下中的至少一者：圖1至圖3中所示的記憶體裝置100、圖7至圖14、圖15A、及圖15B中所示的記憶體裝置100a至100j、圖16及圖17中所示的記憶體裝置1000、圖18及圖19中所示的記憶體裝置100k、圖20中所示的記憶體裝置100l、以及圖21中所示的記憶體裝置1000a。
儘管已參照所揭露概念的示例性實施例具體示出並闡述了所揭露概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可對其作出形式及細節上的各種改變。
100:記憶體裝置
101:基板
105:層間絕緣層/第一層間絕緣層
110:第一電極線
110L:第一電極線層
120:第二電極線
120L:第二電極線層
130:第三電極線
130L:第三電極線層
140-1:第一記憶體胞元/記憶體胞元
140-2:第二記憶體胞元/記憶體胞元
141-1、141-2:下部電極
143-1、143-2:選擇裝置
145-1、145-2:中間電極/第二中間電極
147-1、147-2:加熱電極
149-1、149-2:可變電阻圖案
150-1:第一間隔壁/間隔壁
150-2:第二間隔壁/間隔壁
152-1:第一內側間隔壁/內側間隔壁
152-2:第二內側間隔壁/內側間隔壁
160a:絕緣層/第一絕緣層
160b:絕緣層/第二絕緣層
160c:絕緣層/第三絕緣層
160d:絕緣層/第四絕緣層
160e:絕緣層/第五絕緣層
MCL1:第一記憶體胞元層/記憶體胞元層
MCL2:第二記憶體胞元層/記憶體胞元層
X:第一方向
X-X’、Y-Y’:線
Y:第二方向
Z:第三方向

Claims (24)

  1. 一種記憶體裝置，包括：第一電極線層，設置於基板上，所述第一電極線層包括多條第一電極線，所述多條第一電極線在第一方向上延伸且彼此間隔開；第二電極線層，設置於所述第一電極線層上，所述第二電極線層包括多條第二電極線，所述多條第二電極線在不同於所述第一方向的第二方向上延伸且彼此間隔開；第三電極線層，設置於所述第二電極線層上，所述第三電極線層包括多條第三電極線，所述多條第三電極線在第一方向上延伸且彼此間隔開；第一記憶體胞元層，設置於所述第一電極線層與所述第二電極線層之間，所述第一記憶體胞元層包括排列於所述第一電極線層的所述多條第一電極線與所述多條第二電極線的相應相交部位處的多個第一記憶體胞元；第二記憶體胞元層，設置於所述第二電極線層與所述第三電極線層之間，所述第二記憶體胞元層包括排列於所述多條第二電極線與所述第三電極線層的所述多條第一電極線的相應相交部位處的多個第二記憶體胞元；第一間隔壁，覆蓋所述多個第一記憶體胞元中的每一者的側表面；以及第二間隔壁，覆蓋所述多個第二記憶體胞元中的每一者的側 表面，其中所述多個第一記憶體胞元及所述多個第二記憶體胞元中的每一者包括在向上或向下方向上堆疊的選擇裝置、電極及可變電阻圖案，且所述第一間隔壁具有與所述第二間隔壁的厚度不同的厚度。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一間隔壁及所述第二間隔壁中的每一者的所述厚度是在與所述可變電阻圖案的側表面正交的方向上量測的厚度，且所述第一間隔壁或所述第二間隔壁的所述厚度被調整成使所述第一記憶體胞元與所述第二記憶體胞元具有實質上相同的電阻。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中所述電阻是所述第一記憶體胞元及所述第二記憶體胞元的設定電阻或重設電阻。
  4. 如申請專利範圍第3項所述的記憶體裝置，其中被具有大的厚度的所述第一間隔壁或所述第二間隔壁覆蓋的所述第一記憶體胞元或所述第二記憶體胞元的所述設定電阻實質上相同於被具有小的厚度的所述第二間隔壁或所述第一間隔壁覆蓋的所述第二記憶體胞元或所述第一記憶體胞元的所述設定電阻。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一記憶體胞元及所述第二記憶體胞元中的每一者包括與所述可變電阻圖案接觸的加熱電極。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一記憶體胞元及所述第二記憶體胞元中的每一者包括與所述選擇裝置接觸的下部電極，且所述選擇裝置的側表面及所述下部電極的側表面被內側間隔壁覆蓋。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中所述第一間隔壁及所述第二間隔壁中的至少一者覆蓋所述內側間隔壁。
  8. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一間隔壁及所述第二間隔壁中的至少一者具有多層式結構。
  9. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一間隔壁及所述第二間隔壁中的一者包含對所述可變電阻圖案施加壓縮應力的材料，且所述第一間隔壁及所述第二間隔壁中的另一者包含對所述可變電阻圖案施加拉伸應力的材料。
  10. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一電極線是字元線或位元線，且所述第二電極線是位元線或字元線。
  11. 如申請專利範圍第1項所述的記憶體裝置，更包括：至少一個第一上部電極線層，設置於所述第三電極線層上，所述至少一個第一上部電極線層中的每一者包括多條第一電極線；至少一個第二上部電極線層，設置於所述至少一個第一上部 電極線層中的對應一者上，所述至少一個第二上部電極線層中的每一者包括多條第二電極線；以及至少兩個上部記憶體胞元層，設置於所述第一上部電極線層與所述第二上部電極線層之間，所述至少兩個上部記憶體胞元層中的每一者包括排列於所述第一上部電極線層的所述多條第一電極線與所述第二上部電極線層的所述多條第二電極線的相應相交部位處的多個記憶體胞元。
  12. 如申請專利範圍第1項所述的記憶體裝置，其中所述可變電阻圖案包含GeSbTe、InSbTe及BiSbTe中的至少一者，或者包含其中交替地堆疊有GeTe層與SbTe層的超晶格結構。
  13. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一記憶體胞元及所述第二記憶體胞元中的每一者包括與所述可變電阻圖案接觸的加熱電極，且所述加熱電極包含碳系導電材料。
  14. 如申請專利範圍第1項所述的記憶體裝置，其中所述選擇裝置包括雙向定限開關(OTS)裝置、二極體及電晶體中的一者。
  15. 如申請專利範圍第1項所述的記憶體裝置，其中所述選擇裝置與所述可變電阻圖案中的至少一者具有柱狀結構、棱錐體結構、「L」形結構及虛線形結構中的一者。
  16. 一種記憶體裝置，包括：第一電極線層，設置於基板上，所述第一電極線層包括多條第一電極線，所述多條第一電極線在第一方向上延伸且彼此間隔 開；第二電極線層，設置於所述第一電極線層上，所述第二電極線層包括多條第二電極線，所述多條第二電極線在不同於所述第一方向的第二方向上延伸且彼此間隔開；第三電極線層，設置於所述第二電極線層上，所述第三電極線層包括多條第三電極線，所述多條第三電極線在第一方向上延伸且彼此間隔開；第一記憶體胞元層，設置於所述第一電極線層與所述第二電極線層之間，所述第一記憶體胞元層包括排列於所述第一電極線層的所述多條第一電極線與所述多條第二電極線的相應相交部位處的多個第一記憶體胞元；第二記憶體胞元層，設置於所述第二電極線層與所述第三電極線層之間，所述第二記憶體胞元層包括排列於所述多條第二電極線與所述第三電極線層的所述多條第一電極線的相應相交部位處的多個第二記憶體胞元；第一間隔壁，覆蓋所述多個第一記憶體胞元中的每一者的側表面；以及第二間隔壁，覆蓋所述多個第二記憶體胞元中的每一者的側表面，其中所述多個第一記憶體胞元及所述多個第二記憶體胞元中的每一者包括在向上或向下方向上堆疊的選擇裝置、電極、及可變電阻圖案， 所述第一間隔壁與所述第二間隔壁中的至少一者包含對所述可變電阻圖案施加壓縮應力或拉伸應力的材料，且所述第一間隔壁或所述第二間隔壁的壓縮應力性質或拉伸應力性質被調整成使所述第一記憶體胞元與所述第二記憶體胞元具有實質上相同的電阻。
  17. 如申請專利範圍第16項所述的記憶體裝置，其中所述第一間隔壁及所述第二間隔壁中的一者包含對所述可變電阻圖案施加壓縮應力的材料，且所述第一間隔壁及所述第二間隔壁中的另一者包含對所述可變電阻圖案施加拉伸應力的材料。
  18. 如申請專利範圍第16項所述的記憶體裝置，其中被施加所述壓縮應力的所述第一間隔壁或施加所述壓縮應力的所述第二間隔壁所覆蓋的所述第一記憶體胞元或所述第二記憶體胞元具有與被施加所述拉伸應力的所述第二間隔壁或施加所述拉伸應力的所述第一間隔壁所覆蓋的所述第二記憶體胞元或所述第一記憶體胞元的設定電阻實質上相同的設定電阻。
  19. 如申請專利範圍第16項所述的記憶體裝置，其中所述第一記憶體胞元及所述第二記憶體胞元中的每一者包括與所述選擇裝置接觸的下部電極，所述選擇裝置的側表面及所述下部電極的側表面被內側間隔壁覆蓋，且所述第一間隔壁及所述第二間隔壁中的至少一者覆蓋所述內側間隔壁。
  20. 如申請專利範圍第16項所述的記憶體裝置，更包括：至少一個第一上部電極線層，設置於所述第三電極線層上，所述至少一個第一上部電極線層中的每一者包括多條第一電極線；至少一個第二上部電極線層，設置於所述至少一個第一上部電極線層中的對應一者上，所述至少一個第二上部電極線層中的每一者包括多條第二電極線；以及至少兩個上部記憶體胞元層，設置於所述第一上部電極線層與所述第二上部電極線層之間，所述至少兩個上部記憶體胞元層中的每一者包括排列於所述第一上部電極線層的所述多條第一電極線與所述第二上部電極線層的所述多條第二電極線的相應相交部位處的多個記憶體胞元。
  21. 一種電子設備，包括：處理器，用以執行命令及處理資料；記憶體通道，包括連接至所述處理器的至少一條訊號線；第一記憶體裝置，經由所述記憶體通道連接至所述處理器，所述第一記憶體裝置包括具有第一運作速度及非揮發性質的第一階記憶體；以及第二記憶體裝置，經由所述記憶體通道連接至所述處理器，所述第二記憶體裝置包括具有第二運作速度的第二階記憶體，所述第二運作速度快於所述第一運作速度，其中所述第一階記憶體包括至少兩個記憶體胞元層，所述至 少兩個記憶體胞元層中的每一者具有交叉點結構且包括多個記憶體胞元，所述多個記憶體胞元中的每一者包括選擇裝置、電極及可變電阻圖案，且覆蓋所述至少兩個記憶體胞元層中的至少一個記憶體胞元層的所述多個記憶體胞元中的每一者的側表面的第一間隔壁具有與覆蓋所述至少兩個記憶體胞元層中的至少另一個記憶體胞元層的所述多個記憶體胞元中的每一者的側表面的第二間隔壁的厚度不同的厚度。
  22. 如申請專利範圍第21項所述的電子設備，其中所述交叉點結構包括：第一電極線層，包括多條第一電極線，所述多條第一電極線在第一方向上延伸且彼此間隔開；第二電極線層，設置於所述第一電極線層上或所述第一電極線層之下，所述第二電極線層包括多條第二電極線，所述多條第二電極線在不同於所述第一方向的第二方向上延伸且彼此間隔開；以及所述多個記憶體胞元，排列於所述第一電極線層與所述第二電極線層之間且位於所述多條第一電極線與所述多條第二電極線的相應相交部位處，其中所述第一記憶體裝置包括所述至少兩個記憶體胞元層，所述至少兩個記憶體胞元層是藉由使所述交叉點結構在垂直於所 述第一方向及所述第二方向的第三方向上延伸而達成。
  23. 如申請專利範圍第21項所述的電子設備，其中覆蓋所述至少兩個記憶體胞元層中的所述一個記憶體胞元層的所述多個記憶體胞元的所述側表面的所述第一間隔壁包含對所述可變電阻圖案施加壓縮應力的材料，且覆蓋所述至少兩個記憶體胞元層中的所述至少另一個記憶體胞元層的所述多個記憶體胞元的所述側表面的所述第二間隔壁包含對所述可變電阻圖案施加拉伸應力的材料。
  24. 一種製造記憶體裝置的方法，所述方法包括：在基板上形成第一電極線層，所述第一電極線層包括在第一方向上延伸且在不同於所述第一方向的第二方向上彼此間隔開的多條第一電極線；在所述第一電極線層上形成第一記憶體胞元層，所述第一記憶體胞元層包括多個第一記憶體胞元，所述多個第一記憶體胞元中的每一者包括依序堆疊的第一下部電極、第一選擇裝置、第一中間電極、第一加熱電極及第一可變電阻圖案，所述多個第一記憶體胞元電性連接至所述多條第一電極線且在所述第一方向及所述第二方向上彼此間隔開；在所述多個第一記憶體胞元中的每一者的所述第一下部電極及所述第一選擇裝置的側表面上形成第一內側間隔壁；在所述多個第一記憶體胞元中的每一者的所述第一內側間隔壁的側表面、所述第一中間電極的側表面、所述第一加熱電極的 側表面及所述第一可變電阻圖案的側表面上形成第一間隔壁；在所述第一記憶體胞元層上形成第二電極線層，所述第二電極線層包括在所述第二方向上延伸、在所述第一方向上彼此間隔開、且電性連接至所述多個第一記憶體胞元的多個第二電極線；在所述第二電極線層上形成第二記憶體胞元層，所述第二記憶體胞元層包括多個第二記憶體胞元，所述多個第二記憶體胞元中的每一者包括依序堆疊的第二下部電極、第二選擇裝置、第二中間電極、第二加熱電極及第二可變電阻圖案，所述多個第二記憶體胞元電性連接至所述多條第二電極線且在所述第一方向及所述第二方向上彼此間隔開；在所述多個第二記憶體胞元中的每一者的所述第二下部電極的側表面及所述第二選擇裝置的側表面上形成第二內側間隔壁；在所述多個第二記憶體胞元中的每一者的至少所述第二中間電極的側表面、所述第二加熱電極的側表面及所述第二可變電阻圖案的側表面上形成第二間隔壁；以及在所述第二記憶體胞元層上形成第三電極線層，所述第三電極線層包括在所述第一方向上延伸、在所述第二方向上彼此間隔開、且電性連接至所述多個第二記憶體胞元的多條第三電極線，其中所述第一間隔壁具有與所述第二間隔壁的厚度不同的厚度。
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