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TWI766581B - 積體晶片、多重電晶體裝置及其製造方法 - Google Patents

積體晶片、多重電晶體裝置及其製造方法 Download PDF

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TWI766581B
TWI766581B TW110105231A TW110105231A TWI766581B TW I766581 B TWI766581 B TW I766581B TW 110105231 A TW110105231 A TW 110105231A TW 110105231 A TW110105231 A TW 110105231A TW I766581 B TWI766581 B TW I766581B
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林俊言
謝東衡
楊寶如
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台灣積體電路製造股份有限公司
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Abstract

在實施例中，本揭露係有關於一種多重電晶體裝置的製造方法，包括：接收電路設計圖的初始佈局設計。初始佈局設計包括設置於連續鰭片上的第一閘極電極、第二閘極電極及虛擬閘極電極。第一源極/汲極區域設置於第一閘極電極與虛擬閘極電極之間，而第二源極/汲極區域設置於第二閘極電極與虛擬閘極電極之間。上述方法更包括判斷第一或第二源極/汲極區域中的至少一者是否對應電路設計圖中的汲極，以及當第一或第二源極/汲極區域中的至少一者對應電路設計圖中的汲極時，修改初始佈局設計以增加與虛擬閘極電極有關的虛擬臨界電壓，以提供修改後佈局設計。

Description

積體晶片、多重電晶體裝置及其製造方法
本揭露係有關於一種多重電晶體裝置(multi-transistor device)，特別係有關於一種利用虛擬電晶體以防止漏電的多重電晶體裝置。
半導體產業藉由，舉例來說，降低最小特徵尺寸及/或設置電子裝置使其彼此間更加靠近，來持續地改進各種電子組件(例如：電晶體、二極體、電阻器、電容器等)的積體密度，這允許更多的組件被整合在給定的面積中。舉例來說，多重電晶體裝置可包括多於一個的鰭式場效電晶體(fin field effect transistor, FinFET)，其中第一閘極電極與第二閘極電極可被設置在相同的連續鰭片上，以降低裝置面積及/或增加製造效率。
本揭露實施例提供一種多重電晶體裝置的製造方法。上述製造方法包括：接收用於電路設計圖的初始佈局設計，初始佈局設計包括設置於連續鰭片上的第一閘極電極、第二閘極電極、以及虛擬閘極電極，其中虛擬閘極電極被設置於第一閘極電極與第二閘極電極之間，第一源極/汲極區域被設置於第一閘極電極與虛擬閘極電極之間，且第二源極/汲極區域被設置於第二閘極電極與虛擬閘極電極之間，其中第一閘極電極對應具有第一臨界電壓的第一電晶體，第二閘極電極對應具有第二臨界電壓的第二電晶體，而虛擬閘極電極對應具有虛擬臨界電壓且分隔第一電晶體與第二電晶體的虛擬電晶體；判斷第一源極/汲極區域或第二源極/汲極區域中的至少一者是否對應電路設計圖中的一汲極；以及當第一源極/汲極區域或第二源極/汲極區域中的至少一者對應電路設計圖中的上述汲極時，修改初始佈局設計以將虛擬電晶體之虛擬臨界電壓增加為修改後虛擬臨界電壓，藉此提供修改後佈局設計，其中虛擬電晶體所具有之修改後虛擬臨界電壓高於第一臨界電壓及第二臨界電壓中的每一者。
本揭露實施例提供一種多重電晶體裝置。上述多重電晶體裝置包括：一連續鰭片，自基板突出，連續鰭片在第一方向上延伸；第一電晶體裝置，具有第一臨界電壓且包括：第一閘極電極，在基本上垂直於第一方向的第二方向上延伸，其中第一閘極電極直接覆蓋連續鰭片的第一通道區域，以及包括連續鰭片的第一源極/汲極區域及第二源極/汲極區域，其中第一閘極電極將第一源極/汲極區域與第二源極/汲極區域分隔；第二電晶體裝置，具有不同於第一臨界電壓的第二臨界電壓，第二電晶體裝置包括：第二閘極電極，在第二方向上延伸且直接覆蓋連續鰭片的第二通道區域，以及包括連續鰭片的第三源極/汲極區域及第四源極/汲極區域，其中第二閘極電極將第三源極/汲極區域與第四源極/汲極區域分隔；以及虛擬電晶體裝置，具有虛擬閘極臨界電壓且包括：虛擬閘極電極，在第二方向上延伸且直接覆蓋連續鰭片的虛擬通道區域，其中虛擬閘極電極直接位於第二源極/汲極區域與第三源極/汲極區域之間，且虛擬閘極臨界電壓大於第一臨界電壓與第二臨界電壓。
本揭露實施例提供一種積體晶片。上述積體晶片包括：第一連續鰭片，設置於基板上且在第一方向上延伸；第二連續鰭片，設置於基板上，在第一方向上延伸，且在基本上垂直於第一方向的第二方向上與第一連續鰭片間隔；第一閘極電極，在第二方向上延伸，且被設置於第一連續鰭片的第一通道區域上以定義第一電晶體裝置，並被設置於第二連續鰭片的第二通道區域上以定義第二電晶體裝置；第二閘極電極，在第二方向上延伸，且被設置於第一連續鰭片的第三通道區域上以定義第三電晶體裝置，並被設置於第二連續鰭片的第四通道區域上以定義第四電晶體裝置；第一虛擬閘極電極，設置於第一閘極電極與第二閘極電極之間，且被設置於第一連續鰭片之第一虛擬通道區域上以定義第一虛擬電晶體裝置，其中第一虛擬電晶體裝置與第一電晶體裝置共享一第一源極/汲極區域，且第一虛擬電晶體裝置與第三電晶體裝置共享第二源極/汲極區域；以及第二虛擬閘極電極，設置於第一閘極電極與第二閘極電極之間，且被設置於第二連續鰭片之第二虛擬通道區域上以定義第二虛擬電晶體裝置，其中第二虛擬閘極電極在第二方向上與第一虛擬閘極電極間隔，其中第二虛擬電晶體裝置與第二電晶體裝置共享第三源極/汲極區域，且第二虛擬電晶體裝置與第四電晶體裝置共享第四源極/汲極區域；其中第一電晶體裝置具有不同於第三電晶體裝置的臨界電壓，且第一虛擬電晶體裝置具有高於第一電晶體裝置及第三電晶體裝置的臨界電壓。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
第17圖以簡化之佈局圖式1700的方式顯示半導體裝置，簡化之佈局圖式1700包括被分隔為列(row)的複數功能性單元單位。功能性單元單位被配置以執行預定的電路功能，包括布林(Boolean)邏輯功能，例如反相器(inverter)。在一些實施例中，功能性單元單位包括反閘(NOT gate)、及閘(AND gate)、反及閘(NAND gate)、或閘(OR gate)、反或閘(NOR gate)、互斥或閘(XOR gate)、反互斥或閘(XNOR gate)，其他邏輯閘、或其組合。因此，這種功能性單元單位可被稱為標準單元。在其他實施例中，功能性單元單位包括邏輯閘與被動/主動元件(例如：電阻器、電容器、電感器、電晶體、二極體等)。
第17圖的範例包括數個功能性單元單位：功能性單元單位1710、1720、1730、1740、1750及1760。功能性單元單位1710、1720、1730、1740中的每一者，包括具有不同臨界電壓(threshold voltage)的一對功能性單元，而功能性單元單位1750、1760則包括具有相同臨界電壓的一對功能性單元。舉例來說，功能性單元單位1710包括具有不同臨界電壓的第一功能性單元1710a與第二功能性單元1710b。進一步地，在一些實施例中，功能性單元單位1710可包括呈現具有標準電壓臨界值(standard voltage threshold, SVT)之第一反相器形式的第一功能性單元1710a，以及包括呈現具有低電壓臨界值(low voltage threshold, LVT)之第二反相器形式的第二功能性單元1710b。更進一步地，另一個功能性單元單位1720可包括超低電臨界值(ultra-low voltage threshold, uLVT)的功能性單元1720a，以及SVT的功能性單元1720b。LVT之功能性單元所具有的臨界電壓小於SVT之功能性單元的臨界電壓，但高於uLVT之功能性單元的臨界電壓。在其他實施例中，功能性單元單位可僅包括單一功能性單元，或是兩個以上的功能性單元，其中此等功能性單元可具有彼此相同的臨界電壓，或是具有彼此不同的臨界電壓。
為了產生簡化之佈局圖式1700，自動設置與選路(auto-place and route)機台(典型的為在包括微處理器及半導體記憶體的電腦系統上執行的自動設置與選路軟體)始於半導體裝置的示意性層級表述(schematic level representation)或半導體裝置的功能性表述(functional representation)(例如：以諸如Verilog HDL之硬體描述語言(hardware description language, HDL)所編寫的編碼(code))。接著，自動設置與選路機台識別可耦接在一起以達成為半導體裝置具體指定之功能的功能性單元單位。識別出這些功能性單元單位後，自動設置與選路機台將對應功能性單元單位的佈局鋪設(tile)為晶片佈局，如第17圖所示，並使用晶片佈局中的導線將功能性單元單位耦接在一起，以確保所計畫的晶片佈局符合將要製造晶片之製造設施所要求的時序規定(timing specification)及設計規則(design rule)。
在本揭露中，自動設置與選路機台檢查初始晶片佈局，以判斷相鄰之功能性單元是否具有彼此直接相鄰的源極與汲極區域，僅有虛擬閘極電極將那些源極與汲極區域分隔。因為這些直接相鄰的源極與汲極區域可能會經歷不同的電壓電位(voltage potential)，所以虛擬閘極電極是這些源極與汲極區域之間的漏電的潛在來源。因此，當自動設置與選路機台在初始晶片佈局中識別出此配置時，自動設置與選路機台修改佈局以增加與虛擬閘極電極相關的臨界電壓(同時保持晶片佈局中其他電晶體的臨界電壓不變)，進而限制虛擬閘極電極漏電的風險。因為自動設置與選路機台修改了佈局以限制半導體裝置中的漏電，同時還為晶片佈局維持了較小的佔用面積，因此本揭露提供了優於其他方法的多個優點。舉例來說，先前的方法可能已在佈局中插入了「填充」單元以減少漏電，然而，這些「填充」單元卻增加了整體的晶片面積，這與理想有段差距。藉由在不增加晶片佈局面積的情況下改變一些虛擬閘極電晶體的臨界電壓，本揭露在降低漏電的同時，使晶片的佔用面積維持在較小的狀態，從許多角度來看這都是人們所期望的。
第1A圖係根據一些實施例所示，包含複數電晶體(例如：FinFET)裝置區域之積體晶片的透視圖100A。積體晶片包括第一連續鰭片116以及第二連續鰭片120，自基板102突出並穿過隔離結構104。第一連續鰭片116以及第二連續鰭120可在第一方向上延伸，並且基本上彼此平行。在一些實施例中，第一連續鰭片116可包括具有與第一連續鰭片116不同之摻雜類型的第一源極/汲極區域114，而第二連續鰭片120可包括具有與第二連續鰭片120不同之摻雜類型的第二源極/汲極區域118。
第一閘極電極122可在第二方向上於第一連續鰭116及第二連續鰭120上延伸，其中第二方向基本上垂直於第一方向。第一閘極電極122可直接覆蓋第一連續鰭片116上的第一通道區域，並在第一連續鰭片116上定義第一電晶體裝置123a。在一些實施例中，第一閘極電極122亦可直接覆蓋第二連續鰭片120上的第二通道區域(例如：第1C圖的第二通道區域170)，並在第二連續鰭片120上定義第二電晶體裝置123b。在一些實施例中，第一閘極介電層130被設置於第一閘極電極122與隔離結構104、第一連續鰭片116還有第二連續鰭片120之間。
第一閘極電極122、第一閘極介電層130及/或第一連續鰭片116，包括對應用於第一電晶體裝置123a之第一臨界電壓的第一結構(例如：厚度、材料、摻雜濃度等)，而第一閘極電極122、第一閘極介電層130及/或第二連續鰭片120，包括對應用於第二電晶體裝置123b之第二臨界電壓的第二結構(例如：厚度、材料、摻雜濃度等)。舉例來說，在一些實施例中，第一電晶體裝置123a為n型裝置，而第二電晶體裝置123b為p型裝置。在此等實施例中，第一臨界電壓可為正的，而第二臨界電壓則可為負的。
第二閘極電極124可在第一方向上與第一閘極電極122間隔，且可在第二方向上於第一連續鰭片116與第二連續鰭120上延伸。第二閘極電極124可直接覆蓋第一連續鰭片116上的第三通道區域，並在第一連續鰭片116上定義第三電晶體裝置123c。在一些實施例中，第二閘極電極124亦可直接覆蓋第二連續鰭片120上的第四通道區域(例如：第1C圖的第四通道區域172)，並在第二連續鰭片120上定義第二電晶體裝置123d。在一些實施例中，第二閘極介電層132被設置於第二閘極電極124與隔離結構104、第一連續鰭片116還有第二連續鰭片120之間。
第二閘極電極124、第二閘極介電層132及/或第一連續鰭片116，可包括對應用於第三電晶體裝置123c之第三臨界電壓的第三結構(例如：厚度、材料、摻雜濃度等)，而第二閘極電極124、第二閘極介電層132及/或第二連續鰭片120，可包括對應用於第四電晶體裝置123d之第四臨界電壓的第四結構(例如：厚度、材料、摻雜濃度等)。在一些實施例中，第三電晶體裝置123c為n型裝置，而第四電晶體裝置123d為p型裝置。在此等實施例中，第三臨界電壓可為正的，而第四臨界電壓則可為負的。
在一些實施例中，第一結構不同於第三結構，且因此第一電晶體裝置123a的第一臨界電壓不同於第三電晶體裝置123c的第三臨界電壓。在一些實施例中，第二結構不同於第四結構，且因此第二電晶體裝置123b的第二臨界電壓不同於第四電晶體裝置123d的第四臨界電壓。
第一虛擬閘極電極127可被設置於第一連續鰭片116上的第一虛擬通道區域(例如：第1D圖之第一虛擬通道區域176)上，並分隔第一電晶體裝置123a與第三電晶體裝置123c。第一虛擬閘極介電層(例如：第1D圖之第一虛擬閘極介電層136)可被設置於第一虛擬閘極電極127與第一虛擬通道區之間。第一虛擬閘極電極127並未連續延伸且並未覆蓋第二連續鰭片120。第一虛擬閘極電極127可被配置為總是「關閉(turn off)」第一虛擬通道區域(例如：防止電流流通穿過)，以防止第一連續鰭片116上之第一電晶體裝置123a與第三電晶體裝置123c之間的漏電。舉例來說，若第一連續鰭片116為p型，則施加於第一虛擬閘極電極127的負電壓或接地電壓將「關閉」(例如：防止電流流通穿過)第一連續鰭片116的第一虛擬通道區域。
在一些實施例中，第一虛擬閘極電極127、第一虛擬閘極介電層、以及第一虛擬通道區域，可具有與第一閘極電極122、第一閘極介電層130、以及第一通道區域相同的結構，或者是可具有與第二閘極電極124、第二閘極介電層132、以及第三通道區域相同的結構。舉例來說，在第1A圖所示之透視圖100A中，第一虛擬閘極電極127、第一虛擬閘極介電層、以及第一虛擬通道區域可對應第一虛擬電晶體裝置150，其中第一虛擬電晶體裝置150具有等於第三電晶體裝置123c之第三臨界電壓的第一虛擬閘極臨界電壓。在此等實施例中，第一虛擬閘極電極127、第一虛擬閘極介電層、以及第一虛擬通道區域，可具有與第二閘極電極124、第二閘極介電層132、以及第三通道區域相同的結構(例如：厚度、材料、摻雜濃度等)。
第二虛擬閘極電極128可被設置於第二連續鰭片120上的第二虛擬通道區域(例如：第1C圖之第二虛擬通道區域174)上，並分隔第二電晶體裝置123b與第四電晶體裝置123d。第二虛擬閘極介電層134可被設置於第二虛擬閘極電極128與第二虛擬通道區之間。第二虛擬閘極電極128可與第一虛擬閘極電極127分離。第二虛擬閘極電極128可被配置為總是「關閉(turn off)」第二虛擬通道區域(例如：防止電流流通穿過)，以防止第二連續鰭片120上之第二電晶體裝置123b與第四電晶體裝置123d之間的漏電。舉例來說，若第二連續鰭片120為n型，則施加於第二虛擬閘極電極128的正電壓將「關閉」(例如：防止電流流通穿過)第二連續鰭片120的第二虛擬通道區域。
在一些實施例中，第二連續鰭片120的第二虛擬閘極電極128、第二虛擬閘極介電層134、以及第二虛擬通道區域，可對應具有第二虛擬閘極臨界電壓的第二虛擬電晶體裝置，其中第二虛擬閘極臨界電壓大於第二臨界電壓及第四臨界電壓，以確保第二電晶體裝置123b與第四電晶體裝置123d之間的漏電經由第二虛擬通道而被防止。換句話說，在一些實施例中，比起第二通道區域及第四通道區域，第二連續鰭片120的第二虛擬通道區域可能更難以「導通」(例如：允許電流流通穿過)。在此等實施例中，第二虛擬閘極電極128可具有與第一閘極電極122及第二閘極電極124不同的結構、第二虛擬閘極介電層134可具有與第一閘極介電層130及第二閘極介電層132不同的結構、及/或第二虛擬通道區域可具有與第二通道區域及第四通道區域不同的結構。舉例來說，在第1A圖的透視圖100A中，第二虛擬閘極介電層134可厚於第一閘極介電層130/第二閘極介電層132。
因此，在積體晶片包含多重裝置區域的實施例中，為了確保具有第二臨界電壓之第二電晶體裝置123b與具有第四臨界電壓(不同於第二臨界電壓)之第四電晶體裝置123d之間的漏電被防止，被設置於第二電晶體裝置123b與第四電晶體裝置123d之間的第二虛擬閘極電極128及第二虛擬電晶體裝置152，可被設計為所具有之臨界電壓高於第二臨界電壓及第四臨界電壓。藉由防止具有不同臨界電壓之裝置之間的漏電，得以降低功率損失(power- loss)並提高裝置的可靠性。
第1B圖顯示對應第1A圖之透視圖100A的積體晶片之一些實施例的俯視圖100B。
如俯視圖100B所示，在一些實施例中，第一虛擬電晶體裝置150與第一電晶體裝置123a共享第一源極/汲極區域114的第一者114a，且第一虛擬電晶體裝置150與第三電晶體裝置123c共享第一源極/汲極區域114的第二者114b。第一虛擬電晶體裝置150包括第一虛擬閘極電極127，被配置以防止電流在第一源極/汲極區域114之第一者114a與第二者114b之間流動，進而維持第一電晶體裝置123a與第三電晶體裝置123c之間的隔離，儘管第一電晶體裝置123a與第三電晶體裝置123c共用相同的第一連續鰭片116。
此外，第二虛擬電晶體裝置152與第二電晶體裝置123b共享第二源極/汲極區域118的第一者118a，且第二虛擬電晶體裝置152與第四電晶體裝置123d共享第二源極/汲極區域118的第二者118b。第二虛擬電晶體裝置152包括第二虛擬閘極電極128，被配置以防止電流在第二源極/汲極區域118之第一者118a與第二者118b之間流動，進而維持第二電晶體裝置123b與第四電晶體裝置123d之間的隔離，儘管第二電晶體裝置123b與第四電晶體裝置123d共用相同的第二連續鰭片120。
在一些實施例中，舉例來說，第一臨界電壓的絕對值(absolute value)大於第三臨界電壓的絕對值，且第二臨界電壓的絕對值大於第四臨界電壓的絕對值 。在一些實施例中，第一連續鰭片116為p型，第一源極/汲極區域114為n型，第二連續鰭片120為n型，而第二源極/汲極區域118為p型。在此等實施例中，積體晶片的低臨界電壓n型裝置區域106可包括第一電晶體裝置123a；積體晶片的低臨界電壓p型裝置區域108可包括第二電晶體裝置123b；積體晶片的超低臨界電壓n型裝置區域110可包括第三電晶體裝置123c；以及超低臨界電壓p型裝置區域112可包括第四電晶體裝置123d。
在一些實施例中，第一虛擬電晶體裝置150的第一虛擬臨界電壓的絕對值，可約等於第三電晶體裝置123c的第三臨界電壓的絕對值，也因此，積體晶片的超低臨界電壓n型裝置區域110亦可包括第一虛擬電晶體裝置150。低臨界電壓n型裝置區域106與超低臨界電壓n型裝置區域110被設置在相同的第一連續鰭片116上。在一些實施例中，第二虛擬電晶體裝置152的第二虛擬臨界電壓的絕對值，可大於第二電晶體裝置123b的第二臨界電壓與第四電晶體裝置123d的第四臨界電壓兩者的絕對值。舉例來說，第四臨界電壓的絕對值可處於約0.05伏特與約0.1伏特之間的範圍內；第二臨界電壓的絕對值可處於約0.1伏特至約0.15伏特之間的範圍內；而第二虛擬臨界電壓的絕對值可處於約0.25伏特至約0.3伏特之間的範圍內。
在此等實施例中，積體晶片的標準臨界電壓p型裝置區域140可被設置在低臨界電壓p型裝置區域108與超低臨界電壓p型裝置區域112之間，且標準臨界電壓p型裝置區域140可包括第二虛擬電晶體裝置152。低臨界電壓p型裝置區域108、超低臨界電壓p型裝置區域112、以及標準臨界電壓p型裝置區域140被設置於相同的第二連續鰭片120上。
第1C圖顯示對應第1B圖之俯視圖100B之線段AA’的積體晶片之一些實施例的截面圖100C。
在一些實施例中，第二連續鰭片120包括第一閘極電極122下方的第二通道區域170、第二閘極電極124下方的第四通道區域172、以及第二虛擬閘極電極128下方的第二虛擬通道區域174。第二源極/汲極區域118可被設置於第二通道區域170、第四通道區域172與第二虛擬通道區域174之間。因此，在一些實施例中，第二源極/汲極區域118的第一者118a，被直接設置於第二連續鰭片120的第二通道區域170與第二虛擬通道區域174之間，而第二源極/汲極區域118的第二者118b，被直接設置於第二虛擬通道區域174與第四通道區域172之間。在一些實施例中，第二通道區域170及第四通道區域172具有相同的摻雜濃度。在一些實施例中，第二虛擬通道區域174亦具有與第二通道區域170及第四通道區域172相同的摻雜濃度。
在一些實施例中，第一閘極介電層130可具有第一厚度t1 ，而第二閘極介電層132可具有第二厚度t2 。在一些實施例中，第一厚度t1 與第二厚度t2 彼此間可約略相等。在一些實施例中，第一閘極電極122與第二閘極電極124的材料彼此間可以不同，而第一閘極介電層130與第二閘極介電層132具有相等的第一厚度t1 及第二厚度t2 及/或包括相同的材料，使得低臨界電壓p型裝置區域108具有與超低臨界電壓p型裝置區域112不同的臨界電壓。在其他實施例中，第一閘極介電層130與第二閘極介電層132的材料彼此間可以不同，及/或第一厚度t1 與第二厚度t2 彼此間可以不同，而第一閘極電極122與第二閘極電極124卻可包括相同的材料，使得低臨界電壓p型裝置區域108具有與超低臨界電壓p型裝置區域112不同的臨界電壓。在一些實施例中，舉例來說，第一厚度t1 與第二厚度t2 中的每一者可處於約5奈米至約30奈米的範圍。
在一些實施例中，第二虛擬閘極電極128及/或第二虛擬閘極介電層134包括與第一閘極電極122及/或第一閘極介電層130不同的結構(例如：材料、厚度、摻雜濃度等)，且包括與第二閘極電極124及/或第二閘極介電層132不同的結構。在此等實施例中，舉例來說，第二虛擬閘極介電層134可具有第三厚度t3 ，第三厚度t3 大於第一閘極介電層130及第二閘極介電層132兩者。在一些實施例中，舉例來說，第三厚度t3 亦可處於約5奈米至約30奈米之間的範圍。在此等實施例中，標準臨界電壓p型裝置區域140的第二虛擬臨界電壓大於低臨界電壓p型裝置區域108的第二臨界電壓以及超低臨界電壓p型裝置區域112。在此等實施例中，因為第二虛擬閘極電極128被設置於第二虛擬閘極介電層134上，且第二虛擬閘極介電層134厚於第一閘極介電層130及第二閘極介電層132，因此第二虛擬閘極電極128所具有之最頂部表面128t，可位於第一閘極電極122及第二閘極電極124之上。在其他實施例(未圖示)中，由於諸如製造期間的平坦化製程，第二虛擬閘極電極128之最頂部表面128t，可與第一閘極電極122及第二閘極電極124的最頂部表面約略呈平坦。
將能理解的是，在其他實施例中，標準臨界電壓p型裝置區域140的第二虛擬臨界電壓亦可藉由下列方式調整：對第二虛擬閘極電極128使用不同的材料、對第二虛擬閘極介電層134使用不同的材料、在第二虛擬閘極電極128與第二虛擬閘極介電層134之間包括功函數(work function)層、調整第二虛擬閘極電極128及/或第二虛擬通道區域174的摻雜濃度、及/或其組合。
因此，儘管低臨界電壓p型裝置區域108、超低臨界電壓p型裝置區域112、以及標準臨界電壓p型裝置區域140被設置於相同的第二連續鰭片120上，但第二虛擬閘極電極128可被配置為總是「關閉」(例如：防止電流流通穿過)第二虛擬通道區域174，以防止低臨界電壓p型裝置區域108與超低臨界電壓p型裝置區域112之間的漏電。
第1D圖顯示對應第1B圖之俯視圖100B之線段BB’的積體晶片之一些實施例的截面圖100D。
截面圖100D包括與第二虛擬閘極電極128間隔且被設置於基板102上的第一虛擬閘極電極127。第一虛擬閘極電極127覆蓋第一連續鰭片116的第一虛擬通道區域176。因此，第二虛擬閘極電極128與第一虛擬閘極電極127電性隔離。在一些實施例中，基板具有在未摻雜部分102u之間的摻雜部分102d。第一連續鰭片116及第二連續鰭片120可各自具有不同的摻雜類型，並自基板102的摻雜部分102d連續地突出。因此，第一連續鰭片116及第二連續鰭片120可包括與基板102相同的材料(例如：矽)。
在一些實施例中，第二虛擬閘極介電層134可被設置於第二虛擬閘極電極128之下，且具有第三厚度t3 ，而第一虛擬閘極介電層136可被設置於第一虛擬閘極電極127之下，且具有小於第三厚度t3 的第四厚度t4 。在其他實施例中，第三厚度t3 可約略等於第四厚度t4 。此外，儘管在一些實施例中，第一虛擬閘極電極127與第二虛擬閘極電極128間隔，且第一虛擬閘極介電層136與第二虛擬閘極介電層134間隔，但在其他實施例中，第二虛擬閘極介電層134與第一虛擬閘極介電層136可彼此連續地連接，例如如點線182所示。如第1D圖之截面圖100D所示，在一些實施例中，對應第二虛擬閘極電極128之第二虛擬臨界電壓的絕對值，可大於對應第一虛擬閘極電極127之第一虛擬臨界電壓的絕對值，舉例來說，這是因為第二虛擬閘極介電層134厚於第一虛擬閘極介電層136。在其他實施例中，舉例來說，根據第一虛擬閘極電極127及第二虛擬閘極電極128的材料及/或第一虛擬通道區域176及第二虛擬通道區域174的摻雜濃度，第二虛擬臨界電壓的絕對值可約略等於或是小於第一虛擬臨界電壓的絕對值。
第1E圖顯示對應第1B圖之俯視圖100B之線段CC’的積體晶片之一些實施例的截面圖100E。
在一些實施例中，第一源極/汲極區域114以及第二源極/汲極區域118在截面圖100E中可呈現鑽石狀的形狀。呈現鑽石狀的形狀的原因，可以是因為第一源極/汲極區域114以及第二源極/汲極區域118分別在第一連續鰭片116及第二連續鰭片120上磊晶生長(epitaxial grow)。在其他實施例中，第一源極/汲極區域114以及第二源極/汲極區域118可呈現更加梯形的形狀，分別類似於第一連續鰭片116及第二連續鰭片120，如點線192所示。第一源極/汲極區域114以及第二源極/汲極區域118可被設置於隔離結構104之上。在一些實施例中，第一源極/汲極區域114具有與第一連續鰭片116相反的摻雜類型，且第二源極/汲極區域118具有與第二連續鰭片120相反的摻雜類型。
第2A圖顯示包含多重電晶體(例如：FinFET)裝置區域之積體晶片的一些實施例的俯視圖200A，以及對應一些多重電晶體裝置區域電路示意圖。
在一些實施例中，低臨界電壓n型裝置區域106以及低臨界電壓p型裝置區域108可包括複數第一閘極電極122。在一些實施例中，第一閘極電極122的每一者可被耦接到個別的閘極端子(terminal)，而在其他實施例中，複數第一閘極電極122可被耦接到相同的閘極端子並共享該閘極端子。相似地，在一些實施例中，超低臨界電壓n型裝置區域110以及超低臨界電壓p型裝置區域112可包括複數第二閘極電極124。在一些實施例中，第二閘極電極124的每一者可被耦接到個別的閘極端子，而在其他實施例中，複數第二閘極電極124可被耦接到相同的閘極端子並共享該閘極端子。
在一些實施例中，第一閘極電極122耦接到第一閘極端子VGl ，而第二閘極電極124耦接到第二閘極端子VG2 。進一步地，第一虛擬閘極電極127可耦接至第一虛擬閘極端子VTG1 ，而第二虛擬閘極電極128可耦接至第二虛擬閘極端子VTG2 。
第一源極/汲極區域114及第二源極/汲極區域118可支配第一虛擬閘極電極127及第二虛擬閘極電極128的結構，及/或第一虛擬閘極電極127及第二虛擬閘極電極128下方的薄層。舉例來說，在第2A圖之俯視圖200A中，第一源極/汲極區域114的第一者114a耦接至第一源極端子Vsource1 ，且第一源極/汲極區域114的第二者114b耦接至第一源極端子Vsource1 。第二源極/汲極區域118的第一者118a耦接至第二源極端子Vsource2 ，而第二源極/汲極區域118的第二者118b耦接至第二汲極端子Vdrain2 。因為第一源極/汲極區域114的第一者114a以及第一源極/汲極區域114的第二者114b各自耦到至第一源極端子Vsource1 ，因此第一電晶體裝置123a與第三電晶體裝置123c之間經由第一虛擬通道區域(第1D圖之第一虛擬通道區域176)的漏電被最小化。因此，對應第一虛擬閘極電極127的第一虛擬閘極臨界電壓，並不需要大於第一電晶體裝置123a的第一臨界電壓以及第三電晶體裝置123c的第三臨界電壓。
然而，因為第二源極/汲極區域118的第二者118b耦接至第二汲極端子Vdrain2 ，因此需要考慮第二電晶體裝置123b與第四電晶體裝置123d之間的漏電。因此，第二虛擬閘極電極128經過設計，使得第二虛擬閘極臨界電壓大於第二電晶體裝置123b的第二臨界電壓以及第四電晶體裝置123d的第四臨界電壓兩者。換句話說，在一些實施例中，因為第二源極/汲極區域118之第一者118a與第二者118b中的至少一者耦接至第二汲極端子Vdrain2 ，因此標準臨界電壓p型裝置區域140包括第二虛擬閘極電極128、被設置於低臨界電壓p型裝置區域108與超低臨界電壓p型裝置區域112之間、以及具有大於低臨界電壓p型裝置區域108以及超低臨界電壓p型裝置區域112的臨界電壓。
第2B圖顯示對應第2A圖之俯視圖200A的一些實施例的俯視圖200B，以顯示當電壓被施加到第一閘極電極122、第一虛擬閘極電極127、第二虛擬閘極電極128、及/或第二閘極電極124時，範例性之流動的電荷載子路徑。
在一些實施例中，第一電晶體裝置123a及第三電晶體裝置123c為n型裝置，而第二電晶體裝置123b及第四電晶體裝置123d為p型裝置。在此等實施例中，第一電晶體裝置123a與第二電晶體裝置123b形成由第一閘極電極122控制的第一反相器，而第三電晶體裝置123c與第四電晶體裝置123d形成由第二閘極電極124控制的第二反相器。舉例來說，當大於第一電晶體裝置123a之第一臨界電壓的正電壓，被施加到第一閘極電極122的第一閘極端子VG1 時，第一通道區域可被「導通」，而第二通道區域可被「關閉」，且流動的電荷載子可在第一範例性路徑212的方向上，自第一電晶體裝置123a的第一源極端子Vsource1 (例如：接地)朝第一汲極端子Vdrain1 流動。因此，第一範例性路徑212是在遠離第一虛擬閘極電極127的方向上，且自第一電晶體裝置123a往第三電晶體裝置123c的漏電最小。
進一步地，舉例來說，當比第二電晶體裝置123b之第二臨界電壓還負的負電壓，被施加到第一閘極電極122的第一閘極端子VG1 時，第二通道區域可被「導通」，而第一通道區域可被「關閉」，且流動的電荷載子可在第二範例性路徑214的方向上，自第二電晶體裝置123b的第二源極端子Vsource2 (例如：Vss)朝第一汲極端子Vdrain1 流動。因此，第二範例性路徑214是在遠離第二虛擬閘極電極128的方向上，且自第二電晶體裝置123b往第四電晶體裝置123d的漏電最小。
進一步地，舉例來說，當大於第三電晶體裝置123c之第三臨界電壓的正電壓，被施加到第二閘極電極124的第二閘極端子VG2 時，第三通道區域可被「導通」，而第四通道區域可被「關閉」，且流動的電荷載子可在第三範例性路徑216的方向上，自第三電晶體裝置123c的第一源極端子Vsource1 朝第二汲極端子Vdrain2 流動。因此，第三範例性路徑216是在遠離第一虛擬閘極電極127的方向上，且自第三電晶體裝置123c往第一電晶體裝置123a的漏電最小。因此，在此等實施例中，在第一源極/汲極區域114的第一者114a及第二者114b耦接到源極端子(例如：第一源極端子Vsource1 )的情況下，第一電晶體裝置123a及第三電晶體裝置123c之間的漏電最小，且施加到第一虛擬閘極端子VTG1 以「關閉」第一虛擬通道區域的電壓足以減輕漏電。
進一步地，舉例來說，當比第四電晶體裝置123d之第四臨界電壓還負的負電壓，被施加到第二閘極電極124的第二閘極端子VG2 時，第四通道區域可被「導通」，而第三通道區域可被「關閉」，且流動的電荷載子可在第四範例性路徑218的方向上，自第二電晶體裝置123b的第二源極端子Vsource2 朝第一汲極端子Vdrain1 流動。因此，因此，第四範例性路徑218是在朝向第二虛擬閘極電極128的方向上，且自第二電晶體裝置123b往第四電晶體裝置123d的漏電是需要關心的。在此等實施例中，施加到第二虛擬閘極端子VTG2 以「關閉」第二虛擬通道區域的電壓，可能不足以防止第二電晶體裝置123b與第四電晶體裝置123d之間的漏電。在第四範例性路徑218的方向上流淌之流動的電荷載子，可能會克服第二虛擬閘極臨界電壓，並沿著範例性漏電路徑220持續地朝第二電晶體裝置123b流動。然而，因為標準臨界電壓p型裝置區域140被設置於低臨界電壓p型裝置區域108與超低臨界電壓p型裝置區域112之間，因此防止了流動的電荷載子沿著範例性漏電路徑220流通，並且可在第二汲極端子Vdrain2 處讀取可信賴的輸出電壓。
第3A圖顯示了具有標準臨界電壓p型裝置區域140之積體晶片的一些其他實施例的俯視圖300A，其中標準臨界電壓p型裝置區域140被設置於低臨界電壓p型裝置區域108與超低臨界電壓p型裝置區域112之間，且具有高於低臨界電壓p型裝置區域108以及超低臨界電壓p型裝置區域112的臨界電壓。
在一些實施例中，位於第二虛擬閘極電極128下方之第二連續鰭片120的第二虛擬通道區域，是第二連續鰭片120之第一高摻雜濃度區域302的一部分，且因此，第二虛擬通道區域所具有的摻雜濃度，高於分別位於第一閘極電極122及第二閘極電極124下方之第二連續鰭片120的第二通道區域及第四通道區域。因此，標準臨界電壓p型裝置區域可具有高於低臨界電壓p型裝置區域108以及超低臨界電壓p型裝置區域112的臨界電壓，進而增加了用於將第二虛擬通道區域「導通」的第二虛擬閘極臨界電壓。
第3B圖顯示對應第3A圖之俯視圖300A的線段AA’的積體晶片之一些實施例的截面圖300B。
在一些實施例中，第二連續鰭片120的第一高摻雜濃度區域302包括第二虛擬通道區域174，其中第二連續鰭片120的第一高摻雜濃度區域302具有比第二連續鰭片120的其他區域更高的摻雜濃度。在一些實施例中，第一高摻雜濃度區域302延伸到基板102的底部表面，而在其他實施例中，第一高摻雜濃度區域302並未延伸到基板102中。因此，在一些實施例中，第二虛擬通道區域174具有高於第二通道區域170及第四通道區域172的摻雜濃度。舉例來說，在一些實施例中，第二連續鰭片120具有n型摻雜濃度，而第二源極/汲極區域118具有p型摻雜濃度。在此等實施例中，第二虛擬通道區域174具有比第二通道區域170及第四通道區域172更高濃度的n型摻雜物。與第二虛擬通道區域174有關的第一高摻雜濃度區域302，可使標準臨界電壓p型裝置區域140具有高於低臨界電壓p型裝置區域108以及超低臨界電壓p型裝置區域112的臨界電壓。
第3C圖顯示對應第3A圖之俯視圖300A的線段BB’的積體晶片之一些實施例的截面圖300C。
在一些實施例中，第一虛擬閘極介電層136與第二虛擬閘極介電層134具有大致相等的厚度且包括相同的材料。在進一步的實施例中，第一虛擬閘極電極127與第二虛擬閘極電極128包括相同的材料。在一些實施例中，第二虛擬閘極電極128被設置在第二連續鰭片120上，且第二虛擬通道區域174具有相較於第二連續鰭片120之底部增加的摻雜濃度。在一些實施例中，第一連續鰭片116在第一虛擬通道區域176到第一連續鰭片116之底部可具有大致上相等的摻雜濃度。
第4圖顯示積體晶片之一些實施例的俯視圖400，其中第一源極/汲極區域114的第一者114a及第二者114b耦接至第一源極端子Vsource1 ，而第二源極/汲極區域118的第一者118a及第二者118b耦接至第二源極端子Vsource2 。
在此等實施例中，第一電晶體裝置123a與第三電晶體裝置123c之間的漏電，以及第二電晶體裝置123b與第四電晶體裝置123d之間的漏電是最小的。因此，第一連續鰭片116上之第一虛擬閘極電極127及下方的特徵(例如：第一虛擬閘極介電層、第一虛擬通道區域等)，可包括與第一連續鰭片116上之第一閘極電極122及下方的特徵(例如：第一閘極介電層、第一通道區域等)相同的結構，或是與第一連續鰭片116上之第二閘極電極124及下方的特徵(例如：第二閘極介電層、第三通道區域等)相同的結構。如第4圖之俯視圖400所示，第一虛擬電晶體裝置150具有與第三電晶體裝置123c相同的結構與臨界電壓，且因此，超低臨界電壓n型裝置區域110包括第一虛擬閘極電極127以及第一虛擬電晶體裝置150。
進一步地，在一些實施例中，第二連續鰭片120上之第二虛擬閘極電極128及下方的特徵(例如：第二虛擬閘極介電層、第二虛擬通道區域等)，可包括與第二連續鰭片120上之第一閘極電極122及下方的特徵(例如：第一閘極介電層、第二通道區域等)相同的結構，或是與第二連續鰭片120上之第二閘極電極124及下方的特徵(例如：第二閘極介電層、第四通道區域等)相同的結構。如第4圖之俯視圖400所示，第二虛擬電晶體裝置152具有與第四電晶體裝置123d相同的結構與臨界電壓，且因此，超低臨界電壓p型裝置區域112包括第二虛擬閘極電極128以及第二虛擬電晶體裝置152。
第5圖顯示積體晶片之一些實施例的俯視圖500，其中第一源極/汲極區域114之第一者114a與第二者114b中的至少一者，耦接至汲極端子(例如：Vdrain1 、Vdrain2 )，且第二源極/汲極區域118之第一者118a與第二者118b中的至少一者，耦接至汲極端子(例如：Vdrain1 、Vdrain2 )。
在此等實施例中，可能會發生第一電晶體裝置123a與第三電晶體裝置123c之間的漏電，以及第二電晶體裝置123b與第四電晶體裝置123d之間的漏電。因此，為了減輕這種漏電，第一連續鰭片116上之第一虛擬閘極電極127及下方的特徵(例如：第一虛擬閘極介電層、第一虛擬通道區域等)，可包括與第一連續鰭片116上之第一閘極電極122及下方的特徵(例如：第一閘極介電層、第一通道區域等)不同的結構，以及包括與第一連續鰭片116上之第二閘極電極124及下方的特徵(例如：第二閘極介電層、第三通道區域等) 不同的結構。因此，第一虛擬電晶體裝置150可具有高於第一電晶體裝置123a及第三電晶體裝置123c的臨界電壓。因此，包括第一虛擬閘極電極127的標準臨界電壓n型裝置區域540，可被設置於低臨界電壓n型裝置區域106與超低臨界電壓n型裝置區域110之間，以防止低臨界電壓n型裝置區域106與超低臨界電壓n型裝置區域110之間的漏電。
相似地，在此等實施例中，第二連續鰭片120上之第二虛擬閘極電極128及下方的特徵(例如：第二虛擬閘極介電層、第二虛擬通道區域等)，可包括與第二連續鰭片120上之第一閘極電極122及下方的特徵(例如：第一閘極介電層、第二通道區域等)不同的結構，以及包括與第二連續鰭片120上之第二閘極電極124及下方的特徵(例如：第二閘極介電層、第四通道區域等) 不同的結構。因此，第二虛擬電晶體裝置152可具有高於第二電晶體裝置123b及第四電晶體裝置123d的臨界電壓。因此，包括第二虛擬閘極電極128的標準臨界電壓p型裝置區域140，可被設置於低臨界電壓p型裝置區域108與超低臨界電壓p型裝置區域112之間，以防止低臨界電壓p型裝置區域108與超低臨界電壓p型裝置區域112之間的漏電。
第6圖所示之流程圖，係判斷包含虛擬閘極電極之連續鰭片裝置的設計佈局是否應經過修改，以增加與虛擬閘極電極有關之虛擬閘極電極臨界電壓的方法600的一些實施例的流程圖。此方法可藉由自動設置與選路機台來執行，典型的方式是以在包括微處理器及半導體記憶體的電腦系統上執行的自動設置與選路軟體的形式來執行。
在操作602中，接收用於電路設計圖(circuit schematic)的初始佈局設計，並評估該初始佈局設計，以確認由虛擬閘極電極的一部分所分隔的每一對源極/汲極區域的位置。
在操作604中，對於每一對源極/汲極區域，判斷源極/汲極區域中是否至少有一者耦接到汲極電壓端子。
在操作606中，若源極/汲極區域均未耦接至汲極端子，則該方法以初始佈局設計繼續進行，其中初始佈局設計之虛擬閘極電極的一部分分隔成對的源極/汲極區域。
在操作608中，若源極/汲極區域的至少一者耦接至汲極端子，則修改初始佈局設計，以增加與虛擬閘極電極有關的虛擬閘極臨界電壓，進而形成修改後佈局設計，其中該虛擬閘極電極分隔成對的源極/汲極區域。
第7A圖至第7D圖顯示對應第6圖之方法的各種圖式700A至700D。
第7A圖顯示半導體裝置之第一功能性單元單位702及第二功能性單元單位704的示意圖700A。在此範例中，第一功能性單元單位702包括第一反相器110a及第二反相器110b，而第二功能性單元單位704包括第三反相器110c及第四反相器110d。第一反相器110a包括第一輸入in1以及第一輸出out1，而第二反相器110b包括第二輸入in2以及第二輸出out2。在一些實施例中，第一輸出out1可耦接到第二輸入in2。相似地，在一些實施例中，第三反相器110c包括第三輸入in3以及第三輸出out3，且第四反相器110d包括第四輸入in4以及第二輸出out4。在一些實施例中，第三輸出out3可耦接到第四輸入in4。
如第7B圖之電晶體層級的示意圖700B所示，第一反相器110a與第三反相器110c中的每一者，包括第一p型電晶體M1及第一n型電晶體M3。第一p型電晶體M1及第一n型電晶體M3的閘極電極耦接到輸入端子(例如：用於第一反相器110a的第一輸入in1、用於第三反相器110c的第三輸入in3)，而第一p型電晶體M1及第一n型電晶體M3之個別的汲極區域d1及d3，則耦接至輸出端子(例如：用於第一反相器110a的第一輸出out1、用於第三反相器110c的第三輸出out3)。第二反相器110b與第四反相器110d中的每一者，包括第二p型電晶體M2及第二n型電晶體M4。第二p型電晶體M2及第二n型電晶體M4的閘極電極耦接到輸入端子(例如：用於第二反相器110b的第二輸入in2、用於第四反相器110d的第四輸入in4)，而第二p型電晶體M2及第二n型電晶體M4之汲極區域d2及d4，則分別耦接至輸出端子(例如：用於第二反相器110b的第二輸出out2、用於第四反相器110d的第四輸出out4)。虛擬電晶體D1、虛擬電晶體D2、虛擬電晶體D3及虛擬電晶體D4亦包括在內。應理解的是，如本文所使用之術語「虛擬(dummy)」，應被理解為是指用於模仿其他結構的物理特性的結構(例如：虛擬電晶體模仿附近其他電晶體的結構完整性)，且這是寄生的、電路無法操作的、及/或並非最終製造之裝置中有意為之的電流的一部分。因此，儘管第7A圖中的示意圖700A包括反相器110a-110d，但該電路示意圖並未明確提及第7B圖中所示的虛擬電晶體D1-D4。因此，這些虛擬電晶體D1-D4是為寄生裝置，這是製造上的實際情況，且在第7A圖之示意圖700A的電路設計圖中無意存在。
第7C圖顯示對應第7B圖之電晶體層級的示意圖700B的初始佈局設計700C。初始佈局設計700C再度包括由第一p型電晶體M1與第一n型電晶體M3所組成的第一反相器110a，以及由第二p型電晶體M2與第二n型電晶體M4所組成的第二反相器110b。第一p型電晶體M1及第二p型電晶體M2包括p型源極/汲極區域s1、p型源極/汲極區域d1、p型源極/汲極區域s2、p型源極/汲極區域d2，它們可被設置於第一連續鰭片116上。第一n型電晶體M3及第二n型電晶體M4包括n型源極/汲極區域s3、n型源極/汲極區域d3、n型源極/汲極區域s4、n型源極/汲極區域d4，它們可被設置於第二連續鰭片120上，其中第二連續鰭片120與第一連續鰭片116彼此間隔。因此，在一些實施例中，p型源極/汲極區域s1、d1、s2、d2被設置於第一連續鰭片116上，其中第一連續鰭片116為n型，而n型源極/汲極區域s3、 d3、s4、d4被設置於第二連續鰭片120上，其中第二連續鰭片120為p型。儘管第一p型電晶體M1及第二p型電晶體M2被設置於第一連續鰭片116上，但第一p型電晶體M1可具有與第二p型電晶體M2不同的臨界電壓。相似地，儘管第一n型電晶體M3及第二n型電晶體M4被設置於第二連續鰭片120上，但第一n型電晶體M3可具有與第二n型電晶體M4不同的臨界電壓。
當虛擬閘極電極706在第一p型電晶體M1與第二p型電晶體M2之間覆蓋於第一連續鰭片116上，但並未覆蓋於第一功能性單元單位702之第二連續鰭片120上時，第一虛擬電晶體D1被建構於第一功能性單元單位702中。當虛擬閘極電極708在第一n型電晶體M3與第二n型電晶體M4之間覆蓋於第二連續鰭片120上，但並未覆蓋於第一功能性單元單位702之第一連續鰭片116上時，第二虛擬電晶體D2被建構於第一功能性單元單位702中。當虛擬閘極電極710在第一p型電晶體M1與第二p型電晶體M2之間覆蓋於第一連續鰭片116上，但並未覆蓋於第二功能性單元單位704之第二連續鰭片120上時，第三虛擬電晶體D3被建構於第二功能性單元單位704中。當虛擬閘極電極712在第一n型電晶體M3與第二n型電晶體M4之間覆蓋於第二連續鰭片120上，但並未覆蓋於第二功能性單元單位704之第一連續鰭片116上時，第四虛擬電晶體D4被建構於第二功能性單元單位704中。
如第6圖之操作602所述，可評估第7C圖之初始佈局設計700C以確認由虛擬閘極電極的一部分所分隔的每一對源極/汲極區域的位置。因此，在第7C圖之初始佈局設計700C中，第一虛擬閘極電晶體D1具有分隔第一對源極/汲極區域P1的虛擬閘極電極706，其中第一對源極/汲極區域P1包括第一汲極區域d1(亦稱為p型源極/汲極區域d1)以及第二源極區域s2(亦稱為p型源極/汲極區域s2)。第二虛擬閘極電晶體D2具有分隔第二對源極/汲極區域P2的虛擬閘極電極708，其中第二對源極/汲極區域P2包括第三汲極區域d3(亦稱為n型源極/汲極區域d3)以及第四源極區域s4(亦稱為n型源極/汲極區域s4)。第三虛擬閘極電晶體D3具有分隔第三對源極/汲極區域P3的虛擬閘極電極710，其中第三對源極/汲極區域P3包括第一源極區域s1(亦稱為p型源極/汲極區域s1)以及第二源極區域s2(亦稱為p型源極/汲極區域s2)。第四虛擬閘極電晶體D4具有分隔第四對源極/汲極區域P4的虛擬閘極電極712，其中第四對源極/汲極區域P4包括第三源極區域s3(亦稱為n型源極/汲極區域s3)以及第四源極區域s4(亦稱為n型源極/汲極區域s4)。在一些實施例中，第一至第四源極區域s1-s4可耦接至電壓源(Vss、Vdd)，而第一至第四汲極區域d1-d4(其中第二汲極區域d2亦稱為p型源極/汲極區域d2，而第四汲極區域d4亦稱為n型源極/汲極區域d4)可耦接至輸出(out1-out4)，或稱為汲極端子。
對於第7C圖之初始佈局設計700C中的第一對源極/汲極區域P1，當進入第6圖之操作604時，判斷第一對源極/汲極區域P1包括至少一個汲極區域(第一汲極區域d1)。
對於第7C圖之初始佈局設計700C中的第二對源極/汲極區域P2，當進入第6圖之操作604時，判斷第二對源極/汲極區域P2包括至少一個汲極區域(第三汲極區域d3)。
對於第7C圖之初始佈局設計700C中的第三對源極/汲極區域P3，當進入第6圖之操作604時，判斷第三對源極/汲極區域P3並未包括至少一個汲極區域。
對於第7C圖之初始佈局設計700C中的第四對源極/汲極區域P4，當進入第6圖之操作604時，判斷第四對源極/汲極區域P4並未包括至少一個汲極區域。
如第7D圖之修改後佈局設計700D所示，對第一對源極/汲極區域P1及第二對源極/汲極區域P2進行第6圖之操作608，並對第三對源極/汲極區域P3及第四對源極/汲極區域P4進行第6圖之操作606。
根據第6圖之操作606，第三虛擬電晶體D3及第四電晶體裝置D4未被修改。這是因為第三虛擬電晶體D3及第四電晶體裝置D4的虛擬閘極電極710及712位於相鄰的源極區域之間，且因此由於源極處於相同或相似的電壓電位，所以漏電的可能性很小。因此，第7C圖之初始佈局設計700C中的第三虛擬電晶體D3與第7D圖之修改後佈局設計700D中的第三虛擬電晶體D3具有相同的結構，並因此具有相同的臨界電壓。因此，第7C圖之初始佈局設計700C中的第四虛擬電晶體D4與第7D圖之修改後佈局設計700D中的第四虛擬電晶體D4具有相同的結構，並因此具有相同的臨界電壓。
根據第6圖之操作608，第7C圖之第一虛擬電晶體D1的結構被修改，以形成第7D圖之修改後佈局設計700D中的第一修改後虛擬電晶體D1_mod。這是因為第一虛擬電晶體D1被設置於源極(第二源極區域s2)與汲極(第一汲極區域d1)之間，且這些源極與汲極區域(第二源極區域s2、第一汲極區域d1)由於在操作期間處於不同的電壓電位而具有更高之漏電的可能性。因此，第一修改後虛擬電晶體D1_mod具有比第7C圖之初始佈局設計700C中的第一虛擬電晶體D1更高的臨界電壓，以幫助降低第7D圖之修改後佈局設計700D中的電流洩漏的風險。第一修改後虛擬電晶體D1_mod亦可具有比第一功能單元單位702中的第一p型電晶體M1及第二p型電晶體M2更高的臨界電壓，以防止第一p型電晶體M1與第二p型電晶體M2之間的漏電。
進一步地，根據第6圖之操作608，第7C圖之第二虛擬電晶體D2的結構被修改，以形成第7D圖之修改後佈局設計700D中的第二修改後虛擬電晶體D2_mod。第二修改後虛擬電晶體D2_mod具有比第7C圖之初始佈局設計700C中的第二虛擬電晶體D2更高的臨界電壓，以幫助降低第7D圖之修改後佈局設計700D中的電流洩漏的風險。第二修改後虛擬電晶體D2_mod亦可具有比第一功能單元單位702中的第一n型電晶體M3及第二n型電晶體M4更高的臨界電壓，以防止第一n型電晶體M3與第二n型電晶體M4之間的漏電。
應理解的是，第一修改後虛擬電晶體D1_mod及第二修改後虛擬電晶體D2_mod的形成，可藉由修改與它們有關的虛擬閘極電極(虛擬閘極電極706、708)、虛擬閘極介電層、虛擬通道區域、及/或其組合來達成，以增加「導通(允許流動的電荷載子流通穿過)」與它們有關之虛擬閘極電極下方的與它們有關之虛擬通道區域所需的與它們有關之虛擬臨界電壓。舉例來說，在一些實施例中，可藉由修改第一修改後虛擬電晶體D1_mod之虛擬閘極電極706下方的第一連續鰭片116的摻雜濃度，來形成第一修改後虛擬電晶體D1_mod，而在其他實施例中，可藉由在第一修改後虛擬電晶體D1_mod之虛擬閘極電極706與第一修改後虛擬電晶體D1_mod之虛擬閘極介電層之間增加功函數層，來形成第一修改後虛擬電晶體D1_mod。功函數層可包括不同於第一修改後虛擬電晶體D1_mod之虛擬閘極電極706的材料，並因此影響第一修改後虛擬電晶體D1_mod的虛擬臨界電壓。
第7D圖之修改後佈局設計700D在積體晶片上具有與第7C圖之初始佈局設計700C相同的表面積。因此，可藉由修改虛擬電晶體以增加虛擬臨界電壓的方式，在不增加積體晶片之表面積的情況下，減輕具有不同臨界電壓的電晶體之間的漏電。
第8圖、第9A圖至第9C圖以及第10圖分別顯示一方法的一些實施例的透視圖800、透視圖900A-900C以及透視圖1000，該方法以修改第一虛擬閘極電極之材料的方式，來增加與第一虛擬閘極電極有關之第一虛擬臨界電壓，並藉此修改第7C圖的初始佈局設計700C以形成第7D圖的修改後佈局設計700D。儘管第8圖、第9A圖至第9C圖以及第10圖被描述為關於一種方法，但應理解的是，第8圖、第9A圖至第9C圖以及第10圖所揭露的結構並不限於此種方法，而是可作為獨立於此方法之獨立存在的結構。
如第8圖之透視圖800所示，第一連續鰭片116及第二連續鰭片120被形成於基板102上。第一連續鰭片116及第二連續鰭電120由基板102形成，因此第一連續鰭片116、第二連續鰭片120及基板102可包括相同的半導體材料，舉例來說，例如矽、鍺等。在一些實施例中，第一連續鰭片116與第二連續鰭片120可包括彼此不同的摻雜類型及/或不同的摻雜濃度。
為了形成第一連續鰭片116及第二連續鰭片120，可摻雜基板102，例如藉由離子佈植(ion implantation)來摻雜。在此等實施例中，可選擇性地摻雜基板102，使得當第一連續鰭片116被形成時，其為p型，而當第二連續鰭片120被形成時，其為n型。在摻雜基板102後，可經由微影(photolithography)及移除(例如：蝕刻)製程移除基板102的一些部分，以形成並定義自基板102突出的第一連續鰭片116及第二連續鰭片120。隔離結構104可被形成以圍繞第一連續鰭片116及第二連續鰭片120的一些部分，並覆蓋基板102。在一些實施例中，隔離結構104包括介電材料，舉例來說，例如氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(borosilicate glass, BSG)、磷矽酸鹽玻璃(phosphoric silicate glass, PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、低k值氧化物(例如：碳摻雜氧化物、SiCOH)等。
如第9A圖之透視圖900A所示，在一些實施例中，第一閘極電極122可被形成在第一連續鰭片116及第二連續鰭片120上。隔離結構104、第一連續鰭片116及第二連續鰭120的其他部分可被遮罩覆蓋，使得第一閘極電極122可經由沉積製程而被選擇性地形成，沉積製程例如物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(chemical vapor deposition, CVD)、PECVD、原子層沉積(atomic layer deposition, ALD)、濺鍍(sputtering)等。在一些實施例中，第一閘極電極122可包括第一導電材料，舉例來說，例如鋁、釕、鈀、鉭、鈦等。進一步地，在一些實施例中，在形成第一閘極電極122之前，可在第一連續鰭片116及第二連續鰭片120上選擇性地形成第一閘極介電層(第1A圖之第一閘極介電層130)。在一些實施例中，第一閘極介電層(第1C圖之第一閘極介電層130)可具有第一厚度t1 ，且包括高k值介電質，舉例來說，例如氧化鋁、氧化鉿等。在其他實施例中，舉例來說，第一閘極電極122可包括多晶矽，而第一閘極介電層(第1A圖之第一閘極介電層130)可包括二氧化矽。
如第9B圖之透視圖900B所示，在一些實施例中，第二閘極電極124可被形成在第一連續鰭片116及第二連續鰭片120上，且第二虛擬閘極電極128可被形成在第二連續鰭片120上。在此等實施例中，第二閘極電極124及第二虛擬閘極電極128可分別包括第二材料及第三材料，其中第二材料與第三材料相同。因為第二閘極電極124與第二虛擬閘極電極128包括相同的材料，因此它們可以同時形成。進一步地，在形成第二閘極電極124及第二虛擬閘極電極128之前，可在第一連續鰭片116及/或第二連續鰭片120上形成第二閘極介電層(第1A圖之第二閘極介電層132)及第二虛擬閘極介電層(第1A圖之第二虛擬閘極介電層134)。
在一些實施例中，第二閘極電極124的第二材料及第二虛擬閘極電極128的第三材料可不同於第一閘極電極122的第一材料，因為在一些實施例中，與被設置於第二連續鰭片120上之第二閘極電極124及第二虛擬閘極電極128有關的臨界電壓，不同於與被設置於第二連續鰭片上之第一閘極電極122有關的臨界電壓。在一些實施例中，第二閘極電極124及第二虛擬閘極電極128可包括導電材料，舉例來說，例如鋁、釕、鈀、鉭、鈦等。
在一些實施例中，第二閘極介電層(第1C圖之第二閘極介電層132)及第二虛擬閘極介電層(第1C圖之第二虛擬閘極介電層134)，可分別具有第二厚度(第1C圖之第二厚度t2 )及第三厚度(第1C圖之第三厚度t3 )。在第9B圖之透視圖900B中，因為與被設置於第二連續鰭片120上之第二閘極電極124有關的臨界電壓，與被設置於第二連續鰭片120上之第二虛擬閘極電極128相同，因此第二厚度(第1C圖之第二厚度t2 )可約略等於第三厚度(第1C圖之第三厚度t3 )。在一些實施例中，第二閘極介電層(第1A圖之第二閘極介電層132)及第二虛擬閘極介電層(第1A圖之第二虛擬閘極介電層134)可包括相同的高k值介電材料，舉例來說，例如氧化鋁、氧化鉿等。在其他實施例中，舉例來說，第二閘極電極124及第二虛擬閘極電極128可包括多晶矽，且第二閘極介電層(第1A圖之第二閘極介電層132)及第二虛擬閘極介電層(第1A圖之第二虛擬閘極介電層134)可包括二氧化矽。
如第9C圖之透視圖900C所示，在一些實施例中，第一虛擬閘極電極127可被形成在第一連續鰭片116上。在此等實施例中，第一虛擬閘極電極127可自行包括第四材料。在一些實施例中，第一虛擬閘極電極127的第四材料，可不同於分屬第一閘極電極122、第二閘極電極124及第二虛擬閘極電極128的第一材料、第二材料及第三材料。因此，第一虛擬閘極電極127可包括與第一閘極電極122及第二閘極電極124不同的材料，使得與第一虛擬閘極電極有關的臨界電壓，高於與被設置於第一連續鰭片116上之第一閘極電極122及第二閘極電極124有關的臨界電壓。在一些實施例中，舉例來說，第一虛擬閘極電極127可包括一個以上的導電層，其中至導電層的至少一者包括第四材料。進一步地，在形成第一虛擬閘極電極127之前，可在第一連續鰭片116上形成第一虛擬閘極介電層(第1D圖之第一虛擬閘極介電層136)。在一些實施例中，第一閘極電極122、第二閘極電極124、第一虛擬閘極電極127、以及第二虛擬閘極電極128中的每一者所具有的厚度，舉例來說，可處於約1奈米至約6奈米之間的範圍。在一些實施例中，第一閘極電極122、第二閘極電極124、第一虛擬閘極電極127、及/或第二虛擬閘極電極128並不具有相同的厚度。
因此，可藉由在第一連續鰭片116上選擇性地形成第一虛擬閘極電極127來形成包括第一虛擬閘極電極127的標準臨界電壓n型裝置區域(第5圖之標準臨界電壓n型裝置區域540)，其中第一虛擬閘極電極127包括與第一閘極電極122、第二閘極電極124、以及第二虛擬閘極電極128不同的材料，如第9A圖至第9C圖之透視圖900A-900C所示。
如第10圖的透視圖1000所示，在一些實施例中，第一源極/汲極區域114可被形成在第一連續鰭片116的一些部分上，其中這些部分並沒有位於第一閘極電極122、第二閘極電極124或第一虛擬閘極電極127之下。在一些實施例中，第二源極/汲極區域118可被形成在第二連續鰭片120的一些部分上，其中這些部分並沒有位於第一閘極電極122、第二閘極電極124或第二虛擬閘極電極128之下。 在一些實施例中，可藉由分別移除第一連續鰭片116及第二連續鰭片120的上方部分，並磊晶生長各自的第一源極/汲極區域114及第二源極/汲極區域118，來形成第一源極/汲極區域114及第二源極/汲極區域118。在其他實施例中，可藉由摻雜未被第一閘極電極122、第二閘極電極124、第一虛擬閘極電極127、及/或第二虛擬閘極電極128所覆蓋的第一連續鰭片116及第二連續鰭片120，來形成第一源極/汲極區域114及第二源極/汲極區域118。第一源極/汲極區域114具有與第一連續鰭片116相反的摻雜類型。舉例來說，在一些實施例中，第一連續鰭片116是p型的，也因此，第一源極/汲極區域114被形成為n型。相似地，第二源極/汲極區域118具有與第二連續鰭片120相反的摻雜類型。舉例來說，在一些實施例中，第二連續鰭片120是n型的，也因此，第二源極/汲極區域118被形成為p型。
第11圖顯示對應第8圖、第9A圖至第9C圖以及第10圖之方法1100的一些實施例的流程圖。
儘管下文將方法1100作為一系列的操作或事件來繪製及描述，但應理解的是，所示之此等操作或事件的順序，不應以限制性的意義來解釋。舉例來說，除了本文所示及/或描述的那些操作或事件之外，某些操作能夠以不同的順序發生及/或與其他操作或事件同時發生。此外，實現本文所描述的一或多個態樣或實施例可能不需要所有圖示的操作。進一步地，本文所描述的一或多個操作可在一或多個單獨的操作及/或階段中執行。
在操作1102中，形成自具有第一摻雜類型的基板突出的第一連續鰭片。第8圖顯示對應操作1102的一些實施例的透視圖800。
在操作1104中，在第一連續鰭片上形成具有第一材料的第一閘極電極。第9A圖顯示對應操作1104的一些實施例的透視圖900A。
在操作1106中，在第一連續鰭片上形成具有第二材料的第二閘極電極，其中第二材料不同於第一閘極電極的第一材料。第9B圖顯示對應操作1106的一些實施例的透視圖900B。
在操作1108中，在第一閘極電極與第二閘極電極之間形成第一虛擬閘極電極，其中第一虛擬閘極電極包括不同於第一材料及第二材料的第四材料，且其中與第一虛擬閘極電極有關的臨界電壓，高於與第一閘極電極和第二閘極電極有關的臨界電壓。第9C圖顯示對應操作1108的一些實施例的透視圖900C。
在操作1110中，具有第二摻雜類型的源極/汲極區域被形成在第一連續鰭片上以及第一閘極電極、第二閘極電極與第一虛擬閘極電極之間。第10圖顯示對應操作1110的一些實施例的透視圖1000。
第12圖、第13A圖至第13C圖、第14A圖、第14B圖、以及第15圖分別顯示一方法的一些實施例的透視圖1200、透視圖1300A-1300C、透視圖1400A、透視圖1400B、以及透視圖1500，該方法以增加第一虛擬閘極電極下方之第一虛擬通道區域的摻雜濃度的方式，來增加與第一虛擬閘極電極有關之第一虛擬臨界電壓，並藉此修改第7C圖的初始佈局設計700C以形成第7D圖的修改後佈局設計700D。儘管第12圖、第13A圖至第13C圖、第14A圖、第14B圖、以及第15圖被描述為關於一種方法，但應理解的是，第12圖、第13A圖至第13C圖、第14A圖、第14B圖、以及第15圖所揭露的結構並不限於此種方法，而是可作為獨立於此方法之獨立存在的結構。
如第12圖之透視圖1200所示，在一些實施例中，第一連續鰭片116、第二連續鰭片120、以及隔離結構104，可被形成在基板102上，如參照第8圖所述。
如第13A圖之透視圖1300A所示，在一些實施例中，可以在第一連續鰭片116及第二連續鰭片120上形成第一遮罩結構1302。可經由圖案化(例如：微影)及移除(例如：蝕刻)製程來圖案化第一遮罩結構1302，以曝露第一連續鰭片116的第一部分1304，其中第一連續鰭片116的第一部分1304對應第一虛擬閘極電極(第7B圖之第一虛擬閘極電極127)將覆蓋於第一連續鰭片116上的位置。
如第13B圖之透視圖1300B所示，在一些實施例中，可實施摻雜製程1306，使得第二高摻雜濃度區域1308被形成在第一連續鰭片116的第一部分(第13A圖的第一部分1304)上。在一些實施例中，摻雜製程1306可為離子佈植製程。第一遮罩結構1302可自摻雜製程1306中保護第一連續鰭片116及第二連續鰭片120的其餘部分。
如第13C圖之透視圖1300C所示，在一些實施例中，第一遮罩結構(第13B圖之第一遮罩結構1302)被移除。在一些實施例中，第一遮罩結構(第13B圖之第一遮罩結構1302)為光阻材料，且因此，第一遮罩結構(第13B圖之第一遮罩結構1302)經由剝離(stripping)而被移除。第一連續鰭片116包括第二高摻雜濃度區域1308，在一些實施例中，第二高摻雜濃度區域1308具有高於第一連續鰭片116之周圍部分的摻雜濃度。在一些實施例中，第二高摻雜濃度區域1308與第一連續鰭片116的周圍部分可包括相同的第一摻雜類型。
應理解的是，在其他實施例中，可在形成第一連續鰭片116之前，形成第一連續鰭片116的第二高摻雜濃度區域1308。在此等實施例中，舉例來說，可在形成第一連續鰭片116之前在基板102上實施摻雜製程(第13B圖之摻雜製程1306)。
如第14A圖之透視圖1400A所示，在一些實施例中，第一閘極電極122可被沉積在第一連續鰭片116及第二連續鰭片120上，舉例來說，如參照第9A圖所述。
如第14B圖之透視圖1400B所示，在一些實施例中，第二閘極電極124、第一虛擬閘極電極127及第二虛擬閘極電極128可被形成在第一連續鰭片116及第二連續鰭片120上。在一些實施例中，第二閘極電極124、第一虛擬閘極電極127及第二虛擬閘極電極128可包括相同的導電材料，舉例來說，例如鋁、釕、鈀、鉭、鈦等。進一步地，在一些實施例中，第二閘極電極124，第一虛擬閘極電極127及第二虛擬閘極電極128可包括不同於第一閘極電極122的材料。
因此，可藉由選擇性地摻雜第一連續鰭片116的第一部分(第13A圖之第一部分1304)來形成包括第一虛擬閘極電極127的標準臨界電壓n型裝置區域(第5圖之標準臨界電壓n型裝置區域540)，其中第一虛擬閘極電極127被設置於第一連續鰭片116的第二高摻雜濃度區域1308上，且與第一虛擬閘極電極127有關的臨界電壓，高於與被設置於第一連續鰭片116上之第一閘極電極122及第二閘極電極124有關的臨界電壓。
如第15圖的透視圖1500所示，在一些實施例中，第一源極/汲極區域114可被形成在第一連續鰭片116的一些部分上，其中這些部分並沒有位於第一閘極電極122、第二閘極電極124、或是第一虛擬閘極電極127之下。在一些實施例中，第二源極/汲極區域118可被形成在第二連續鰭片120的一些部分上，其中這些部分並沒有位於第一閘極電極122、第二閘極電極124、或是第二虛擬閘極電極128之下。在一些實施例中，第一源極/汲極區域114以及第二源極/汲極區域118可使用如第10圖所述的方法來形成。
第16圖顯示對應第12圖、第13A圖至第13C圖、第14A圖、第14B圖、以及第15圖之方法1600的一些實施例的流程圖。
儘管下文將方法1600作為一系列的操作或事件來繪製及描述，但應理解的是，所示之此等操作或事件的順序，不應以限制性的意義來解釋。舉例來說，除了本文所示及/或描述的那些操作或事件之外，某些操作能夠以不同的順序發生及/或與其他操作或事件同時發生。此外，實現本文所描述的一或多個態樣或實施例可能不需要所有圖示的操作。進一步地，本文所描述的一或多個操作可在一或多個單獨的操作及/或階段中執行。
在操作1602中，形成自具有第一摻雜類型之基板突出的第一連續鰭片。第12圖顯示對應操作1602的一些實施例的透視圖1200。
在操作1604中，選擇性地摻雜第一連續鰭片的第一部分，以增加第一連續鰭片的第一部分的摻雜濃度。第13A圖至第13C圖顯示對應操作1604的一些實施例的透視圖1300A-1300C。
在操作1606中，於第一連續鰭片上形成與第一臨界電壓有關的第一閘極電極。第14A圖顯示對應操作1606的一些實施例的透視圖1400A。
在操作1608中，在第一連續鰭片上形成第二閘極電極以及第一虛擬閘極電極，其中第二閘極電極與第二臨界電壓有關且第二臨界電壓不同於第一臨界電壓，且其中第一虛擬閘極電極與第一虛擬閘極臨界電壓有關，並且第一虛擬閘極臨界電壓大於第一臨界電壓及第二臨界電壓。第14B圖顯示對應操作1608的一些實施例的透視圖1400B。
在操作1610中，源極/汲極區域被形成在第一連續鰭片上，以及第一閘極電極、第二閘極電極與第一虛擬閘極電極之間，其中源極/汲極區域具有第二摻雜類型。第15圖顯示對應操作1610的一些實施例的透視圖1500。
因此，本揭露係有關於一種結構及對應的方法，用於形成包括第一虛擬閘極電極的積體晶片，該第一虛擬閘極電極被設置於第一連續鰭片上，且被設置於具有第一臨界電壓的第一電晶體裝置與具有不同於第一臨界電壓之第三臨界電壓的第三電晶體裝置之間，其中若直接位於第一虛擬閘極電極旁邊的至少一個源極/汲極區域耦接到汲極端子，則與第一虛擬閘極電極有關的第一虛擬臨界電壓被增加到大於第一臨界電壓及第三臨界電壓。
因此，在一些實施例中，本揭露係有關於一種多重電晶體裝置的製造方法。上述製造方法包括：接收用於電路設計圖的初始佈局設計，初始佈局設計包括設置於連續鰭片上的第一閘極電極、第二閘極電極、以及虛擬閘極電極，其中虛擬閘極電極被設置於第一閘極電極與第二閘極電極之間，第一源極/汲極區域被設置於第一閘極電極與虛擬閘極電極之間，且第二源極/汲極區域被設置於第二閘極電極與虛擬閘極電極之間，其中第一閘極電極對應具有第一臨界電壓的第一電晶體，第二閘極電極對應具有第二臨界電壓的第二電晶體，而虛擬閘極電極對應具有虛擬臨界電壓且分隔第一電晶體與第二電晶體的虛擬電晶體；判斷第一源極/汲極區域或第二源極/汲極區域中的至少一者是否對應電路設計圖中的一汲極；以及當第一源極/汲極區域或第二源極/汲極區域中的至少一者對應電路設計圖中的上述汲極時，修改初始佈局設計以將虛擬電晶體之虛擬臨界電壓增加為修改後虛擬臨界電壓，藉此提供修改後佈局設計，其中虛擬電晶體所具有之修改後虛擬臨界電壓高於第一臨界電壓及第二臨界電壓中的每一者。
在一或多個實施例中，第一電晶體在修改後佈局設計中保持第一臨界電壓，且第二電晶體在修改後佈局設計中保持第二臨界電壓。在一或多個實施例中，虛擬閘極介電層被設置於虛擬閘極電極與連續鰭片之間，且初始佈局設計的修改包括：在虛擬閘極電極與虛擬閘極介電層之間形成功函數層。在一或多個實施例中，初始佈局設計具有位在基板上的第一面積，且其中修改後佈局設計具有位在基板上的第二面積，第二面積等於第一面積。在一或多個實施例中，初始佈局設計的修改包括：調整連續鰭片的形成製程，以選擇性地增加連續鰭片被虛擬閘極電極所覆蓋的部分的摻雜濃度。在一或多個實施例中，初始佈局設計的修改包括：調整用於形成虛擬閘極電極的沉積製程，以改變虛擬閘極電極的材料、摻雜濃度、及/或厚度。
在其他實施例中，本揭露係有關於一種多重電晶體裝置。上述多重電晶體裝置包括：一連續鰭片，自基板突出，連續鰭片在第一方向上延伸；第一電晶體裝置，具有第一臨界電壓且包括：第一閘極電極，在基本上垂直於第一方向的第二方向上延伸，其中第一閘極電極直接覆蓋連續鰭片的第一通道區域，以及包括連續鰭片的第一源極/汲極區域及第二源極/汲極區域，其中第一閘極電極將第一源極/汲極區域與第二源極/汲極區域分隔；第二電晶體裝置，具有不同於第一臨界電壓的第二臨界電壓，第二電晶體裝置包括：第二閘極電極，在第二方向上延伸且直接覆蓋連續鰭片的第二通道區域，以及包括連續鰭片的第三源極/汲極區域及第四源極/汲極區域，其中第二閘極電極將第三源極/汲極區域與第四源極/汲極區域分隔；以及虛擬電晶體裝置，具有虛擬閘極臨界電壓且包括：虛擬閘極電極，在第二方向上延伸且直接覆蓋連續鰭片的虛擬通道區域，其中虛擬閘極電極直接位於第二源極/汲極區域與第三源極/汲極區域之間，且虛擬閘極臨界電壓大於第一臨界電壓與第二臨界電壓。
在一或多個實施例中，第二源極/汲極區域或第三源極/汲極區域中的至少一者耦接至汲極端子。在一或多個實施例中，虛擬閘極電極與第一閘極電極相比具有不同結構。在一或多個實施例中，上述不同結構是在材料及/或摻雜濃度上有所不同。在一或多個實施例中，連續鰭片的第一通道區域具有第一摻雜濃度，且連續鰭片的第二通道區域具有約略等於第一摻雜濃度的第二摻雜濃度。在一或多個實施例中，連續鰭片的虛擬通道區域具有第三摻雜濃度，第三摻雜濃度不同於第一摻雜濃度及第二摻雜濃度。在一或多個實施例中，上述多重電晶體裝置更包括：第一閘極介電層，設置於第一閘極電極與連續鰭片的第一通道區域之間；第二閘極介電層，設置於第二閘極電極與連續鰭片的第二通道區域之間；以及虛擬閘極介電層，設置於虛擬閘極電極與虛擬通道區域之間，其中虛擬閘極介電層具有不同於第一閘極介電層及第二閘極介電層的厚度。
在又一些實施例中，本揭露係有關於一種積體晶片。上述積體晶片包括：第一連續鰭片，設置於基板上且在第一方向上延伸；第二連續鰭片，設置於基板上，在第一方向上延伸，且在基本上垂直於第一方向的第二方向上與第一連續鰭片間隔；第一閘極電極，在第二方向上延伸，且被設置於第一連續鰭片的第一通道區域上以定義第一電晶體裝置，並被設置於第二連續鰭片的第二通道區域上以定義第二電晶體裝置；第二閘極電極，在第二方向上延伸，且被設置於第一連續鰭片的第三通道區域上以定義第三電晶體裝置，並被設置於第二連續鰭片的第四通道區域上以定義第四電晶體裝置；第一虛擬閘極電極，設置於第一閘極電極與第二閘極電極之間，且被設置於第一連續鰭片之第一虛擬通道區域上以定義第一虛擬電晶體裝置，其中第一虛擬電晶體裝置與第一電晶體裝置共享一第一源極/汲極區域，且第一虛擬電晶體裝置與第三電晶體裝置共享第二源極/汲極區域；以及第二虛擬閘極電極，設置於第一閘極電極與第二閘極電極之間，且被設置於第二連續鰭片之第二虛擬通道區域上以定義第二虛擬電晶體裝置，其中第二虛擬閘極電極在第二方向上與第一虛擬閘極電極間隔，其中第二虛擬電晶體裝置與第二電晶體裝置共享第三源極/汲極區域，且第二虛擬電晶體裝置與第四電晶體裝置共享第四源極/汲極區域；其中第一電晶體裝置具有不同於第三電晶體裝置的臨界電壓，且第一虛擬電晶體裝置具有高於第一電晶體裝置及第三電晶體裝置的臨界電壓。
在一或多個實施例中，第二電晶體裝置具有不同於第四電晶體裝置的臨界電壓，且第二虛擬電晶體裝置具有高於第二電晶體裝置及第四電晶體裝置的臨界電壓。在一或多個實施例中，第二虛擬電晶體裝置具有與第四電晶體裝置約略相等的臨界電壓。在一或多個實施例中，第三源極/汲極區域及上述第四源極/汲極區域耦接至源極端子。在一或多個實施例中，第一源極/汲極區域或第二源極/汲極區域中的至少一者耦接至汲極電壓端子。在一或多個實施例中，第一通道區域及第三通道區域中的每一者具有第一摻雜濃度，而第一虛擬通道區域具有上述第一摻雜濃度的第二摻雜濃度。在一或多個實施例中，第一虛擬閘極電極與第二虛擬閘極電極包括不同的結構。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100A:透視圖 102:基板 104:隔離結構 114:第一源極/汲極區域 116:第一連續鰭片 118:第二源極/汲極區域 120:第二連續鰭片 122:第一閘極電極 123a:第一電晶體裝置 123b:第二電晶體裝置 123c:第三電晶體裝置 123d:第四電晶體裝置 124:第二閘極電極 127:第一虛擬閘極電極 128:第二虛擬閘極電極 130:第一閘極介電層 132:第二閘極介電層 134:第二虛擬閘極介電層 150:第一虛擬電晶體裝置 152:第二虛擬電晶體裝置 100B:俯視圖 106:低臨界電壓n型裝置區域 108:低臨界電壓p型裝置區域 110:超低臨界電壓n型裝置區域 112:超低臨界電壓p型裝置區域 114a:第一者 114b:第二者 118a:第一者 118b:第二者 140:標準臨界電壓p型裝置區域 AA’,BB’,CC’:線段 100C:截面圖 128t:最頂部表面 t1 :第一厚度 t2 :第二厚度 t3 :第三厚度 170:第二通道區域 172:第四通道區域 174:第二虛擬通道區域 100D:截面圖 102d:摻雜部分 102u:未摻雜部分 136:第一虛擬閘極介電層 176:第一虛擬通道區域 182:點線 t4 :第四厚度 100E:截面圖 192:點線 200A:俯視圖 VG1 :第一閘極端子 VG2 :第二閘極端子 VTG1 :第一虛擬閘極端子 VTG2 :第二虛擬閘極端子 Vdrain1 :第一汲極端子 Vdrain2 :第二汲極端子 Vsource1 :第一源極端子 Vsource2 :第二源極端子 200B:俯視圖 212:第一範例性路徑 214:第二範例性路徑 216:第三範例性路徑 218:第四範例性路徑 220:範例性漏電路徑 300A:俯視圖 302:第一高摻雜濃度區域 300B:截面圖 300C:截面圖 400:俯視圖 500:俯視圖 540:標準臨界電壓n型裝置區域 600:方法 602~608:操作 700A:示意圖 110a:第一反相器 110b:第二反相器 110c:第三反相器 110d:第四反相器 702:第一功能性單元單位 704:第二功能性單元單位 in1:第一輸入 in2:第二輸入 in3:第三輸入 in4:第四輸入 out1:第一輸出 out2:第二輸出 out3:第三輸出 out4:第四輸出 700B:示意圖 M1:第一p型電晶體 M2:第二p型電晶體 M3:第一n型電晶體 M4:第二n型電晶體 D1~D4:虛擬電晶體 s1:第一源極區域 s2:第二源極區域 s3:第三源極區域 s4:第四源極區域 d1:第一汲極區域 d2:第二汲極區域 d3:第三汲極區域 d4:第四汲極區域 700C:初始佈局設計 706~712:虛擬閘極電極 P1:第一對源極/汲極區域 P2:第二對源極/汲極區域 P3:第三對源極/汲極區域 P4:第四對源極/汲極區域 700D:修改後佈局設計 D1_mod:第一修改後虛擬電晶體 D2_mod:第二修改後虛擬電晶體 800:透視圖 900A~900C:透視圖 1000:透視圖 1100:方法 1102~1110:操作 1200:透視圖 1300A:透視圖 1302:第一遮罩結構 1304:第一部分 1300B:透視圖 1306:摻雜製程 1308:第二高摻雜濃度區域 1300C:透視圖 1400A,1400B:透視圖 1500:透視圖 1600:方法 1602~1610:操作 1700:佈局圖式 1710:功能性單元單位 1710a,1710b:第一功能性單元 1720:功能性單元單位 1720a,1720b:功能性單元 1730~1760:功能性單元單位 SVT:標準電壓臨界值 LVT:低電壓臨界值 uLVT:超低電臨界值
本揭露之態樣自後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1A圖至第1E圖顯示積體晶片的一些實施例的各種圖式，該積體晶片包括第一虛擬閘極電極，第一虛擬閘極電極設置於第一閘極電極與第二閘極電極之間、設置於連續鰭片之上、以及對應第一虛擬電晶體裝置，該虛擬電晶體裝置具有高於周遭之電晶體裝置的臨界電壓。 第2A圖至第2B圖顯示電路示意圖的一些實施例的俯視圖，該電路示意圖對應第一連續鰭片及第二連續鰭片上的第一閘極電極、第二閘極電極、第一虛擬閘極電極、以及第二虛擬閘極電極。 第3A圖至第3C圖顯示積體晶片的一些實施例的各種圖式，該積體晶片包括第一連續鰭片及第二連續鰭片，其中第二連續鰭片在第二虛擬閘極電極下方，具有高於第一閘極電極和第二閘極電極下方的摻雜濃度。 第4圖顯示積體晶片的一些實施例的俯視圖，該積體晶片包括耦接至第一源極端子的第一對源極/汲極區域之間的第一虛擬閘極電極，以及包括耦接至第二源極端子的第二對源極/汲極區域之間的第二虛擬閘極電極。 第5圖顯示積體晶片的一些實施例的俯視圖，該積體晶片包括耦接至至少一個第一汲極端子的第一源極/汲極區域之第一者與第二者之間的第一虛擬閘極電極，以及耦接至至少一個第二汲極端子的第二源極/汲極區域之第一者與第二者之間的第二虛擬閘極電極。 第6圖顯示一方法的一些實施例的流程圖，該方法判斷用於包括虛擬閘極電極之連續鰭片裝置的佈局設計是否需要修改。 第7A圖至第7D圖顯示對應第6圖之方法的積體晶片的一些實施例的各種圖式。 第8圖、第9A圖至第9C圖及第10圖顯示一方法的一些實施例，該方法藉由改變第二虛擬閘極電晶體裝置之第二虛擬閘極電極的材料，來改變第二連續鰭片上之第二虛擬閘極電晶體裝置的臨界電壓。 第11圖顯示對應第8圖、第9A圖至第9C圖及第10圖之方法的一些實施例的流程圖。 第12圖、第13A圖至第13C圖、第14A圖至第14B圖及第15圖顯示一方法的一些實施例，該方法藉由改變直接覆蓋第二虛擬閘極電晶體裝置之第二虛擬閘極電極的第二連續鰭片的摻雜濃度，來改變第二連續鰭片上之第二虛擬閘極電晶體裝置的臨界電壓。 第16圖顯示對應第12圖、第13A圖至第13C圖、第14A圖至第14B圖及第10圖之方法的一些實施例的流程圖。 第17圖顯示簡化之佈局圖式的一些實施例，該簡化之佈局圖式包括具有不同臨界電壓的功能性單元單位(cell unit)。
600:方法
602~608:操作

Claims (12)

  1. 一種多重電晶體裝置的製造方法，包括：接收用於一電路設計圖的一初始佈局設計，上述初始佈局設計包括設置於一連續鰭片上的一第一閘極電極、一第二閘極電極、以及一虛擬閘極電極，其中上述虛擬閘極電極被設置於上述第一閘極電極與上述第二閘極電極之間，一第一源極/汲極區域被設置於上述第一閘極電極與上述虛擬閘極電極之間，且一第二源極/汲極區域被設置於上述第二閘極電極與上述虛擬閘極電極之間，其中上述第一閘極電極對應具有一第一臨界電壓的一第一電晶體，上述第二閘極電極對應具有一第二臨界電壓的一第二電晶體，而上述虛擬閘極電極對應具有一虛擬臨界電壓且分隔上述第一電晶體與上述第二電晶體的一虛擬電晶體；判斷上述第一源極/汲極區域或上述第二源極/汲極區域中的至少一者是否對應上述電路設計圖中的一汲極；以及當上述第一源極/汲極區域或上述第二源極/汲極區域中的上述至少一者對應上述電路設計圖中的上述汲極時，修改上述初始佈局設計以將上述虛擬電晶體之上述虛擬臨界電壓增加為一修改後虛擬臨界電壓，藉此提供一修改後佈局設計，其中上述虛擬電晶體所具有之上述修改後虛擬臨界電壓高於上述第一臨界電壓及上述第二臨界電壓中的每一者。
  2. 如請求項1之多重電晶體裝置的製造方法，其中一虛擬閘極介電層被設置於上述虛擬閘極電極與上述連續鰭片之間，且上述初始佈局設計的修改包括：在上述虛擬閘極電極與上述虛擬閘極介電層之間形成一功函數層。
  3. 如請求項1之多重電晶體裝置的製造方法，其中上述初始佈局設 計的修改包括：調整上述連續鰭片的一形成製程，以選擇性地增加上述連續鰭片被上述虛擬閘極電極所覆蓋的部分的摻雜濃度。
  4. 如請求項1之多重電晶體裝置的製造方法，其中上述初始佈局設計的修改包括：調整用於形成上述虛擬閘極電極的一沉積製程，以改變上述虛擬閘極電極的一材料、摻雜濃度、及/或厚度。
  5. 一種多重電晶體裝置，包括：一連續鰭片，自一基板突出，上述連續鰭片在一第一方向上延伸；一第一電晶體裝置，具有一第一臨界電壓且包括：一第一閘極電極，在基本上垂直於上述第一方向的一第二方向上延伸，其中上述第一閘極電極直接覆蓋上述連續鰭片的一第一通道區域；以及上述連續鰭片的一第一源極/汲極區域及一第二源極/汲極區域，其中上述第一閘極電極將上述第一源極/汲極區域與上述第二源極/汲極區域分隔；一第二電晶體裝置，具有不同於上述第一臨界電壓的一第二臨界電壓，上述第二電晶體裝置包括：一第二閘極電極，在上述第二方向上延伸且直接覆蓋上述連續鰭片的一第二通道區域；以及上述連續鰭片的一第三源極/汲極區域及一第四源極/汲極區域，其中上述第二閘極電極將上述第三源極/汲極區域與上述第四源極/汲極區域分隔；以及一虛擬電晶體裝置，具有一虛擬閘極臨界電壓且包括：一虛擬閘極電極，在上述第二方向上延伸且直接覆蓋上述連續鰭片的一虛擬 通道區域，其中上述虛擬閘極電極直接位於上述第二源極/汲極區域與上述第三源極/汲極區域之間，且上述虛擬閘極臨界電壓大於上述第一臨界電壓與上述第二臨界電壓。
  6. 如請求項5之多重電晶體裝置，其中上述第二源極/汲極區域或上述第三源極/汲極區域中的至少一者耦接至一汲極端子。
  7. 如請求項5之多重電晶體裝置，其中上述虛擬閘極電極與上述第一閘極電極相比具有不同結構。
  8. 如請求項5之多重電晶體裝置，其中上述連續鰭片的上述第一通道區域具有一第一摻雜濃度、上述連續鰭片的上述第二通道區域具有約略等於上述第一摻雜濃度的一第二摻雜濃度、以及上述連續鰭片的上述虛擬通道區域具有一第三摻雜濃度，其中上述第三摻雜濃度不同於上述第一摻雜濃度及上述第二摻雜濃度。
  9. 一種積體晶片，包括：一第一連續鰭片，設置於一基板上且在一第一方向上延伸；一第二連續鰭片，設置於上述基板上，在上述第一方向上延伸，且在基本上垂直於上述第一方向的一第二方向上與上述第一連續鰭片間隔；一第一閘極電極，在上述第二方向上延伸，且被設置於上述第一連續鰭片的一第一通道區域上以定義一第一電晶體裝置，並被設置於上述第二連續鰭片的一第二通道區域上以定義一第二電晶體裝置；一第二閘極電極，在上述第二方向上延伸，且被設置於上述第一連續鰭片的一第三通道區域上以定義一第三電晶體裝置，並被設置於上述第二連續鰭片的一第四通道區域上以定義一第四電晶體裝置； 一第一虛擬閘極電極，設置於上述第一閘極電極與上述第二閘極電極之間，且被設置於上述第一連續鰭片之一第一虛擬通道區域上以定義一第一虛擬電晶體裝置，其中上述第一虛擬電晶體裝置與上述第一電晶體裝置共享一第一源極/汲極區域，且上述第一虛擬電晶體裝置與上述第三電晶體裝置共享一第二源極/汲極區域；以及一第二虛擬閘極電極，設置於上述第一閘極電極與上述第二閘極電極之間，且被設置於上述第二連續鰭片之一第二虛擬通道區域上以定義一第二虛擬電晶體裝置，其中上述第二虛擬閘極電極在上述第二方向上與上述第一虛擬閘極電極間隔，其中上述第二虛擬電晶體裝置與上述第二電晶體裝置共享一第三源極/汲極區域，且上述第二虛擬電晶體裝置與上述第四電晶體裝置共享一第四源極/汲極區域；其中上述第一電晶體裝置具有不同於上述第三電晶體裝置的臨界電壓，且上述第一虛擬電晶體裝置具有高於上述第一電晶體裝置及上述第三電晶體裝置的臨界電壓。
  10. 如請求項9之積體晶片，其中上述第二電晶體裝置具有不同於上述第四電晶體裝置的臨界電壓，且上述第二虛擬電晶體裝置具有高於上述第二電晶體裝置及上述第四電晶體裝置的臨界電壓。
  11. 如請求項9之積體晶片，其中上述第一源極/汲極區域或上述第二源極/汲極區域中的至少一者耦接至一汲極電壓端子。
  12. 如請求項9之積體晶片，其中上述第一通道區域及上述第三通道區域中的每一者具有一第一摻雜濃度，而上述第一虛擬通道區域具有大於上述第一摻雜濃度的一第二摻雜濃度。
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