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TWI765251B - 積體晶片及形成積體晶片的方法 - Google Patents

積體晶片及形成積體晶片的方法 Download PDF

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TWI765251B
TWI765251B TW109113207A TW109113207A TWI765251B TW I765251 B TWI765251 B TW I765251B TW 109113207 A TW109113207 A TW 109113207A TW 109113207 A TW109113207 A TW 109113207A TW I765251 B TWI765251 B TW I765251B
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electrode layer
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bottom electrode
ferroelectric
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張智翔
涂國基
石昇弘
朱文定
陳姿妤
張富宸
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台灣積體電路製造股份有限公司
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Abstract

在一些實施例中，本揭示實施例是關於一種積體晶片，此積體晶片包括佈置在基板上方的一或多個堆疊的層間介電層內的一或多個下部互連層。底部電極設置在一或多個互連層上方，並且頂部電極設置在底部電極上方。鐵電層設置在底部電極的第一表面與頂部電極的第二表面之間並且接觸此第一表面及此第二表面。鐵電層包括沿著垂直於第二方向的第一方向延伸越過頂部電極及底部電極的外表面的突起，此第二方向與第一表面正交。突起被限定在沿著第一及第二表面延伸的線之間。

Description

積體晶片及形成積體晶片的方法
本揭露是關於一種積體晶片及形成積體晶片的方法。
眾多現代電子裝置包括非揮發性記憶體。非揮發性記憶體是能夠在無電時儲存資料的電子記憶體。鐵電隨機存取記憶體(FeRAM)為下一代非揮發性記憶體的有前景的候選。鐵電隨機存取記憶體具有相對簡單的結構，並且與互補金屬-氧化物-半導體(complementary metal-oxide-semiconductor,CMOS)邏輯製造製程相容。
根據本揭示之一實施方式，提供一種積體晶片，包含：一或多個下部互連層，佈置在基板上方的一或多個堆疊的層間介電(ILD)層內；底部電極，設置在一或多個下部互連層上方；頂部電極，設置在底部電極上方；以及鐵電層，設置在底部電極的第一表面與頂部電極的第二表面 之間並且接觸此第一表面及此第二表面，其中鐵電層包含沿著垂直於第二方向的第一方向延伸越過頂部電極及底部電極的外表面的突起，此第二方向與第一表面正交，突起被限定在沿著第一表面及第二表面延伸的線之間。
根據本揭示之一實施方式，提供一種積體晶片，包含：一或多個下部互連層，佈置在基板上方的一或多個堆疊的層間介電(ILD)層內；底部電極，設置在一或多個下部互連層上方；頂部電極，設置在底部電極上方；以及鐵電層，設置在底部電極與頂部電極之間並且延伸越過頂部電極及底部電極的外表面，其中平行於在底部電極與鐵電層之間的界面並且在底部電極與頂部電極之間的線延伸穿過鐵電層的最外表面。
根據本揭示之一實施方式，提供一種形成積體晶片的方法，包含：在底部電極層上方沉積鐵電層；在鐵電層上方沉積頂部電極層；執行第一移除步驟以移除底部電極層、鐵電層、及頂部電極層的周邊部分；以及使用對底部電極層及頂部電極層具有選擇性的第二蝕刻執行第二移除步驟以移除底部電極層及頂部電極層的部分，其中在第二移除步驟之後，鐵電層具有一表面，此表面突起越過底部電極層及頂部電極層的表面。
100A:橫截面圖
100B:橫截面圖
101:鐵電隨機存取記憶體單元
102:基板
104:存取電晶體
104a:汲極區域
104b:源極區域
104c:閘電極
104d:閘極介電層
106:介電結構
108:互連通孔
108b:底部電極通孔
108t:頂部電極通孔
109:下部互連層
110:互連接線
112:底部電極
112c:中心頂表面
112p:外突起部分
112s:最外側壁
112t:最頂表面
112u:第一表面
114:鐵電層
114c:中心部分
114d:損壞區域
114p:突起部分
114s:最外側壁
114t:最頂表面
116:頂部電極
116b:第二表面
116s:最外側壁
116t:最頂表面
130:線
200A:橫截面圖
200B:橫截面圖
202:底部電極的第一層
202s:底部電極的第一層的最外側壁
204:頂部電極的第一層
204s:頂部電極的第一層的最外側壁
212:底部電極的第二層
212s:底部電極的第二層的最外側壁
216:頂部電極的第二層
216s:頂部電極的第二層的最外側壁
300:橫截面圖
302:界面
304:第一線
400:橫截面圖
402:頂部電極的額外層
402t:頂部電極的額外層的最頂表面
500A:橫截面圖
500B:橫截面圖
502:鐵電閘極層
502d:損壞的閘極區域
600:橫截面圖
602:蝕刻終止層
700:橫截面圖
800A:橫截面圖
800B:橫截面圖
800C:橫截面圖
800D:橫截面圖
802:第一遮罩
804:第一蝕刻
806:第二蝕刻
812:底部電極層
814:鐵電材料
816:頂部電極層
822:圖案化的底部電極
822i:圖案化的底部電極的中間外側壁
826:圖案化的頂部電極
826i:圖案化的頂部電極的中間外側壁
900A:橫截面圖
900B:橫截面圖
900C:橫截面圖
900D:橫截面圖
902:底部電極層的第一材料
904:頂部電極層的第一材料
912:底部電極層的第二材料
914:鐵電材料
916:頂部電極層的第二材料
924:頂部電極的圖案化的第一層
926:頂部電極的圖案化的第二層
930:底部電極的圖案化的第一層
932:底部電極的圖案化的第二層
1000A:橫截面圖
1000B:橫截面圖
1000C:橫截面圖
1000D:橫截面圖
1000E:橫截面圖
1002:上部介電層
1002s:內側壁
1004:空腔
1006:移除步驟
1008:第三蝕刻
1012:保形底部電極層
1014:保形鐵電層
1016:保形頂部電極層
1022:保形頂部電極的部分
1026:保形底部電極的部分
1100A:橫截面圖
1100B:橫截面圖
1100C:橫截面圖
1100D:橫截面圖
1100E:橫截面圖
1102:額外的保形頂部電極層
1200:橫截面圖
1300:橫截面圖
1400:方法
1402:動作
1404:動作
1406:動作
1408:動作
1410:動作
1412:動作
1414:動作
1416:動作
d1:第一距離
d2:第二距離
d3:第三距離
t1:第一厚度
t2:第二厚度
t3:第三厚度
t4:第四厚度
w1:第一寬度
w2:第二寬度
w3:第三寬度
w4:第四寬度
w5:第五寬度
BL:位元線
SL:源極線
WL:字線
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示實施例的態樣。應注意，根據工業中的標準實 務，各個特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸。
第1A圖至第1B圖示出了具有鐵電隨機存取記憶體(FeRAM)單元的積體晶片的一些實施例的橫截面圖，此鐵電隨機存取記憶體(FeRAM)單元包含在頂部電極與底部電極之間的鐵電層，其中鐵電層延伸越過頂部電極及底部電極的最外側壁。
第2A圖至第2B圖示出了鐵電隨機存取記憶體單元的一些實施例的橫截面圖，此鐵電隨機存取記憶體單元包含在頂部電極的第一層及第二層之下並且在底部電極的第一層及第二層之上的鐵電層，其中鐵電層延伸越過頂部電極及底部電極的第一層的最外側壁。
第3圖示出了鐵電隨機存取記憶體單元的一些實施例的橫截面圖，此鐵電隨機存取記憶體單元包含在頂部電極與底部電極之間的鐵電層，其中鐵電層的最頂表面是在頂部電極及底部電極的最頂表面之上。
第4圖示出了鐵電隨機存取記憶體單元的一些實施例的橫截面圖，此鐵電隨機存取記憶體單元包含在底部電極與頂部電極之間的鐵電層，此頂部電極包含頂部電極的額外層，其中鐵電層的最頂表面是在頂部電極及底部電極的最頂表面之上。
第5A圖至第5B圖示出了具有耦接到存取電晶體的鐵電隨機存取記憶體單元的積體晶片的一些實施例的橫截面圖。
第6圖至第13圖示出了圖案化在鐵電隨機存取記憶體單元 中的頂部電極與底部電極之間的鐵電層的方法的一些實施例的橫截面圖。
第14圖示出了第6圖至第13圖的方法的一些實施例的流程圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件及佈置之具體實例以簡化本揭示實施例。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示實施例可在各個實例中重複元件符號及/或字母。此重複是出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或構造之間的關係。
另外，為了便於描述，本文之實施例可使用空間相對性術語(諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文之實施例所使用之空間相對性描述詞。
具有金屬/鐵電層/金屬(MFM)結構的鐵電隨機存取記憶體(FeRAM)裝置包括佈置在頂部電極與底部電極之間的鐵電層。因為鐵電層的晶體結構能夠在存在電場時改變，鐵電隨機存取記憶體裝置被配置以基於在極化狀態之間的可逆切換過程儲存資料值。例如，在鐵電隨機存取記憶體單元中，施加到鐵電層的負電壓偏壓可誘發原子偏移到第一晶體結構定向，此第一晶體結構定向具有指示第一資料值(例如，邏輯「1」)的第一電阻，而施加到鐵電層的正電壓偏壓可誘發原子偏移到第二晶體結構定向，此第二晶體結構定向具有指示第二資料值(例如，邏輯「0」)的第二電阻。
例如，用於形成鐵電隨機存取記憶體單元的方法可包含在耦接到存取電晶體的一或多個互連層上方沉積底部電極。第一遮罩可用於圖案化底部電極。鐵電層可在圖案化的底部電極上方沉積並且延伸越過圖案化的底部電極，並且頂部電極可沉積在鐵電層上方。第二遮罩可用於圖案化頂部電極。頂部電極可使用電漿蝕刻圖案化。
例如，用於形成鐵電隨機存取記憶體單元的另一方法可包含在耦接到存取電晶體的一或多個互連層上方沉積底部電極。隨後，在鐵電層上方的頂部電極可沉積在底部電極上方。第一遮罩及電漿蝕刻可用於圖案化底部電極、鐵電層、及頂部電極。
然而，在兩種方法中，電漿蝕刻可能損壞在頂部電極與底部電極之間的鐵電層的晶體結構。由於電漿蝕刻對 晶體結構造成的損壞的實例可包括有利於晶體結構定向之一的晶體結構、不再呈現鐵電特性的晶體結構、以及導致裝置故障及/或具有較短壽命的晶體結構缺陷(例如，錯位(dislocations)、空位(vacancies)、懸鍵(dangling bonds))。因此，對鐵電層的晶體結構的損壞不利地影響在鐵電隨機存取記憶體裝置的極化狀態之間的可逆切換，從而降低裝置可靠性。
為了防止鐵電隨機存取記憶體裝置具有損壞的鐵電層，鐵電層的未損壞部分可佈置在頂部電極與底部電極之間，而鐵電層的損壞部分限制在頂部電極及底部電極外部的位置。因此，用於改變鐵電層的結晶狀態的電場施加到鐵電層的未損壞部分，使得鐵電層的損壞部分不影響鐵電隨機存取記憶體的裝置可靠性。
本揭示的各個實施例提供了一種製造鐵電隨機存取記憶體單元的方法，此鐵電隨機存取記憶體單元具有在底部電極上方的頂部電極，其藉由未損壞的鐵電層分離以產生可靠的鐵電隨機存取記憶體裝置。在一些實施例中，方法包括在底部電極層上方沉積鐵電層、以及在鐵電層上方沉積頂部電極層。執行第一移除步驟以移除底部電極層、鐵電層、及頂部電極層的周邊部分。第一移除步驟可使用第一遮罩。隨後使用對底部電極層及頂部電極層具有選擇性的第二蝕刻執行第二移除步驟，並且不利用遮罩。第二蝕刻導致鐵電層從底部電極層與頂部電極層之間向外突起，從而使可能已遭受電漿損壞的鐵電層的相關部分在底部電 極層及頂部電極層外部。
因此，本揭示之一實施例提供了一種製造方法，此方法防止鐵電層的損壞部分被用於操作鐵電隨機存取記憶體裝置，從而產生可靠的鐵電隨機存取記憶體裝置。
第1A圖示出了包含鐵電隨機存取記憶體單元的積體晶片的一些實施例的橫截面圖100A。
在橫截面圖100A中的積體晶片包括佈置在基板102上方的鐵電隨機存取記憶體單元101。在一些實施例中，鐵電隨機存取記憶體單元101包含在底部電極112與頂部電極116之間的鐵電層114。鐵電層114、底部電極112、及頂部電極116是橫向延伸的垂直堆疊層。在一些實施例中，鐵電層114直接接觸底部電極112的第一表面112u及頂部電極116的第二表面116b。底部電極112藉由嵌入介電結構106內的一或多個下部互連層109與基板102分離。介電結構106可包含一或多個堆疊的層間介電(ILD)層。在一些實施例中，一或多個下部互連層109包含互連通孔108及互連接線110。底部電極通孔108b將底部電極112耦接到設置在基板102中的存取電晶體104，並且頂部電極116耦接到頂部電極通孔108t。
在一些實施例中，鐵電層114橫向延伸越過底部電極112及頂部電極116，使得鐵電層114具有與底部電極112的最外側壁112s橫向分離並且與頂部電極116的最外側壁116s橫向分離的最外側壁114s。換言之，沿著鐵電層114的最外側壁114s的垂直延伸的軸將不與底部 電極112或頂部電極116相交，其中垂直延伸的軸實質上與鐵電層114的頂表面正交。鐵電層114的最外側壁114s與底部電極的最外側壁112s及頂部電極116的最外側壁116s橫向分離第一距離d1。在一些實施例中，第一距離d1在大約5奈米與大約10奈米之間的範圍中。
在一些實施例中，在形成鐵電隨機存取記憶體單元101期間，鐵電層114的最外側壁114s可能由於電漿蝕刻作用受到損壞。電漿損壞導致鐵電層114沿著最外側壁114s具有損壞區域114d。因此，第一距離d1可大於或等於鐵電層114在其最外側壁114s處的損壞區域114d的深度，以防止鐵電層114的損壞區域114d被用於在鐵電隨機存取記憶體單元101中儲存資料。替代地，鐵電層114的未損壞部分佈置在頂部電極116與底部電極112之間，用於可靠地將資料儲存在鐵電隨機存取記憶體單元101中。
第1B圖示出了具有鐵電層的鐵電隨機存取記憶體單元的一些實施例的橫截面圖100B，此鐵電層具有損壞的外側壁。
橫截面圖100B表示具有一些額外特徵的第1A圖的鐵電隨機存取記憶體單元101。鐵電層114具有圍繞中心部分114c的突起部分114p。在一些實施例中，突起部分114p被限定在沿著底部電極112的第一表面112u及頂部電極116的第二表面116b延伸的線130之間。在一些實施例中，中心部分114c亦被限定在線130之間。中 心部分114c與底部電極112及頂部電極116直接接觸，使得鐵電隨機存取記憶體單元藉由使用鐵電層114的中心部分114c而非鐵電層114的突起部分114p操作。鐵電層114的突起部分114p在第一方向上橫向延伸越過底部電極112的最外側壁112s及頂部電極116的最外側壁116s。在一些實施例中，第一方向垂直於第二方向，此第二方向與底部電極112的第一表面112u正交。突起部分114p包含鐵電層114的最外側壁114s。
在一些實施例中，在形成鐵電隨機存取記憶體單元101期間，鐵電層114的最外側壁114s由於電漿蝕刻作用而受到損壞。在一些實施例中，電漿損壞導致鐵電層114沿著最外側壁114s具有損壞區域114d。損壞區域114d可在最外側壁114s處具有與鐵電層114的頂表面或底表面相比較大的表面粗糙度，從而表示在鐵電層114的最外側壁114s上的蝕刻損壞。在其他實施例中，最外側壁114s的表面粗糙度及鐵電層114的頂表面或底表面的表面粗糙度可以是相當的，因此，對鐵電層114的損壞(儘管存在)可能不經由表面粗糙度量測來表示。例如，在損壞區域114d中對鐵電層114的損壞可包括錯位、懸鍵、及/或空位，由此干擾晶體結構，並且因此干擾鐵電層114的鐵電性質。儘管如此，在第1B圖的橫截面圖100B中，藉由高表面粗糙度示出對鐵電層114的最外側壁114s的損壞。
鐵電層114的損壞區域114d可從最外側壁114s 延伸到鐵電層114中達第二距離d2。在一些實施例中，第二距離d2小於第一距離d1。在其他實施例中，第二距離d2實質上等於第一距離d1。因此，在一些實施例中，鐵電層114的突起部分114p包含鐵電層114的損壞區域114d，而鐵電層114的中心部分114c包含鐵電層114的未損壞部分以可靠地儲存資料。
在一些實施例中，鐵電層114可具有在底部電極112及頂部電極116橫向地外部的上表面，其直接在底部電極112與頂部電極116之間的鐵電層114的上表面之下凹陷。在此種實施例中，鐵電層114在頂部電極116之下的厚度可具有與橫向地在頂部電極116外部相比較大的厚度。在一些額外實施例中，鐵電層114可具有橫向地在底部電極112及頂部電極116外部的下表面，其直接在底部電極112與頂部電極116之間的鐵電層114的下表面之上。
在一些實施例中，頂部電極116及底部電極112包含相同材料。在其他實施例中，頂部電極116可包含與底部電極112不同的材料。在一些實施例中，頂部電極116及/或底部電極112可包含多層導電材料。
第2A圖示出了包含頂部電極及底部電極的鐵電隨機存取記憶體單元的一些實施例的橫截面圖200A，此等頂部電極及底部電極分別包含多種材料。
橫截面圖200A的鐵電隨機存取記憶體單元包括底部電極，此底部電極具有佈置在第一層202上方的第二 層212。底部電極的第一層202耦接到底部電極通孔108b並且直接接觸此底部電極通孔108b。鐵電層114是在底部電極的第二層212之上。在一些實施例中，底部電極的第二層212的頂表面直接接觸鐵電層114的底表面。在鐵電層114之上是頂部電極，頂部電極具有佈置在第二層216上方的第一層204。在一些實施例中，頂部電極的第二層216的底表面直接接觸鐵電層114的頂表面。頂部電極的第一層204是在頂部電極的第二層216與頂部電極通孔108t之間。在一些實施例中，鐵電層114橫向延伸越過底部電極的第二層212及頂部電極的第二層216，使得鐵電層114的損壞區域114d對於資料儲存而言並不可靠。在一些實施例中，鐵電層114橫向延伸越過頂部電極的第二層216的最外側壁216s並且橫向延伸越過底部電極的第二層212的最外側壁212s達第一距離d1。
在一些實施例中，鐵電層114的最外側壁114s可實質上與頂部電極的第一層204的最外側壁204s及底部電極的第一層202的最外側壁202s橫向對準(亦即，沿著垂直於介電結構106的底表面的垂直線對準)。在其他實施例(未圖示)中，鐵電層114的最外側壁114s可橫向地在頂部電極的第一層204的最外側壁204s及/或底部電極的第一層202的最外側壁202s之間。
在一些實施例中，頂部電極的第一層204及底部電極的第一層202包含第一材料，而頂部電極的第二層216及底部電極的第二層212包含與第一材料不同的第二 材料。在其他實施例中，底部電極的第一層202、頂部電極的第一層204、底部電極的第二層212、及頂部電極的第二層216可各者包含彼此不同的材料。
第2B圖示出了包含多個頂部電極及底部電極的鐵電隨機存取記憶體單元的額外實施例的橫截面圖200B。
第2B圖的橫截面圖200B包括第2A圖的橫截面圖200A的特徵。在一些實施例中，底部電極的第一層202的最外側壁202s及頂部電極的第一層204的最外側壁204s可橫向延伸越過鐵電層114的最外側壁114s達第三距離d3，此第三距離d3大於第一距離d1。在橫截面圖200A及200B中，底部電極的第一層202的最外側壁202s及頂部電極的第一層204的最外側壁204s實質上垂直對準。在其他實施例中，由於蝕刻影響，底部電極的第一層202的最外側壁202s及頂部電極的第一層204的最外側壁204s可略微垂直地不對準。
第3圖示出了包含鐵電層的鐵電隨機存取記憶體單元的一些實施例的橫截面圖300，此鐵電層具有在頂部電極及底部電極的最頂表面之上的最頂表面。
在橫截面圖300中示出的鐵電隨機存取記憶體單元包括底部電極112，此底部電極112具有外突起部分112p。外突起部分112p從底部電極112的中心頂表面112c延伸到底部電極112的最頂表面112t，其中最頂表面112t是在中心頂表面112c之上。鐵電層114沿著底 部電極112的外突起部分112p的內表面設置以及沿著底部電極112的中心頂表面112c設置。頂部電極116是在鐵電層114的內表面內。在一些實施例中，鐵電層114延伸越過底部電極112的最頂表面112t，使得鐵電層114的最頂表面114t是在底部電極112的最頂表面112t之上。在一些實施例中，頂部電極116直接接觸鐵電層114並且具有最頂表面116t，此最頂表面116t是在鐵電層114的最頂表面114t之下。在一些實施例中，鐵電層114的部分及底部電極112的部分在界面302處相遇。與界面302平行的第一線304可在底部電極112與頂部電極116之間，並且亦可延伸穿過鐵電層114的最頂表面114t。在一些實施例中，鐵電層114的最頂表面114t亦可為鐵電層114的最頂表面。在一些實施例中，鐵電層114的最頂表面114t是在頂部電極116的最頂表面116t及/或底部電極112的最頂表面112t之上達距離d1。在一些實施例中，距離d1在大約5奈米與大約10奈米之間的範圍中。在一些實施例中，由於在圖案化期間的蝕刻影響，鐵電層114的最頂表面114t可能受到損壞，由此界定鐵電層的損壞區域114d，並且因此，損壞區域114d不與底部電極112及頂部電極116接觸。替代地，鐵電層114的未損壞部分由底部電極112及頂部電極116圍繞以在鐵電隨機存取記憶體單元中可靠地儲存資料。
第4圖示出了包含頂部電極的鐵電隨機存取記憶體單元的一些實施例的橫截面圖400，此頂部電極具有額 外層。
第4圖的橫截面圖400包括第3圖的橫截面圖300的特徵，並具有頂部電極的額外層402。在一些實施例中，頂部電極的額外層402是在頂部電極116上方佈置，使得頂部電極的額外層402的側壁及底表面接觸頂部電極116。在一些實施例中，頂部電極的額外層402的最頂表面402t實質上與鐵電層114的最頂表面114t對準。在其他實施例中，頂部電極的額外層402的最頂表面402t可實質上與頂部電極116的最頂表面116t對準。頂部電極的額外層402藉由介電結構106及頂部電極116與鐵電層114間隔開。在一些實施例中，頂部電極的額外層402包含與頂部電極116不同的材料。在一些實施例中，頂部電極的額外層402亦包含與底部電極112不同的材料。
第5A圖示出了具有鐵電隨機存取記憶體單元的積體晶片的一些實施例的橫截面圖500A。
第5A圖的橫截面圖500A包含耦接到存取電晶體104的鐵電隨機存取記憶體單元101。存取電晶體104包含在基板102內的汲極區域104a及源極區域104b。閘電極104c是在汲極區域104a與源極區域104b之間並且在基板102之上。閘極介電層104d將閘電極104c與基板102分離。介電結構106佈置在基板102上方並且圍繞互連通孔108及互連接線110。在一些實施例中，源極區域104b耦接到源極線SL，並且閘電極104c耦接到字線WL。在一些實施例中，鐵電隨機存取記憶體單元 101的頂部電極116可耦接到位元線BL，並且鐵電隨機存取記憶體單元101的底部電極112可耦接到汲極區域104a。當鐵電隨機存取記憶體單元101經由位元線BL、字線WL、及源極線SL存取時，第一或第二資料狀態可以經由鐵電層114寫入鐵電隨機存取記憶體單元101或從鐵電隨機存取記憶體單元101讀取。鐵電層114具有損壞區域114d，此損壞區域114d可能具有損壞的晶體結構，因此不接觸底部電極112或頂部電極116，使得鐵電隨機存取記憶體單元101將資料儲存到鐵電層114的未損壞部分上。
第5B圖示出了具有鐵電閘極層的積體晶片的另一實施例的橫截面圖500B。
第5B圖的橫截面圖500B包含具有佈置在基板102之上的鐵電閘極層502的存取電晶體104的另一實施例。存取電晶體104亦包含汲極區域104a及源極區域104b，此汲極區域104a及源極區域104b是在鐵電閘極層502旁邊並且佈置在基板102內。介電結構106佈置在基板102上方並且圍繞互連通孔108及互連接線110。在一些實施例中，汲極區域104a耦接到位元線BL並且源極區域104b耦接到源極線SL。當存取電晶體104經由位元線BL、字線WL、及源極線SL存取時，第一或第二資料狀態可以寫入鐵電閘極層502或從鐵電閘極層502讀取。鐵電閘極層502具有與字線WL的最外側壁橫向分離的最頂側壁。鐵電閘極層502的最外側壁可以具有損壞的 晶體結構，由此界定損壞的閘極區域502d，並且在一些實施例中，鐵電閘極層502的損壞的閘極區域502d不接觸字線WL，因此有助於資料儲存。
第6圖至第13圖示出了形成具有鐵電隨機存取記憶體單元的積體晶片的方法的一些實施例的橫截面圖600-1300。儘管第6圖至第13圖的描述是關於方法，應瞭解在第6圖至第13圖中揭示的結構不限於此種方法，而是可單獨作為獨立於此方法的結構。
如第6圖的橫截面圖600所示，提供基板102。在各個實施例中，基板102可包含任何類型的半導體主體(例如，矽/CMOS主體(silicon/CMOS bulk)、SiGe、SOI等等)，諸如半導體晶圓或晶圓上的一或多個晶粒，以及任何其他類型的半導體及/或其上形成的磊晶層及/或與其相關聯的其他半導體。存取電晶體104可在基板102上方形成，並且可包含汲極區域104a、源極區域104b、閘電極104c、及閘極介電層104d。一或多個下部互連層109形成在基板102上方佈置的介電結構106內，並且耦接到存取電晶體104。在一些實施例中，一或多個下部互連層109的一或多個可使用鑲嵌製程(例如，單鑲嵌製程或雙鑲嵌製程)形成。一或多個下部互連層109可包含互連通孔108及互連接線110。在一些實施例中，一或多個下部互連層109可包含鎢、銅、及/或鋁、及/或類似者。
在一些實施例中，例如，介電結構106可包含氮化物(例如，氮化矽、氮氧化矽)、碳化物(例如，碳化 矽)、氧化物(例如，氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數氧化物(例如，碳摻雜的氧化物、SiCOH)、或類似者。在一些實施例中，蝕刻終止層602形成在介電結構106及一個互連接線110上方。在一些實施例中，蝕刻終止層602可包含與介電結構106不同的材料。在其他實施例中，蝕刻終止層602可包含與介電結構106相同的材料。例如，蝕刻終止層602可包含氧化物(例如，富含矽的氧化物)、氮化物(例如，氮化矽、氮氧化矽)、碳化物(例如，碳化矽)、或類似者。在一些實施例中，介電結構106及蝕刻終止層602可藉由物理氣相沉積技術(例如，PVD、CVD、PE-CVD、ALD等等)來沉積。
如第7圖的橫截面圖700所示，蝕刻終止層602經圖案化，並且底部電極通孔108b在蝕刻終止層602內形成。在一些實施例中，底部電極通孔108b可使用鑲嵌製程(例如，單鑲嵌製程或雙鑲嵌製程)形成。藉由蝕刻蝕刻終止層602以形成通孔(via hole)及/或金屬溝槽，並且用底部電極通孔108b填充通孔及/或金屬溝槽來執行鑲嵌製程。在一些實施例中，包含導電材料的底部電極通孔108b可使用沉積製程及/或鍍覆製程(例如，電鍍、無電電鍍等等)形成。在一些實施例中，底部電極通孔108b是一或多個下部互連層109的一部分，並且因此可包含鎢、銅、及/或鋁、及/或類似者。
第8A圖至第8D圖示出了形成第1A圖及第1B 圖的鐵電隨機存取記憶體單元101的方法的一些實施例的橫截面圖800A-800D。
如第8A圖的橫截面圖800A所示，底部電極層812形成在蝕刻終止層602及底部電極通孔108b上方。在一些實施例中，底部電極層812可使用沉積製程及/或鍍覆製程(例如，電鍍、無電電鍍等等)形成。鐵電材料814隨後形成在底部電極層812上方。在一些實施例中，鐵電材料814包含鐵電材料，諸如，例如，鉭酸鍶鉍、鈦酸鉛鋯、氧化鉿鋯、摻雜的氧化鉿、或類似者。在一些實施例中，鐵電材料814可具有在大約10埃與大約200埃的範圍之間的厚度。在一些實施例中，鐵電材料814可藉由原子層沉積製程形成。頂部電極層816隨後沉積在鐵電材料814上方。在一些實施例中，頂部電極層816可使用沉積製程及/或鍍覆製程(例如，電鍍、無電電鍍等等)形成。在一些實施例中，底部電極層812及頂部電極層816可各包含例如氮化鈦、氮化鉭、鎢、釕、銥、或類似者。在一些實施例中，頂部電極層816及底部電極層812可包含相同材料，而在其他實施例中，頂部電極層816及底部電極層812可包含不同材料。在一些實施例中，底部電極層812及頂部電極層816可各具有大約50奈米與大約300奈米的範圍之間的厚度。
如第8B圖的橫截面圖800B所示，第一遮罩802形成在頂部電極層816上方。在一些實施例中，第一遮罩802實質上位在底部電極通孔108b上方的中心處。在一 些實施例中，第一遮罩802可包含藉由旋塗製程形成的感光性材料(例如，光阻劑)，並且隨後根據光遮罩選擇性暴露於電磁輻射。電磁輻射修改在感光性材料內暴露區域的溶解性以界定溶解區域。隨後顯影感光性材料以移除溶解區域，由此形成橫截面圖800B中的第一遮罩802。在其他實施例中，第一遮罩802可包含氮化矽層、碳化矽層、或類似者。
如第8C圖的橫截面圖800C所示，根據第一遮罩802執行第一蝕刻804，由此移除未由第一遮罩(第8C圖中的802)覆蓋的頂部電極層816、鐵電材料814、及底部電極層812的部分，並且形成圖案化的底部電極822、鐵電層114、及圖案化的頂部電極826。圖案化的底部電極822具有中間外表面822i，並且圖案化的頂部電極826具有由第一蝕刻804界定的中間外表面826i。在第一蝕刻804之後，圖案化的頂部電極826可具有第一厚度t1。第一厚度t1可在大約50奈米與大約300奈米之間的範圍中。在一些實施例中，第一蝕刻804可為乾式電漿蝕刻(例如，基於RF電漿的蝕刻)。在其他實施例中，第一蝕刻804可為濕式蝕刻。第一蝕刻804對圖案化的底部電極822、鐵電層114、及圖案化的頂部電極826的材料具有選擇性。在一些實施例中，第一蝕刻804導致鐵電層114具有沿著其最外側壁114s的損壞區域114d。換言之，第一蝕刻804可能導致對鐵電層114的任何暴露區域的損壞。
因為鐵電層114的晶體結構有助於在最終鐵電隨機存取記憶體單元(第1A圖的101)中的資料儲存，第一蝕刻804對鐵電層114的損壞區域114d的晶體結構的損壞將導致鐵電隨機存取記憶體裝置不可靠。在一些實施例中，第一蝕刻804(例如，電漿蝕刻)對損壞區域114d處的晶體結構的損壞可包括例如鐵電晶體結構的損失、偏置的晶體結構定向、錯位、空位、懸鍵、或類似者。損壞區域114d可從鐵電層114的最外側壁114s延伸到第二距離d2。在一些實施例中，第二距離d2可在大約5奈米與大約10奈米之間的範圍中。
如第8D圖的橫截面圖800D所示，移除第一遮罩(第8C圖的802)，並且執行第二蝕刻806以界定底部電極112及頂部電極116。第二蝕刻806對圖案化的底部電極(第8C圖的822)及圖案化的頂部電極(第8C圖的826)具有高選擇性，由此移除與鐵電層114相比更大量的圖案化的底部電極(第8C圖的822)及圖案化的頂部電極(第8C圖的826)。在一些實施例中，因為圖案化的底部電極(第8C圖的822)及圖案化的頂部電極(第8C圖的826)包含相同材料，此材料與鐵電層114的材料不同，與鐵電層114相比，第二蝕刻806對圖案化的底部電極(第8C圖的822)及圖案化的頂部電極(第8C圖的826)具有高選擇性。因此，在一些實施例中，在第二蝕刻806期間，鐵電層114實質上不受影響。蝕刻終止層602亦實質上不受第二蝕刻806影響，並且由此在第二蝕 刻806期間保護底部電極通孔108b。
在一些實施例中，第二蝕刻806可為濕式蝕刻，諸如，例如，有機溶劑(例如，甲醇)或氫氧化銨及過氧化氫的水溶液。在其他實施例中，第二蝕刻806可為乾式蝕刻，諸如，例如，濺射蝕刻、化學蝕刻、離子增強蝕刻、基於RF電漿的蝕刻。在一些實施例中，當第二蝕刻806為化學蝕刻時，第二蝕刻806為各向同性的(isotropic)，並且由於來自化學物質的通量，第二蝕刻806具有寬的到達角分佈。換言之，第二蝕刻806有效地瞄準並且橫向移除圖案化的底部電極(第8C圖的822)的外部，包括圖案化的底部電極(第8C圖的822)的中間外側壁(第8C圖的822i)，以形成底部電極112。第二蝕刻806亦有效地瞄準並且橫向移除圖案化的頂部電極(第8C圖的826)的外部，包括圖案化的頂部電極(第8C圖的826)的中間外側壁(第8C圖的826i)，以形成頂部電極116。在一些實施例中，第二蝕刻806亦移除圖案化的頂部電極(第8C圖的826)的頂部，使得頂部電極116具有小於第一厚度t1的第二厚度t2。在一些實施例中，第二厚度t2小於第一厚度t1大約5奈米至大約10奈米。
在第二蝕刻806之後，底部電極112具有第一寬度w1，第一寬度w1被量測為底部電極112的最外側壁之間的最大距離。頂部電極116具有第二寬度w2，第二寬度w2被量測為頂部電極116的最外側壁之間的最大距離。鐵電層114具有第三寬度w3，第三寬度w3被量測為鐵電 層114的最外側壁之間的最大距離。在一些實施例中，在第二蝕刻之後，第三寬度w3大於第一寬度w1及第二寬度w2。在一些實施例中，第三寬度w3可大於第一寬度w1在大約5奈米與大約10奈米之間的範圍中的一量測值。在一些實施例中，第三寬度w3可大於第二寬度w2在大約5奈米與大約10奈米之間的範圍中一量測值。因此，在一些實施例中，第二蝕刻806至少移除圖案化的底部電極(第8C圖的822)的外部及圖案化的頂部電極(第8C圖的826)的外部，此等外部垂直地圍繞來自第一蝕刻804的鐵電層114的損壞區域114d。因此，在一些實施例中，在第三寬度w3與第二寬度w2之間的差值及/或在第三寬度w3與第一寬度w1之間的差值至少等於第二距離(第8C圖的d2)。在一些實施例中，頂部電極116及底部電極112的最外側壁實質上對準，而在其他實施例中，由於第二蝕刻806的蝕刻速率不均勻，頂部電極116及底部電極112的最外側壁可能不對準。例如，在一些實施例中，第一寬度w1可大於第二寬度w2。在第二蝕刻806之後，鐵電層114的損壞區域114d不接觸頂部電極116及底部電極112。
第9A圖至第9D圖示出了形成第2A圖的鐵電隨機存取記憶體單元的方法的一些實施例的橫截面圖900A-900D。第9A圖從第7圖繼續(跳過第8A圖至第8D圖的動作)。
如第9A圖的橫截面圖900A所示，底部電極層的 第一材料902在蝕刻終止層602及底部電極通孔108b上方沉積。底部電極層的第二材料912在底部電極層的第一材料902上方沉積。鐵電材料914隨後在底部電極層的第二材料912上方沉積。在一些實施例中，鐵電材料914包含鐵電材料，諸如，例如，鉭酸鍶鉍、鈦酸鉛鋯、氧化鉿鋯、摻雜的氧化鉿、或類似者。在一些實施例中，鐵電材料914可具有在大約10埃與大約200埃之間的範圍中的厚度。在一些實施例中，鐵電材料914可藉由原子層沉積製程形成。在一些實施例中，在頂部電極層的第二材料916上方的頂部電極層的第一材料904可在鐵電材料914上方沉積。在一些實施例中，底部電極層的第一材料902及第二材料912以及頂部電極層的第一材料904及第二材料916可使用沉積製程及/或鍍覆製程(例如，電鍍、無電電鍍等等)形成。在一些實施例中，底部電極層的第一材料902及第二材料912以及頂部電極層的第一材料904及第二材料916可各包含例如氮化鈦、氮化鉭、鎢、釕、銥、或類似者。在一些實施例中，頂部電極層的第一材料904及底部電極層的第一材料902可包含第一材料，而頂部電極層的第二材料916及底部電極層的第二材料912可包含與第一材料不同的第二材料。在其他實施例中，底部電極層的第一材料902、底部電極層的第二材料912、頂部電極層的第一材料904、及頂部電極層的第二材料916可各包含不同材料、相同材料、或其組合。在一些實施例中，底部電極層的第一材料902及頂部電極層的第一材料904 可各具有在大約100奈米與大約300奈米的範圍中的厚度。在一些實施例中，底部電極層的第二材料912及頂部電極層的第二材料916可各具有在大約50奈米與大約300奈米之間的範圍中的厚度。
如第9B圖的橫截面圖900B所示，第一遮罩802形成在頂部電極層的第一材料904上方。在一些實施例中，在橫截面圖900B中的第一遮罩802呈現與第8B圖的橫截面圖800B中的第一遮罩802相同的特性。
如第9C圖的橫截面圖900C所示，根據第二遮罩920執行第一蝕刻804，由此移除未由第9B圖中的遮罩覆蓋的頂部電極層的第一材料904及第二材料916、鐵電材料914、以及底部電極層的第一材料902及第二材料912的部分，並且形成頂部電極的圖案化的第一層924、頂部電極的圖案化的第二層926、鐵電層114、底部電極的圖案化的第一層930、及底部電極的圖案化的第二層932。在橫截面圖900C中的第一蝕刻804至少呈現與第8C圖的橫截面圖800C中的第一蝕刻804類似的特性。此外，在橫截面圖900C中的第一蝕刻804對底部電極的圖案化的第一層930及第二層932、頂部電極的圖案化的第一層924及第二層926、以及鐵電層114具有選擇性。在第一蝕刻804之後，頂部電極的圖案化的第二層926可具有第三厚度t3。在一些實施例中，第一蝕刻804導致鐵電層114具有在其最外側壁114s處的損壞區域114d。對損壞區域114d的晶體結構的損壞可從鐵電層114的最 外側壁114s延伸到第二距離d2。在一些實施例中，第二距離d2可在大約5奈米與大約10奈米之間的範圍中。
如第9D圖的橫截面圖900D所示，移除第一遮罩(第9C圖的802)，並且執行第二蝕刻806。在橫截面圖900D中的第二蝕刻806呈現與第8D圖的橫截面圖800D中的第二蝕刻806類似的特性。在一些實施例中，在橫截面圖900D中的第二蝕刻806對底部電極及頂部電極的圖案化的第二層(第9C圖的932、926)的材料具有高選擇性，由此形成底部電極的第二層212及頂部電極的第二層216。在一些實施例中，底部電極及頂部電極的圖案化的第二層(第9C圖的932、926)的材料是相同的。換言之，第二蝕刻806(如第8D圖的描述中所描述)用以選擇性瞄準並且橫向移除底部電極的圖案化的第二層(第9C圖的932)及頂部電極的圖案化的第二層(第9C圖的926)的外部以形成底部電極的第二層212及頂部電極的第二層216。此外，在一些實施例中，第二蝕刻806可移除底部電極及頂部電極的圖案化的第一層(第9C圖的930、924)的上部，由此形成底部電極的第一層202及頂部電極的第一層204。例如，在第二蝕刻806之後，頂部電極的第一層204可具有第四厚度t4。在一些實施例中，由於第二蝕刻806的垂直殘留蝕刻效應，第四厚度t4可小於第三厚度(第9C圖的t3)。在此種實施例中，在第四厚度t4與第三厚度(t3)之間的差值可在大約5奈米與大約10奈米之間的範圍中。在其他實施例中，底部電極及頂部 電極的圖案化的第一層(第9C圖的930、924)可實質上不受第二蝕刻806影響。
在第二蝕刻806之後，底部電極的第二層212具有第一寬度w1，第一寬度w1被量測為底部電極的第二層212的最外側壁之間的最大距離。頂部電極的第二層216具有第二寬度w2，第二寬度w2被量測為頂部電極的第二層216的最外側壁之間的最大距離。鐵電層114具有第三寬度w3，第三寬度w3被量測為鐵電層114的最外側壁之間的最大距離。在一些實施例中，在第二蝕刻之後，第三寬度w3大於第一寬度w1及第二寬度w2。在一些實施例中，第三寬度w3可大於第一寬度w1在大約5奈米與大約10奈米之間的範圍中的一量測值。在一些實施例中，第三寬度w3可大於第二寬度w2在大約5奈米與大約10奈米之間的範圍中一量測值。因此，在一些實施例中，第二蝕刻806至少移除底部電極的圖案化的第二層(第9C圖的932)的外部及頂部電極的圖案化的第二層(第9C圖的926)的外部，此等外部垂直地圍繞來自第一蝕刻804的鐵電層114的損壞區域114d。因此，在一些實施例中，在第三寬度w3與第二寬度w2之間的差值及/或在第三寬度w3與第一寬度w1之間的差值至少等於第二距離(第9C圖的d2)。在一些實施例中，頂部電極的第二層216及底部電極的第二層212的最外側壁實質上對準，而在其他實施例中，由於第二蝕刻806的蝕刻速率不均勻，頂部電極的第二層216及底部電極的第二層212的最外側壁可能不 對準。例如，在一些實施例中，第一寬度w1可大於第二寬度w2。在第二蝕刻806之後，鐵電層114的損壞區域114d不接觸頂部電極及底部電極的第二層216、212。
另外，在一些實施例中，在第二蝕刻806之後，底部電極的第一層202具有第四寬度w4，第四寬度w4被量測為底部電極的第一層202的最外側壁之間的最大距離。頂部電極的第一層204具有第五寬度w5，第五寬度w5被量測為頂部電極的第一層204的最外側壁之間的最大距離。在一些實施例中，在第二蝕刻806之後，第四寬度w4大於第一寬度w1及第二寬度w2。類似地，在一些實施例中，第五寬度w5大於第一寬度w1及第二寬度w2。在一些實施例中，第四寬度w4等於第五寬度w5，並且第三寬度w3小於第四寬度w4及第五寬度w5。在此種實施例中，在第五寬度w5與第三寬度w3之間的差值及在第四寬度w4與第三寬度w3之間的差值可在大約0奈米與大約10奈米之間的範圍中。在其他實施例中，第三寬度w3、第四寬度w4及第五寬度w5可約等於彼此。儘管如此，鐵電層114的損壞區域114d不與頂部電極的第二層216及底部電極的第二層212接觸，並且因此，具有如第9D圖的橫截面圖900D中的結構的最終鐵電隨機存取記憶體裝置將不依賴於鐵電層114的損壞區域114d進行資料儲存。
第10A圖至第10E圖示出了形成第3圖的鐵電隨機存取記憶體單元的方法的一些實施例的橫截面圖1000A-1000E。第10A圖從第7圖繼續(跳過第8A圖 至第8D圖以及第9A圖至第9D圖的動作)。
如第10A圖的橫截面圖1000A所示，上部介電層1002在蝕刻終止層602及底部電極通孔108b上方沉積。在一些實施例中，上部介電層1002包含與介電結構106相同的材料。類似地，上部介電層1002可藉由物理氣相沉積技術(例如，PVD、CVD、PE-CVD、ALD等等)來沉積。
如第10B圖的橫截面圖1000B所示，上部介電層1002經圖案化以界定上部介電層1002中的空腔1004。上部介電層1002可使用光微影及蝕刻技術圖案化。上部介電層1002具有界定空腔1004的內側壁1002s。空腔1004的底表面暴露底部電極通孔108b。
如第10C圖的橫截面圖1000C圖所示，保形底部電極層1012在上部介電層1002上方並且在空腔(第10B圖的1004)內沉積。在一些實施例中，保形底部電極層1012具有在大約100奈米與大約1微米之間的範圍中的厚度。保形鐵電層1014在保形底部電極層1012上方沉積。在一些實施例中，保形鐵電層1014具有在大約10埃與大約200埃之間的範圍中的厚度。保形頂部電極層1016在保形鐵電層1014上方沉積。在一些實施例中，保形頂部電極層1016具有在大約200奈米與大約2微米之間的範圍中的厚度。在一些實施例中，保形頂部電極層1016可形成為具有實質上平坦的頂表面。在一些實施例中，保形頂部電極1016及保形底部電極1012可使用沉積製 程及/或鍍覆製程(例如，電鍍、無電電鍍等等)形成。在一些實施例中，保形底部電極層1012及保形頂部電極層1016可各包含例如氮化鈦、氮化鉭、鎢、釕、銥、或類似者。在一些實施例中，保形頂部電極層1016及保形底部電極層1012可包含相同材料，而在其他實施例中，保形頂部電極層1016及保形底部電極層1012可包含不同材料。
如橫截面圖1000D所示，執行移除步驟1006以移除保形底部電極層(第10C圖的1012)、保形鐵電層(第10C圖的1014)、及保形頂部電極層(第10C圖的1016)的部分。在移除步驟1006之後，保形頂部電極1026、鐵電層114、保形底部電極1022、及上部介電層1002具有實質上共面的頂表面。在一些實施例中，移除步驟1006可以是平坦化製程(例如，化學機械平坦化)或垂直蝕刻(例如，濕式蝕刻、乾式蝕刻)。在一些實施例中，移除步驟1006導致鐵電層114具有在其最頂表面114t處的損壞區域114d。鐵電層114的損壞區域114d具有對其晶體結構的損壞，從而導致損壞區域114d的鐵電性質不可靠。鐵電層114的損壞區域114d可從鐵電層114的最頂表面114t延伸到第二距離d2。在一些實施例中，第二距離d2可在大約5奈米與大約10奈米之間的範圍中。
如橫截面圖1000E所示，執行第三蝕刻1008，此第三蝕刻1008對保形頂部電極的材料(橫截面圖 1000D的1026)及保形底部電極的材料(橫截面圖1000D的1022)具有選擇性。第三蝕刻1008不移除鐵電層114的部分。在一些實施例中，第三蝕刻1008可以是濕式蝕刻，諸如，例如，有機溶劑(例如，甲醇)或氫氧化銨及過氧化氫的水溶液。在其他實施例中，第三蝕刻1008可以是乾式蝕刻，諸如，例如，濺射蝕刻、化學蝕刻、離子增強蝕刻、基於RF電漿的蝕刻。在第三蝕刻1008之後，頂部電極116及底部電極112具有在鐵電層114的最頂表面114t之下第一距離d1的最頂表面。第一距離d1至少等於第二距離d2，使得在一些實施例中，第三蝕刻1008移除保形頂部電極的部分(橫截面圖1000D的1026)及保形底部電極的部分(橫截面圖1000D的1022)，使得鐵電層114的損壞區域114d不與頂部電極116及底部電極112接觸。因此，來自移除步驟1006的鐵電層114的損壞區域114d不被包含在最終鐵電隨機存取記憶體裝置的資料儲存中。
第11A圖至第11E圖示出了形成第4圖的鐵電隨機存取記憶體單元的方法的一些實施例的橫截面圖1100A-1100E。第11A圖從第7圖繼續(跳過第8A圖至第8D圖、第9A圖至第9D圖、以及第10A圖至第10E圖的動作)。
如第11A圖的橫截面圖1100A所示，上部介電層1002在蝕刻終止層602及底部電極通孔108b上方沉積。在橫截面圖1100A中的上部介電層1002呈現與第 10A圖的橫截面圖1000A中的上部介電層1002類似的特性。
如第11B圖的橫截面圖1100B所示，上部介電層1002經圖案化以界定上部介電層1002中的空腔1004。上部介電層1002可使用光微影及蝕刻技術圖案化。類似於第10B圖的橫截面圖1000B中的上部介電層1002，在橫截面圖1100B中的上部介電層1002具有界定空腔1004的內側壁1002s。空腔1004的底表面暴露底部電極通孔108b。
如第11C圖的橫截面圖1100C所示，隨後是在第10C圖的橫截面圖1000C中的相同步驟，其中額外的保形頂部電極層1102額外沉積在保形頂部電極層1016上方。因此，在橫截面圖1100C中，執行保形底部電極層1012、保形鐵電層1014及保形頂部電極層1016沉積到如第10C圖的描述中所描述的空腔(第11B圖的1004)中。隨後，額外的保形頂部電極層1102在保形頂部電極層1016上方沉積。在一些實施例中，額外的保形頂部電極層1102具有實質上平坦的頂表面。在一些實施例中，保形底部電極層1012具有在大約100奈米與大約1微米之間的範圍中的厚度。在一些實施例中，保形鐵電層1014具有在大約10埃與大約200埃之間的範圍中的厚度。在一些實施例中，保形頂部電極層1016具有在大約100奈米與大約1微米之間的範圍中的厚度。在一些實施例中，額外的保形頂部電極層1102具有在大約200奈米與大約 2微米之間的範圍中的厚度。在一些實施例中，類似於保形頂部電極1016及保形底部電極1012，額外的保形頂部電極層1102可使用沉積製程及/或鍍覆製程(例如，電鍍、無電電鍍等等)形成。
在一些實施例中，保形底部電極層1012及保形頂部電極層1016可各包含例如氮化鈦、氮化鉭、鎢、釕、銥、或類似者。在一些實施例中，保形頂部電極層1016及保形底部電極層1012可包含相同材料，而在其他實施例中，保形頂部電極層1016及保形底部電極層1012可包含不同材料。在一些實施例中，額外的保形頂部電極層1102可包含與保形頂部電極層1016及保形底部電極層1012不同的材料。在一些實施例中，額外的保形頂部電極層1102可包含例如氮化鈦、氮化鉭、鎢、釕、銥、或類似者。
如第11D圖的橫截面圖1100D所示，執行移除步驟1006。在第11D圖的橫截面圖1100D中的移除步驟1006包含與第10D圖的橫截面圖1000D中的移除步驟1006相同的特徵。此外，在橫截面圖1100D中的移除步驟1006亦移除額外的保形頂部電極層(第11C圖的1102)的部分，使得在移除步驟1006之後，保形底部電極1022、鐵電層114、保形頂部電極1026、上部介電層1002、頂部電極的額外層402具有實質上共面的頂表面。在一些實施例中，移除步驟1006可導致鐵電層114具有在其最頂表面114t處的損壞區域114d。損壞區域114d 具有對其晶體結構的損壞，從而導致損壞區域114d的鐵電性質不可靠。對損壞區域114d的晶體結構的損壞可從鐵電層114的最頂表面114t延伸到第二距離d2。在一些實施例中，第二距離d2可在大約5奈米與大約10奈米之間的範圍中。
如第11E圖的橫截面圖1100E所示，執行第三蝕刻1008，此第三蝕刻對保形頂部電極(橫截面圖1100D的1026)的材料及保形底部電極(橫截面圖1100D的1022)的材料具有選擇性。在橫截面圖1100E中的第三蝕刻1008包含與橫截面圖1000E中的第三蝕刻1008相同的特性。此外，在一些實施例中，在第11E圖的橫截面圖1100E中的第三蝕刻1008不移除頂部電極的額外層402的部分。在其他實施例中，由於來自第三蝕刻1008的殘留效應，可移除頂部電極的額外層402的頂表面的小部分。在一些實施例中，頂部電極的額外層402的最頂表面是在頂部電極116的最頂表面之上。在一些實施例中，頂部電極116及鐵電層114具有實質上對準的最頂表面。在其他實施例(未圖示)中，頂部電極的額外層402的最頂表面可實質上與頂部電極116的最頂表面共面。
在第三蝕刻1008之後，底部電極112及頂部電極116具有在鐵電層114的最頂表面114t之下達第一距離d1的最頂表面。第一距離d1至少等於第二距離d2，使得在一些實施例中，第三蝕刻1008移除保形頂部電極(橫截面圖1100D的1026)的部分及保形底部電極(橫截面 圖1100D的1022)的部分，使得從鐵電層114的最頂表面114t延伸的鐵電層114的損壞區域114d不與頂部電極116及底部電極112直接接觸。因此，來自移除步驟1006的鐵電層114的損壞區域114d不被包含在最終鐵電隨機存取記憶體裝置的資料儲存中，使得由於第三蝕刻1008，最終鐵電隨機存取記憶體裝置更可靠。
第12圖至第13圖示出了在第1A圖的鐵電隨機存取記憶體單元101上方形成介電結構及頂部電極通孔的方法的一些實施例的橫截面圖1200-1300。第12圖從第8D圖繼續(跳過第9A圖至第9D圖、第10A圖至第10E圖、以及第11A圖至第11E圖的動作)。將瞭解，在第12圖至第13圖中的步驟不限於第8D圖的實施例，並且亦可應用於第9D圖、第10E圖、及第11E圖中的實施例以在鐵電隨機存取記憶體單元上方形成頂部電極通孔及介電結構。
如第12圖的橫截面圖1200所示，介電結構106在頂部電極116上方沉積，使得介電結構106圍繞底部電極112、鐵電層114及頂部電極116。在一些實施例中，例如，介電結構106可包含氮化物(例如，氮化矽、氮氧化矽)、碳化物(例如，碳化矽)、氧化物(例如，氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數氧化物(例如，碳摻雜的氧化、SiCOH)、或其類似者。在一些實施例中，介電結構106可藉由物理氣相沉積技術(例如，PVD、CVD、 PE-CVD、ALD等等)沉積。
如第13圖的橫截面圖1300所示，圖案化介電結構106並且沉積導電材料以形成耦接到頂部電極116的頂部電極通孔108t。類似於底部電極通孔108b的形成，在一些實施例中，頂部電極通孔108t可使用鑲嵌製程(例如，單鑲嵌製程或雙鑲嵌製程)形成。藉由蝕刻介電結構106以形成通孔及/或金屬溝槽，並且用頂部電極通孔108t填充通孔及/或金屬溝槽。在一些實施例中，包含導電材料的頂部電極通孔108t可使用沉積製程及/或鍍覆製程(例如，電鍍、無電電鍍等等)形成。在一些實施例中，頂部電極通孔108t是一或多個下部互連層109的部分，並且因此可包含鎢、銅、或鋁銅、或類似者。
第14圖示出了形成具有如第6圖至第13圖所示的鐵電隨機存取記憶體單元的積體晶片的方法1400的一些實施例的流程圖。
儘管後文將方法1400示出並描述為一系列動作或事件，應瞭解所示出的動作或事件的順序不應被解釋為本揭露實施例的限制。例如，一些動作可以不同順序發生及/或與除了本文之一實施例示出及/或描述的彼等之外的其他動作或事件同時發生。此外，所有示出的動作對於實施本文描述的一或多個態樣或實施例並非必需。另外，本文之一實施例所描繪的動作中的一或多個動作可在一或多個獨立的動作及/或階段中執行。
於1402，第一存取電晶體在基板內形成。
於1404，在基板上方的介電結構內形成一或多個互連層。第6圖及第7圖示出了可對應於動作1402及1404的一些實施例的橫截面圖600及700。
於1406，在介電結構上方沉積底部電極層。底部電極層藉由一或多個互連層耦接到第一存取電晶體。
於1408，在底部電極層上方沉積鐵電層。
於1410，在鐵電層上方沉積頂部電極層。第8A圖、第9A圖、第10A圖、及第11A圖分別示出了可對應於動作1406、1408、及1410的各個實施例的橫截面圖800A、900A、1000A、及1100A。
於1412，使用第一蝕刻圖案化底部電極層、頂部電極層、及鐵電層以移除底部電極層、頂部電極層及鐵電層的周邊部分。第8C圖、第9C圖、第10C圖、及第11C圖分別示出了可對應於動作1412的各個實施例的橫截面圖800C、900C、1000C、及1100C。
於1414，執行對底部電極層及頂部電極層具有選擇性的第二蝕刻以移除底部電極層及頂部電極層的部分。鐵電層具有一表面，此表面突起越過底部電極層的表面及頂部電極層的表面，其中底部電極層的表面及頂部電極層的表面藉由第二蝕刻形成。第8D圖、第9D圖、第10D圖、及第11D圖分別示出了可對應於動作1414的各個實施例的橫截面圖800D、900D、1000D、及1100D。
於1416，在介電結構的額外層內形成額外的互連層。額外的互連層是在頂部電極層上方並且耦接到頂部電 極層。第12圖及第13圖示出了可對應於動作1416的橫截面圖1200及1300。
由此，本揭示之一實施例是關於一種製造鐵電隨機存取記憶體單元的方法，使得鐵電層的損壞區域不與頂部電極及底部電極直接接觸，以防止鐵電層的損壞區域在鐵電隨機存取記憶體單元中不可靠地儲存資料。
由此，在一些實施例中，本揭示之一實施例是關於一種積體晶片，包含：一或多個下部互連層，佈置在基板上方的一或多個堆疊的層間介電(ILD)層內；底部電極，設置在一或多個下部互連層上方；頂部電極，設置在底部電極上方；以及鐵電層，設置在底部電極的第一表面與頂部電極的第二表面之間並且接觸此第一表面及此第二表面，其中鐵電層包含沿著垂直於第二方向的第一方向延伸越過頂部電極及底部電極的外表面的突起，此第二方向與第一表面正交，突起被限定在沿著第一表面及第二表面延伸的線之間。
在一些實施例中，鐵電層的突起包含與頂部電極及底部電極的外表面分離的損壞區域。在一些實施例中，鐵電層的突起具有連接突起的第二及第三表面的第一表面，其中第一表面具有與突起的第二及第三表面相比較大的表面粗糙度。在一些實施例中，突起具有在第二方向上量測的厚度，厚度小於在第二方向上量測的底部電極的第一表面與頂部電極的第二表面之間的距離。在一些實施例中，頂部電極及底部電極的外表面為頂部電極及底部電極的最 頂表面。在一些實施例中，底部電極具有第一寬度，第一寬度為底部電極在第二方向上的最大距離，頂部電極具有第二寬度，第二寬度為頂部電極在第二方向上的最大距離，並且鐵電層具有第三寬度，第三寬度為鐵電層在第二方向上的最大距離，其中第三寬度大於第一寬度及第二寬度。在一些實施例中，積體晶片進一步包含：頂部電極的額外層，設置在頂部電極上方；以及底部電極的額外層，設置在底部電極之下，其中頂部電極的額外層具有第四寬度，第四寬度為在頂部電極的額外層的多個最外側壁之間的最大距離，其中底部電極的額外層具有第五寬度，第五寬度為在底部電極的額外層的多個最外側壁之間的最大距離，並且其中第三寬度小於或等於第四寬度及第五寬度。在一些實施例中，底部電極及頂部電極包含第一材料，並且其中頂部電極的額外層及底部電極的額外層包含與第一材料不同的第二材料。
在其他實施例中，本揭示之一實施例是關於一種積體晶片，包含：一或多個下部互連層，佈置在基板上方的一或多個堆疊的層間介電(ILD)層內；底部電極，設置在一或多個下部互連層上方；頂部電極，設置在底部電極上方；以及鐵電層，設置在底部電極與頂部電極之間並且延伸越過頂部電極及底部電極的外表面，其中平行於在底部電極與鐵電層之間的界面並且在底部電極與頂部電極之間的線延伸穿過鐵電層的最外表面。
在一些實施例中，線是在頂部電極的最底表面之下 並且在底部電極的最頂表面之上。在一些實施例中，線垂直於頂部電極及底部電極的最頂表面。在一些實施例中，鐵電層的最外表面具有與鐵電層的其他表面相比較高的表面粗糙度。在一些實施例中，積體晶片進一步包含頂部電極的額外層，設置在頂部電極上方，其中頂部電極的額外層的下部由頂部電極圍繞，其中頂部電極的額外層的上部延伸越過頂部電極的外表面。在一些實施例中，鐵電層藉由一或多個堆疊的層間介電層與頂部電極的額外層的上部間隔開。
在又一些實施例中，本揭示之一實施例是關於一種形成積體晶片的方法，包含：在底部電極層上方沉積鐵電層；在鐵電層上方沉積頂部電極層；執行第一移除步驟以移除底部電極層、鐵電層、及頂部電極層的周邊部分；以及使用對底部電極層及頂部電極層具有選擇性的第二蝕刻執行第二移除步驟以移除底部電極層及頂部電極層的部分，其中在第二移除步驟之後，鐵電層具有一表面，此表面突起越過底部電極層及頂部電極層的表面。
在一些實施例中，在第一移除步驟之後並且在第二移除步驟之前，底部電極層及頂部電極層各具有由第一移除步驟界定的中間外表面，並且其中藉由第二移除步驟移除的底部電極層及頂部電極層的部分包括底部電極層及頂部電極層的中間外表面。在一些實施例中，在第一移除步驟之後並且在第二移除步驟之前，頂部電極層具有第一厚度，並且其中在第二移除步驟之後，頂部電極層具有小於 第一厚度的第二厚度。在一些實施例中，在第一移除步驟之後並且在第二移除步驟之前，鐵電層具有暴露於第一移除步驟的多個表面，表面具有與未暴露於第一移除步驟的鐵電層的表面相比較大的表面粗糙度。在一些實施例中，在執行第一移除步驟之前並且在沉積頂部電極層之後，方法進一步包含在頂部電極層上方沉積頂部電極層的額外層。在一些實施例中，第一移除步驟移除頂部電極層的額外層的周邊部分，並且其中第二蝕刻對頂部電極層的額外層不具有選擇性。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示之一實施例的態樣。熟習此項技術者應瞭解，可輕易使用本揭示之一實施例作為設計或修改其他製程及結構的基礎，以便實施本文之一實施例所介紹之實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示之一實施例之精神及範疇，且可在不脫離本揭示之一實施例之精神及範疇的情況下產生本文之一實施例的各種變化、替代及更改。
100A:橫截面圖
101:FeRAM單元
102:基板
104:存取電晶體
106:介電結構
108:互連通孔
108b:底部電極通孔
108t:頂部電極通孔
109:下部互連層
110:互連接線
112:底部電極
112s:最外側壁
112u:第一表面
114:鐵電層
114d:損壞區域
114s:最外側壁
116:頂部電極
116b:第二表面
116s:最外側壁
d1:距離

Claims (10)

  1. 一種積體晶片，包含：一基板，包含一電晶體設置於其中，其中該電晶體包含一汲極區域及一源極區域；一或多個下部互連層，佈置在該基板上方的一或多個堆疊的層間介電層內；一第一底部電極層，設置在該一或多個下部互連層上方，並且耦接到該電晶體的該汲極區域；一第二底部電極層，設置在該第一底部電極層上方；一第一頂部電極層，設置在該第二底部電極層上方，並且耦接到一位元線；一第二頂部電極層，設置在該第一頂部電極層和該第二底部電極層之間；以及一鐵電層，設置在該第二底部電極層的一第一表面與該第二頂部電極層的一第二表面之間並且接觸該第一表面及該第二表面，其中該鐵電層包含沿著垂直於一第二方向的一第一方向延伸越過該第二頂部電極層及該第二底部電極層的外表面的一突起，該第二方向與該第一表面正交，該突起被限定在沿著該第一表面及該第二表面延伸的線之間，其中該鐵電層比該第二底部電極層和該第二頂部電極層還寬，該第一底部電極層比該鐵電層還寬，且該第一頂部電極層比該鐵電層還寬。
  2. 如請求項1所述之積體晶片，其中該鐵電層的該突起包含與該第二頂部電極層及該第二底部電極層的該等外表面分離的一損壞區域。
  3. 如請求項1所述之積體晶片，其中該鐵電層的該突起具有連接該突起的一第二及一第三表面的一第一表面，其中該第一表面具有與該突起的該第二及該第三表面相比較大的一表面粗糙度。
  4. 如請求項1所述之積體晶片，其中該突起具有在該第二方向上量測的一厚度，該厚度小於在該第二方向上量測的該第二底部電極層的該第一表面與該第二頂部電極層的該第二表面之間的一距離。
  5. 一種積體晶片，包含：一基板，包含一電晶體設置於其中，其中該電晶體包含一汲極區域及一源極區域；一或多個下部互連層，佈置在該基板上方的一或多個堆疊的層間介電層內；一底部電極，設置在該一或多個下部互連層上方，並且耦接到該電晶體的該汲極區域；一頂部電極，設置在該底部電極上方，並且耦接到一位元線；以及一鐵電層，設置在該底部電極的一第一表面與該頂部電 極的一第二表面之間，且接觸該第一表面及該第二表面，其中該鐵電層包含沿著垂直於一第二方向的一第一方向延伸越過該頂部電極及該底部電極的外表面的一突起，該第二方向與該第一表面正交，該突起被限定在沿著該第一表面及該第二表面延伸的線之間，其中該突起具有在該第二方向上量測的一厚度，該厚度小於在該第二方向上量測的該底部電極的該第一表面與該頂部電極的該第二表面之間的一距離，其中該突起具有一最底表面和一最頂表面，該最底表面在該底部電極的該第一表面上方，該最頂表面在該頂部電極的該第二表面下方。
  6. 如請求項5所述之積體晶片，其中該鐵電層的一寬度與該底部電極的一寬度差約等於該鐵電層的該寬度與該頂部電極的一寬度差。
  7. 如請求項5所述之積體晶片，其中該鐵電層的該突起具有一最外表面，該最外表面具有與該鐵電層的其他表面相比較高的一表面粗糙度。
  8. 一種形成積體晶片的方法，包含：形成一或多個下部互連層於一基板上方，其中該基板包含一電晶體設置於其中，該電晶體包含一汲極區域及一源極區域； 在該一或多個下部互連層上方沉積一底部電極層的一第一材料；在該底部電極層的該第一材料上方沉積該底部電極層的一第二材料；在該底部電極層的該第二材料上方沉積一鐵電材料；在該鐵電材料上方沉積一頂部電極層的一第二材料；在該頂部電極層的該第二材料上方沉積該頂部電極層的一第一材料；執行一第一移除步驟以移除該底部電極層的該第一材料、該底部電極層的該第二材料、該鐵電材料、該頂部電極層的該第一材料、及該頂部電極層的該第二材料的周邊部分，其中該鐵電材料形成一鐵電層，其中該第一移除步驟為一濕式蝕刻，且該濕式蝕刻對該頂部電極層的該第一材料和該第二材料、該頂部電極層的該第一材料和該第二材料及該鐵電材料具有選擇性；以及使用對該底部電極層的該第一材料和該第二材料及該頂部電極層的該第一材料和該第二材料具有選擇性的一第二蝕刻執行一第二移除步驟以移除該底部電極層的該第一材料和該第二材料及該頂部電極層的該第一材料和該第二材料的部分，其中該底部電極層的該第一材料形成一第一底部電極層，且該第一底部電極層耦接到該電晶體的該汲極區域，該底部電極層的該第二材料形成一第二底部電極層，該頂部電極層的該第一材料形成一第一頂部電極層，該頂部電極層的該第二材料形成一第二頂部電極層，且該第二 頂部電極層耦接到一位元線，其中在該第二移除步驟之後，該鐵電層具有一表面，該表面突起越過該第二底部電極層及該第二頂部電極層的一表面，其中該鐵電層比該第二底部電極層和該第二頂部電極層還寬，該第一底部電極層比該鐵電層還寬，且該第一頂部電極層比該鐵電層還寬。
  9. 如請求項8所述之方法，其中在該第一移除步驟之後並且在該第二移除步驟之前，該底部電極層的該第一材料、該底部電極層該第二材料、該頂部電極層的該第一材料及該頂部電極層的該第二材料各具有由該第一移除步驟界定的一中間外表面，並且其中藉由該第二移除步驟移除的該底部電極層的該第一材料和該第二材料及該頂部電極層的該第一材料和該第二材料的該等部分包括該底部電極層的該第一材料、該底部電極層該第二材料、該頂部電極層的該第一材料及該頂部電極層的該第二材料的該等中間外表面。
  10. 如請求項8所述之方法，其中在該第一移除步驟之後並且在該第二移除步驟之前，該頂部電極層的該第一材料具有一第一厚度，並且其中在該第二移除步驟之後，該第一頂部電極層具有小於該第一厚度的一第二厚度。
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