TWI763803B - 晶粒內終端之控制方法與進行所述方法之系統 - Google Patents

Abstract

提供一種在包括多個記憶體排的多排式記憶體系統中控 制晶粒內終端(ODT)之方法。所述方法包括：當多排式記憶體系統被通電時，將多個記憶體排的晶粒內終端電路賦能成初始狀態；在寫入操作期間，將多個記憶體排中的寫入目標記憶體排的晶粒內終端電路及非目標記憶體排的晶粒內終端電路賦能；以及在讀取操作期間，將多個記憶體排中的讀取目標記憶體排的晶粒內終端電路去能，同時將多個記憶體排中的非目標記憶體排的晶粒內終端電路賦能。

Description

晶粒內終端之控制方法與進行所述方法之系統

示例性實施例大體而言是有關於半導體積體電路，且更具體而言是有關於一種晶粒內終端(on-die termination，ODT)之控制方法及一種進行所述方法之系統。

[相關申請案的交叉參考]

本美國非臨時申請案基於35 USC § 119主張於2017年5月29日提出申請的韓國專利申請案第10-2017-0066377號及於2017年7月14日提出申請的韓國專利申請案第10-2017-0089692號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。

引入晶粒內終端(ODT)是為了藉由減少發射器與接收器之間的訊號反射來增強訊號完整性(signal integrity)。晶粒內終端電路可藉由提供與傳輸線的阻抗匹配的終端電阻(termination resistance)來減少訊號反射。然而，若實作晶粒內終端以增強訊號完整性，則功耗可能提高。

本發明概念的至少一個實施例提供一種能夠降低功耗及增強訊號完整性的晶粒內終端之控制方法。

本發明概念的至少一個實施例提供一種進行能夠降低功耗及增強訊號完整性的晶粒內終端之控制方法之系統。

根據本發明概念的示例性實施例，一種在包括多個記憶體排的多排式記憶體系統中控制晶粒內終端(ODT)之方法，所述方法包括：當所述多排式記憶體系統被通電時，將所述多個記憶體排的晶粒內終端電路賦能成初始狀態；在寫入操作期間，將所述多個記憶體排中的寫入目標記憶體排的所述晶粒內終端電路及非目標記憶體排的所述晶粒內終端電路賦能；以及在讀取操作期間，將所述多個記憶體排中的讀取目標記憶體排的所述晶粒內終端電路去能，同時將所述多個記憶體排中的非目標記憶體排的所述晶粒內終端電路賦能。

根據本發明概念的示例性實施例，一種在記憶體裝置中控制晶粒內終端(ODT)之方法包括：當所述記憶體裝置被通電時，將所述記憶體裝置的晶粒內終端電路賦能成初始狀態以具有第一電阻值；在對所述記憶體裝置進行寫入操作期間將所述晶粒內終端電路賦能；以及在對所述記憶體裝置進行讀取操作期間將所述晶粒內終端電路去能。

根據本發明概念的示例性實施例，一種系統包括：多個 記憶體排，包括多個記憶體裝置；以及記憶體控制器，被配置成控制所述多個記憶體排。所述多個記憶體排的晶粒內終端(ODT)電路在所述系統被通電時被賦能成初始狀態，所述多個記憶體排的所述晶粒內終端電路在對所述多個記憶體排中的寫入目標記憶體排及非目標記憶體排進行寫入操作期間被賦能，且在讀取操作期間，所述多個記憶體排中的讀取目標記憶體排的所述晶粒內終端電路被去能、同時所述多個記憶體排中的非目標記憶體排的所述晶粒內終端電路被賦能。

根據本發明概念的示例性實施例，一種系統包括第一記憶體排及第二記憶體排。所述第一記憶體排包括連接至第一晶粒內終端(ODT)電路的多個第一記憶體裝置。所述第二記憶體排包括連接至第二晶粒內終端電路的多個第二記憶體裝置。所述第一晶粒內終端電路及所述第二晶粒內終端電路在所述第一記憶體排的寫入操作期間被賦能，且在所述第一記憶體排的讀取操作期間，所述第一晶粒內終端電路被去能且所述第二晶粒內終端電路被賦能。

根據示例性實施例的晶粒內終端之控制方法及進行所述方法之系統可藉由以下方式來降低功耗及增強訊號完整性：進行靜態晶粒內終端控制，以使得在讀取操作期間目標記憶體排的晶粒內終端電路及非目標記憶體排的晶粒內終端電路大體維持於賦能狀態，而讀取目標記憶體排的晶粒內終端電路則被去能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉 實施例，並配合所附圖式作詳細說明如下。

10:多排式系統

20、MC:記憶體控制器

30:記憶體子系統/記憶體裝置

70:傳輸驅動器

80、81、82:終端電路

300:晶粒內終端電路

310:終端控制單元

330:上拉終端控制單元

334:第一選擇器

335:第二選擇器

336:第三選擇器

340:終端電阻器單元/下拉終端控制單元

344:第四選擇器

345:第五選擇器

346:第六選擇器

350:終端電阻器單元

360:上拉驅動器

361:第一PMOS電晶體

362:第二PMOS電晶體

363:第三PMOS電晶體

370:下拉驅動器

371:第一NMOS電晶體

372:第二NMOS電晶體

373:第三NMOS電晶體

400、MEM:記憶體裝置

410:控制邏輯

411:命令解碼器

412:模式暫存器/模式暫存器集合

420:位址暫存器

430:儲存庫控制邏輯

440:行位址多工器

445:刷新計數器

460:行解碼器

460a、460h:儲存庫行解碼器

470:列解碼器

470a、470h:儲存庫列解碼器

480:記憶體胞元陣列

480a、480h:儲存庫陣列

485:感測放大器/感測放大器單元

485a、485h:儲存庫感測放大器

490:輸入-輸出閘控電路

500:資料輸入/輸出電路

600:資料輸入-輸出接腳

710、DR0、DR1、DR2、DRM:傳輸驅動器

720、BF、BF0、BF1、BF2、BFM:接收緩衝器

900:半導體記憶體裝置

910:第一半導體積體電路層

920:第k半導體積體電路層

921:記憶體區

922:周邊電路

1200:行動系統

1210:應用處理器

1220:連接性電路

1230:揮發性記憶體裝置

1240:非揮發性記憶體裝置

1250:使用者介面

1260:電源

ADDR:位址

AP:應用處理器

BANK_ADDR:儲存庫位址

BL、DC0、DC1、DC2、DC3、EDC_EN、NT0、NT1、WS_FAST、WS_RD、WS_WR:欄位值

CA0、CA1、CA2、CA3、CA4、CA5、CA6、CAS:命令位 址訊號

CK_C、CK_T:操作時鐘訊號對

CMD:命令

CMD_RNK1:第一命令訊號

CMD_RNK2:第二命令訊號

COL_ADDR:列位址

CS_RNK1:第一排選擇訊號

CS_RNK2:第二排選擇訊號

CTRL:控制訊號

DATA、DQ:資料

DES:解除選擇

DQ_[15:0]:資料訊號

H:邏輯高位準

L:邏輯低位準

LA1:第一半導體積體電路層

LA(K-1):半導體積體電路層/第k-1半導體積體電路層

LAk:半導體積體電路層/第k半導體積體電路層

M*Rtt:第一電阻值

M*Rtt+Rtg:第二電阻值

MRSET:模式暫存器設定

NC:共用節點

NT-ODT:值/初始狀態/第二值

NT-ODT OFF:去能狀態

OEN:輸出賦能訊號

ODT:值

ODT_RNK1:第一記憶體排的晶粒內終端狀態

ODT_RNK2:第二記憶體排的晶粒內終端狀態

OP0、OP1、OP2、OP3、OP4、OP5、OP6、OP7:運算元

PAD1、PAD2、PADC、PADM:資料輸入-輸出接腳

PADH、PADS輸入-輸出接墊

R1:第一電阻器

R2:第二電阻器

R3:第三電阻器

R4:第四電阻器

R5:第五電阻器

R6:第六電阻器

RA、ROW_ADDR:行位址

RD:讀取命令

REF_ADDR:刷新行位址

RNK_NT:非目標記憶體排

RNK_TG:目標記憶體排

RNK1:記憶體排/第一記憶體排/目標記憶體排/寫入目標記憶體排/讀取目標記憶體排

RNK2、RNKM:記憶體排/第二記憶體排/非目標記憶體排

RON:接通電阻器

Rtt:等效電阻值/終端電阻器

S100、S200、S300:步驟

SB:緩衝器訊號

SCD:強度碼

SCD1:強度碼位元/第一強度碼位元

SCD2:強度碼位元/第二強度碼位元

SCD3:強度碼位元/第三強度碼位元

SCD4:強度碼位元/第四強度碼位元

SCD5:強度碼位元/第五強度碼位元

SCD6:強度碼位元/第六強度碼位元

SI:輸入訊號

ST:傳輸訊號

T1、T2、T3、T4、T5、T6、T7、T8、Ta0、Ta1、Ta2、Ta3、Tb0、Tb1、Tb2、Tc0、Tc1、Tc2、Tc3、Td0、Td1、Te0、Te1、Tf0、Tf1:時間點

TCS:終端控制訊號

TCS1:第一終端控制訊號

TCS2:第二終端控制訊號

TCS3:第三終端控制訊號

TCS4:第四終端控制訊號

TCS5:第五終端控制訊號

TCS6:第六終端控制訊號

TER0、TER1、TER2、TERM:晶粒內終端電路

TG-ODT:狀態/值/第一值

TL:傳輸線

TN1、TN2:電晶體/NMOS電晶體

TP1、TP2:電晶體/PMOS電晶體

TSV:基板穿孔

VDDQ:電源電壓/第一電源電壓

VIH:高電壓位準

VIL:低電壓位準

VREF:參考電壓/最佳參考電壓

VSSQ:接地電壓/第二電源電壓

WCK_C、WCK_T:資料選通訊號對

WR:寫入命令

圖1是示出根據本發明概念示例性實施例的晶粒內終端(ODT)之控制方法的流程圖。

圖2是示出根據本發明概念示例性實施例的晶粒內終端之控制方法的時序圖。

圖3是示出根據本發明概念示例性實施例的多排式系統(multi-rank system)的方塊圖。

圖4是示出圖3所示多排式系統中所包含的記憶體裝置的示例性實施例的方塊圖。

圖5是示出根據本發明概念示例性實施例的圖4所示記憶體裝置中所包含的資料輸入-輸出電路的實施例的方塊圖。

圖6是示出根據本發明概念示例性實施例的圖5所示資料輸入-輸出電路中所包含的晶粒內終端電路的電路圖。

圖7、圖8A及圖8B是示出根據本發明概念示例性實施例的在寫入操作中控制晶粒內終端之方法的圖式。

圖9及圖10是示出根據本發明概念示例性實施例的在讀取操作中控制晶粒內終端之方法的圖式。

圖11是示出根據本發明概念示例性實施例的應用於晶粒內終端之控制方法的電阻設定的實施例的圖式。

圖12是用於闡述與圖11所示電阻設定對應的在寫入操作中的晶粒內終端電路的等效電阻的圖式。

圖13是用於闡述與圖11所示電阻設定對應的在讀取操作中的晶粒內終端電路的等效電阻的圖式。

圖14A及圖14B是用於闡述中心分接終端(center-tapped termination，CTT)的圖式。

圖15A及圖15B是用於闡述第一偽開放汲極(pseudo-open drain，POD)終端的圖式。

圖16A及圖16B是用於闡述第二偽開放汲極終端的圖式。

圖17是示出應用於根據本發明概念示例性實施例的晶粒內終端之控制方法的電阻設定的實施例的圖式。

圖18是示出根據本發明概念示例性實施例的命令位址訊號(command-address signal，CAS)命令的圖式。

圖19A及圖19B是用於闡述根據本發明概念示例性實施例的用於晶粒內終端的模式暫存器(mode register)的圖式。

圖20是示出根據本發明概念示例性實施例的半導體記憶體裝置的結構圖。

圖21是示出根據本發明概念示例性實施例的行動系統的方塊圖。

在下文中，將參照其中示出本發明概念的一些示例性實 施例的附圖來更充分地闡述本發明概念。在所有圖式中相同的編號指代相同的元件。

圖1是示出根據本發明概念示例性實施例的晶粒內終端(ODT)之控制方法的流程圖，且圖2是示出根據本發明概念示例性實施例的晶粒內終端之控制方法的時序圖。

圖1及圖2示出在包括多個記憶體排(memory rank)的多排式系統中控制晶粒內終端之方法。以下將參照圖3來闡述多排式系統。在實施例中，記憶體排是連接至同一晶片選擇訊號的一組記憶體晶片。因此，當存在多個記憶體排時，每一記憶體排接收不同的晶片選擇訊號。在又一實施例中，給定記憶體排的所述一組記憶體晶片共用相同的命令及控制訊號。

參照圖1，當多排式系統被通電時，將多個記憶體排的晶粒內終端電路賦能成初始狀態(S100)。舉例而言，將晶粒內終端電路賦能成初始狀態可藉由以下方式來進行：對所述晶粒內終端電路施通電力且將晶粒內終端電路中的每一者的電阻設定成相同的電阻值。在對所述多個記憶體排中的寫入目標記憶體排進行寫入操作期間將所述多個記憶體排的晶粒內終端電路賦能(S200)。舉例而言，若記憶體排的晶粒內終端電路中當前作為寫入目標的一個晶粒內終端電路由於所述記憶體排的前一讀取操作而當前被去能，則在所述寫入期間將此晶粒內終端電路賦能。此外，可在進行實際寫入之前的一段時間內將記憶體排的當前作為寫入目標的晶粒內終端電路賦能。在對讀取目標記憶體排進行讀 取操作期間將所述多個記憶體排中的所述讀取目標記憶體排的晶粒內終端電路去能(S300)。

記憶體存取操作可包括寫入操作及讀取操作且所述記憶體存取操作可與例如模式暫存器寫入操作、模式暫存器讀取操作、刷新操作等其他操作區分開。在寫入操作的情形中，所述多個記憶體排可被區分為作為寫入操作的對象的寫入目標記憶體排及除所述寫入目標記憶體排外的非目標記憶體排。舉例而言，在寫入操作期間，資料被寫入至多個記憶體排中的一者(即，寫入目標記憶體排)且所述資料不被寫入至其餘記憶體排。在讀取操作的情形中，所述多個記憶體排可被區分為作為讀取操作的對象的讀取目標記憶體排及除所述讀取目標記憶體排外的非目標記憶體排來劃分。舉例而言，在讀取操作期間，資料是自多個記憶體排中的一者(即，讀取目標記憶體排)被讀取且資料不自其餘記憶體排被讀取。可將寫入目標記憶體排或讀取目標記憶體排簡稱為目標記憶體排。

參照圖2，在時間點T1處，當多排式系統被通電時，所述多個記憶體排的晶粒內終端電路被賦能成初始狀態。在示例性實施例中，所述多個記憶體排的晶粒內終端電路中的每一者被設定成在初始狀態中具有第一電阻值。儘管圖2示出晶粒內終端電路的賦能時間點與通電時間一致，然而可首先完成所述通電時序(power-on sequence)且可接著在經過一定時間間隔之後將所述晶粒內終端電路賦能成初始狀態。

在進行寫入操作的同時在時間間隔T2至T3及T4至T5期間，包括寫入目標記憶體排及非目標記憶體排的記憶體排的所有晶粒內終端電路維持賦能狀態。在示例性實施例中，在寫入操作期間，所述多個記憶體排的晶粒內終端電路維持於初始狀態以具有第一電阻值。在另一示例性實施例中，在寫入操作期間，寫入目標記憶體排的晶粒內終端電路的電阻值被自第一電阻值改變成與所述第一電阻值不同的第二電阻值。

在進行讀取操作的同時在時間間隔T6至T7期間，讀取目標記憶體排的晶粒內終端電路被去能且非目標記憶體排的晶粒內終端電路被賦能。在示例性實施例中，在讀取操作期間，非目標記憶體排的晶粒內終端電路維持於初始狀態以具有第一電阻值。儘管圖2示出讀取目標記憶體排被去能的時間間隔與讀取操作的時間間隔一致，然而所述讀取目標記憶體排被去能的時間間隔可小於讀取操作的時間間隔。換言之，僅當經過資料輸入-輸出接腳輸出讀取資料時，將讀取目標記憶體排的晶粒內終端電路去能便足矣。舉例而言，僅當經過目標記憶體排的接腳輸出自所述目標記憶體排讀取的資料時，讀取目標記憶體排的晶粒內終端電路才可被去能。

在時間點T8處，當多排式系統被斷電時，電源被阻擋且所有記憶體排的晶粒內終端電路被去能。舉例而言，在供應至晶粒內終端電路的電力之間可存在開關(switch)，且所述阻擋可藉由斷開所述開關來進行。舉例而言，當開關是電晶體時，所述 開關可基於被施加至所述電晶體的閘極的控制訊號而斷開。

只要目標記憶體排的晶粒內終端電路被賦能且非目標記憶體排的晶粒內終端電路被去能時，訊號完整性便可能由於射入至所述非目標記憶體排的訊號波未被終止(terminated)且因此可能造成跳動(jitter)而劣化。相比之下，根據本發明概念的至少一個實施例，可藉由除讀取目標記憶體排的情形外幾乎總是將晶粒內終端電路賦能來增強訊號完整性。儘管非目標記憶體排的晶粒內終端電路總是被賦能，然而如以下將闡述，在偽開放汲極終端的情形中不會造成待用功耗(standby power consumption)。

若非目標記憶體排的晶粒內終端電路在寫入操作中被賦能且在讀取操作中被去能，則所有記憶體排均處於待用狀態以接收記憶體存取命令(例如，寫入命令或讀取命令)及對所述記憶體存取命令進行解碼。在此種情形中，晶粒內終端電路不進入斷電模式且因此待用功耗提高。相比之下，根據示例性實施例，在寫入操作及讀取操作中，非目標記憶體排的晶粒內終端電路維持於賦能狀態。在此種情形中，晶粒內終端電路可更輕易地進入斷電模式且因此待用功耗可降低。

在實施例中，無論記憶體控制器所輸出的記憶體存取命令(例如，寫入命令或讀取命令)如何，所述多個記憶體排中的非目標記憶體排的晶粒內終端電路具有恆定的電阻值。此種恆定的電阻值可基於模式暫存器中所儲存的值。

在示例性實施例中，基於被分別提供至所述多個記憶 體排的多個排選擇訊號而將哪一記憶體排對應於用於寫入操作或讀取操作的目標記憶體排通知給所述多個記憶體排。在此種情形中，所有處於待用狀態的記憶體排進入斷電模式且與被激活的排選擇訊號對應的目標記憶體排被自所述斷電模式喚醒至正常操作模式。非目標記憶體排無需改變晶粒內終端電路的賦能狀態且因此所述非目標記憶體排可維持斷電模式。

如此一來，根據至少一個實施例的晶粒內終端之控制方法及進行所述方法之系統可藉由靜態晶粒內終端控制來降低功耗及增強訊號完整性，以使得在讀取操作期間目標記憶體排的晶粒內終端電路及非目標記憶體排的晶粒內終端電路大體維持於賦能狀態，而讀取目標記憶體排的晶粒內終端電路則被去能。

儘管已參照圖1及圖2針對多排式系統闡述了晶粒內終端之控制方法，然而示例性實施例可應用於包括單個記憶體排的記憶體裝置的系統。

在單排式系統的情形中，單個記憶體裝置在寫入操作期間對應於寫入目標記憶體排且在讀取操作期間對應於讀取目標記憶體排。根據示例性實施例，當記憶體裝置被通電時，所述記憶體裝置的晶粒內終端電路被賦能成初始狀態以具有第一電阻值。在對記憶體裝置進行寫入操作期間晶粒內終端電路可被賦能且在對所述記憶體裝置進行讀取操作期間晶粒內終端電路可被去能。

圖3是示出根據本發明概念示例性實施例的多排式系 統的方塊圖。

參照圖3，多排式系統10包括記憶體控制器20及記憶體子系統30。記憶體子系統30包括多個記憶體排RNK1至RNKM且記憶體排RNK1至RNKM中的每一者包括一或多個記憶體裝置MEM，M是大於1的自然數。記憶體控制器20及記憶體子系統30可分別包括介面電路(interface circuit)以進行相互通訊。介面電路可藉由用於傳送命令CMD、位址ADDR、及控制訊號CTRL等的控制匯流排及用於傳送資料的資料匯流排來進行連接。在實施例中，命令CMD包括位址ADDR。記憶體控制器20可發出命令CMD及位址ADDR以存取記憶體子系統30，且在記憶體控制器20的控制下資料可被寫入記憶體子系統30中或者資料可被自記憶體子系統30讀出。在實施例中，記憶體控制器20包括用於輸出控制訊號CTRL、命令CMD、位址ADDR、且與記憶體子系統30交換資料DATA的單獨的接腳。當命令CMD包括位址ADDR時，記憶體控制器20可省略用於輸出位址ADDR的接腳。根據示例性實施例，當多排式系統10被通電時，所述多個記憶體排RNK1至RNKM的晶粒內終端電路被賦能成初始狀態，在對所述多個記憶體排RNK1至RNKM中的寫入目標記憶體排進行寫入操作期間所述多個記憶體排RNK1至RNKM的晶粒內終端電路被賦能，且在對讀取目標記憶體排進行讀取操作期間所述多個記憶體排RNK1至RNKM中的讀取目標記憶體排的晶粒內終端電路被去能。

圖4是示出圖3所示多排式系統中所包含的記憶體裝 置的示例性實施例的方塊圖。

參照圖4，記憶體裝置400包括控制邏輯410(例如，控制邏輯電路)、位址暫存器420、儲存庫控制邏輯(bank control logic)430(例如，儲存庫控制邏輯電路)、行位址多工器(row address multiplexer)440、刷新計數器445、行解碼器(row decoder)460、列解碼器(column decoder)470、記憶體胞元陣列(memory cell array)480、感測放大器單元485(例如，感測放大器電路)、輸入-輸出(input-output，I/O)閘控電路(gating circuit)490、及資料輸入-輸出(I/O)電路500。

記憶體胞元陣列480包括多個儲存庫陣列(bank array)480a至480h。行解碼器460包括分別耦合至儲存庫陣列480a至480h的多個儲存庫行解碼器460a至460h。列解碼器470包括分別耦合至儲存庫陣列480a至480h的多個儲存庫列解碼器470a至470h。感測放大器單元485包括分別耦合至儲存庫陣列480a至480h的多個儲存庫感測放大器485a至485h。

位址暫存器420自記憶體控制器20接收包括儲存庫位址BANK_ADDR、行位址ROW_ADDR、及列位址COL_ADDR的位址ADDR。位址暫存器420將所接收儲存庫位址BANK_ADDR提供至儲存庫控制邏輯430，將所接收行位址ROW_ADDR提供至行位址多工器440，且將所接收列位址COL_ADDR提供至列解碼器470。

儲存庫控制邏輯430可基於儲存庫位址BANK_ADDR 而產生儲存庫控制訊號。儲存庫行解碼器460a至460h中與儲存庫位址BANK_ADDR對應的一者可基於儲存庫控制訊號來激活。儲存庫列解碼器470a至470h中與儲存庫位址BANK_ADDR對應的一者可基於儲存庫控制訊號來激活。

行位址多工器440可自位址暫存器420接收行位址ROW_ADDR，且可自刷新計數器445接收刷新行位址REF_ADDR。行位址多工器440可選擇性地輸出行位址ROW_ADDR或刷新行位址REF_ADDR中的一者作為行位址RA。自行位址多工器440輸出的行位址RA可應用於儲存庫行解碼器460a至460h。

儲存庫行解碼器460a至460h中被激活的一個儲存庫行解碼器可對自行位址多工器440輸出的行位址RA進行解碼，且可激活與行位址RA對應的字元線(word-line)。舉例而言，被激活的儲存庫行解碼器可將字元線驅動電壓施加至與行位址RA對應的字元線。

列解碼器470可包括列位址鎖存器(column address latch)。列位址鎖存器可自位址暫存器420接收列位址COL_ADDR，且暫時地儲存所接收的列位址COL_ADDR。在示例性實施例中，在叢發模式(burst mode)中，列位址鎖存器產生自所接收的列位址COL_ADDR遞增的列位址。列位址鎖存器可將暫時儲存的或產生的列位址應用於儲存庫列解碼器470a至470h。

儲存庫列解碼器470a至470h中被激活的一個儲存庫列 解碼器可對自列位址鎖存器輸出的列位址COL_ADDR進行解碼，且可控制輸入-輸出閘控電路490以輸出與列位址COL_ADDR對應的資料。

輸入/輸出閘控電路490可包括用於對輸入-輸出資料進行閘控的電路系統。輸入/輸出閘控電路490可更包括用於儲存自儲存庫陣列480a至480h輸出的資料的讀取資料鎖存器及用於將資料寫入儲存庫陣列480a至480h的寫入驅動器。

欲自儲存庫陣列480a至480h中的一個儲存庫陣列讀取的資料可藉由與欲被讀取資料的所述一個儲存庫陣列耦合的感測放大器485來感測，且可儲存於讀取資料鎖存器中。儲存於讀取資料鎖存器中的資料可經由資料輸入/輸出電路500而提供至記憶體控制器20。欲寫入儲存庫陣列480a至480h的一個儲存庫陣列中的資料DQ可被自記憶體控制器20提供至資料輸入/輸出電路500。寫入驅動器可將資料DQ寫入儲存庫陣列480a至480h中的一個儲存庫陣列中。

控制邏輯410可控制記憶體裝置400的操作。舉例而言，控制邏輯410可產生記憶體裝置400的控制訊號以進行寫入操作或讀取操作。控制邏輯410可包括命令解碼器(command decoder)411及模式暫存器集合(mode register set)412，命令解碼器411對自記憶體控制器20接收的命令CMD進行解碼，模式暫存器集合412設定記憶體裝置的操作模式。舉例而言，模式暫存器集合412中的暫存器的值可指示記憶體裝置的操作模式。

圖5是示出根據本發明概念示例性實施例的圖4所示記憶體裝置中所包含的資料輸入-輸出電路的實施例的方塊圖。

參照圖5，資料輸入-輸出電路500包括晶粒內終端電路300、資料輸入-輸出接腳600、傳輸驅動器DR 710、及接收緩衝器BF 720。傳輸驅動器710基於所讀取資料來驅動資料輸入-輸出接腳600且接收緩衝器720接收經過資料輸入-輸出接腳600提供的寫入資料。舉例而言，所讀取資料被自記憶體排的記憶體輸出至傳輸驅動器710且記憶體控制器將寫入資料輸出至接收緩衝器720。在實施例中，傳輸驅動器DR 710及接收緩衝器BF 720是由運算放大器(operational amplifier)來實作。

晶粒內終端電路300包括終端控制單元310(例如，終端控制電路)及終端電阻器單元350。

終端電阻器單元350耦合至資料輸入-輸出接腳600且對耦合至資料輸入-輸出接腳600的傳輸線提供終端阻抗。根據示例性實施例的晶粒內終端之控制方法可應用於控制用於達成記憶體控制器20與記憶體裝置30之間的雙向通訊的輸入-輸出接腳的終端。因此，根據示例性實施例的方法除可應用於資料輸入-輸出接腳600外亦可應用於資料選通接腳(data strobe pin)、資料遮罩接腳(data mask pin)、或終端資料選通接腳(termination data strobe pin)。根據示例性實施例的方法不包括用於達成自記憶體控制器20至記憶體裝置30的單向通訊的位址接腳、命令接腳的晶粒內終端。用語「接腳」廣泛地指代用於積體電路的電性內連(electrical interconnection)，例如所述積體電路上的接墊(pad)或其他電性觸點(electrical contact)。

在實施例中，終端電阻器單元350進行上拉(pull-up)終端操作以在電源電壓節點與資料輸入-輸出接腳600之間提供終端電阻及/或進行下拉(pull-down)終端操作以在接地節點與資料輸入-輸出接腳600之間提供終端電阻。以下將參照圖14A及圖14B闡述用於上拉終端操作及下拉終端操作二者的中心分接終端(CTT)，以下將參照圖15A及圖15B闡述僅用於下拉終端操作的第一偽開放汲極(POD)終端，且以下將參照圖16A及圖16B闡述僅用於上拉終端操作的第二偽開放汲極終端。

儘管圖5示出其中配備有單獨的終端電阻器單元350的示例性實施例，然而傳輸驅動器710中的訊號驅動器(圖中未示出)自身可充當終端電阻器。舉例而言，在寫入操作中，傳輸驅動器710不傳輸讀取資料，且在接收緩衝器720被賦能以接收寫入資料的同時傳輸驅動器710充當終端電阻器單元350。

當終端電阻器單元350進行上拉終端操作時，連接至資料輸入-輸出接腳600的傳輸線的電壓可實質上維持於電源電壓的位準。作為結果，僅當傳送為邏輯低位準的資料時，才有電流流經終端電阻器單元350及傳輸線。相比之下，當終端電阻器單元350進行下拉終端操作時，連接至資料輸入-輸出接腳600的傳輸線的電壓可實質上維持於接地電壓。作為結果，僅當傳送為邏輯高位準的資料時，才有電流流經終端電阻器單元350及傳輸線。

終端控制單元310(例如，終端控制電路)接收強度碼(strength code)SCD及輸出賦能訊號OEN。終端控制單元310基於強度碼SCD及輸出賦能訊號OEN來產生用於控制終端電阻器單元350調整終端阻抗的終端控制訊號TCS。

在示例性實施例中，強度碼SCD是與資料速率相關聯的多個位元。資料速率指代記憶體裝置的操作頻率或經過資料輸入-輸出接腳600傳送的資料的雙態觸變率(toggle rate)。舉例而言，終端阻抗可當操作頻率為第一頻率時改變成第一阻抗且當操作頻率為第二其他頻率時改變成第二阻抗。如以下將參照圖19A及圖19B所述，具有多個位元的強度碼SCD可基於圖4中的模式暫存器412中所儲存的值來提供。

在實施例中，輸出賦能訊號OEN是在讀取操作期間被激活(actived)。儘管輸出賦能訊號OEN是使用中的，然而終端控制單元310提供處於預定邏輯位準的終端控制訊號TCS以控制終端電阻器單元350不提供終端阻抗。在此種情形中，終端電阻器單元350可響應於具有預定邏輯位準的終端控制訊號TCS而自資料輸入-輸出接腳600電性解耦(electrically decoupled)。當終端電阻器單元350自資料輸入-輸出接腳600電性解耦時，可稱晶粒內終端電路300或終端電阻器單元350為「被去能」。

儘管在寫入操作期間輸出賦能訊號OEN被去激活(deactivated)，然而終端控制單元310產生終端控制訊號TCS以控制終端電阻器單元350提供終端阻抗。終端控制單元310可響 應於強度碼SCD來改變終端控制訊號TCS的邏輯位準以改變終端阻抗。舉例而言，強度碼SCD的值可指示特定終端阻抗或電阻。若終端電阻器單元350先前自資料輸入-輸出接腳600電性解耦，則終端電阻器單元350響應於終端控制訊號TCS的施加而重新耦合至資料輸入-輸出接腳600。

圖6是示出根據本發明概念示例性實施例的圖5所示資料輸入-輸出電路中所包含的晶粒內終端電路的電路圖。

參照圖6，晶粒內終端電路300包括上拉終端控制單元330、下拉終端控制單元340、上拉驅動器360、及下拉驅動器370。

上拉終端控制單元330包括第一選擇器334至第三選擇器336(例如，多工器)，且下拉終端控制單元340包括第四選擇器344至第六選擇器346(例如，多工器)。上拉驅動器360包括第一p通道金屬氧化物半導體(p-channel metal oxide semiconductor，PMOS)電晶體361至第三PMOS電晶體363及第一電阻器R1至第三電阻器R3。第一PMOS電晶體361至第三PMOS電晶體363連接至電源電壓VDDQ，且第一電阻器R1至第三電阻器R3中的每一者連接於第一PMOS電晶體361至第三PMOS電晶體363中相應的一者與資料輸入-輸出接腳600之間。下拉驅動器370包括第一n通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)電晶體371至第三NMOS電晶體373及第四電阻器R4至第六電阻器R6。第一NMOS電晶體371至第三NMOS電晶體373連接至接地電壓VSSQ，且第四電阻 器R4至第六電阻器R6中的每一者連接於第一NMOS電晶體371至第三NMOS電晶體373中相應的一者與資料輸入-輸出接腳600之間。

第一選擇器334至第三選擇器336中的每一者可接收電源電壓VDDQ作為第一輸入中的每一者，接收第一強度碼位元至第三強度碼位元SCD1、SCD2及SCD3作為第二輸入中的每一者，且接收輸出賦能訊號OEN作為控制訊號中的每一者。第四選擇器344至第六選擇器346中的每一者可接收接地電壓VSSQ作為第一輸入中的每一者，接收第四強度碼位元至第六強度碼位元SCD4、SCD5及SCD6作為第二輸入中的每一者，且接收輸出賦能訊號OEN作為控制訊號中的每一者。強度碼SCD可包括強度碼位元SCD1至SCD6。

儘管在讀取操作期間輸出賦能訊號OEN是在邏輯高位準處被激活，然而第一選擇器334至第三選擇器336可輸出為邏輯高位準的第一終端控制訊號至第三終端控制訊號TCS1、TCS2、及TCS3，且第四選擇器344至第六選擇器346可輸出為邏輯低位準的第四終端控制訊號至第六終端控制訊號TCS4、TCS5、及TCS6。第一PMOS電晶體361至第三PMOS電晶體363響應於為邏輯高位準的第一終端控制訊號至第三終端控制訊號TCS1、TCS2、及TCS3而被斷開，且第一NMOS電晶體371至第三NMOS電晶體373響應於為邏輯低位準的第四終端控制訊號至第六終端控制訊號TCS4、TCS5、及TCS6而被斷開。因此，在讀取操作期 間，資料輸入-輸出接腳600與電源電壓VDDQ及接地電壓VSSQ電性地斷開連接且晶粒內終端電路300被去能。

儘管在寫入操作期間輸出賦能訊號OEN是在邏輯低位準處被激活，然而第一選擇器334至第三選擇器336輸出第一強度碼位元至第三強度碼位元SCD1、SCD2、及SCD3作為第一終端控制訊號至第三終端控制訊號TCS1、TCS2、TCS3，且第四選擇器344至第六選擇器346輸出第四強度碼位元至第六強度碼位元SCD4、SCD5、及SCD6作為第四終端控制訊號至第六終端控制訊號TCS4、TCS5、及TCS6。

如上所述，強度碼SCD(即，強度碼位元SCD1至SCD6)可與資料速率或操作頻率相關聯。因此，當資料速率相對高時，藉由減小終端阻抗，通道被快速地充電/放電。當資料速率相對低時，藉由增大終端阻抗以減小流經通道的直流(direct current，DC)電流，電流消耗可降低。

儘管第一電阻器R1至第六電阻器R6中的每一者在圖6中被示為單個電阻器，然而在示例性實施例中，第一電阻器R1至第六電阻器R6中的每一者可實作有並聯連接及/或串聯連接的多個電阻器以及用於控制所述多個電阻器的連接的多個電晶體。

圖6示出圖14A及圖14B所示中心分接終端方案的示例性實施例，且可根據其來理解偽開放汲極終端方案。自圖6省略上拉終端控制單元330及上拉驅動器360的配置對應於圖15A及圖15B所示第一偽開放汲極終端，且自圖6省略下拉終端控制 單元340及下拉驅動器370的配置對應於圖16A及圖16B所示第二偽開放汲極終端。

圖7、圖8A、及圖8B是示出根據本發明概念示例性實施例的在寫入操作中控制晶粒內終端之方法的圖式。

如圖7中所示，藉由資料輸入-輸出接腳PADC及PAD1至PADM以及傳輸線TL將記憶體控制器MC並聯連接至所述多個記憶體排RNK1至RNKM。傳輸線TL在記憶體排RNK1至RNKM的資料輸入-輸出接腳PAD1至PADM的共用節點NC處分支。

圖7示出其中第一記憶體排RNK1對應於寫入目標記憶體排且其他記憶體排RNK2至RNKM對應於非目標記憶體排的示例性情形。在圖7中，賦能元件標有影線。在寫入操作中，在與資料發射器裝置對應的記憶體控制器MC中傳輸驅動器DR0被賦能且接收緩衝器BF0被去能。另外，在與資料接收器裝置對應的寫入目標記憶體排RNK1中接收緩衝器BF1被賦能，然而寫入目標記憶體排RNK1中的傳輸驅動器DR1、非目標記憶體排RNK2至RNKM中的接收緩衝器BF2至BFM及傳輸驅動器DR2至DRM則被去能。

根據示例性實施例，在寫入操作期間，寫入目標記憶體排RNK1中的晶粒內終端電路TER1及非目標記憶體排RNK2至RNKM中的晶粒內終端電路TER2至TERM均被賦能。記憶體控制器MC中的晶粒內終端電路TER0被去能。自記憶體控制器 MC中的傳輸驅動器DR0至記憶體排RNK1至RNKM中的晶粒內終端電路TER1至TERM中的所有者可形成電流路徑且因此訊號反射可減少且訊號完整性可增強。

在圖8A及圖8B中，時間點Ta0至Tf1對應於操作時鐘訊號對CK_T及CK_C的邊緣。第一排選擇訊號CS_RNK1及第一命令訊號CMD_RNK1專用於第一記憶體排RNK1，且第二排選擇訊號CS_RNK2及第二命令訊號CMD_RNK2專用於第二記憶體排RNK2。資料選通訊號對WCK_T及WCK_C以及資料訊號DQ_[15：0]被自記憶體控制器MC提供至寫入目標記憶體排RNK1。ODT_RNK1表示第一記憶體排RNK1的晶粒內終端狀態，且ODT_RNK2表示第二記憶體排RNK2的晶粒內終端狀態。DES表示「解除選擇(deselect)」且TRANSITION表示當晶粒內終端狀態改變時的轉變間隔(transition interval)。

圖8A及圖8B示出當第一記憶體排RNK1對應於寫入目標記憶體排且第二記憶體排RNK2對應於非目標記憶體排時進行的寫入操作的示例性情形。在第一排選擇訊號CS_RNK1被激活的同時，藉由第一命令訊號CMD_RNK1來傳送命令位址訊號命令及寫入命令WR，且第二排選擇訊號CS_RNK2及第二命令訊號CMD_RNK2維持去激活狀態。

根據示例性實施例，在寫入操作期間，寫入目標記憶體排RNK1中的晶粒內終端電路及非目標記憶體排RNK2中的晶粒內終端電路被賦能。在示例性實施例中，如圖8A中所示，在用 於寫入操作的資料訊號DQ_[15：0]進行雙態觸變的同時，寫入目標記憶體排RNK1中的晶粒內終端電路及非目標記憶體排RNK2中的晶粒內終端電路維持初始狀態NT-ODT。在示例性實施例中，如圖8B中所示，在用於寫入操作的資料訊號DQ_[15：0]進行雙態觸變的同時，非目標記憶體排RNK2中的晶粒內終端電路維持初始狀態NT-ODT且寫入目標記憶體排RNK1中的晶粒內終端電路改變成狀態TG-ODT，狀態TG-ODT具有與初始狀態NT-ODT的電阻值不同的電阻值。儘管以上闡述具有16位元資料的資料訊號，然而本發明概念並非僅限於此，乃因在替代實施例中所述資料的大小可小於16個位元或大於16個位元。

圖9及圖10是示出根據本發明概念示例性實施例的在讀取操作中控制晶粒內終端之方法的圖式。

如圖9中所示，藉由資料輸入-輸出接腳PADC及PAD1至PADM以及傳輸線TL將記憶體控制器MC並聯連接至所述多個記憶體排RNK1至RNKM。傳輸線TL在記憶體排RNK1至RNKM的資料輸入-輸出接腳PAD1至PADM的共用節點NC處分支。

圖9示出其中第一記憶體排RNK1對應於讀取目標記憶體排且其他記憶體排RNK2至RNKM對應於非目標記憶體排的示例性情形。在圖9中，賦能元件標有影線。在讀取操作中，在與資料接收器裝置對應的記憶體控制器MC中接收緩衝器BF0被賦能且傳輸驅動器DR0被去能。另外，在與資料發射器裝置對應 的讀取目標記憶體排RNK1中傳輸驅動器DR1被賦能，而讀取目標記憶體排RNK1中的接收緩衝器BF1、非目標記憶體排RNK2至RNKM中的接收緩衝器BF2至BFM及傳輸驅動器DR2至DRM則被去能。

根據示例性實施例，在讀取操作期間，寫入目標記憶體排RNK1中的晶粒內終端電路TER1被去能且非目標記憶體排RNK2至RNKM中的晶粒內終端電路TER2至TERM被賦能。記憶體控制器MC中的晶粒內終端電路TER0被賦能。自讀取目標記憶體排RNK1中的傳輸驅動器DR1至記憶體控制器MC中的晶粒內終端電路TER0及至非目標記憶體排RNK2至RNKM中的晶粒內終端電路TER2至TERM可形成電流路徑且因此訊號反射可減少且訊號完整性可增強。

在圖10中，時間點Ta0至Tf1對應於操作時鐘訊號對CK_T及CK_C的邊緣。第一排選擇訊號CS_RNK1及第一命令訊號CMD_RNK1專用於第一記憶體排RNK1，且第二排選擇訊號CS_RNK2及第二命令訊號CMD_RNK2專用於第二記憶體排RNK2。資料選通訊號對WCK_T及WCK_C以及資料訊號DQ_[15：0]被自讀取目標記憶體排RNK1提供至記憶體控制器MC。ODT_RNK1表示第一記憶體排RNK1的晶粒內終端狀態，且ODT_RNK2表示第二記憶體排RNK2的晶粒內終端狀態。DES表示「解除選擇」且TRANSITION表示當晶粒內終端狀態改變時的轉變間隔。

圖10示出當第一記憶體排RNK1對應於讀取目標記憶體排且第二記憶體排RNK2對應於非目標記憶體排時進行的讀取操作的示例性情形。在第一排選擇訊號CS_RNK1被激活的同時，藉由第一命令訊號CMD_RNK1來傳送命令位址訊號命令及讀取命令RD，且第二排選擇訊號CS_RNK2及第二命令訊號CMD_RNK2維持去激活狀態。

根據示例性實施例，在讀取操作期間，讀取目標記憶體排RNK1中的晶粒內終端電路被去能且非目標記憶體排RNK2中的晶粒內終端電路被賦能。在示例性實施例中，如圖10中所示，在用於讀取操作的資料訊號DQ_[15：0]進行雙態觸變的同時，非目標記憶體排RNK2中的晶粒內終端電路維持初始狀態NT-ODT且讀取目標記憶體排RNK1中的晶粒內終端電路改變成去能狀態NT-ODT OFF。

圖11是示出根據本發明概念示例性實施例的應用於晶粒內終端之控制方法的電阻設定的實施例的圖式。

參照圖11，在讀取操作期間，目標記憶體排RNK_TG中的晶粒內終端電路被去能且非目標記憶體排RNK_NT及記憶體控制器MC中的晶粒內終端電路具有第一電阻值M*Rtt。在寫入操作期間，目標記憶體排RNK_TG及非目標記憶體排RNK_NT中的晶粒內終端電路具有第一電阻值M*Rtt且記憶體控制器MC中的晶粒內終端電路被去能。第一電阻值M*Rtt可對應於上述初始狀態的電阻值。因此，如參照圖8A所述，在寫入操作期間，目標記 憶體排RNK_TG中的晶粒內終端電路及非目標記憶體排RNK_NT中的晶粒內終端電路可維持初始狀態以具有第一電阻值M*Rtt。

圖12是用於闡述與圖11所示電阻設定對應的在寫入操作中的晶粒內終端電路的等效電阻的圖式。

參照圖12，在將資料自記憶體控制器MC傳送至目標記憶體排RNK1的同時進行寫入操作期間，目標記憶體排RNK1及非目標記憶體排RNK2至RNKM中的所有晶粒內終端電路具有第一電阻值M*Rtt。當所述多個記憶體排RNK1至RNKM的數目為M時，在共用節點NC與電源電壓VDDQ之間並聯連接有具有第一電阻值M*Rtt的M個電阻器，且共用節點NC與電源電壓VDDQ之間的等效電阻值對應於Rtt。以同樣的方式，共用節點NC與接地電壓VSSQ之間的等效電阻值對應於Rtt。以下將參照圖14A至圖16B闡述與等效電阻值Rtt對應的各種終端方案。

圖13是用於闡述與圖11所示電阻設定對應的在讀取操作中的晶粒內終端電路的等效電阻的圖式。

參照圖13，在將資料自目標記憶體排RNK1傳送至記憶體控制器MC的同時進行讀取操作期間，目標記憶體排RNK1中的晶粒內終端電路被去能且非目標記憶體排RNK2至RNKM及記憶體控制器MC中的晶粒內終端電路具有第一電阻值M*Rtt。當所述多個記憶體排RNK1至RNKM的數目為M時，在共用節點NC與電源電壓VDDQ之間並聯連接有具有第一電阻值M*Rtt的M個電阻器，且共用節點NC與電源電壓VDDQ之間的等效電阻 值對應於Rtt。以同樣的方式，共用節點NC與接地電壓VSSQ之間的等效電阻值對應於Rtt。以下將參照圖14A至圖16B闡述與等效電阻值Rtt對應的各種終端方案。圖14A至圖16B所示配置是用於闡述幾個可能的終端方案的示例性實施例，但傳輸驅動器及晶粒內終端電路的配置並非僅限於此。舉例而言，可將N型電晶體與P型電晶體互換及/或可向傳輸驅動器添加用於電力閘控(power gating)的電晶體。

圖14A及圖14B是用於闡述中心分接終端(CTT)的圖式。

參照圖14A，發射器裝置中的傳輸驅動器70基於來自所述發射器裝置的內部訊號的傳輸訊號ST驅動輸入-輸出接墊PADH。發射器裝置的輸入-輸出接墊PADH藉由傳輸線TL連接至接收器裝置的輸入-輸出接墊PADS。中心分接終端方案的終端電路80連接至接收器裝置的輸入-輸出接墊PADS以進行阻抗匹配。接收器裝置中的接收緩衝器BF可藉由輸入-輸出接墊PADS將輸入訊號SI與參考電壓VREF進行比較以將緩衝器訊號SB提供至所述接收器裝置的內部電路。

傳輸驅動器70可包括連接於第一電源電壓VDDQ與輸入-輸出接墊PADH之間的上拉單元及連接於輸入-輸出接墊PADH與低於第一電源電壓VDDQ的第二電源電壓VSSQ之間的下拉單元。上拉單元可包括響應於傳輸訊號ST來進行開關的接通電阻器(turn-on resistor)RON及p通道金屬氧化物半導體(PMOS)電 晶體TP1。下拉單元可包括響應於傳輸訊號ST來進行開關的接通電阻器RON及n通道金屬氧化物半導體(NMOS)電晶體TN1。可省略接通電阻器RON且每一接通電阻器RON可表示當電晶體TP1及TN1中的每一者被接通時電壓節點與輸入-輸出接墊PADH之間的電阻。

中心分接終端方案的終端電路80可包括連接於第一電源電壓VDDQ與輸入-輸出接墊PADS之間的第一子終端電路及連接於輸入-輸出接墊PADS與第二電源電壓VSSQ之間的第二子終端電路。第一子終端電路可包括響應於低電壓而被接通的終端電阻器Rtt及PMOS電晶體TP2。第二子終端電路可包括響應於高電壓而被接通的終端電阻器Rtt及NMOS電晶體TN2。可省略終端電阻器Rtt且每一終端電阻器Rtt可表示當電晶體TP2及TN2中的每一者被接通時電壓節點與輸入-輸出接墊PADS之間的電阻。

在圖14A中的中心分接終端方案的終端電路80的情形中，輸入訊號SI的高電壓位準VIH及低電壓位準VIL可被表示成圖14B。可假定第二電源電壓VSSQ為接地電壓(即，VSSQ=0)，且可忽略沿傳輸線TL的壓降(voltage drop)。因此，可根據表達式1來計算高電壓位準VIH、低電壓位準VIL、及最佳參考電壓VREF。

表達式1：VIH=VDDQ*(RON+Rtt)/(2RON+Rtt)， VIL=VDDQ*RON/(2RON+Rtt)，VREF=(VIH+VIL)/2=VDDQ/2

圖15A及圖15B是用於闡述第一偽開放汲極(POD)終端的圖式。

參照圖15A，發射器裝置中的傳輸驅動器70基於來自所述發射器裝置的內部訊號的傳輸訊號ST驅動輸入-輸出接墊PADH。發射器裝置的輸入-輸出接墊PADH藉由傳輸線TL連接至接收器裝置的輸入-輸出接墊PADS。第一偽開放汲極終端方案的終端電路81可連接至接收器裝置的輸入-輸出接墊PADS以進行阻抗匹配。接收器裝置中的接收緩衝器BF可藉由輸入-輸出接墊PADS將輸入訊號SI與參考電壓VREF進行比較以將緩衝器訊號SB提供至所述接收器裝置的內部電路。

傳輸驅動器70可包括連接於第一電源電壓VDDQ與輸入-輸出接墊PADH之間的上拉單元及連接於輸入-輸出接墊PADH與低於第一電源電壓VDDQ的第二電源電壓VSSQ之間的下拉單元。上拉單元可包括響應於傳輸訊號ST來進行開關的接通電阻器RON及PMOS電晶體TP1。下拉單元可包括響應於傳輸訊號ST來進行開關的接通電阻器RON及NMOS電晶體TN1。可省略接通電阻器RON且每一接通電阻器RON可表示當電晶體TP1及TN1中的每一者被接通時電壓節點與輸入-輸出接墊PADH之間的電阻。

第一偽開放汲極終端方案的終端電路81可包括響應於高電壓而被接通的終端電阻器Rtt及NMOS電晶體TN2。可省略終端電阻器Rtt且終端電阻器Rtt可表示當NMOS電晶體TN2被接通時電壓節點與輸入-輸出接墊PADS之間的電阻。

在圖15A中的第一偽開放汲極終端方案的終端電路81的情形中，輸入訊號SI的高電壓位準VIH及低電壓位準VIL可被表示成圖15B。可假定第二電源電壓VSSQ為接地電壓(即，VSSQ=0)，且可忽略沿傳輸線TL的壓降。因此，可根據表達式2來計算高電壓位準VIH、低電壓位準VIL、及最佳參考電壓VREF。

表達式2：VIH=VDDQ*RTT/(RON+RTT)，VIL=VSSQ=0，VREF=(VIH+VIL)/2=VDDQ*RTT/2(RON+RTT)

圖16A及圖16B是用於闡述第二偽開放汲極終端的圖式。

參照圖16A，發射器裝置中的傳輸驅動器70基於來自所述發射器裝置的內部訊號的傳輸訊號ST驅動輸入-輸出接墊PADH。發射器裝置的輸入-輸出接墊PADH藉由傳輸線TL連接至接收器裝置的輸入-輸出接墊PADS。第二偽開放汲極終端方案的終端電路82連接至接收器裝置的輸入-輸出接墊PADS以進行阻抗 匹配。接收器裝置中的接收緩衝器BF可藉由輸入-輸出接墊PADS將輸入訊號SI與參考電壓VREF進行比較以將緩衝器訊號SB提供至所述接收器裝置的內部電路。

傳輸驅動器70可包括連接於第一電源電壓VDDQ與輸入-輸出接墊PADH之間的上拉單元及連接於輸入-輸出接墊PADH與低於第一電源電壓VDDQ的第二電源電壓VSSQ之間的下拉單元。上拉單元可包括響應於傳輸訊號ST來進行開關的接通電阻器RON及PMOS電晶體TP1。下拉單元可包括響應於傳輸訊號ST來進行開關的接通電阻器RON及NMOS電晶體TN1。可省略接通電阻器RON且每一接通電阻器RON可表示當電晶體TP1及TN1中的每一者被接通時電壓節點與輸入-輸出接墊PADH之間的電阻。

第二偽開放汲極終端方案的終端電路82可包括響應於低電壓而被接通的終端電阻器Rtt及PMOS電晶體TP2。可省略終端電阻器Rtt且終端電阻器Rtt可表示當NMOS電晶體TN2被接通時電壓節點與輸入-輸出接墊PADS之間的電阻。

在圖16A中的第一偽開放汲極終端方案的終端電路82的情形中，輸入訊號SI的高電壓位準VIH及低電壓位準VIL可被表示成圖16B。可假定第二電源電壓VSSQ為接地電壓(即，VSSQ=0)，且可忽略沿傳輸線TL的壓降。因此，可根據表達式3來計算高電壓位準VIH、低電壓位準VIL、及最佳參考電壓VREF。

表達式3：VIH=VDDQ，VIL=VDDQ*RON/(RON+Rtt)，VREF=(VIH+VIL)/2=VDDQ*(2RON+Rtt)/2(RON+Rtt)

如此一來，根據至少一個示例性實施例的晶粒內終端電路可採用各種終端方案。在示例性實施例中，根據表達式1、表達式2、及表達式3進行訓練過程(training process)以獲得最佳參考電壓VREF。在示例性實施例中，記憶體控制器慮及被連續賦能的非目標記憶體排的晶粒內終端電阻器以調整所述記憶體控制器中的晶粒內終端電路的電阻值或所述記憶體控制器中的傳輸驅動器的接通電阻值。

圖17是示出應用於根據本發明概念示例性實施例的晶粒內終端之控制方法的電阻設定的實施例的圖式。

參照圖17，在讀取操作期間，目標記憶體排RNK_TG中的晶粒內終端電路被去能且非目標記憶體排RNK_NT及記憶體控制器MC中的晶粒內終端電路具有第一電阻值M*Rtt。在寫入操作期間，目標記憶體排RNK_TG中的晶粒內終端電路具有與第一電阻值M*Rtt不同的第二電阻值M*Rtt+Rtg，非目標記憶體排RNK_NT中的晶粒內終端電路具有第一電阻值M*Rtt且記憶體控制器MC中的晶粒內終端電路被去能。第一電阻值M*Rtt可對應於以上提及的初始狀態的電阻值。舉例而言，第一電阻值M*Rtt 可為約70歐姆(Ω)且第二電阻值M*Rtt+Rtg可為約150歐姆。因此，如參照圖8B所述，在寫入操作期間，目標記憶體排RNK_TG中的晶粒內終端電路的電阻值可自第一電阻值M*Rtt改變成第二電阻值M*Rtt+Rtg且非目標記憶體排RNK_NT中的晶粒內終端電路可維持初始狀態以具有第一電阻值M*Rtt。在實施例中，第二電阻值大於第一電阻值，在讀取操作期間目標記憶體排RNK_TG的晶粒內終端電路被去能且非目標記憶體排RNK_NT的晶粒內終端電路被賦能且被設定成第一電阻值，且在寫入操作期間目標記憶體排的晶粒內終端電路被賦能且被設定成第二電阻值。

圖18是示出根據示例性實施例的命令位址訊號命令的圖式。

圖18示出符合低功率雙倍資料速率5(low power double data rate 5，LPDDR5)標準的示例性命令位址訊號命令。參照圖18，命令位址訊號命令可被表示成命令位址訊號CA0至CA5的組合。「L」表示邏輯低位準，「H」表示邏輯高位準，EDC_EN、WS_RD、WS_FAST、DC0至DC3、NT0、NT1、及BL表示形成命令位址訊號命令的欄位值(field value)。具體而言，NT0及NTI表示終端控制的欄位值。

如圖18中所示，當採用根據示例性實施例的靜態晶粒內終端控制時，可省略NT0及NT1且可將對應的部分留作未來使用(reserved for future use，RFU)。

圖19A及圖19B是用於闡述根據示例性實施例的用於 晶粒內終端的模式暫存器的圖式。

晶粒內終端控制的資訊可儲存於圖4中的模式暫存器412中。舉例而言，模式暫存器412的對應的部分可具有如圖19A及圖19B中所示模式暫存器設定MRSET。運算元OP0至OP7的一些值可表示關於晶粒內終端電路的電阻值的資訊。

圖19A示出如參照圖8A所述用於共同控制目標記憶體排中的晶粒內終端電路及非目標記憶體排中的晶粒內終端電路的電阻值的值ODT。圖19B示出如參照圖8B所述用於控制目標記憶體排中的晶粒內終端電路的第一電阻值的第一值TG-ODT及用於控制非目標記憶體排中的晶粒內終端電路的第二電阻值的第二值NT-ODT。儲存於模式暫存器412中的值ODT、TG-ODT、及NT-ODT可藉由模式暫存器寫入操作而被自記憶體控制器提供至記憶體排。以上提及的強度碼SCD可基於值ODT、TG-ODT、及NT-ODT來提供。

圖20是示出根據本發明概念示例性實施例的半導體記憶體裝置的結構圖。

參照圖20，半導體記憶體裝置900包括第一半導體積體電路層LA1至第k半導體積體電路層LAk，在第一半導體積體電路層LA1至第k半導體積體電路層LAk中，最低的第一半導體積體電路層LA1被假定為介面或控制晶片(control chip)，且其他半導體積體電路層LA2至LAk被假定為包括核心記憶體晶片的從晶片(slave chip)。從晶片可形成如上所述的多個記憶體排。

第一半導體積體電路層LA1至第k半導體積體電路層LAk可經由基板穿孔TSV(例如，矽穿孔)而在各層之間傳輸及接收訊號。作為介面或控制晶片的最低的第一半導體積體電路層LA1可經由形成於外部表面上的導電結構而與外部記憶體控制器進行通訊。

第一半導體積體電路層910至第k半導體積體電路層920中的每一者可包括記憶體區921及用於驅動記憶體區921的周邊電路922。舉例而言，周邊電路922可包括行驅動器(row-driver)、列驅動器(column-driver)、資料輸入-輸出電路、命令緩衝器、及位址緩衝器，行驅動器用於驅動記憶體的字元線，列驅動器用於驅動所述記憶體的位元線，資料輸入-輸出電路用於控制資料的輸入-輸出，命令緩衝器用於自外部來源接收命令並對所述命令進行緩衝，位址緩衝器用於自外部來源接收位址並對所述位址進行緩衝。

第一半導體積體電路層910可更包括控制電路。控制電路可基於來自記憶體控制器的命令及位址訊號來控制對記憶體區921的存取且可產生用於存取記憶體區921的控制訊號。

圖21是示出根據本發明概念示例性實施例的行動系統的方塊圖。

參照圖21，行動系統1200包括應用處理器(application processor，AP)1210、連接性電路(connectivity circuit)1220、揮發性記憶體(volatile memory，VM)裝置1230、非揮發性記憶 體(nonvolatile memory，NVM)裝置1240、使用者介面1250、及電源1260。

應用處理器1210可執行儲存於電腦可讀取媒體(例如，記憶體裝置)中的電腦指令，所述電腦指令包括例如網頁瀏覽器、遊戲應用、視訊播放機等應用。連接性電路1220可進行與外部裝置的有線或無線通訊。揮發性記憶體裝置1230可儲存由應用處理器1210處理的資料，或可作為工作記憶體(working memory)運作。舉例而言，揮發性記憶體裝置1230可為動態隨機存取記憶體，例如雙倍資料速率同步動態隨機存取記憶體(double data rate synchronous dynamic random-access memory，DDR SDRAM)、低功率雙倍資料速率同步動態隨機存取記憶體(low power double data rate synchronous dynamic random-access memory，LPDDR SDRAM)、圖形雙倍資料速率同步動態隨機存取記憶體(graphics double data rate synchronous dynamic random-access memory，GDDR SDRAM)、蘭巴斯動態隨機存取記憶體(Rambus dynamic random-access memory，RDRAM)等。非揮發性記憶體裝置1240可儲存用於啟動行動系統1200的啟動影像(boot image)。使用者介面1250可包括至少一個輸入裝置(例如，小鍵盤、觸控螢幕等)及至少一個輸出裝置(例如，揚聲器、顯示裝置等)。電源1260可將電源電壓供應至行動系統1200。在示例性實施例中，行動系統1200更包括照相機影像處理器(camera image processor，CIS)及/或例如記憶體卡、固態驅動機(solid state drive，SSD)、硬碟驅動機(hard disk drive，HDD)、光碟唯讀記憶體(compact disc read only memory，CD-ROM)等儲存裝置。

揮發性記憶體裝置1230及/或非揮發性記憶體裝置1240可具有用於進行根據如參照圖1至圖19B所述示例性實施例的晶粒內終端之控制方法的配置。

如上所述，根據示例性實施例的晶粒內終端之控制方法及進行所述方法之系統可藉由靜態晶粒內終端控制來降低功耗及增強訊號完整性，以使得在讀取操作期間目標記憶體排的晶粒內終端電路及非目標記憶體排的晶粒內終端電路大體維持於賦能狀態，而讀取目標記憶體排的晶粒內終端電路則被去能。

本發明概念的實施例可應用於包括記憶體裝置的各種裝置及系統。舉例而言，本發明概念可應用於例如記憶卡、行動電話、智慧型電話、個人數位助理(personal data assistant，PDA)、可攜式多媒體播放機(portable multimedia player，PMP)、數位照相機、攝錄影機(camcorder)、個人電腦(personal computer，PC)、伺服器電腦(server computer)、工作站(workstation)、膝上型電腦、數位電視(digital TV)、機上盒(set-top box)、可攜式遊戲機(portable game console)、導航系統等系統。

上述是對本發明概念示例性實施例的說明而不應被視為對其的限制。儘管已闡述了幾個示例性實施例，然而熟習此項技術者應易於理解，在不本質上背離本發明概念的條件下可對示例性實施例作出諸多潤飾。

S100、S200、S300:步驟

Claims (20)

1. 一種在多排式記憶體系統中操作動態隨機存取記憶體(DRAM)之方法，所述多排式記憶體系統包含第一排以及第二排，所述第一排以及所述第二排分別地由第一排選擇訊號賦能以及由第二排選擇訊號賦能，所述方法包括：設定模式暫存器集合以賦能第一晶粒內終端(ODT)操作模式以及第二晶粒內終端操作模式的其中之一；當所述第一排選擇訊號被賦能且所述第二排選擇訊號被去能時，與操作時鐘訊號對同步通過所述第一及第二排共享的命令匯流排連續地自外部裝置接收第一命令位址訊號命令以及寫入命令；在接收所述第一命令位址訊號命令以及所述寫入命令後，通過所述第一及第二排共享的資料匯流排自所述外部裝置接收寫入資料，其中，當所述第一晶粒內終端操作模式被賦能時，所述第一排的第一晶粒內終端電路及所述第二排的第二晶粒內終端電路在接收所述寫入資料時被分別地被賦能，並且當所述第二晶粒內終端操作模式被賦能時，在接收所述寫入資料時所述第一排的所述第一晶粒內終端電路被賦能且所述第二排的所述第二晶粒內終端電路被去能；當接收所述寫入資料時接收資料選通訊號對，所述資料選通訊號對與所述操作時鐘訊號對同步雙態觸變，其中所述資料選通訊號對的雙態觸變頻率高於所述操作時鐘訊號對的頻率； 當所述第一排選擇訊號被賦能且所述第二排選擇訊號被去能時，通過所述命令匯流排連續地接收第二命令位址訊號命令以及讀取命令；以及響應於所述第二命令位址訊號命令以及所述讀取命令而通過所述資料匯流排輸出讀取資料，其中，當所述第一晶粒內終端操作模式被賦能時，所述第一排的所述第一晶粒內終端電路及所述第二排的所述第二晶粒內終端電路在輸出所述讀取資料時分別地被去能和賦能，且當所述第二晶粒內終端操作模式被賦能時，所述第一排的所述第一晶粒內終端電路及所述第二排的所述第二晶粒內終端電路在輸出所述讀取資料時分別地被去能。
2. 如申請專利範圍第1項所述的方法，其中所述資料選通訊號對的所述雙態觸變頻率比所述操作時鐘訊號對的所述頻率高兩倍。
3. 如申請專利範圍第1項所述的方法，其中所述資料選通訊號對的所述雙態觸變頻率比所述操作時鐘訊號對的所述頻率高四倍。
4. 如申請專利範圍第1項所述的方法，其中所述第一命令位址訊號命令包含指示所述寫入命令緊跟在後的第一欄位，且所述第一欄位的邏輯位準為高。
5. 如申請專利範圍第1項所述的方法，其中所述第二命令位址訊號命令包含指示所述讀取命令緊跟在後的第二欄位，且所述第二欄位的邏輯位準為高。
6. 如申請專利範圍第1項所述的方法，更設定第二模式暫存器以設定所述第一晶粒內終端電路的第一電阻值並設定所述第二晶粒內終端電路的第二電阻值。
7. 如申請專利範圍第1項所述的方法，其中所述第一記憶排為目標記憶排且所述第二記憶排為非目標記憶排，並且所述目標記憶排中的所述動態隨機存取記憶體響應於所述寫入和讀取命令而執行寫入和讀取操作。
8. 如申請專利範圍第1項所述的方法，其中當所述動態隨機存取記憶體被通電時，所述模式暫存器集合的預設設定為所述第一晶粒內終端操作模式。
9. 如申請專利範圍第8項所述的方法，其中晶粒內終端操作模式從所述第一晶粒內終端操作模式轉變為所述第二晶粒內終端操作模式由模式暫存器集合編程程序完成。
10. 如申請專利範圍第1項所述的方法，其中所述第一晶粒內終端電路的晶粒內終端電阻值在所述第一晶粒內終端操作模式期間和所述第二晶粒內終端操作模式期間被分別設為具有第一值和第二值，且所述第一值不同於所述第二值。
11. 如申請專利範圍第10項所述的方法，其中所述第一值和所述第二值從儲存在第二模式暫存器集合中的幾個不同的電阻值選出。
12. 一種多排式記憶體系統，所述多排式記憶體系統包括：模式暫存器集合，經配置以賦能第一晶粒內終端(ODT)操 作模式以及第二晶粒內終端操作模式的其中之一；第一排，包含第一動態隨機存取記憶體，所述第一動態隨機存取記憶體由第一排選擇訊號賦能；第二排，包含第二動態隨機存取記憶體，所述第二動態隨機存取記憶體由第二排選擇訊號賦能；操作時鐘匯流排，提供操作時鐘訊號對給所述第一排和所述第二排；命令匯流排，由所述第一排和所述第二排共享，並且連接至外部裝置；資料匯流排，由所述第一排和所述第二排共享，並且連接至所述外部裝置；以及資料選通匯流排，由所述第一排和所述第二排共享，並且連接至所述外部裝置；其中所述第一動態隨機存取記憶體經配置以執行：當所述第一排選擇訊號被賦能且所述第二排選擇訊號被去能時，與所述操作時鐘訊號對同步通過所述命令匯流排連續地接收第一命令位址訊號命令以及寫入命令；在接收所述第一命令位址訊號命令以及所述寫入命令後，通過所述資料匯流排接收寫入資料，且當所述第一晶粒內終端操作模式被賦能時，所述第一排的第一晶粒內終端電路及所述第二排的第二晶粒內終端電路在接收所述寫入資料時被分別地被賦能，並且當所述第二晶粒內終端操作模式被賦能時，在接收所述寫入 資料時所述第一排的所述第一晶粒內終端電路被賦能且所述第二排的所述第二晶粒內終端電路被去能；當接收所述寫入資料時接收資料選通訊號對，所述資料選通訊號對與所述操作時鐘訊號對同步雙態觸變，且所述資料選通訊號對的雙態觸變頻率高於所述操作時鐘訊號對的頻率；當所述第一排選擇訊號被賦能且所述第二排選擇訊號被去能時，通過所述命令匯流排連續地接收第二命令位址訊號命令以及讀取命令；以及響應於所述第二命令位址訊號命令以及所述讀取命令而通過所述資料匯流排輸出讀取資料，且當所述第一晶粒內終端操作模式被賦能時，所述第一排的所述第一晶粒內終端電路及所述第二排的所述第二晶粒內終端電路在輸出所述讀取資料時分別地被去能和賦能，且當所述第二晶粒內終端操作模式被賦能時，所述第一排的所述第一晶粒內終端電路及所述第二排的所述第二晶粒內終端電路在輸出所述讀取資料時分別地被去能。
13. 如申請專利範圍第12項所述的多排式記憶體系統，其中資料選通訊號對的所述雙態觸變頻率比所述操作時鐘訊號對的所述頻率高兩倍。
14. 如申請專利範圍第12項所述的多排式記憶體系統，其中所述第一命令位址訊號命令包含指示所述寫入命令緊跟在後的第一欄位，且所述第一欄位的邏輯位準為高。
15. 如申請專利範圍第12項所述的多排式記憶體系統，其 中所述第二命令位址訊號命令包含指示所述讀取命令緊跟在後的第二欄位，且所述第二欄位的邏輯位準為高。
16. 如申請專利範圍第12項所述的多排式記憶體系統，更設定第二模式暫存器以設定所述第一晶粒內終端電路的第一電阻值並設定所述第二晶粒內終端電路的第二電阻值。
17. 如申請專利範圍第12項所述的多排式記憶體系統，其中所述第一記憶排為目標記憶排且所述第二記憶排為非目標記憶排，並且所述目標記憶排中的所述動態隨機存取記憶體響應於所述寫入和讀取命令而執行寫入和讀取操作。
18. 如申請專利範圍第12項所述的多排式記憶體系統，其中當所述動態隨機存取記憶體被通電時，所述模式暫存器集合的預設設定為所述第一晶粒內終端操作模式。
19. 如申請專利範圍第18項所述的多排式記憶體系統，其中晶粒內終端操作模式從所述第一晶粒內終端操作模式轉變為所述第二晶粒內終端操作模式由模式暫存器集合編程程序完成。
20. 如申請專利範圍第12項所述的多排式記憶體系統，其中所述第一晶粒內終端電路的晶粒內終端電阻值在所述第一晶粒內終端操作模式期間和所述第二晶粒內終端操作模式期間被分別設為具有第一值和第二值，且所述第一值不同於所述第二值。

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