TWI763597B - 封裝基板 - Google Patents
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Abstract
本發明公開一種封裝基板。封裝基板包括疊層板體以及焊球陣列。疊層板體包括至少一導電孔以及多層線路層。多層線路層中的至少兩層通過至少一導電孔彼此電性連接，且多層所述線路層包括一外線路層。焊球陣列設置於外線路層上，且包括至少一焊球。至少一導電孔與至少一焊球通過外線路層而彼此電性連接，且至少一導電孔與疊層板體的一側邊之間的最短距離小於至少一導電孔與至少一焊球之間的最短距離。
Description
本發明涉及一種封裝基板，特別是涉及一種球柵陣列封裝基板。
在現有的電子裝置中，積體電路封裝元件(如:系統整合晶片)被設置在電路基板上，並通過電路基板而電性連接於其他電子元件，如：記憶體元件。在現有技術中，電路基板通常包括一絕緣板、分別位於絕緣板兩相反表面上的兩層線路層，以及用以使兩層線路層電性連接的多個連接導孔，且多個連接導孔通常是由其中一線路層延伸至另一線路層。
在製作相同屬性的金屬佈線層或連接導孔的流程中，通常會利用電鍍在通孔內形成導電層，但卻會無可避免地形成由電路基板的邊緣延伸到連接導孔的開路電鍍殘段(open-circuit plating stub)。開路電鍍殘段會產生寄生電容與寄生電感。另外，開路電鍍殘段的長度會造成諧振，且其頻率接近或者落在所欲傳輸信號的頻段內，而嚴重干擾訊號傳輸品質。特別是對於以高速，例如：傳輸速率為每秒多個千兆位元(Gbps)來傳輸的差分訊號而言，開路電鍍殘段所造成的干擾會更明顯。故，如何通過結構設計的改良，來降低電鍍殘段對高速信號傳輸品質造成的影響，仍為該項事業所欲解決的重要課題之一。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種封裝基板，其可抑制電鍍殘段的寄生電容以及共振對高速信號傳輸的干擾，進而提升高速信號傳輸品質。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種封裝基板，其包括疊層板體以及焊球陣列。疊層板體包括至少一導電孔以及多層線路層。多層線路層中的至少兩層通過至少一導電孔彼此電性連接。多層線路層包括一第一外線路層，第一外線路層包括連接於至少一導電孔的一第一信號線路。多層線路層中的其中一層具有一開路殘段，且開路殘段由疊層板體的一側邊延伸到至少一導電孔。焊球陣列設置於第一外線路層上，且包括多個焊球。第一信號線路連接於至少一導電孔與其中一焊球，且開路殘段的長度小於第一信號線路的長度。
為了解決上述的技術問題，本發明所採用的另外一技術方案是提供一種封裝基板，其包括疊層板體以及焊球陣列。疊層板體包括至少一導電孔以及多層線路層。多層線路層中的至少兩層通過至少一導電孔彼此電性連接，且多層所述線路層包括一外線路層。焊球陣列設置於外線路層上，且包括至少一焊球。至少一導電孔與至少一焊球通過外線路層而彼此電性連接，且至少一導電孔與疊層板體的一側邊之間的最短距離小於至少一導電孔與至少一焊球之間的最短距離。
本發明的其中一有益效果在於，本發明所提供的封裝基板，其能通過“開路殘段的長度小於第一信號線路的長度”或者“至少一導電孔與疊層板體的一側邊之間的最短距離小於至少一導電孔與至少一焊球之間的最短距離”的技術方案，以抑制開路殘段的寄生電容以及共振對高速信號傳輸的干擾，進而提升高速信號傳輸品質。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“封裝基板”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
參閱圖1與圖2，分別顯示本發明一實施例的封裝基板在不同角度的立體示意圖。進一步而言，本發明所提供的封裝基板P1可以用來傳輸高速信號，而可應用於USB 4.0、HDMI 2.1、 DisplayPort 2.0 、PCIe G4等需要高速傳輸的介面。
本發明一實施例所提供的封裝基板P1包括疊層板體1以及焊球陣列2。疊層板體1具有至少一導電孔 (圖1與圖2繪示兩個導電孔100a, 100b為例) 以及多層線路層11~14，且多層線路層11~14中的至少兩層會通過至少一導電孔100a, 100b而彼此電性連接。進一步而言，請參照圖1與圖2，在本實施例中，多層線路層11~14包括一第一外線路層11以及一第二外線路層12，且第一外線路層11與第二外線路層12是分別位於疊層板體1的兩相反側。
須先說明的是，在圖1與圖2中，省略繪示封裝基板P1的內部結構，且將第一外線路層11以及第二外線路層12簡化，以便於說明本發明。如圖1與圖2所示，疊層板體1的導電孔100a, 100b是由第一外線路層11延伸到第二外線路層12，以使第一外線路層11與第二外線路層12彼此電性連接。在本實施例中，疊層板體1的兩個導電孔100a, 100b可以是用來傳輸高速信號的導電孔100a, 100b，例如：差分信號。
在本實施例中，定義第一外線路層11所在的一側為封裝基板P1的底側，且定義第二外線路層12所在的一側為封裝基板P1的頂側。據此，焊球陣列2會設置在第一外線路層11所在的一側。也就是說，焊球陣列2會設置在第一外線路層11上。
請參照圖2與圖3，其中圖3為本發明一實施例的封裝基板的底視示意圖。第一外線路層11包括多條第一信號線路110a, 110b、多個第一導孔焊墊112a, 112b以及多個墊層113a, 113b。
多個第一導孔焊墊112a, 112b分別對應於多個導電孔100a, 100b的位置設置。另外，每一條第一信號線路110a(110b)由對應的第一導孔焊墊112a(112b)延伸至對應的墊層113a(113b)。如圖2所示，焊球陣列2設置在第一外線路層11上，並包括多個焊球2a, 2b。詳細而言，多個焊球2a, 2b分別設置在多個墊層113a, 113b上。每個焊球2a(2b)並可通過對應的一條第一信號線路110a(110b)而電性連接於對應的第一導孔焊墊112a(112b)。
請參照圖1與圖4。圖4為本發明一實施例的封裝基板的俯視示意圖。第二外線路層12包括多條第二信號線路120a, 120b(圖1繪示2條為例)、多個第二導孔焊墊122a, 122b以及接地部分12G。
具體而言，多個第二導孔焊墊122a, 122b分別對應於多個導電孔100a, 100b的位置設置。另外，每一第二信號線路120a(120b)的一端連接於對應的第二導孔焊墊122a(122b)。如圖1所示，每一個導電孔100a(100b)是由對應的第一導孔焊墊112a(112b)延伸至對應的第二導孔焊墊122a(122b)，以使每條第二信號線路120a(120b)可通過第二導孔焊墊122a(122b)、導電孔100a(100b)以及第一導孔焊墊112a(112b)，而電性連接於對應的第一信號線路110a(110b)。
第二外線路層12的接地部分12G鄰近於多條第二信號線路120a, 120b，並沿著多條第二信號線路120a, 120b的路徑而設置，以屏蔽多條第二信號線路120a, 120b，可避免多條第二信號線路120a, 120b所傳送的信號被干擾，或者是干擾其他線路所傳送的信號。另外，接地部分12G會與多個第二導孔焊墊122a, 122b以及多條第二信號線路120a, 120b彼此分隔而相互絕緣。因此，接地部分12G可定義出隔離區域12P，且隔離區域12P圍繞多個第二導孔焊墊122a, 122b以及多條第二信號線路120a, 120b。在一實施例中，接地部分12G與任一個第二導孔焊墊122a (122b)之間彼此分隔一間距d1，且間距d1可以由80μm 至120 μm。
須說明的是，在封裝基板P1的製作過程中，通常是利用電鍍來形成導電孔100a, 100b。據此，在封裝基板P1會形成至少一開路殘段Sa, Sb(圖2繪示兩條為例)，以在電鍍製程中作為導電線。開路殘段Sa, Sb可以屬於多層線路層11~14中的其中一層的一部分。也就是說，多層線路層11~14中的其中一層會具有前述的開路殘段Sa, Sb。請參照圖2與圖3所示，在本實施例中，第一外線路層11包括前述的開路殘段Sa, Sb。也就是說，開路殘段Sa, Sb、第一外線路層11以及焊球陣列2共同位於疊層板體1的底側，但本發明不以此為限。
請參照圖3，值得注意的是，封裝基板P1的開路殘段Sa, Sb會由疊層板體1的一側邊1s延伸至對應的導電孔100a, 100b的邊緣，但並未用來傳輸信號。在本發明實施例中，開路殘段Sa, Sb的長度L1會小於第一信號線路110a, 110b的長度。
進一步而言，在本發明中，導電孔100a(100b)的位置較遠離於其所電性連接的焊球2a(2b)，而較靠近於疊層板體1的側邊1s。也就是說，導電孔100a(100b)的邊緣與疊層板體1的側邊1s的最短距離，會小於導電孔100a(100b)的邊緣與焊球2a(2b)之間的最短距離。在一實施例中，導電孔100a, 100b的邊緣與疊層板體1的側邊1s之間具有一最短距離。最短距離的範圍是由100μm至500μm，可基於封裝基板P1的製程限制而決定。據此，開路殘段Sa, Sb的長度L1的範圍可由100μm至500μm，較佳可低於200μm。
通過將導電孔100a, 100b的位置調整到靠近於疊層板體1的側邊1s，可以縮短開路殘段Sa, Sb的長度，進而抑制開路殘段Sa, Sb對信號傳輸所產生的影響。進一步而言，開路殘段Sa, Sb越短，開路殘段Sa, Sb所造成的寄生電容越低。由於寄生電容會干擾信號傳輸，並降低信號傳輸品質。特別是對於高速傳輸的信號而言，寄生電容所造成的影響更為明顯。因此，在本發明中，通過縮減開路殘段Sa, Sb的長度，可以減少寄生電容效應，並抑制其對信號傳輸的負面影響。另一方面，通過縮減開路殘段Sa, Sb的長度，可確保開路殘段Sa, Sb的諧振頻段不會落在高速信號所傳輸的頻段。
須說明的是，在現有的電路基板中，為了縮短連接導孔與焊墊之間的距離，以降低信號線的整體長度，通常連接導孔的位置會較靠近於焊球而較遠離於電路基板的邊緣。然而，以電鍍製作現有電路基板的連接導孔時，需要在電路基板形成比信號線還長的殘段(stub)。
不同於現有的電路基板的線路佈局，在本發明所提供的封裝基板P1中，反而是使導電孔100a, 100b的位置盡量靠近疊層板體1的側邊1s，進而使開路殘段Sa, Sb的長度L1縮減。進一步而言，在本發明所提供的線路佈局中，用來傳輸高速信號的導電孔100a(100b)的位置盡可能靠近疊層板體1的側邊1s，而較遠離其所要連接的焊球2a(2b)。
因此，相較於現有的電路基板而言，雖然第一信號線路110a, 110b的長度增加而可能使信號些微損失，但並未因此而降低整體的信號傳輸品質整體。相反地，因為開路殘段Sa, Sb的長度縮短，降低了寄生電容以及開路殘段Sa, Sb的諧振對信號傳輸的干擾的可能性，反而使本發明的封裝基板P1在實際配合半導體晶片運作時具有較好的信號傳輸品質。
請參照圖4，並配合參照圖5，其為本發明一實施例的封裝基板的局部剖面示意圖。實際上，封裝基板P1還可包括多層絕緣層10，且多層絕緣層10與多層線路層11~14交替地堆疊。任兩層線路層11~14可通過一層絕緣層10隔開。詳細而言，在本實施例中，疊層板體1還包括兩層內線路層13, 14，其中一個內線路層13與第二外線路層12相鄰，而另一個內線路層14與第一外線路層11相鄰。兩層內線路層13, 14可分別作為接地平面與電源平面。另外，絕緣層10與線路層11~14的數量可以根據實際需求來調整，本發明並不限制。
在一實施例中，可通過使線路層12~14與多個開路殘段Sa, Sb在疊層板體1的厚度方向完全不重疊，來進一步抑制因為開路殘段Sa, Sb而產生的寄生效應。如圖4所示，第二外線路層12具有一開口12H，且開口12H大致沿著平行於疊層板體1的側邊1s的方向延伸。在一實施例中，開口12H的寬度W1會大於或者等於開路殘段Sa, Sb的長度L1。
請配合參照圖4與圖5，第二外線路層12的開口12H在第一外線路層11的垂直投影區域會重疊於開路殘段Sa, Sb。因此，第二外線路層12與開路殘段Sa, Sb在疊層板體1的厚度方向上完全不重疊。
除此之外，在本實施例中，兩層內線路層13、14除了避免與導電孔100a, 100b電性接觸之外，在疊層板體1的厚度方向上也沒有和開路殘段Sa, Sb重疊。如此，可以避免第二外線路層12與內線路層13、14三者中的任一層與開路殘段Sa, Sb重疊所產生的寄生電容影響信號傳輸，因而可進一步提升信號傳輸品質。
須說明的是，只要與開路殘段Sa, Sb最相鄰的線路層不與開路殘段Sa, Sb重疊，即可抑制寄生電容。也就是說，在另一實施例中，最靠近第一外線路層11的內線路層14與開路殘段Sa, Sb不重疊，而另一個內線路層13(較遠離第一外線路層11)與第二外線路層12仍可與開路殘段Sa, Sb在疊層板體1的厚度方向上重疊。
另外，在其他實施例中，開路殘段Sa, Sb也可以是其他線路層12~13的一部分。請參照圖6，顯示本發明另一實施例的封裝基板的局部剖面示意圖。本實施例與前一實施例相同或相似的元件具有相同的標號，且相同的部分不再贅述。在本實施例中，第二外線路層12具有前述的開路殘段Sa, Sb。也就是說，開路殘段Sa, Sb會由第二導孔焊墊122a, 122b(或者導電孔100a, 100b)延伸到疊層板體1的側邊1s。另外，最靠近於第二外線路層12的內線路層13與開路殘段Sa, Sb在疊層板體1的厚度方向上不重疊。然而，在疊層板體1的厚度方向上，另一內線路層14仍有一部分與開路殘段Sa, Sb相互重疊。
請參照圖7，顯示本發明另一實施例的封裝基板的局部剖面示意圖。本實施例與前一實施例相同或相似的元件具有相同的標號，且相同的部分不再贅述。在本實施例中，其中一內線路層13具有前述的開路殘段Sa, Sb，且開路殘段Sa, Sb會由導電孔100a, 100b延伸到疊層板體1的側邊1s。另外，在本實施例中，第二外線路層12與開路殘段Sa, Sb在疊層板體1的厚度方向上不重疊。進一步而言，本實施例的第二外線路層12具有開口12H，且開口12H在內線路層13的垂直投影區域會與開路殘段Sa, Sb重疊。
然而，在疊層板體1的厚度方向上，另一內線路層14仍有一部分可與開路殘段Sa, Sb相互重疊，但本發明不以此為限。基於上述，在疊層板體1的厚度方向上，只要開路殘段Sa, Sb至少有一部分與最靠近於其的線路層不重疊，即可降低寄生電容，並進一步提高信號傳輸品質。在另一實施例中，若欲進一步降低寄生電容，另一內線路層14與開路殘段Sa, Sb相互重疊的部分也可以被去除，而使另一內線路層14與開路殘段Sa, Sb不重疊。
請再參照圖8，其為本發明一實施例的電子裝置的局部剖面示意圖。當對半導體晶片C1進行封裝以形成電子裝置M1時，半導體晶片C1可設置在本發明前述實施例所提供的封裝基板P1上，且可用於配合封裝基板P1來運作。封裝基板P1的詳細結構已在前文中敘述，在此不再贅述。半導體晶片可以是記憶體晶片、邏輯晶片、積體電路晶片、系統級晶片(SoC)等等，本發明不以此為限。
半導體晶片C1可以通過膠材G1而設置在封裝基板P1的其中一側，並可通過多條導線3而電性連接於封裝基板P1，但本發明不以此為限。在其他實施例中，半導體晶片C1也可以採用覆晶方式而設置在封裝基板P1上。當本發明實施例所提供的封裝基板P1配合半導體晶片C1運作時，由於封裝基板P1的開路殘段Sa, Sb的長度L1被縮減，因開路殘段Sa, Sb的共振對高速信號傳輸的干擾可被有效地抑制，而提升半導體晶片C1與封裝基板P1之間的信號傳輸品質。
請參照圖9以及圖10。圖9為本發明實施例與比較例的頻率與插入損失的曲線圖，而圖10為本發明實施例與比較例的頻率與反射損失的曲線圖。須說明的是，比較例使用現有的電路基板，且在現有的電路基板中，連接導孔的位置會較靠近於焊球而較遠離於電路基板的邊緣。由圖9可以看出，相較於比較例，本發明實施例所提供的封裝基板P1的插入損失較趨近於0。也就是說，相較於現有的電路基板，在本發明實施例中，雖然連接於焊球2a, 2b與導電孔100a, 100b之間的第一信號線路110a, 110b的長度增加，但由於開路殘段Sa, Sb縮短，使實施例的電子裝置M1的插入損失仍具有較佳的表現。
另外，由圖10也可以看出，相較於比較例，利用本發明實施例的封裝基板P1可明顯地降低反射損失(return loss)。特別是在常用於傳輸差分信號的頻段(如：在5GHz至20GHz)，利用本發明實施例的封裝基板P1明顯具有較低的反射損失。因此，本發明實施例所提供的電子裝置M1具有較佳的電性表現。
請參照圖11，圖11顯示本發明實施例與比較例的時域反射(time domain reflection, TDR)模擬結果。圖11顯示將系統的阻抗設定為100歐姆，且利用比較例與實施例中分別傳送差分信號的路徑來進行模擬而得到的結果。本發明實施例中，焊球2a, 2b、第一信號線路110a, 110b、導電孔100a, 100b、第二信號線路120a, 120b以及導線3可構成傳送差分信號的路徑。
由圖11可看出，大約在第2奈秒(ns)至第2.05奈秒(ns)之間，信號由焊球2a, 2b經由第一信號線路110a, 110b而傳輸至導電孔100a, 100b。相較於比較例而言，利用本發明實施例的封裝基板P1所產生的阻抗變化(即與預設阻抗值之間的差值)明顯較小。如此，可證明本發明實施例的封裝基板P1中，縮減開路殘段Sa, Sb的長度L1確實有助於降低寄生電容，而可提升信號傳輸品質。相較於比較例，雖然本發明實施例的封裝基板P1的第一信號線路110a, 110b的長度較長，但因為抑制開路殘段Sa, Sb所產生的寄生電容效應，信號傳輸品質並沒有被降低，反而更好。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的封裝基板P1及應用其的電子裝置M1，其能通過“開路殘段Sa, Sb的長度L1小於第一信號線路110a, 110b的長度”或者“至少一導電孔100a, 100b與疊層板體1的一側邊之間的最短距離小於至少一導電孔100a, 100b與至少一焊球2a, 2b之間的最短距離”的技術方案，以抑制開路殘段Sa, Sb的寄生電容以及共振對高速信號傳輸的干擾，進而提升高速信號傳輸品質。
另外，在本發明一實施例中，開路殘段Sa, Sb至少一部分與最靠近於開路殘段Sa, Sb的線路層在疊層板體1的厚度方向上彼此不重疊，可進一步降低寄生電容而提升信號傳輸品質。基於上述，本發明實施例的封裝基板P1可被應用於電子裝置M1內，並在高速(如：以10Gbps至60Gbps的傳輸速率)傳輸信號時，具有較佳的信號傳輸品質。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
M1:電子裝置
P1:封裝基板
1:疊層板體
1s:側邊
10:絕緣層
100a,100b:導電孔
11:第一外線路層
110a,110b:第一信號線路
112a,112b:第一導孔焊墊
113a,113b:墊層
12:第二外線路層
120a,120b:第二信號線路
122a,122b:第二導孔焊墊
12G:接地部分
12H:開口
12P:隔離區域
W1:寬度
Sa,Sb:開路殘段
L1:長度
13,14:內線路層
d1:間距
2:焊球陣列
2a,2b:焊球
C1:半導體晶片
G1:膠材
3:導線
圖1為本發明一實施例的封裝基板的局部立體示意圖。
圖2為本發明一實施例的封裝基板的另一局部立體示意圖。
圖3為本發明一實施例的封裝基板的底視示意圖。
圖4為本發明一實施例的封裝基板的俯視示意圖。
圖5為本發明一實施例的封裝基板的局部剖面示意圖。
圖6為本發明另一實施例的封裝基板的局部剖面示意圖。
圖7為本發明又另一實施例的封裝基板的局部剖面示意圖。
圖8為本發明一實施例的電子裝置的局部剖面示意圖。
圖9為本發明實施例與比較例的頻率與插入損失的曲線圖。
圖10為本發明實施例與比較例的頻率與反射損失的曲線圖。
圖11顯示本發明實施例與比較例的時域反射(time domain reflection, TDR)模擬結果。
P1:封裝基板
1:疊層板體
1s:側邊
10:絕緣層
100a,100b:導電孔
11:第一外線路層
110a,110b:第一信號線路
112a,112b:第一導孔焊墊
113a,113b:墊層
12:第二外線路層
120a,120b:第二信號線路
122a,122b:第二導孔焊墊
12G:接地部分
12H:開口
12P:隔離區域
Sa,Sb:開路殘段
2:焊球陣列
2a,2b:焊球
Claims (10)
- 一種封裝基板，其包括： 一疊層板體，其包括至少一導電孔以及多層線路層，其中，多層所述線路層中的至少兩層通過至少一所述導電孔彼此電性連接，多層所述線路層包括一第一外線路層，所述第一外線路層包括連接於至少一所述導電孔的一第一信號線路，多層所述線路層中的其中一層具有一開路殘段，且所述開路殘段由所述疊層板體的一側邊延伸到至少一所述導電孔；以及 一焊球陣列，其設置於所述第一外線路層上，且包括多個焊球，其中，所述第一信號線路連接於至少一導電孔與其中一所述焊球，且所述開路殘段的長度小於所述第一信號線路的長度。
- 如請求項1所述的封裝基板，其中，至少一所述導電孔與所述疊層板體的所述側邊的最短距離是由100μm至500μm。
- 如請求項1所述的封裝基板，其中，多層所述線路層還包括與所述第一外線路層相鄰的一內線路層，所述第一外線路層包括所述開路殘段，且所述內線路層在所述疊層板體的厚度方向上與所述開路殘段不重疊。
- 如請求項3所述的封裝基板，其中，多層所述線路層還包括一第二外線路層，所述第一外線路層與所述第二外線路層分別位於所述疊層板體的兩相反側，所述第二外線路層具有一開口，所述開口在所述第一外線路層的垂直投影區域重疊於所述開路殘段。
- 如請求項1所述的封裝基板，其中，多層所述線路層還包括一第二外線路層，所述第一外線路層與所述第二外線路層分別位於所述疊層板體的兩相反側，且所述第二外線路層包括所述開路殘段。
- 如請求項1所述的封裝基板，其中，多層所述線路層還包括一第二外線路層以及一內線路層，所述內線路層具有所述開路殘段。
- 如請求項1所述的封裝基板，其中，多層所述線路層還包括一第二外線路層，所述第一外線路層與所述第二外線路層分別位於所述疊層板體的兩相反側，所述第二外線路層包括至少一第二信號線路，且至少一所述第二信號線路連接於至少一所述導電孔。
- 如請求項7所述的封裝基板，其中，所述第二外線路層還包括一接地部分以及一第二導孔焊墊，所述第二導孔焊墊對應於至少一所述導電孔的位置設置，所述接地部分與所述第二導孔焊墊之間具有一間距，所述間距範圍由80μm 至120 μm。
- 一種封裝基板，其包括： 一疊層板體，其包括至少一導電孔以及多層線路層，其中，多層所述線路層中的至少兩層通過至少一所述導電孔彼此電性連接，多層所述線路層包括一外線路層；以及 一焊球陣列，其設置於所述外線路層上，且包括至少一焊球，至少一所述導電孔與至少一所述焊球通過所述外線路層而彼此電性連接，且至少一所述導電孔與所述疊層板體的一側邊之間的最短距離小於至少一所述導電孔與至少一所述焊球之間的最短距離。
- 如請求項9所述的封裝基板，其中，多層所述線路層中的其中一層具有一開路殘段，所述開路殘段由所述疊層板體的所述側邊延伸而連接到至少一所述導電孔，所述外線路層包括連接於至少一導電孔與至少一所述焊球之間的一信號線路，且所述開路殘段的長度小於所述信號線路的長度。
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