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TWI763556B - 記憶體系統及其記憶體存取介面裝置 - Google Patents

記憶體系統及其記憶體存取介面裝置 Download PDF

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TWI763556B
TWI763556B TW110125554A TW110125554A TWI763556B TW I763556 B TWI763556 B TW I763556B TW 110125554 A TW110125554 A TW 110125554A TW 110125554 A TW110125554 A TW 110125554A TW I763556 B TWI763556 B TW I763556B
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蔡福欽
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瑞昱半導體股份有限公司
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Abstract

一種記憶體存取介面裝置。時脈產生電路產生參考時脈訊號。偽資料閃控訊號產生電路接收參考時脈訊號，延遲來自記憶體存取控制器的讀取致能訊號以致能輸出參考時脈訊號產生偽資料閃控訊號。真資料閃控訊號產生電路接收來自記憶體裝置的資料閃控訊號，延遲讀取致能訊號以致能輸出資料閃控訊號產生真資料閃控訊號。資料讀取電路根據取樣訊號對來自記憶體裝置的資料訊號進行取樣，以產生並傳送讀取資料訊號至記憶體存取控制器。選擇電路分別在單倍及雙倍資料傳送率模式下，選擇偽資料閃控訊號及真資料閃控訊號做為取樣訊號。

Description

記憶體系統及其記憶體存取介面裝置
本發明是關於記憶體技術，尤其是關於一種記憶體系統及其記憶體存取介面裝置。
早期的記憶體常見低速的單倍資料傳送率（single data rate；SDR）記憶體。然而，隨著產品的頻寬需求逐漸增加，傳統的單倍資料傳送率記憶體已經不敷使用，無法達成速度的需求。因此，雙倍資料傳送率（double data rate； DDR）記憶體被提出以突破速度的限制。
在此架構下，愈來愈高速的雙倍資料傳送率規格的記憶體技術被提出。然而，市面上的控制器被要求能夠支援所有速度的模式。如何設計一個可同時應用於單倍資料傳送率記憶體以及雙倍資料傳送率記憶體的記憶體存取介面裝置，是亟需解決的問題。
鑑於先前技術的問題，本發明之一目的在於提供一種記憶體系統及其記憶體存取介面裝置，以改善先前技術。
本發明之一目的在於提供一種記憶體存取介面裝置，包含：時脈產生電路、偽資料閃控訊號產生電路、真資料閃控訊號產生電路、資料讀取電路以及選擇電路。時脈產生電路配置以產生參考時脈訊號。偽資料閃控訊號產生電路配置以接收參考時脈訊號，並延遲來自記憶體存取控制器的讀取致能訊號以根據讀取致能訊號之致能區段致能輸出參考時脈訊號產生偽資料閃控訊號。真資料閃控訊號產生電路配置以接收來自記憶體裝置的資料閃控訊號，並延遲讀取致能訊號以根據讀取致能訊號之致能區段致能輸出資料閃控訊號產生真資料閃控訊號。資料讀取電路配置以根據取樣訊號對來自記憶體裝置的資料訊號進行取樣，產生並傳送讀取資料訊號至記憶體存取控制器。選擇電路配置以在單倍資料傳送率模式下，選擇偽資料閃控訊號做為取樣訊號，以及在雙倍資料傳送率模式下，選擇真資料閃控訊號做為取樣訊號。
本發明之另一目的在於提供一種記憶體系統，包含：記憶體存取控制器、記憶體裝置以及記憶體存取介面裝置。包含：時脈產生電路、偽資料閃控訊號產生電路、真資料閃控訊號產生電路、資料讀取電路以及選擇電路。時脈產生電路配置以產生參考時脈訊號。偽資料閃控訊號產生電路配置以接收參考時脈訊號，並延遲來自記憶體存取控制器的讀取致能訊號以根據讀取致能訊號之致能區段致能輸出參考時脈訊號產生偽資料閃控訊號。真資料閃控訊號產生電路配置以接收來自記憶體裝置的資料閃控訊號，並延遲讀取致能訊號以根據讀取致能訊號之致能區段致能輸出資料閃控訊號產生真資料閃控訊號。資料讀取電路配置以根據取樣訊號對來自記憶體裝置的資料訊號進行取樣，產生並傳送讀取資料訊號至記憶體存取控制器。選擇電路配置以在單倍資料傳送率模式下，選擇偽資料閃控訊號做為取樣訊號，以及在雙倍資料傳送率模式下，選擇真資料閃控訊號做為取樣訊號。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種記憶體系統及其記憶體存取介面裝置，不論在記憶體裝置為單倍資料傳送率記憶體或雙倍資料傳送率記憶體的情形下，均可以低成本的方式實現時序精準的記憶體裝置存取。
請參照圖1。圖1顯示本發明之一實施例中，一種記憶體系統100的方塊圖。記憶體系統100包含記憶體存取控制器110、記憶體存取介面裝置120以及記憶體裝置130。
記憶體系統100可透過例如，但不限於系統匯流排（未繪示）而電性耦接於其他模組。舉例而言，記憶體系統100可透過系統匯流排電性耦接於處理器（未繪示），以使處理器存取記憶體系統100。
於一實施例中，記憶體存取介面裝置120可為例如，但不限於一實體層電路。
記憶體裝置130為單倍資料傳送率記憶體，或是較高速的雙倍資料傳送率記憶體。
外部存取訊號，例如來自處理器的存取訊號，可由記憶體存取控制器110先接收，再傳送至記憶體存取介面裝置120。進一步地，存取訊號可由記憶體存取介面裝置120傳送至記憶體裝置130，或是在記憶體存取介面裝置120被用來做為參考訊號，來存取記憶體裝置130。
更詳細地說，於一實施例中，記憶體存取控制器110可接收並傳送存取訊號，其中存取訊號可包含例如，但不限於讀取致能訊號REN、指令訊號CMD以及位址訊號存取指令ADD。
根據上述的訊號，記憶體存取介面裝置120可驅動（activate）記憶體裝置130，並從被驅動的記憶體裝置130接收資料訊號DQ並對資料訊號DQ進行取樣，以產生讀取資料訊號RDQ，並傳送至記憶體存取控制器110。
當記憶體裝置130為單倍資料傳送率記憶體時，記憶體存取介面裝置120僅從被驅動的記憶體裝置130接收資料訊號DQ，並根據記憶體存取介面裝置120內部產生的訊號對資料訊號DQ進行取樣。而當記憶體裝置130為雙倍資料傳送率記憶體時，記憶體存取介面裝置120可從被驅動的記憶體裝置130接收資料訊號DQ與資料閃控訊號DQS，並根據資料閃控訊號DQS對資料訊號DQ進行取樣。
因此，記憶體裝置130所儲存的內部資料，可根據上述訊號的正確時序而被存取。
記憶體存取介面裝置120實際上包含接收器RX以及傳送器TX。其中，傳送器TX可接收指令訊號CMD以及位址訊號存取指令ADD並傳送至記憶體裝置130以驅動記憶體裝置130，使記憶體裝置130傳送資料訊號DQ至記憶體存取介面裝置120。接收器RX則可接收讀取致能訊號REN，根據不同類型的記憶體裝置130（亦即單倍資料傳送率記憶體或雙倍資料傳送率記憶體）產生相關的取樣訊號，對資料訊號DQ進行取樣，完成對記憶體裝置130的存取操作。
以下的段落將對接收器RX的結構與操作進行更詳細的說明。
請同時參照圖2。圖2顯示本發明一實施例中，圖1的記憶體存取介面裝置120更詳細的方塊圖。須注意的是，在圖2中，僅繪示出記憶體存取介面裝置120的接收器RX，而未繪示出傳送器TX。更詳細的說，於一實施例中，圖2所示的各電路元件均設置於接收器RX中。
記憶體存取介面裝置120包含時脈產生電路200、偽資料閃控訊號產生電路210、真資料閃控訊號產生電路220、資料讀取電路230以及選擇電路240。
時脈產生電路200配置以產生參考時脈訊號CMDCLK。於一實施例中，時脈產生電路200包含時脈源頭電路205A以及除頻電路205B。時脈源頭電路205A包含例如，但不限於鎖相迴路，並配置以產生源頭時脈訊號SCLK。其中，源頭時脈訊號SCLK可選擇性地與圖1的傳送器TX共用。除頻電路205B配置以對源頭時脈訊號SCLK進行除頻，進而產生參考時脈訊號CMDCLK。於一實施例中，接收器RX內部各電路均適用以接收並根據參考時脈訊號CMDCLK的頻率運作。
偽資料閃控訊號產生電路210配置以接收參考時脈訊號CMDCLK，並延遲來自記憶體存取控制器110的讀取致能訊號REN，以根據讀取致能訊號REN之致能區段致能輸出參考時脈訊號CMDCLK產生偽資料閃控訊號FDQS。
真資料閃控訊號產生電路220配置以接收來自被驅動的記憶體裝置130的資料閃控訊號DQS，並延遲讀取致能訊號REN以根據讀取致能訊號REN之致能區段致能輸出資料閃控訊號DQS產生真資料閃控訊號TDQS。
資料讀取電路230配置以根據取樣訊號SS對來自被驅動的記憶體裝置130的資料訊號DQ進行取樣，產生並傳送讀取資料訊號RDQ至記憶體存取控制器110。
選擇電路240配置以在單倍資料傳送率模式下，選擇偽資料閃控訊號FDQS做為取樣訊號SS，以及在雙倍資料傳送率模式下，選擇真資料閃控訊號TDQS做為取樣訊號SS。
於一實施例中，選擇電路240在記憶體裝置130為單倍資料傳送率記憶體時運作於單倍資料傳送率模式，並在記憶體裝置130為雙倍資料傳送率記憶體時運作於雙倍資料傳送率模式。
請參照圖3。圖3顯示本發明一實施例中，與偽資料閃控訊號產生電路210運作相關的多個訊號的波形圖。
在記憶體裝置130為單倍資料傳送率記憶體的情形下，被驅動的記憶體裝置130僅會傳送資料訊號DQ至資料讀取電路230而不會傳送資料閃控訊號DQS。在這樣的情形下，偽資料閃控訊號產生電路210配置以產生偽資料閃控訊號FDQS，以使運作於單倍資料傳送率模式的選擇電路240選擇偽資料閃控訊號FDQS做為取樣訊號SS。
如圖3所示，偽資料閃控訊號產生電路210將對讀取致能訊號REN進行延遲，產生延遲的讀取致能訊號REND。讀取致能訊號REN中的致能區段SEN也將隨之延遲，並被用以致能輸出參考時脈訊號CMDCLK。更詳細地說，偽資料閃控訊號產生電路210將僅允許參考時脈訊號CMDCLK在對應致能區段SEN的部分被輸出，以做為偽資料閃控訊號FDQS。
於一實施例中，偽資料閃控訊號FDQS之起始時序TF1，是與記憶體裝置130傳送資料訊號DQ至資料讀取電路230的到達時序TF2對應。
更詳細的說，在記憶體存取介面裝置120對記憶體裝置130進行讀取操作時，所需要的時間包括圖1的指令訊號CMD以及位址訊號ADD經由記憶體存取介面裝置120的傳送器TX傳送至記憶體裝置130的時間、記憶體裝置130經由處理以自對應位址擷取出對應資料的時間，以及記憶體裝置130經由線路將資料訊號DQ傳送至資料讀取電路230的時間。
因此，偽資料閃控訊號產生電路210使讀取致能訊號REN延遲的時間以及產生偽資料閃控訊號FDQS的時間總和所對應的時序，需要與上述操作的總時間所對應的時序相對應。
須注意的是，上述的「對應」 一詞，是指兩者的時序在不造成存取運作的錯誤的情形下，可具有容許範圍內的差距，不必須完全相等。
於一實施例中，對應偽資料閃控訊號產生電路210的讀取致能訊號REN的致能區段SEN之時間長度TL，與資料訊號DQ之資料長度DL對應。更詳細的說，致能區段SEN之時間長度需使所產生的偽資料閃控訊號FDQS足以取樣所有資料訊號DQ包含的資料內容。以圖3的範例而言，資料訊號DQ包含兩筆資料DA以及DB。致能區段SEN之時間長度須使偽資料閃控訊號FDQS具有兩個取樣週期。選擇電路240將在選擇偽資料閃控訊號FDQS做為取樣訊號SS後，使資料讀取電路230根據取樣訊號SS分別對資料DA以及DB進行取樣。
類似地，上述的「對應」 一詞，是指時間長度TL以及資料長度DL在不造成存取運作的錯誤的情形下，可具有容許範圍內的差距，不必須完全相等。
請參照圖4。圖4顯示本發明一實施例中，與真資料閃控訊號產生電路220運作相關的多個訊號的波形圖。
在記憶體裝置130為雙倍資料傳送率記憶體的情形下，被驅動的記憶體裝置130會傳送資料訊號DQ以及資料閃控訊號DQS至資料讀取電路230。在這樣的情形下，真資料閃控訊號產生電路220配置以產生真資料閃控訊號TDQS，以使運作於雙倍資料傳送率模式的選擇電路240選擇真資料閃控訊號TDQS做為取樣訊號SS。
如圖4所示，真資料閃控訊號產生電路220將對讀取致能訊號REN進行延遲，產生延遲的讀取致能訊號REND。讀取致能訊號REN中的致能區段SEN也將隨之延遲，並被用以致能輸出資料閃控訊號DQS。更詳細地說，真資料閃控訊號產生電路220將使資料閃控訊號DQS在對應致能區段SEN的部分被輸出，以做為真資料閃控訊號TDQS。
於一實施例中，真資料閃控訊號TDQS之起始時序TT1，是與記憶體裝置130傳送資料閃控訊號DQS至真資料閃控訊號產生電路220的到達時序TT2對應。
更詳細的說，在記憶體存取介面裝置120對記憶體裝置130進行讀取操作時，所需要的時間包括圖1的指令訊號CMD以及位址訊號ADD經由記憶體存取介面裝置120的傳送器TX傳送至記憶體裝置130的時間、記憶體裝置130經由處理產生資料閃控訊號DQS的時間，以及記憶體裝置130經由線路將資料閃控訊號DQS傳送至真資料閃控訊號產生電路220的時間。
因此，真資料閃控訊號產生電路220使讀取致能訊號REN延遲的時間需要與上述操作的總時間相對應。
須注意的是，上述的「對應」 一詞，是指兩者的時序在不造成存取運作的錯誤的情形下，可具有容許範圍內的差距，而不必須完全相等。
如圖4所示，資料閃控訊號DQS可包含位於前導區段PRA之前的的三態（tri-state）區段TS1以及位於後導區段POA之後的三態區段TS2。由於前導區段PRA以及後導區段POA相當短（分別為例如但不限於一個週期或是兩個週期的長度），因此讀取致能訊號REN將提供閘控（gating）機制，精確地將三態區段TS1以及三態區段TS2消除，以輸出乾淨的真資料閃控訊號TDQS。這樣的設計將可以避免由於製程、電壓以及溫度的變化所造成的不穩定訊號飄移。
於一實施例中，對應真資料閃控訊號產生電路220的讀取致能訊號REN的致能區段SEN之時間長度TL與資料閃控訊號DQS之前導區段PRA、閃控區段STS以及與後導區段POA之總時間長度TTL對應。
於一實施例中，由於資料閃控訊號DQS是配置以取樣資料訊號DQ，資料閃控訊號DQS與資料訊號DQ的時序相對應，資料閃控訊號DQS的閃控區段STS的時間長度與資料訊號DQ之資料長度DL亦相對應。因此，根據上述方式產生的真資料閃控訊號TDQS也將具有對應的時序以及相同時間長度的閃控區段STS。以圖4的範例而言，資料訊號DQ包含八筆資料DA~DH，閃控區段STS具有四個取樣週期。選擇電路240將在選擇真資料閃控訊號TDQS做為取樣訊號SS後，使資料讀取電路230根據取樣訊號SS分別對資料DA~DH進行取樣。
類似地，上述的「對應」 一詞，是指時間長度TL以及資料長度DL在不造成存取運作的錯誤的情形下，可具有容許範圍內的差距，不必須完全相等。
於一實施例中，資料讀取電路230可包含根據例如，但不限於參考時脈訊號CMDCLK運作的讀取資料接收電路232、讀取資料先進先出電路234、讀取校正電路236以及讀取資料選擇電路238。
讀取資料接收電路232配置以根據取樣訊號SS對資料訊號DQ進行取樣。讀取資料先進先出電路234配置以對讀取資料接收電路232所取樣的資料進行時脈域（clock domain）的轉換，產生讀取資料訊號RDQ。
於一實施例中，時脈域的轉換是用以轉換讀取資料接收電路232以及記憶體存取控制器110間的資料的時脈域。
讀取校正電路236配置以根據預設的校正演算法，對讀取資料先進先出電路234儲存的資料進行運算，並產生回授校正訊號（未標示）至讀取資料接收電路232。
在單倍資料傳送率模式下，資料讀取電路230配置以根據取樣訊號SS的每一取樣週期的二波緣對資料訊號DQ進行取樣產生二取樣結果。讀取資料選擇電路238依取樣訊號SS與資料訊號DQ之時序關係，選擇二取樣結果其中之一進行輸出，產生讀取資料訊號RDQ。
請參照圖5。圖5顯示本發明一實施例中，資料訊號DQ與取樣訊號SS的時序關係的示意圖。
如圖5所示，資料訊號DQ與取樣訊號SS的時序關係包含狀況500、510以及520。
在狀況500中，取樣訊號SS的負緣530位於兩筆資料DA以及DB的轉態（transition state）之間，容易造成取樣的錯誤。因此，讀取資料選擇電路238將在狀況500中選擇取樣訊號SS的正緣540的取樣結果進行輸出，以產生讀取資料訊號RDQ。
在狀況510中，取樣訊號SS的正緣540位於兩筆資料DA以及DB的轉態之間，容易造成取樣的錯誤。因此，讀取資料選擇電路238將在狀況500中選擇取樣訊號SS的負緣530的取樣結果進行輸出，以產生讀取資料訊號RDQ。
在狀況520中，取樣訊號SS的負緣530以及正緣540均可取樣到資料。因此，讀取資料選擇電路238可任意選擇負緣530以及正緣540其中之一的取樣結果進行輸出，以產生讀取資料訊號RDQ。
須注意的是，資料訊號DQ與取樣訊號SS的時序關係可先經由預先進行的測試程序，使取樣訊號SS對測試的資料訊號DQ取樣並觀察取樣結果得知，以對資料選擇電路238進行設定，並使資料選擇電路238在實際運作時依據前述的方式選擇取樣訊號SS的負緣530以及正緣540其中之一的取樣結果進行輸出。
另一方面，在雙倍資料傳送率模式下，資料讀取電路230配置以根據取樣訊號SS的每一取樣週期的二波緣對資料訊號DQ進行取樣產生二取樣結果。讀取資料選擇電路238則旁路（bypass），使二取樣結果進行輸出產生讀取資料訊號RDQ。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述，本發明中的記憶體系統及其記憶體存取介面裝置不論在記憶體裝置為單倍資料傳送率記憶體或雙倍資料傳送率記憶體的情形下，均可以低成本的方式實現時序精準的記憶體裝置存取。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:記憶體系統 110:記憶體存取控制器 120:記憶體存取介面裝置 130:記憶體裝置 200:時脈產生電路 205A:時脈源頭電路 205B:除頻電路 210:偽資料閃控訊號產生電路 220:真資料閃控訊號產生電路 230:資料讀取電路 232:讀取資料接收電路 234:讀取資料先進先出電路 236:讀取校正電路 238:讀取資料選擇電路 240:選擇電路 500、510、520:狀況 530:負緣 540:正緣 ADD:位址訊號存取指令 CMDCLK:參考時脈訊號 CMD:指令訊號 DA~DH:資料 DL:資料長度 DQ:資料訊號 DQS:資料閃控訊號 FDQS:偽資料閃控訊號 POA:後導區段 PRA:前導區段 RDQ:讀取資料訊號 REN:讀取致能訊號 REND:延遲的讀取致能訊號 RX:接收器 SCLK:源頭時脈訊號 SEN:致能區段 STS:閃控區段 SS:取樣訊號 TDQS:真資料閃控訊號 TF1、TT1:起始時序 TF2、TT2:到達時序 TS1、TS2:三態區段 TL:時間長度 TTL:總時間長度 TX:傳送器
［圖1］顯示本發明之一實施例中，一種記憶體系統的方塊圖； ［圖2］顯示本發明之一實施例中，圖1的記憶體存取介面裝置更詳細的方塊圖； ［圖3］顯示本發明一實施例中，與偽資料閃控訊號產生電路運作相關的多個訊號的波形圖； ［圖4］顯示本發明之一實施例中，與真資料閃控訊號產生電路運作相關的多個訊號的波形圖；以及 ［圖5］顯示本發明一實施例中，資料訊號與取樣訊號的時序關係的示意圖。
120:記憶體存取介面裝置
200:時脈產生電路
205A:時脈源頭電路
205B:除頻電路
210:偽資料閃控訊號產生電路
220:真資料閃控訊號產生電路
230:資料讀取電路
232:讀取資料接收電路
234:讀取資料先進先出電路
236:讀取校正電路
238:讀取資料選擇電路
240:選擇電路
CMDCLK:參考時脈訊號
DQ:資料訊號
DQS:資料閃控訊號
FDQS:偽資料閃控訊號
RDQ:讀取資料訊號
REN:讀取致能訊號
SCLK:源頭時脈訊號
SS:取樣訊號
TDQS:真資料閃控訊號

Claims (10)

  1. 一種記憶體存取介面裝置，包含：一時脈產生電路，配置以產生一參考時脈訊號；一偽資料閃控訊號產生電路，配置以接收該參考時脈訊號，並延遲來自一記憶體存取控制器的一讀取致能訊號以根據該讀取致能訊號之一致能區段致能輸出該參考時脈訊號產生一偽資料閃控訊號；一真資料閃控訊號產生電路，配置以接收來自一記憶體裝置的一資料閃控訊號，並延遲該讀取致能訊號以根據該讀取致能訊號之一致能區段致能輸出該資料閃控訊號產生一真資料閃控訊號；一資料讀取電路，配置以根據一取樣訊號對來自該記憶體裝置的一資料訊號進行取樣，產生並傳送一讀取資料訊號至該記憶體存取控制器；以及一選擇電路，配置以在一單倍資料傳送率模式下，選擇該偽資料閃控訊號做為該取樣訊號，以及在一雙倍資料傳送率模式下，選擇該真資料閃控訊號做為該取樣訊號。
  2. 如請求項1所述之記憶體存取介面裝置，更包含一接收器以及一傳送器，該時脈產生電路、該偽資料閃控訊號產生電路、該真資料閃控訊號產生電路、該資料讀取電路以及該選擇電路設置於該接收器中，該傳送器配置以自該記憶體存取控制器接收一指令訊號以及一位址訊號並傳送至該記憶體裝置以驅動該記憶體裝置。
  3. 如請求項1所述之記憶體存取介面裝置，其中該偽資料閃控訊號之一起始時序與該記憶體裝置傳送該資料訊號至該資料讀取電路之一到達時序相對應；該真資料閃控訊號之一起始時序與該記憶體裝置傳送該資料閃控訊號至該真資料閃控訊號產生電路之一到達時序相對應；對應該偽資料閃控訊號產生電路的該讀取致能訊號的該致能區段之一時間長度，與該資料訊號之一資料長度對應；對應該真資料閃控訊號產生電路的該讀取致能訊號的該致能區段之該時間長度，與該資料閃控訊號之一前導區段(preamble)、一閃控區段以及一後導區段(postamble)的一總時間長度相對應。
  4. 如請求項1所述之記憶體存取介面裝置，其中在該單倍資料傳送率模式下，該資料讀取電路配置以根據該取樣訊號的每一取樣週期的二波緣對該資料訊號進行取樣產生二取樣結果，並依該取樣訊號與該資料訊號之一時序關係選擇該二取樣結果其中之一進行輸出產生該讀取資料訊號；以及在該雙倍資料傳送率模式下，該資料讀取電路配置以根據該取樣訊號的每該取樣週期的該二波緣對該資料訊號進行取樣產生該二取樣結果進行輸出產生該讀取資料訊號。
  5. 如請求項1所述之記憶體存取介面裝置，其中該記憶體裝置為一單倍資料傳送率(single data rate；SDR)記憶體或一雙倍資料傳送率(double data rate；DDR)記憶體。
  6. 一種記憶體系統，包含：一記憶體存取控制器；一記憶體裝置；以及一記憶體存取介面裝置，包含：一時脈產生電路，配置以產生一參考時脈訊號；一偽資料閃控訊號產生電路，配置以接收該參考時脈訊號，並延遲來自該記憶體存取控制器的一讀取致能訊號以根據該讀取致能訊號之一致能區段致能輸出該參考時脈訊號以產生一偽資料閃控訊號；一真資料閃控訊號產生電路，配置以接收來自該記憶體裝置的一資料閃控訊號，並延遲該讀取致能訊號以根據該讀取致能訊號之一致能區段致能輸出該資料閃控訊號以產生一真資料閃控訊號；一資料讀取電路，配置以根據一取樣訊號對來自該記憶體裝置的一資料訊號進行取樣，以產生並傳送一讀取資料訊號至該記憶體存取控制器；以及一選擇電路，配置以在一單倍資料傳送率模式下，選擇該偽資料閃控訊號做為該取樣訊號，以及在一雙倍資料傳送率模式下，選擇該真資料閃控訊號做為該取樣訊號。
  7. 如請求項6所述之記憶體系統，該記憶體存取介面裝置更包含一接收器以及一傳送器，該時脈產生電路、該偽資料閃控訊號產生電路、該真資料閃控訊號產生電路、該資料讀取電路以及該選擇電路設置於該接收器中，該傳送器配置以自該記憶體存取控制器接收一指令訊號以及一位址訊號並傳送至該記憶體裝置以驅動該記憶體裝置。
  8. 如請求項6所述之記憶體系統，其中該偽資料閃控訊號之一起始時序與該記憶體裝置傳送該資料訊號至該資料讀取電路之一到達時序相對應；該真資料閃控訊號與該記憶體裝置傳送該資料閃控訊號至該真資料閃控訊號產生電路分別具有之一時序對應；該真資料閃控訊號之一起始時序與該記憶體裝置傳送該資料閃控訊號至該真資料閃控訊號產生電路之一到達時序相對應；對應該真資料閃控訊號產生電路的該讀取致能訊號的該致能區段之該時間長度，與該資料閃控訊號之一前導區段、一閃控區段以及一後導區段一總時間長度相對應。
  9. 如請求項6所述之記憶體系統，其中在該單倍資料傳送率模式下，該資料讀取電路配置以根據該取樣訊號的每一取樣週期的二波緣對該資料訊號進行取樣產生二取樣結果，並依該取樣訊號與該資料訊號之一時序關係選擇該二取樣結果其中之一產生該讀取資料訊號；以及在該雙倍資料傳送率模式下，該資料讀取電路配置以根據該取樣訊號的每該取樣週期的該二波緣對該資料訊號進行取樣產生該二取樣結果產生該讀取資料訊號。
  10. 如請求項6所述之記憶體系統，其中該記憶體裝置為一單倍資料傳送率記憶體或一雙倍資料傳送率記憶體。
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