[go: up one dir, main page]

TWI763341B - 半導體裝置及半導體裝置的製造方法 - Google Patents

半導體裝置及半導體裝置的製造方法 Download PDF

Info

Publication number
TWI763341B
TWI763341B TW110106996A TW110106996A TWI763341B TW I763341 B TWI763341 B TW I763341B TW 110106996 A TW110106996 A TW 110106996A TW 110106996 A TW110106996 A TW 110106996A TW I763341 B TWI763341 B TW I763341B
Authority
TW
Taiwan
Prior art keywords
interconnect structure
memory array
substrate
layer
word line
Prior art date
Application number
TW110106996A
Other languages
English (en)
Other versions
TW202201631A (zh
Inventor
楊柏峰
世海 楊
漢中 賈
王聖禎
林佑明
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202201631A publication Critical patent/TW202201631A/zh
Application granted granted Critical
Publication of TWI763341B publication Critical patent/TWI763341B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
    • H10W20/20—
    • H10W20/40—
    • H10W80/00—
    • H10W90/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H10W80/312—
    • H10W80/327—
    • H10W90/20—
    • H10W90/297—
    • H10W90/792—
    • H10W99/00—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

揭露三維(3D)記憶陣列的佈線排列及形成所述三維(3D)記憶陣列的方法。在實施例中，一種半導體裝置包括：記憶陣列，包括：閘極介電層，與第一字元線及第二字元線接觸；以及氧化物半導體(OS)層，與源極線及位元線接觸，所述閘極介電層設置於OS層與第一字元線及第二字元線中的每一者之間；內連結構，位於記憶陣列之上，第二字元線與內連結構之間的距離小於第一字元線與內連結構之間的距離；以及積體電路晶粒，與記憶陣列相對地結合至內連結構，積體電路晶粒藉由介電質對介電質結合及金屬對金屬結合而結合至內連結構。

Description

半導體裝置及半導體裝置的製造方法
本發明實施例是有關於一種半導體封裝、裝置及方法。
半導體記憶體用於電子應用(舉例而言包括收音機、電視、手機及個人計算裝置)的積體電路中。半導體記憶體包括兩大類別。一個類別是揮發性記憶體；另一類別是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可被進一步劃分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。由於SRAM及DRAM在斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保持儲存於其上的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(ferroelectric random access memory，FERAM或FRAM)。FERAM的優點包括其寫入/讀取速度快且尺寸小。
本發明實施例提供一種半導體封裝、裝置及方法，其可簡化記憶陣列與半導體裝置之間的佈線，減少形成佈線所需的製程步驟的數目，且縮短記憶陣列與半導體裝置之間的連接長度，因而降低成本，減少裝置缺陷且改善裝置效能。
本發明實施例的一種半導體裝置包括：記憶陣列，包括：閘極介電層，與第一字元線及第二字元線接觸；以及氧化物半導體(OS)層，與源極線及位元線接觸，所述閘極介電層設置於所述OS層與所述第一字元線及所述第二字元線中的每一者之間；內連結構，位於所述記憶陣列之上，所述第二字元線與所述內連結構之間的距離小於所述第一字元線與所述內連結構之間的距離；以及積體電路晶粒，與所述記憶陣列相對地結合至所述內連結構，所述積體電路晶粒藉由介電質對介電質結合及金屬對金屬結合而結合至所述內連結構。
本發明實施例的一種裝置包括：邏輯晶粒，包括半導體基板；內連結構，位於所述邏輯晶粒之上；以及記憶陣列，位於所述內連結構之上，所述記憶陣列包括：第一記憶胞，包括閘極介電層的與第一字元線接觸的第一部分；以及第二記憶胞，包括所述閘極介電層的與第二字元線接觸的第二部分，所述第二記憶胞被設置成在與所述半導體基板的主表面垂直的第一方向上較所述第一記憶胞更遠離所述內連結構，所述第二字元線在與所述第一方向 垂直的第二方向上具有長度，所述長度大於所述第一字元線在所述第二方向上的長度，且所述邏輯晶粒包括被配置成在所述記憶陣列中執行讀取操作及寫入操作的電路。
本發明實施例的一種方法包括：形成記憶陣列，形成所述記憶陣列包括：在基板之上形成多層堆疊，所述多層堆疊包括交替的導電層與介電層；圖案化出延伸穿過所述多層堆疊的第一溝渠；沿著所述第一溝渠的側壁及底表面沉積閘極介電層；以及在所述閘極介電層之上沉積氧化物半導體(OS)層；在所述記憶陣列之上形成第一內連結構；以及使用介電質對介電質結合及金屬對金屬結合將積體電路裝置結合至所述第一內連結構。
50、350:基板
52、52A、52B、52C、52D、52E、52F、52G、124、324:介電層
54、54A、54B、54C、54D、54E、54F、54G:導電層
56、82:光阻
58:多層堆疊
60、62、63、64、65、66、67:區
61:開口
68:台階結構
70:金屬間介電質(IMD)
72、72A、72B、72C、72D、72E、72F、72G、106、108:導電線
80:硬罩幕
86、100、104、330:溝渠
90:記憶體膜
92:氧化物半導體(OS)層
98、102:介電材料
98A:第一介電層
98B:附加介電材料
110、112:接觸件
120、320:內連結構
122、322:導電特徵
200:記憶陣列
202:記憶胞
204:電晶體
206:箭頭
300、400:半導體裝置
302:閘極介電層
304:閘極電極
306:源極/汲極區
308:閘極間隔件
310:第一層間介電質(ILD)
312:第二ILD
314:源極/汲極接觸件
316:閘極接觸件
332:基板通孔(TSV)
352:載體基板
354:釋放層
370:淺溝渠隔離(STI)區
372:鰭
402:結合層
A-A、B-B’、C-C’:橫截面/參考橫截面
Vth:臨限電壓
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A及圖1B示出根據一些實施例的記憶陣列的透視圖及電路圖。
圖2、圖3、圖4、圖5、圖6、圖7A、圖7B、圖8A、圖8B、圖9、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖19C、圖20A、圖20B、圖20C、圖21、圖22、圖23、圖24、圖25、圖 26、圖27、圖28、圖29、圖30A、圖30B、圖30C、圖30D、圖31A、圖31B、圖31C、圖32、圖33、圖34、圖35、圖36及圖37示出根據一些實施例的製造包括記憶陣列的半導體裝置的不同視圖。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供將半導體晶粒結合至三維(three-dimensional，3D)記憶陣列的方法以及藉由所述方法形成的封裝。3D記憶陣列可包括多個垂直堆疊的記憶胞。半導體晶粒可包括邏輯晶粒、周邊晶粒(例如，輸入/輸出晶粒等)、其組合等。在3D記憶陣列之上可形成有內連結構且半導體晶粒可結合至內連結構。在一些實施例中，半導體晶粒可包括基板通孔(through substrate via，TSV)，且半導體晶粒的包括TSV的後側可結合至內連結構。在一些實施例中，半導體晶粒的前側內連結構可結合至形成於3D記憶陣列之上的內連結構。在一些實施例中，邏輯晶粒及周邊晶粒的前側或後側可各自結合至形成於3D記憶陣列之上的內連結構。藉由形成於3D記憶陣列之上的內連結構將半導體晶粒結合至3D記憶陣列會簡化3D記憶陣列與半導體晶粒之間的佈線，縮短用於在3D記憶陣列與半導體晶粒之間佈線連接的接觸件及導電線的長度，降低接觸電阻且改善裝置效能。
圖1A及圖1B示出根據一些實施例的記憶陣列200的實例。圖1A以三維視圖示出根據一些實施例的記憶陣列200的一部分的實例，且圖1B示出記憶陣列200的電路圖。記憶陣列200包括多個記憶胞202，所述多個記憶胞202可排列成列及行的柵格。記憶胞202可進一步垂直地堆疊以提供三維記憶陣列，進而增大裝置密度。記憶陣列200可設置於半導體晶粒的配線工程(back end of line，BEOL)中。舉例而言，記憶陣列200可設置於半導體晶粒的內連層中，例如設置於形成於半導體基板上的一 或多個主動裝置(例如，電晶體)上方。
在一些實施例中，記憶陣列200是快閃記憶體(flash memory)陣列，例如非或快閃記憶體(NOR flash memory)陣列等。記憶胞202中的每一者可包括具有記憶體膜90的電晶體204。記憶體膜90可用作閘極介電質。在一些實施例中，每一電晶體204的閘極電性耦合至相應的字元線(例如，導電線72)，每一電晶體204的第一源極/汲極區電性耦合至相應的位元線(例如，導電線106)，且每一電晶體204的第二源極/汲極區電性耦合至相應的源極線(例如，導電線108)，所述源極線將第二源極/汲極區電性耦合至地。記憶陣列200的同一水平列中的記憶胞202可共享共用字元線，而記憶陣列200的同一垂直行中的記憶胞202可共享共用源極線及共用位元線。
記憶陣列200包括多條垂直堆疊的導電線72(例如，字元線)，其中在導電線72中的相鄰的導電線72之間設置有介電層52。導電線72在與下伏基板(未在圖1A及圖1B中單獨示出)的主表面平行的方向上延伸。導電線72可具有台階配置，使得下部的導電線72長於上部的導電線72且在側向上延伸超過上部的導電線72的端點。舉例而言，在圖1A中，導電線72的多個堆疊層被示出為最頂部導電線72是最短的且最底部導電線72是最長的。導電線72的相應的長度可在朝向下伏基板的方向上增大。以此種方式，可自記憶陣列200上方觸及導電線72中的每一者的一部分，且可製成到導電線72中的每一者的被暴露出的部分的導電接觸件。
記憶陣列200更包括多條導電線106(例如，位元線)及多條導電線108(例如，源極線)。導電線106及導電線108可各自在與導電線72垂直的方向上延伸。在導電線106及導電線108中的相鄰的導電線106與導電線108之間設置有介電材料102且介電材料102將所述相鄰的導電線106與導電線108隔離開。導電線106及導電線108對與相交的導電線72一起界定每一記憶胞202的邊界，並且在相鄰的導電線106及導電線108對之間設置有介電材料98且介電材料98將所述相鄰的導電線106及導電線108對隔離開。在一些實施例中，導電線108電性耦合至地。儘管圖1A示出導電線106相對於導電線108的特定放置，然而應理解，可對導電線106及導電線108的放置進行翻轉。
記憶陣列200亦可包括氧化物半導體(oxide semiconductor，OS)層92。OS層92可為記憶胞202的電晶體204提供通道區。舉例而言，當藉由對應的導電線72施加適當的電壓(例如，高於對應的電晶體204的相應的臨限電壓(Vth))時，OS層92的與導電線72相交的區可使得電流能夠自導電線106流動至導電線108(例如，在箭頭206所指示的方向上)。
記憶體膜90設置於導電線72與OS層92之間，且記憶體膜90可為電晶體204提供閘極介電質。在一些實施例中，記憶體膜90包含鐵電(ferroelectric，FE)材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿等。因此，記憶陣列200可被稱為鐵電隨機存取記憶體(FERAM)陣列。作為另外一種選擇，記憶體膜90可為 多層結構，所述多層結構包括位於兩個SiOx層之間的SiNx層(例如，ONO結構)、不同的鐵電材料、不同類型的記憶體層(例如，能夠儲存位元)等。
記憶體膜90可在兩個不同的方向中的一個方向上極化。可藉由在記憶體膜90兩端施加適當的電壓差動且產生適當的電場來改變極化方向。極化可相對局部化(例如，一般包含於記憶胞202的每一邊界內)，且記憶體膜90的連續的區可延伸跨越多個記憶胞202。依據記憶體膜90的特定區的極化方向而定，對應的電晶體204的臨限電壓會發生變化，且可儲存數位值(例如，0或1)。舉例而言，當記憶體膜90的區具有第一電性極化方向時，所述對應的電晶體204可具有相對低的臨限電壓，且當記憶體膜90的區具有第二電性極化方向時，所述對應的電晶體204可具有相對高的臨限電壓。所述兩個臨限電壓之間的差可被稱為臨限電壓偏移(threshold voltage shift)。較大的臨限電壓偏移使得讀取儲存於對應的記憶胞202中的數位值更容易(例如，更不容易出現錯誤)。
為對記憶胞202執行寫入操作，在記憶體膜90的與記憶胞202對應的一部分兩端施加寫入電壓。可例如藉由向對應的導電線72(例如，對應的字元線)及對應的導電線106及導電線108(例如，對應的位元線及源極線)施加適當的電壓來施加寫入電壓。藉由在記憶體膜90的所述部分兩端施加寫入電壓，可改變記憶體膜90的區的極化方向。因此，所述對應的電晶體204的對 應的臨限電壓可自低臨限電壓切換至高臨限電壓或者可自高臨限電壓切換至低臨限電壓，且數位值可被儲存於記憶胞202中。由於導電線72與導電線106及導電線108相交，因此可選擇各別的記憶胞202來進行寫入操作。
為對記憶胞202執行讀取操作，向對應的導電線72(例如，對應的字元線)施加讀取電壓(例如，低臨限電壓與高臨限電壓之間的電壓)。依據記憶體膜90的對應的區的極化方向而定，可接通或可不接通記憶胞202的電晶體204。因此，可藉由或可不藉由對應的導電線108(例如，耦合至地的對應的源極線)對對應的導電線106進行放電，且可確定儲存於記憶胞202中的數位值。由於導電線72與導電線106及導電線108相交，因此可選擇各別的記憶胞202以進行讀取操作。
圖1A進一步示出在後面的圖中使用的記憶陣列200的參考橫截面。橫截面A-A’是沿著導電線72的縱向軸線且位於例如與電流流動跨越電晶體204的OS層92的方向平行的方向上。橫截面B-B’垂直於橫截面A-A’以及導電線72的縱向軸線。橫截面B-B’延伸穿過介電材料98及介電材料102。橫截面C-C’平行於橫截面B-B’且延伸穿過導電線106。為清晰起見，後續的圖是指該些參考橫截面。
圖2至圖7A、圖8A及圖8B是在製造半導體裝置300及半導體裝置400中的中間階段的剖視圖，隨後可將半導體裝置300及半導體裝置400結合至記憶陣列200以形成封裝的半導體 裝置。圖7B是在製造半導體裝置300中的中間階段的透視圖。圖9至圖37是根據一些實施例的在製造記憶陣列200及包括記憶陣列200的半導體裝置中的中間階段的視圖。圖9、圖21至圖29、圖30A、圖31A、圖31B及圖32至圖37是沿著圖1A中所示的參考橫截面A-A’示出。圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B、圖19B、圖20B及圖30B是沿著圖1A中所示的參考橫截面B-B’示出。圖19C、圖20C、圖30C及圖31C是沿著圖1A中所示的參考橫截面C-C’示出。圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A及圖20A示出俯視圖。圖30D示出透視圖。
在圖2至圖8A中，形成半導體裝置300，且在圖8B中，形成半導體裝置400。半導體裝置300及半導體裝置400可包括邏輯晶粒(例如，中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)、應用處理器(application processor，AP)、現場可程式化閘陣列(field-programmable gate array，FPGA)、微控制器等)、周邊晶粒(例如，輸入/輸出晶粒等)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如，類比前端(analog front-end，AFE)晶粒)、類似晶粒或其組合。如以下將論述，半導體裝置300及半導體裝置400可結合至記憶陣列200且可用於對記憶陣列200執行讀取/寫入操作等。
在圖2中，提供基板350。基板350可為半導體基板(例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板等)，所述半導體基板可為經摻雜的(例如，使用p型摻雜劑或n型摻雜劑)或未經摻雜的。基板350可為晶圓，例如矽晶圓。一般而言，SOI基板是形成於絕緣體層上的半導體材料層。絕緣體層可為例如隱埋式氧化物(buried oxide，BOX)層、氧化矽層等。絕緣體層設置於基板(通常是矽基板或玻璃基板)上。亦可使用其他基板，例如多層式基板(multi-layered substrate)或梯度基板(gradient substrate)。在一些實施例中，基板350的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
在圖3中，在基板350之上形成電路。所述電路包括位於基板350的頂表面處的電晶體。電晶體可包括位於基板350的頂表面之上的閘極介電層302及位於閘極介電層302之上的閘極電極304。在基板350中在閘極介電層302及閘極電極304的相對的側上設置源極/汲極區306。沿著閘極介電層302的側壁形成閘 極間隔件308且閘極間隔件308將源極/汲極區306與閘極電極304隔開適當的側向距離。電晶體可包括鰭場效電晶體(fin field effect transistor，FinFET)、奈米結構(例如，奈米片、奈米線、環繞式閘極(gate-all-around)等)FET(奈米場效電晶體(nano-field effect transistor，nano-FET))、平面FET、類似電晶體或其組合，且可藉由先閘極製程(gate-first process)或後閘極製程(gate-last process)形成電晶體。
第一層間介電質(inter-layer dielectric，ILD)310環繞源極/汲極區306、閘極介電層302及閘極電極304且將源極/汲極區306、閘極介電層302及閘極電極304隔離開，且第二ILD 312位於第一ILD 310之上。源極/汲極接觸件314延伸穿過第二ILD 312及第一ILD 310且電性耦合至源極/汲極區306，且閘極接觸件316延伸穿過第二ILD 312且電性耦合至閘極電極304。在第二ILD 312、源極/汲極接觸件314及閘極接觸件316之上具有包括堆疊的一或多個介電層324及形成於所述一或多個介電層324中的導電特徵322的內連結構320。內連結構320可電性耦合至閘極接觸件316及源極/汲極接觸件314，以形成功能電路。在一些實施例中，由內連結構320形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。在一些實施例中，功能電路可包括解碼器、處理器、多工器(multiplexor)、控制器、感測放大器等並且可用於提供讀取/寫入操作且以其他方式控制隨後結合至內連結構320的 記憶陣列200。儘管圖3論述了形成於基板350之上的電晶體，然而亦可形成其他主動裝置(例如，二極體等)及/或被動裝置(例如，電容器、電阻器等)作為功能電路的部件。內連結構320可形成於基板350的前側之上且因此可被稱為前側內連結構。
在圖4中，將圖3所示裝置翻轉且將載體基板352結合至內連結構320。可將所述裝置翻轉，使得基板350的後側面朝上。基板350的後側可指與基板350的上面形成有主動裝置的前側相對的側。載體基板352可為玻璃載體基板、陶瓷載體基板等。載體基板352可為晶圓，使得可將多個裝置(例如圖3中所示的裝置)同時結合於載體基板352上。
載體基板352可藉由釋放層354結合至內連結構320。釋放層354可由聚合物系材料形成，所述聚合物系材料可與載體基板352一起自將在後續步驟中形成的上覆結構被移除。在一些實施例中，釋放層354是當受熱時會失去其黏合性質的環氧系熱釋放材料，例如光熱轉換(light-to-heat-conversion，LTHC)釋放塗層。在其他實施例中，釋放層354可為當暴露至紫外(ultra-violet，UV)光時會失去其黏合性質的紫外(UV)膠。釋放層354可以液體形態被分配並固化，可為疊層至載體基板352上的疊層膜(laminate film)或可為類似材料。釋放層354的頂表面可被整平且可具有高的平面程度。
在圖5中，對基板350的後側應用薄化製程。薄化製程可包括平坦化製程(例如，機械磨削、化學機械研磨(chemical mechanical polish，CMP)等)、回蝕製程、其組合等。可對基板350進行薄化以縮短隨後形成的基板通孔(TSV)的長度。
在圖6中，在基板350中形成溝渠330。可藉由光微影與蝕刻的組合在基板350中圖案化出溝渠330。所述蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、反應性離子蝕刻(reactive ion etching，RIE)、中性束蝕刻(neutral beam etching，NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。溝渠330可延伸穿過基板350，以暴露出源極/汲極區306的表面。
在圖7A及圖7B中，在溝渠330中形成TSV 332。TSV 332可包括一或多個層，例如障壁層、擴散層及填充材料。TSV 332可電性耦合至源極/汲極區306。在一些實施例中，可在溝渠330中與源極/汲極區306相鄰地形成矽化物區(未單獨示出)，且TSV 332可藉由矽化物區耦合至源極/汲極區306。TSV 332可包含鎢(W)、釕(Ru)、鈷(Co)、銅(Cu)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、鎳(Ni)、其組合等。在沉積TSV 332的材料之後，可執行平坦化製程(例如CMP)，以自基板350的表面移除多餘的材料。
圖7B示出其中電晶體包括FinFET的實施例中的圖7A所示結構的透視圖。為清晰起見且易於例示，圖7B中所示的視圖已相對於圖7A中所示的視圖垂直地翻轉。如圖7B中所示，鰭372被形成為在基板350之上延伸。儘管鰭372被示出為與基板350的單一連續材料，然而鰭372及/或基板350可包含單一材料或多 種材料。在基板350中設置淺溝渠隔離(shallow trench isolation，STI)區370，且鰭372在鄰近的STI區370上方突出以及自鄰近的STI區370之間突出。鰭372可指在鄰近的STI區370之間延伸的部分。TSV 332可取代鰭372的在STI區370之間延伸穿過基板350的部分，以在實體上接觸且電性耦合至源極/汲極區306。
在圖8A中，執行載體基板剝離(carrier substrate de-bonding)以將載體基板352自內連結構320分離(或「剝離」)，進而形成半導體裝置300。根據一些實施例，所述剝離包括對釋放層354投射例如雷射光(laser light)或UV光等光，以使得釋放層354在光的熱作用下分解且可移除載體基板352。亦可將圖7A所示裝置翻轉，使得基板350的前側面朝上。在一些實施例中，可進一步對半導體裝置300執行切割製程以形成各別的半導體晶粒。切割製程可包括鋸切、雷射燒蝕方法(laser ablation method)、蝕刻製程、其組合等。在一些實施例中，可在將半導體裝置300結合至記憶陣列200之前執行切割製程，使得各別的半導體晶粒結合至記憶陣列200。在一些實施例中，可在將半導體裝置300結合至記憶陣列200之後切割半導體裝置300及記憶陣列200。
圖8B示出以下實施例：在所述實施例中在對基板進行薄化(例如，參見圖5)之後且在穿過基板50形成溝渠330(例如，參見圖6)之前執行載體基板剝離以將載體基板352自內連結構320分離(剝離)，進而形成半導體裝置400。所述剝離可包括對釋放層354投射例如雷射光或UV光等光，以使得釋放層354在 光的熱作用下分解且可移除載體基板352。可在將半導體裝置400結合至記憶陣列200之前或之後切割半導體裝置400。
在圖9中，提供基板50。基板50可為半導體基板(例如塊狀半導體、絕緣體上半導體(SOI)基板等)，所述半導體基板可為經摻雜的(例如，使用p型摻雜劑或n型摻雜劑)或未經摻雜的。基板50可為晶圓，例如矽晶圓。一般而言，SOI基板是形成於絕緣體層上的半導體材料層。絕緣體層可為例如隱埋式氧化物(BOX)層、氧化矽層等。絕緣體層設置於基板(通常是矽基板或玻璃基板)上。亦可使用其他基板，例如多層式基板或梯度基板。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。在一些實施例中，可在基板50的頂表面上形成主動裝置(例如，電晶體、二極體等)及/或被動裝置(例如，電容器、電阻器等)。在一些實施例中，電晶體可為平面場效電晶體(FET)、鰭場效電晶體(FinFET)、奈米場效電晶體(nano-FET)等。
此外，在圖9中，在基板50之上形成多層堆疊58。儘管多層堆疊58被示出為與基板50接觸，然而可在基板50與多層堆疊58之間設置任意數目的中間層。舉例而言，可在基板50與多層堆疊58之間設置包括位於絕緣層(例如，低介電常數(low-k)介電層)中的導電特徵的一或多個內連層。在一些實施例中， 可將導電特徵圖案化以為基板50及/或記憶陣列200(參見圖1A及圖1B)上的主動裝置提供電源線、接地線及/或訊號線。
多層堆疊58包括導電層54A至54G(統稱為導電層54)與介電層52A至52G(統稱為介電層52)的交替層。在後續步驟中可將導電層54圖案化以界定導電線72(例如，字元線)。導電層54可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、鈷、銀、金、鎳、鉻、鉿、鉑、其組合等。介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。導電層54及介電層52可各自使用例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、電漿增強型化學氣相沉積(plasma enhanced CVD，PECVD)等形成。儘管圖9示出特定數目的導電層54及介電層52，然而其他實施例可包括不同數目的導電層54及介電層52。
在一些實施例中，基板50可為載體基板。在其中基板50是載體基板的實施例中，可在基板50之上形成多層堆疊58之前在基板50之上形成釋放層(未單獨示出)。基板50可為玻璃載體基板、陶瓷載體基板等。基板50可為晶圓，使得可在基板50上同時處理多個記憶陣列200。釋放層可由聚合物系材料形成，所述聚合物系材料隨後可與基板50一起自上覆的記憶陣列200被移除。在一些實施例中，釋放層是當受熱時會失去其黏合性質的環氧系熱釋放材料，例如光熱轉換(LTHC)釋放塗層。在其他實施例 中，釋放層可為當暴露至UV光時會失去其黏合性質的紫外(UV)膠。釋放層可以液體形態被分配並固化，可為疊層至基板50上的疊層膜或可為類似材料。釋放層的頂表面可被整平且可具有高的平面程度。
在圖10A至圖12B中，在多層堆疊58中形成溝渠86，進而界定導電線72。導電線72可對應於記憶陣列200中的字元線，且導電線72可為記憶陣列200的所得電晶體204(參見圖1A及圖1B)提供閘極電極。在圖10A至圖12B中，以「A」結尾的圖示出俯視圖且以「B」結尾的圖示出沿著圖1A所示參考橫截面B-B’的剖視圖。
在圖10A及圖10B中，在多層堆疊58之上沉積硬罩幕80。硬罩幕80可包含例如氮化矽、氮氧化矽等，可藉由CVD、PVD、ALD、PECVD等沉積硬罩幕80。可使用旋轉塗佈技術(spin-on technique)形成硬罩幕80，且可使用可接受的光微影技術將硬罩幕80圖案化。在硬罩幕80之上形成光阻82並將光阻82圖案化。可將光阻82圖案化以形成溝渠86，溝渠86暴露出硬罩幕80的頂表面的一些部分。
在圖11A及圖11B中，使用可接受的蝕刻製程(例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合)將光阻82的圖案轉移至硬罩幕80。所述蝕刻可為非等向性的。因此，溝渠86被轉移至硬罩幕80。此外，在圖11A及圖11B中，使用一或多種可接受的蝕刻製程(例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似 蝕刻或其組合)將硬罩幕80的圖案轉移至多層堆疊58。所述蝕刻製程可為非等向性的。因此，溝渠86延伸穿過多層堆疊58。藉由對溝渠86進行蝕刻而自導電層54A至54D形成導電線72A至72G(例如，字元線，統稱為導電線72)。更具體而言，藉由穿過導電層54對溝渠86進行蝕刻，可將相鄰的導電線72彼此隔開。在圖12A及圖12B中，可藉由可接受的製程(例如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合等)移除硬罩幕80。
圖13A至圖16B示出在溝渠86中形成電晶體204(參見圖1A及圖1B)的通道區並將電晶體204的通道區圖案化。在圖13A及圖13B中，在溝渠86中沉積記憶體膜90、OS層92及第一介電層98A。可沿著導電線72及介電層52的側壁且沿著導電線72G及基板50的頂表面在溝渠86中共形地沉積記憶體膜90。可藉由CVD、PVD、ALD、PECVD等沉積記憶體膜90。
記憶體膜90可為形成於記憶陣列200中的電晶體204提供閘極介電質。記憶體膜90可包含能夠藉由在記憶體膜90兩端施加適當的電壓差動而在兩個不同的極化方向之間切換的材料。記憶體膜90可為高介電常數(high-k)介電材料，例如鉿(Hf)系介電材料等。在一些實施例中，記憶體膜90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿等。在一些實施例中，記憶體膜90可包含不同的鐵電材料或不同類型的記憶體材料。在一些實施例中，記憶體膜90可為包括位於兩個SiOx層之間的SiNx層的多層記憶體結構(例如，ONO結構)。
在記憶體膜90之上在溝渠86中共形地沉積OS層92。OS層92包含適於為電晶體204(參見圖1A及圖1B)提供通道區的材料。舉例而言，OS層92可包含氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO)、氧化銦鋅(InZnO)、氧化銦錫(indium tin oxide，ITO)、多晶矽(polycrystalline silicon，poly-Si)、非晶矽(amorphous silicon，a-Si)、其組合等。可藉由CVD、PVD、ALD、PECVD等沉積OS層92。OS層92可在記憶體膜90之上沿著溝渠86的側壁及底表面延伸。
在OS層92之上在溝渠86中沉積第一介電層98A。第一介電層98A可包含例如氧化矽、氮化矽、氮氧化矽等，可藉由CVD、PVD、ALD、PECVD等沉積第一介電層98A。第一介電層98A可在OS層92之上沿著溝渠86的側壁及底表面延伸。
在圖14A及圖14B中，在溝渠86中移除第一介電層98A的底部部分及OS層92的底部部分。可使用光微影與蝕刻的組合移除第一介電層98A的底部部分。所述蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻可為非等向性的。
接著可使用第一介電層98A作為蝕刻罩幕在溝渠86中穿過OS層92的底部部分進行蝕刻。所述蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻可為非等向性的。對OS層92進行蝕刻可暴露出記憶體膜90的位於溝渠86的底表面上的部分。因此，OS層92 的位於溝渠86的相對的側壁上的部分可彼此隔開，此會改善記憶陣列200的記憶胞202(參見圖1A及圖1B)之間的隔離。
在圖15A及圖15B中，沉積附加介電材料98B以填充溝渠86的其餘部分。附加介電材料98B可由與第一介電層98A的材料相同或相似的材料形成且藉由與第一介電層98A的製程相同或相似的製程形成。附加介電材料98B及第一介電層98A可被統稱為介電材料98。
在圖16A及圖16B中，對介電材料98、OS層92及記憶體膜90應用移除製程，以移除多層堆疊58之上的多餘的材料。在一些實施例中，可利用平坦化製程(例如CMP、回蝕製程、其組合等)。平坦化製程暴露出多層堆疊58，使得在完成平坦化製程之後，多層堆疊58(例如，導電線72G)的頂表面、記憶體膜90的頂表面、OS層92的頂表面及介電材料98的頂表面齊平。
圖17A至圖20C示出製造記憶陣列200中的介電材料102、導電線106(例如，位元線)及導電線108(例如，源極線)的中間步驟。導電線106及導電線108可在與導電線72垂直的方向上延伸，使得可選擇記憶陣列200的各別的記憶胞202來進行讀取操作及寫入操作。
在圖17A及圖17B中，穿過介電材料98及OS層92圖案化出溝渠100。可藉由光微影與蝕刻的組合在介電材料98及OS層92中圖案化出溝渠100。所述蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述 蝕刻可為非等向性的。溝渠100可設置於記憶體膜90的相對的側壁之間，且溝渠100可將記憶陣列200中的記憶胞202(參見圖1A)的相鄰的堆疊在實體上隔開。
在圖18A及圖18B中，在溝渠100中沉積介電材料102且介電材料102對溝渠100進行填充。介電材料102可包含例如氧化矽、氮化矽、氮氧化矽等，可藉由CVD、PVD、ALD、PECVD等沉積介電材料102。介電材料102可在OS層92之上沿著溝渠100的側壁及底表面延伸。在沉積之後，可執行平坦化製程(例如，CMP、回蝕等)，以移除介電材料102的多餘部分。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、OS層92的頂表面、介電材料98的頂表面及介電材料102的頂表面可實質上彼此齊平(例如，在製程變化內)。
在一些實施例中，介電材料98的材料及介電材料102的材料可被選擇成使得介電材料98及介電材料102可相對於彼此被選擇性地蝕刻。舉例而言，在一些實施例中，介電材料98是氧化物且介電材料102是氮化物。在一些實施例中，介電材料98是氮化物且介電材料102是氧化物。亦可存在其他材料。
在圖19A及圖19B中，穿過介電材料98圖案化出溝渠104。隨後可使用溝渠104形成導電線。可使用光微影與蝕刻的組合穿過介電材料98圖案化出溝渠104。所述蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可使用對介電材料98 進行蝕刻而不對介電材料102進行顯著蝕刻的蝕刻劑。溝渠104的圖案可對應於隨後形成的導電線(例如導電線106及導電線108，以下針對圖20A至圖20C進行論述)的圖案。介電材料98的一些部分可保留於每一溝渠104對之間，且介電材料102可設置於相鄰的溝渠104對之間。
在圖20A至圖20C中，使用導電材料填充溝渠104，以形成導電線106及導電線108。導電線106及導電線108可各自包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等。可使用例如CVD、ALD、PVD、PECVD等形成導電線106及導電線108。在沉積導電材料之後，可執行平坦化(例如，CMP、回蝕等)以移除導電材料的多餘部分，進而形成導電線106及導電線108。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、OS層92的頂表面、介電材料98的頂表面、介電材料102的頂表面、導電線106的頂表面及導電線108的頂表面可實質上彼此齊平(例如，在製程變化內)。
導電線106可對應於記憶陣列200中的位元線，且導電線108可對應於記憶陣列200中的源極線。此外，導電線106及導電線108可為記憶陣列200中的電晶體204提供源極/汲極電極。儘管圖20C示出僅顯示導電線106的剖視圖，然而導電線108的剖視圖可為相似的。
圖21至圖28示出將多層堆疊58圖案化以形成台階結構68(在圖28中示出)。儘管台階結構68被論述為在形成電晶體 204的通道區、導電線106及導電線108之後形成，然而在一些實施例中，可在形成電晶體204的通道區、導電線106及導電線108之前形成台階結構68。舉例而言，可在圖10A至圖20C中所示及針對圖10A至圖20C闡述的製造步驟之前執行圖21至圖28中所示及針對圖21至圖28闡述的形成台階結構68的製造步驟。在先台階(staircase-first)實施例與後台階(staircase-last)實施例中可使用相同或相似的製程。
在圖21中，在多層堆疊58之上形成光阻56。可藉由使用旋轉塗佈技術形成光阻56且可使用可接受的光微影技術將光阻56圖案化。將光阻56圖案化可在區60中暴露出多層堆疊58，同時掩蔽多層堆疊58的其餘部分。舉例而言，可在區60中暴露出多層堆疊58的最頂層(例如，導電線72G)。
此外，在圖21中，使用光阻56作為罩幕對多層堆疊58的在區60中被暴露出的部分進行蝕刻。所述蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可移除導電線72G及介電層52G的位於區60中的部分且界定開口61。由於導電線72G與介電層52G具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電線72G時介電層52G充當蝕刻停止層，且在蝕刻介電層52G時導電線72F充當蝕刻停止層。因此，可選擇性地移除導電線72G及介電層52G的部分，而不移除多層堆疊58的其餘層，且開口61可 延伸至期望的深度。作為另外一種選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程(timed etch process)來停止對開口61的蝕刻。在所得結構中，導電線72F在區60中被暴露出。
在圖22中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻56進行修整。作為修整的結果，光阻56的寬度減小且暴露出多層堆疊58的位於區60及區62中的部分。舉例而言，可暴露出導電線72G的位於區62中的頂表面以及導電線72F的位於區60中的頂表面。
接著可使用光阻56作為罩幕對多層堆疊58的被暴露出的部分進行蝕刻。所述蝕刻可為任何合適的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻製程可為非等向性的。所述蝕刻可使開口61進一步延伸至多層堆疊58中。由於導電線72與介電層52具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電線72G及72F時介電層52G及52F分別充當蝕刻停止層，且在蝕刻介電層52G及52F時導電線72F及72E分別充當蝕刻停止層。因此，可選擇性地移除導電線72及介電層52的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。作為另外一種選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未被蝕刻的部分充當下伏層的罩幕，且因此導電線72G及介電層52G的先前圖案(參見圖21)可被轉移至下 伏的導電線72F及下伏的介電層52F。在所得結構中，導電線72F在區62中被暴露出，且導電線72E在區60中被暴露出。
在圖23中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻56進行修整。作為修整的結果，光阻56的寬度減小且暴露出多層堆疊58的位於區60、區62及區63中的部分。舉例而言，可暴露出導電線72G的位於區63中的頂表面、導電線72F的位於區62中的頂表面以及導電線72E的位於區60中的頂表面。
接著可使用光阻56作為罩幕對多層堆疊58的被暴露出的部分進行蝕刻。所述蝕刻可為任何合適的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻製程可為非等向性的。所述蝕刻可使開口61進一步延伸至多層堆疊58中。由於導電線72與介電層52具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電線72G、72F及72E時介電層52G、52F及52E分別充當蝕刻停止層，且在蝕刻介電層52G、52F及52E時導電線72F、72E及72D分別充當蝕刻停止層。因此，可選擇性地移除導電線72及介電層52的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。作為另外一種選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未被蝕刻的部分充當下伏層的罩幕，且因此導電線72G及72F以及介電層52G及52F 的先前圖案(參見圖22)可被轉移至下伏的導電線72F及72E以及下伏的介電層52F及52E。在所得結構中，導電線72F在區63中被暴露出，導電線72E在區62中被暴露出，且導電線72D在區60中被暴露出。
在圖24中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻56進行修整。作為修整的結果，光阻56的寬度減小且暴露出多層堆疊58的位於區60、區62、區63及區64中的部分。舉例而言，可暴露出導電線72G的位於區64中的頂表面、導電線72F的位於區63中的頂表面、導電線72E的位於區62中的頂表面以及導電線72D的位於區60中的頂表面。
接著可使用光阻56作為罩幕對多層堆疊58的被暴露出的部分進行蝕刻。所述蝕刻可為任何合適的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻製程可為非等向性的。所述蝕刻可使開口61進一步延伸至多層堆疊58中。由於導電線72與介電層52具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電線72G、72F、72E及72D時介電層52G、52F、52E及52D分別充當蝕刻停止層，且在蝕刻介電層52G、52F、52E及52D時導電線72F、72E、72D及72C分別充當蝕刻停止層。因此，可選擇性地移除導電線72及介電層52的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。作為另外一種選 擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未被蝕刻的部分充當下伏層的罩幕，且因此導電線72G至72E以及介電層52G至52E的先前圖案(參見圖23)可被轉移至下伏的導電線72F至72D以及下伏的介電層52F至52D。在所得結構中，導電線72F在區64中被暴露出，導電線72E在區63中被暴露出，導電線72D在區62中被暴露出，且導電線72C在區60中被暴露出。
在圖25中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻56進行修整。作為修整的結果，光阻56的寬度減小且暴露出多層堆疊58的位於區60、區62、區63、區64及區65中的部分。舉例而言，可暴露出導電線72G的位於區65中的頂表面、導電線72F的位於區64中的頂表面、導電線72E的位於區63中的頂表面、導電線72D的位於區62中的頂表面以及導電線72C的位於區60中的頂表面。
接著可使用光阻56作為罩幕對多層堆疊58的被暴露出的部分進行蝕刻。所述蝕刻可為任何合適的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻製程可為非等向性的。所述蝕刻可使開口61進一步延伸至多層堆疊58中。由於導電線72與介電層52具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電線72G、72F、72E、72D及72C時介電層52G、52F、 52E、52D及52C分別充當蝕刻停止層，且在蝕刻介電層52G、52F、52E、52D及52C時導電線72F、72E、72D、72C及72B分別充當蝕刻停止層。因此，可選擇性地移除導電線72及介電層52的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。作為另外一種選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未被蝕刻的部分充當下伏層的罩幕，且因此導電線72G至72D以及介電層52G至52D的先前圖案(參見圖24)可被轉移至下伏的導電線72F至72C以及下伏的介電層52F至52C。在所得結構中，導電線72F在區65中被暴露出，導電線72E在區64中被暴露出，導電線72D在區63中被暴露出，導電線72C在區62中被暴露出，且導電線72B在區60中被暴露出。
在圖26中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻56進行修整。作為修整的結果，光阻56的寬度減小且暴露出多層堆疊58的位於區60、區62、區63、區64、區65及區66中的部分。舉例而言，可暴露出導電線72G的位於區66中的頂表面、導電線72F的位於區65中的頂表面、導電線72E的位於區64中的頂表面、導電線72D的位於區63中的頂表面、導電線72C的位於區62中的頂表面，且可暴露出導電線72B的位於區60中的頂表面。
接著可使用光阻56作為罩幕對多層堆疊58的被暴露出 的部分進行蝕刻。所述蝕刻可為任何合適的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻製程可為非等向性的。所述蝕刻可使開口61進一步延伸至多層堆疊58中。由於導電線72與介電層52具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電線72G、72F、72E、72D、72C及72B時介電層52G、52F、52E、52D、52C及52B分別充當蝕刻停止層，且在蝕刻介電層52G、52F、52E、52D、52C及52B時導電線72F、72E、72D、72C、72B及72A分別充當蝕刻停止層。因此，可選擇性地移除導電線72及介電層52的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。作為另外一種選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未被蝕刻的部分充當下伏層的罩幕，且因此導電線72G至72C以及介電層52G至52C的先前圖案(參見圖25)可被轉移至下伏的導電線72F至72B以及下伏的介電層52F至52B。在所得結構中，導電線72F在區66中被暴露出，導電線72E在區65中被暴露出，導電線72D在區64中被暴露出，導電線72C在區63中被暴露出，導電線72B在區62中被暴露出，且導電線72A在區60中被暴露出。
在圖27中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻56進行修整。作為修整的結果，光阻56的寬度減小且暴露出多層堆疊58的位於 區60、區62、區63、區64、區65、區66及區67中的部分。舉例而言，可暴露出導電線72G的位於區67中的頂表面、導電線72F的位於區66中的頂表面、導電線72E的位於區65中的頂表面、導電線72D的位於區64中的頂表面、導電線72C的位於區63中的頂表面，可暴露出導電線72B的位於區62中的頂表面以及導電線72A的位於區60中的頂表面。
接著可使用光阻56作為罩幕對多層堆疊58的被暴露出的部分進行蝕刻。所述蝕刻可為任何合適的蝕刻製程，例如濕式蝕刻或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。所述蝕刻製程可為非等向性的。所述蝕刻可使開口61進一步延伸至多層堆疊58中。由於導電線72與介電層52具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電線72G、72F、72E、72D、72C、72B及72A時介電層52G、52F、52E、52D、52C、52B及52A分別充當蝕刻停止層，且在蝕刻介電層52G、52F、52E、52D、52C、52B及52A時導電線72F、72E、72D、72C、72B及72A以及基板50分別充當蝕刻停止層。因此，可選擇性地移除導電線72及介電層52的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。作為另外一種選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未被蝕刻的部分充當下伏層的罩幕，且因此導電線72G至72B以及介電層52G至52B的先前圖案(參見圖 26)可被轉移至下伏的導電線72F至72A以及下伏的介電層52F至52A。在所得結構中，導電線72F在區67中被暴露出，導電線72E在區66中被暴露出，導電線72D在區65中被暴露出，導電線72C在區64中被暴露出，導電線72B在區63中被暴露出，導電線72A在區62中被暴露出，且基板50在區60中被暴露出。
在圖28中，可例如藉由可接受的灰化製程(ashing process)或濕式剝除製程(wet strip process)移除光阻56。因此形成包括台階結構68的記憶陣列200。台階結構68包括導電線72及介電層52中的交替層的堆疊。如圖28中所示，導電線72的長度在朝向基板50的方向上增大，使得下部的導電線72長於上部的導電線72且在側向上延伸超過上部的導電線72。因此，在後續處理步驟中，可自台階結構68上方至導電線72中的每一者製成導電接觸件。
在圖29中，在多層堆疊58之上沉積金屬間介電質(inter-metal dielectric，IMD)70。IMD 70可由介電材料形成且可藉由任何合適的方法(例如CVD、PECVD、可流動化學氣相沉積(flowable CVD，FCVD)等)沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。在一些實施例中，IMD 70可包含氧化物(例如，氧化矽等)、氮化物(例如，氮化矽等)、其組合等。可使用藉由任何可接受的製程形成的 其他介電材料。IMD 70沿著導電線72A至72G的側壁及介電層52A至52G的側壁延伸。此外，IMD 70可接觸導電線72A至72G的頂表面及基板50的頂表面。
在圖30A至圖30D中，接觸件110被形成為延伸至且電性耦合至導電線72。導電線72的台階形狀在導電線72中的每一者上提供用於使接觸件110著陸的表面。形成接觸件110可包括例如使用光微影與刻蝕的組合在IMD 70中圖案化出開口，以暴露出導電線72的一些部分。在一些實施例中，可藉由對IMD 70的材料具有高蝕刻選擇性的製程形成IMD 70中的開口。由此，可在不顯著移除導電線72的材料的情況下形成IMD 70中的開口。在一些實施例中，可同時形成暴露出導電線72A至72G中的每一者的開口。由於上覆在導電線72A至72G中的每一者上的IMD 70的厚度變化，導電線72G可暴露至蝕刻達較導電線72F長的持續時間，導電線72F暴露至蝕刻達較導電線72E長的持續時間且以此類推，其中導電線72A暴露至蝕刻達最短的持續時間。暴露至蝕刻可能會導致導電線72中的一些材料損失、點蝕(pitting)或其他損壞，使得導電線72G受到最大程度的損壞，導電線72F至72B受到減小程度的損壞，且導電線72A受到最小程度的損壞。在一些實施例中，可在一或多個蝕刻製程中形成導電線72A至72G的開口。舉例而言，可使用第一蝕刻製程形成暴露出導電線72A至72D的開口，且可使用第二蝕刻製程形成導電線72E至72G的開口。在一些實施例中，可對導電線72的4層至5層執行對導電 線72執行的蝕刻製程中的每一者。執行多個蝕刻製程以形成開口可減少對更遠離基板50的導電線72的損壞。
在開口中形成襯墊((liner)未單獨示出)(例如擴散障壁層、黏合層等)以及導電材料。所述襯墊可包含鈦、氮化鈦、鉭、氮化鉭等。所述導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行平坦化製程(例如CMP)，以自IMD 70的表面移除多餘的材料。剩餘的襯墊及導電材料在開口中形成接觸件110。如圖30A中所示，接觸件110可延伸至導電線72A至72G中的每一者。
此外，在圖30A至圖30D中，接觸件112被形成為延伸至且電性耦合至導電線106及導電線108。形成接觸件112可包括例如使用光微影與刻蝕的組合在IMD 70中圖案化出開口，以暴露出導電線106的一些部分及導電線108的一些部分。可使用與用於形成接觸件110的製程及材料相同或相似的製程及材料來形成接觸件112。接觸件112可與接觸件110同時形成或單獨地形成。
在圖31A至圖31C中，在IMD 70、接觸件110及接觸件112之上形成內連結構120。內連結構120可包括形成於一或多個堆疊的介電層124中的一或多層導電特徵122。堆疊的介電層124中的每一者可包含介電材料，例如低介電常數介電材料、超低介電常數(extra low-k，ELK)介電材料等。可使用適當的製程(例如CVD、ALD、PVD、PECVD等)沉積介電層124。
導電特徵122可包括導電線及對導電線的層進行內連的導通孔。導通孔可延伸穿過介電層124中的相應介電層124，以在導電線的層之間提供垂直連接。可藉由任何可接受的製程(例如鑲嵌製程(damascene process)、雙鑲嵌製程(dual damascene process)等)形成導電特徵122。
在一些實施例中，可使用鑲嵌製程形成導電特徵122，在鑲嵌製程中，利用光微影技術與蝕刻技術的組合將相應的介電層124圖案化，以形成與導電特徵122的期望圖案對應的溝渠。可在溝渠中沉積可選的擴散障壁層及/或可選的黏合層，且接著可使用導電材料填充溝渠。適於障壁層的材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦或其他替代材料。適於導電材料的材料包括銅、銀、金、鎢、鋁、其組合等。在實施例中，可藉由沉積銅或銅合金的晶種層且使用電鍍填充溝渠來形成導電特徵122。可使用化學機械平坦化(chemical mechanical planarization，CMP)製程等自相應的介電層124的表面移除多餘的導電材料，且將導電特徵122的表面及介電層124的表面平坦化以進行後續處理。
圖31A至圖31C示出三層導電特徵122及三層介電層124。然而，應理解，內連結構120可包括設置於任意數目的介電層124中的任意數目的導電特徵122。內連結構120的導電特徵122可電性耦合至接觸件110及接觸件112。
在圖31A中所示的實施例中，電性耦合至導電線72A至72F的接觸件110僅延伸穿過IMD 70，使得接觸件110的頂表面 與IMD 70的頂表面齊平。然而，在圖31B中所示的實施例中，電性耦合至導電線72A至72F的接觸件110延伸穿過IMD 70及介電層124，使得接觸件110的頂表面與最頂部介電層124的頂表面齊平。接觸件110可為內連結構120的部件。形成延伸穿過介電層124及IMD 70的接觸件110會減少形成接觸件110及內連結構120所需的圖案化步驟，但會降低連接的靈活性。可在隨後形成的裝置中使用圖31A及圖31B中所示的任一實施例。
圖32至圖34示出將半導體晶粒結合至內連結構120。在圖32中，將半導體裝置300的後側結合至內連結構120。在所示出的實施例中，半導體裝置300藉由混合結合(hybrid bonding)而結合至內連結構120。最頂部介電層124在不使用任何黏合材料(例如，晶粒貼合膜)的情況下藉由介電質對介電質結合(dielectric-to-dielectric bonding)而結合至基板350，且最頂部導電特徵122在不使用任何共晶材料(例如，焊料)的情況下藉由金屬對金屬結合(metal-to-metal bonding)而結合至TSV 332。所述結合可包括預結合(pre-bonding)及退火(annealing)。在預結合期間，施加小的按壓力以將半導體裝置300按壓抵靠內連結構120。在低溫(例如室溫，例如介於約15攝氏度至約30攝氏度的範圍內的溫度)下執行預結合。在一些實施例中，在基板350的後側處形成氧化物(例如自然氧化物)且使用所述氧化物進行結合。接著在後續退火步驟中改善結合強度，在退火步驟中，在高溫(例如介於約100攝氏度至約400攝氏度的範圍內的溫度)下對介電層124 及基板350進行退火。在退火之後，形成將介電層124與基板350結合於一起的結合(例如熔合結合(fusions bonds))。舉例而言，所述結合可為位於介電層124與基板350之間的共價鍵(covalent bond)。導電特徵122與TSV 332可在預結合之後進行實體接觸，或者可在退火期間擴展以達成實體接觸。此外，在退火期間，導電特徵122的材料與TSV 332的材料(例如，銅)混合於一起，使得形成金屬對金屬結合。因此，半導體裝置300與內連結構120之間的所得結合是包括介電質對介電質結合及金屬對金屬結合二者的混合結合。
在一些實施例中，半導體裝置300可為包括多個積體電路的晶圓，半導體裝置300隨後將被切割。在其他實施例中，在結合之前切割半導體裝置300且可將一或多個半導體晶粒結合至記憶陣列200。可在將記憶陣列200結合至半導體裝置300之前或之後切割記憶陣列200。在結合之後切割記憶陣列200及半導體裝置300的實施例中，可同時切割記憶陣列200與半導體裝置300。由此，半導體裝置300可藉由以下結合結合至記憶陣列200：晶圓對晶圓結合(例如，在結合之後切割半導體裝置300及記憶陣列200二者)、晶粒對晶粒結合(例如，在結合之前切割半導體裝置300及記憶陣列200二者)或者晶粒對晶圓結合(例如，在結合之前切割半導體裝置300或記憶陣列200)。
在一些實施例中，半導體裝置300可為邏輯裝置，邏輯裝置包括例如解碼器、處理器、多工器、控制器、感測放大器等電 路。半導體裝置300可提供對記憶陣列200的讀取操作及寫入操作等的控制。相反，記憶陣列200可不具有邏輯電路且記憶陣列200中的所有電晶體204皆可用作記憶胞202。
如針對圖31A至圖31C所論述，內連結構120可提供對接觸件110及接觸件112二者的連接。將半導體裝置300結合至內連結構120會在半導體裝置300的電路與記憶陣列200的接觸件110及接觸件112二者之間提供佈線及內連。
相較於形成於半導體晶粒之上且藉由形成於記憶陣列之上且相鄰於記憶陣列的內連結構佈線至半導體晶粒的傳統記憶陣列，將半導體裝置300結合至形成於記憶陣列200之上的內連結構120會簡化記憶陣列200與半導體裝置300之間的佈線，減少形成佈線所需的製程步驟的數目，且縮短記憶陣列200與半導體裝置300之間的連接長度。此會降低成本，減少裝置缺陷且改善裝置效能。
在圖33中，將半導體裝置400的前側結合至內連結構120。在所示出的實施例中，半導體裝置400藉由混合結合而結合至內連結構120。最頂部介電層124在不使用任何黏合材料(例如，晶粒貼合膜)的情況下藉由介電質對介電質結合而結合至最頂部介電層324，且最頂部導電特徵122在不使用任何共晶材料(例如，焊料)的情況下藉由金屬對金屬結合而結合至最頂部導電特徵322。所述結合可包括預結合及退火。在預結合期間，施加小的按壓力以將半導體裝置400按壓抵靠內連結構120。在低溫(例如室 溫，例如介於約15攝氏度至約30攝氏度的範圍內的溫度)下執行預結合。接著在後續退火步驟中改善結合強度，在退火步驟中，在高溫(例如介於約100攝氏度至約400攝氏度的範圍內的溫度)下對介電層124及介電層324進行退火。在退火之後，形成將介電層124與介電層324結合於一起的結合(例如熔合結合)。舉例而言，所述結合可為位於介電層124與介電層324之間的共價鍵。導電特徵122與導電特徵322可在預結合之後進行實體接觸，或者可在退火期間擴展以達成實體接觸。此外，在退火期間，導電特徵122的材料與導電特徵322的材料(例如，銅)混合於一起，使得形成金屬對金屬結合。因此，半導體裝置400與內連結構120之間的所得結合是包括介電質對介電質結合及金屬對金屬結合二者的混合結合。
在一些實施例中，半導體裝置400可為包括多個積體電路的晶圓，半導體裝置400隨後將被切割。在其他實施例中，在結合之前切割半導體裝置400且可將一或多個半導體晶粒結合至記憶陣列200。可在將記憶陣列200結合至半導體裝置400之前或之後切割記憶陣列200。在其中在結合之後切割記憶陣列200及半導體裝置400的實施例中，可同時切割記憶陣列200與半導體裝置400。由此，半導體裝置400可藉由以下結合而結合至記憶陣列200：晶圓對晶圓結合(例如，在結合之後切割半導體裝置400及記憶陣列200二者)、晶粒對晶粒結合(例如，在結合之前切割半導體裝置400及記憶陣列200二者)或者晶粒對晶圓結合(例如，在 結合之前切割半導體裝置400或記憶陣列200)。
在一些實施例中，半導體裝置400可為邏輯裝置，邏輯裝置包括例如解碼器、處理器、多工器、控制器、感測放大器等電路。半導體裝置400可提供對記憶陣列200的讀取操作及寫入操作等的控制。相反，記憶陣列200可不具有邏輯電路且記憶陣列200中的所有電晶體204皆可用作記憶胞202。
如針對圖31A至圖31C所論述，內連結構120可提供對接觸件110及接觸件112二者的連接。將半導體裝置400結合至內連結構120會在半導體裝置400的電路與記憶陣列200的接觸件110及接觸件112二者之間提供佈線及內連。
相較於形成於半導體晶粒之上且藉由形成於記憶陣列之上且相鄰於記憶陣列的內連結構佈線至半導體晶粒的傳統記憶陣列，將半導體裝置400結合至形成於記憶陣列200之上的內連結構120會簡化記憶陣列200與半導體裝置400之間的佈線，減少形成佈線所需的製程步驟的數目，且縮短記憶陣列200與半導體裝置400之間的連接長度。此會降低成本，減少裝置缺陷且改善裝置效能。
在圖34中，將多個半導體裝置300結合至內連結構120。如前面所論述，半導體裝置300中的每一者可為邏輯晶粒、周邊晶粒、記憶體晶粒、電源管理晶粒、RF晶粒、感測器晶粒、MEMS晶粒、訊號處理晶粒、前端晶粒、類似晶粒或其組合。在一些實施例中，所述多個半導體裝置300可包括邏輯晶粒及周邊晶粒(例 如輸入/輸出晶粒)。邏輯晶粒可包括例如解碼器、處理器、多工器、控制器、感測放大器等電路。邏輯晶粒可提供對記憶陣列200的讀取操作及寫入操作等的控制。相反，記憶陣列200可不具有邏輯電路且記憶陣列200中的所有電晶體204皆可用作記憶胞202。輸入/輸出晶粒可用於與外部半導體裝置等進行介接。可使用與以上針對圖32中所示的實施例論述的製程相同或相似的製程將半導體裝置300結合至內連結構120。
如針對圖31A至圖31C所論述，內連結構120可提供對接觸件110及接觸件112二者的連接。將半導體裝置300結合至內連結構120會在半導體裝置300的電路與記憶陣列200的接觸件110及接觸件112二者之間提供佈線及內連。
相較於形成於半導體晶粒之上且藉由形成於記憶陣列之上且相鄰於記憶陣列的內連結構佈線至半導體晶粒的傳統記憶陣列，將半導體裝置300結合至形成於記憶陣列200之上的內連結構120會簡化記憶陣列200與半導體裝置300之間的佈線，減少形成佈線所需的製程步驟的數目，且縮短記憶陣列200與半導體裝置300之間的連接長度。此會降低成本，減少裝置缺陷且改善裝置效能。另外，可將任意數目的半導體裝置300或半導體裝置400結合至記憶陣列200。
圖35至圖37示出以下實施例：在所述實施例中在記憶陣列200的內連結構120之上形成結合層402，將基板350結合至結合層402，且在基板350中及基板350上形成半導體裝置300的 電路。在圖35中，在記憶陣列200的內連結構120之上形成結合層402。在一些實施例中，結合層402包含藉由CVD、ALD、PVD等沉積的氧化矽(例如，高密度電漿(high density plasma，HDP)氧化物等)。可對結合層402使用其他合適的材料。
在圖36中，將基板350結合至結合層402。基板350可相同於以上針對圖2闡述的基板350。基板350可藉由熔合結合等結合至結合層402。在一些實施例中，基板350可在不使用任何黏合材料(例如，晶粒貼合膜)的情況下藉由介電質對介電質結合而結合至結合層402。所述結合可包括預結合及退火。在預結合期間，施加小的按壓力以將基板350按壓抵靠結合層402。在低溫(例如室溫(例如，介於約15攝氏度至約30攝氏度的範圍內的溫度))下執行預結合。在一些實施例中，在基板350的後側處形成氧化物(例如自然氧化物)且使用所述氧化物進行結合。接著在後續退火步驟中改善結合強度，在退火步驟中，在高溫(例如介於約100攝氏度至約400攝氏度的範圍內的溫度)下對基板350及結合層402進行退火。在退火之後，形成將基板350結合至結合層402的結合(例如熔合結合)。舉例而言，所述結合可為位於基板350與結合層402之間的共價鍵。
可在將基板350結合至記憶陣列200之前或之後對基板350進行單體化。舉例而言，在一些實施例中，基板350可為晶圓，所述晶圓結合至記憶陣列200且隨後被單體化。所述晶圓可藉由沿著切割道區鋸切而被單體化且可將各別的基板350彼此隔開。 在一些實施例中，基板350可為在結合至記憶陣列200之前被單體化的晶粒。
在圖37中，在基板350中及基板350之上形成電路，以形成半導體裝置300。為形成半導體裝置300，可執行與圖3至圖8A中闡述的製程相同或相似的製程。如圖37中所示，TSV 332可被形成為延伸穿過基板350及結合層402。TSV 332可與內連結構120的導電特徵122電性耦合且進行實體接觸。TSV 332可在朝向記憶陣列200的方向上漸縮且變窄。
相較於形成於半導體晶粒之上且藉由形成於記憶陣列之上且相鄰於記憶陣列的內連結構佈線至半導體晶粒的傳統記憶陣列，將基板350結合至形成於記憶陣列200之上的內連結構120會簡化記憶陣列200與半導體裝置300之間的佈線，減少形成佈線所需的製程步驟的數目，且縮短記憶陣列200與半導體裝置300之間的連接長度。此會降低成本，減少裝置缺陷且改善裝置效能。
各種實施例可達成各種優點。舉例而言，在記憶陣列之上形成內連結構且將半導體晶粒直接結合至內連結構會簡化半導體晶粒與記憶陣列之間的內連，減小內連長度且減少形成內連所需的步驟。此會降低成本，減少裝置缺陷且改善裝置效能。
根據實施例，一種半導體裝置包括：記憶陣列，包括：閘極介電層，與第一字元線及第二字元線接觸；以及氧化物半導體(OS)層，與源極線及位元線接觸，所述閘極介電層設置於所述OS層與所述第一字元線及所述第二字元線中的每一者之間；內連 結構，位於所述記憶陣列之上，所述第二字元線與所述內連結構之間的距離小於所述第一字元線與所述內連結構之間的距離；以及積體電路晶粒，與所述記憶陣列相對地結合至所述內連結構，所述積體電路晶粒藉由介電質對介電質結合及金屬對金屬結合而結合至所述內連結構。在實施例中，所述第一字元線的長度大於所述第二字元線的長度。在實施例中，所述積體電路晶粒的前側內連結構結合至所述內連結構。在實施例中，所述積體電路晶粒的後側結合至所述內連結構。在實施例中，所述積體電路晶粒包括延伸穿過半導體基板的基板通孔，所述基板通孔將所述積體電路晶粒的源極/汲極區電性耦合至所述內連結構。在實施例中，所述內連結構包括將所述第一字元線電性耦合至所述積體電路晶粒的第一接觸件，所述第一接觸件自所述第一字元線延伸至所述積體電路晶粒。在實施例中，所述半導體裝置更包括第二積體電路晶粒，所述第二積體電路晶粒與所述積體電路晶粒相鄰地混合結合至所述內連結構。
根據另一實施例，一種裝置包括：邏輯晶粒，包括半導體基板；內連結構，位於所述邏輯晶粒之上；以及記憶陣列，位於所述內連結構之上，所述記憶陣列包括：第一記憶胞，包括閘極介電層的與第一字元線接觸的第一部分；以及第二記憶胞，包括所述閘極介電層的與第二字元線接觸的第二部分，所述第二記憶胞被設置成在與所述半導體基板的主表面垂直的第一方向上較所述第一記憶胞更遠離所述內連結構，所述第二字元線在與所述第一方向垂直的第二方向上具有長度，所述長度大於所述第一字元線在 所述第二方向上的長度，且所述邏輯晶粒包括被配置成在所述記憶陣列中執行讀取操作及寫入操作的電路。在實施例中，所述邏輯晶粒藉由介電質對介電質結合及金屬對金屬結合而結合至所述內連結構。在實施例中，所述邏輯晶粒包括前側內連結構，且所述前側內連結構結合至所述內連結構。在實施例中，所述邏輯晶粒的後側結合至所述內連結構。在實施例中，所述邏輯晶粒包括電性耦合至源極/汲極區的基板通孔，所述基板通孔延伸穿過所述邏輯晶粒的半導體基板，且所述半導體基板及所述基板通孔結合至所述內連結構。在實施例中，所述內連結構包括自所述基板通孔延伸至所述第一字元線的接觸件。
根據又一實施例，一種方法包括：形成記憶陣列，形成所述記憶陣列包括：在基板之上形成多層堆疊，所述多層堆疊包括交替的導電層與介電層；圖案化出延伸穿過所述多層堆疊的第一溝渠；沿著所述第一溝渠的側壁及底表面沉積閘極介電層；以及在所述閘極介電層之上沉積氧化物半導體(OS)層；在所述記憶陣列之上形成第一內連結構；以及使用介電質對介電質結合及金屬對金屬結合將積體電路裝置結合至所述第一內連結構。在實施例中，所述方法更包括：在所述記憶陣列中執行讀取/寫入操作，且所述積體電路裝置控制所述讀取/寫入操作。在實施例中，所述積體電路裝置的後側結合至所述第一內連結構。在實施例中，晶圓上的多個積體電路裝置結合至所述第一內連結構，所述多個積體電路裝置包括所述積體電路裝置，所述方法更包括切割所述記憶陣 列及所述晶圓。在實施例中，形成所述記憶陣列更包括：對所述導電層及所述介電層進行蝕刻以形成台階結構，所述導電層及所述介電層具有在遠離所述基板的方向上減小的長度。在實施例中，所述第一內連結構與所述基板相對地形成於所述記憶陣列之上。在實施例中，將所述積體電路裝置結合至所述第一內連結構包括將所述積體電路裝置的前側內連結構結合至所述第一內連結構。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。
52:介電層
72、106、108:導電線
90:記憶體膜
92:氧化物半導體(OS)層
98、102:介電材料
200:記憶陣列
202:記憶胞
204:電晶體
206:箭頭
A-A、B-B’、C-C’:橫截面/參考橫截面

Claims (10)

  1. 一種半導體裝置，包括：記憶陣列，包括：閘極介電層，覆蓋穿過第一字元線及第二字元線的溝渠的側壁及底表面，並與所述第一字元線及所述第二字元線接觸；以及氧化物半導體(OS)層，與源極線及位元線接觸，其中所述閘極介電層設置於所述氧化物半導體層與所述第一字元線及所述第二字元線中的每一者之間；內連結構，位於所述記憶陣列之上，其中所述第二字元線與所述內連結構之間的距離小於所述第一字元線與所述內連結構之間的距離；以及積體電路晶粒，與所述記憶陣列相對地結合至所述內連結構，其中所述積體電路晶粒藉由介電質對介電質結合及金屬對金屬結合而結合至所述內連結構。
  2. 如請求項1所述的半導體裝置，其中所述積體電路晶粒的前側內連結構或所述積體電路晶粒的後側結合至所述內連結構。
  3. 如請求項1所述的半導體裝置，其中所述積體電路晶粒的後側結合至所述內連結構，所述積體電路晶粒包括延伸穿過半導體基板的基板通孔，所述基板通孔將所述積體電路晶粒的源極/汲極區電性耦合至所述內連結構。
  4. 如請求項1所述的半導體裝置，更包括第二積體電路晶粒，所述第二積體電路晶粒被混合結合至與所述積體電路晶粒相鄰的所述內連結構。
  5. 一種半導體裝置，包括：邏輯晶粒，包括半導體基板；內連結構，位於所述邏輯晶粒之上；以及記憶陣列，位於所述內連結構之上，所述記憶陣列包括：第一記憶胞，包括閘極介電層的與第一字元線接觸的第一部分；以及第二記憶胞，包括所述閘極介電層的與第二字元線接觸的第二部分，其中所述閘極介電層覆蓋穿過所述第一字元線及所述第二字元線的溝渠的側壁及底表面，所述第二記憶胞被設置成在與所述半導體基板的主表面垂直的第一方向上較所述第一記憶胞更遠離所述內連結構，其中所述第二字元線在與所述第一方向垂直的第二方向上具有長度，所述長度大於所述第一字元線在所述第二方向上的長度，且其中所述邏輯晶粒包括被配置成在所述記憶陣列中執行讀取操作及寫入操作的電路。
  6. 如請求項5所述的半導體裝置，其中所述邏輯晶粒藉由介電質對介電質結合及金屬對金屬結合而結合至所述內連結構。
  7. 如請求項5所述的半導體裝置，其中所述邏輯晶粒包括前側內連結構，且其中所述前側內連結構結合至所述內連結 構或是所述邏輯晶粒的後側結合至所述內連結構。
  8. 如請求項5所述的半導體裝置，其中所述邏輯晶粒的後側結合至所述內連結構，所述邏輯晶粒包括電性耦合至源極/汲極區的基板通孔，其中所述基板通孔延伸穿過所述邏輯晶粒的半導體基板，所述半導體基板及所述基板通孔結合至所述內連結構，且所述內連結構包括自所述基板通孔延伸至所述第一字元線的接觸件。
  9. 一種半導體裝置的製造方法，包括：形成記憶陣列，形成所述記憶陣列包括：在基板之上形成多層堆疊，所述多層堆疊包括交替的導電層與介電層；圖案化出延伸穿過所述多層堆疊的第一溝渠；沿著所述第一溝渠的側壁及底表面沉積閘極介電層；以及在所述閘極介電層之上沉積氧化物半導體(OS)層；在所述記憶陣列之上形成第一內連結構；以及使用介電質對介電質結合及金屬對金屬結合將積體電路裝置結合至所述第一內連結構。
  10. 如請求項9所述的半導體裝置的製造方法，其中所述第一內連結構與所述基板相對地形成於所述記憶陣列之上，且將所述積體電路裝置結合至所述第一內連結構包括將所述積體電路裝置的前側內連結構結合至所述第一內連結構。
TW110106996A 2020-06-29 2021-02-26 半導體裝置及半導體裝置的製造方法 TWI763341B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063045279P 2020-06-29 2020-06-29
US63/045,279 2020-06-29
US17/138,270 US11444069B2 (en) 2020-06-29 2020-12-30 3D semiconductor package including memory array
US17/138,270 2020-12-30

Publications (2)

Publication Number Publication Date
TW202201631A TW202201631A (zh) 2022-01-01
TWI763341B true TWI763341B (zh) 2022-05-01

Family

ID=78095417

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110106996A TWI763341B (zh) 2020-06-29 2021-02-26 半導體裝置及半導體裝置的製造方法

Country Status (5)

Country Link
US (3) US11444069B2 (zh)
KR (1) KR102595711B1 (zh)
CN (1) CN113540117B (zh)
DE (1) DE102021100240A1 (zh)
TW (1) TWI763341B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210202472A1 (en) * 2019-12-27 2021-07-01 Intel Corporation Integrated circuit structures including backside vias
DE102020130975B4 (de) 2020-05-28 2025-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelektrische speichervorrichtung und verfahren zum bilden derselben
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11282572B2 (en) * 2020-06-15 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Multinary bit cells for memory devices and network applications and method of manufacturing the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US12051663B2 (en) * 2021-01-15 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
US11723210B2 (en) * 2021-03-05 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. High selectivity isolation structure for improving effectiveness of 3D memory fabrication
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11848309B2 (en) * 2021-06-10 2023-12-19 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US11810901B2 (en) 2021-06-10 2023-11-07 Micron Technology, Inc. Microelectronic devices, related memory devices and electronic systems, and methods of forming microelectronic devices
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11810838B2 (en) * 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US12107168B2 (en) * 2021-08-25 2024-10-01 International Business Machines Corporation Independent gate length tunability for stacked transistors
US11751383B2 (en) 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
KR20230174876A (ko) * 2022-06-22 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자 및 그의 제조 방법
JP2024044910A (ja) * 2022-09-21 2024-04-02 キオクシア株式会社 半導体記憶装置
EP4666818A1 (en) * 2023-02-15 2025-12-24 Micron Technology, Inc. String driver connections for wafer on wafer packaging
JP2024130518A (ja) * 2023-03-15 2024-09-30 キオクシア株式会社 半導体記憶装置
WO2026010805A1 (en) * 2024-07-05 2026-01-08 Micron Technology, Inc. Hybrid bonding of semiconductor cmos wafer and semiconductor memory array wafer using debondable carriers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595530B1 (en) * 2016-07-07 2017-03-14 Sandisk Technologies Llc Methods and apparatus for vertical bit line structures in three-dimensional nonvolatile memory
TW201834152A (zh) * 2017-03-07 2018-09-16 日商東芝記憶體股份有限公司 記憶裝置
TW201841344A (zh) * 2017-01-20 2018-11-16 日商索尼半導體解決方案公司 半導體裝置
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN110970446A (zh) * 2018-09-28 2020-04-07 英特尔公司 三维铁电nor型存储器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US20100140679A1 (en) 2008-12-05 2010-06-10 Walker Andrew J Stacked dual-gate nmos devices with antimony source-drain regions and methods for manufacturing thereof
US9449924B2 (en) 2013-12-20 2016-09-20 Sandisk Technologies Llc Multilevel contact to a 3D memory array and method of making thereof
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
WO2018004653A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Backside contact resistance reduction for semiconductor devices with metallization on both sides
CN110268523A (zh) * 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
JP7304335B2 (ja) * 2017-08-21 2023-07-06 長江存儲科技有限責任公司 Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
KR102448489B1 (ko) 2018-02-02 2022-09-30 선라이즈 메모리 코포레이션 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
CN109075170B (zh) * 2018-06-29 2021-02-02 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
US11380709B2 (en) 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
US10790162B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
CN109119426B (zh) * 2018-09-28 2024-04-16 长江存储科技有限责任公司 3d存储器件
US10629616B1 (en) * 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11004773B2 (en) * 2019-04-23 2021-05-11 Sandisk Technologies Llc Porous barrier layer for improving reliability of through-substrate via structures and methods of forming the same
US11069707B2 (en) * 2019-10-29 2021-07-20 Sandisk Technologies Llc Variable die size memory device and methods of manufacturing the same
KR102602494B1 (ko) * 2020-05-28 2023-11-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 메모리 디바이스 및 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595530B1 (en) * 2016-07-07 2017-03-14 Sandisk Technologies Llc Methods and apparatus for vertical bit line structures in three-dimensional nonvolatile memory
TW201841344A (zh) * 2017-01-20 2018-11-16 日商索尼半導體解決方案公司 半導體裝置
TW201834152A (zh) * 2017-03-07 2018-09-16 日商東芝記憶體股份有限公司 記憶裝置
CN110970446A (zh) * 2018-09-28 2020-04-07 英特尔公司 三维铁电nor型存储器
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成

Also Published As

Publication number Publication date
CN113540117A (zh) 2021-10-22
US20220359486A1 (en) 2022-11-10
US20210407980A1 (en) 2021-12-30
TW202201631A (zh) 2022-01-01
KR20220001432A (ko) 2022-01-05
DE102021100240A1 (de) 2021-12-30
US12293999B2 (en) 2025-05-06
US20250259982A1 (en) 2025-08-14
US11444069B2 (en) 2022-09-13
KR102595711B1 (ko) 2023-10-27
CN113540117B (zh) 2024-10-18

Similar Documents

Publication Publication Date Title
TWI763341B (zh) 半導體裝置及半導體裝置的製造方法
US12002534B2 (en) Memory array word line routing
KR102597954B1 (ko) 메모리 어레이 계단 구조체
US10903165B2 (en) Power distribution networks for monolithic three-dimensional semiconductor integrated circuit devices
TWI804314B (zh) 半導體裝置與三維記憶體裝置
US11164840B2 (en) Chip interconnection structure, wafer interconnection structure and method for manufacturing the same
US12069863B2 (en) Method of forming memory device comprising conductive pillars
JP2022535515A (ja) ３次元ｎａｎｄのためのキャパシタを形成するための構造および方法
US11844224B2 (en) Memory structure and method of forming the same
US10354995B2 (en) Semiconductor memory device and structure
TWI814065B (zh) 記憶體元件
US20230307413A1 (en) Methods for multi-wafer stacking and dicing
CN110088889B (zh) 用于形成三维综合布线结构和其半导体结构的方法
US20180301380A1 (en) 3d semiconductor device and system
KR102667247B1 (ko) 메모리 어레이 채널 영역
TW202236621A (zh) 三維記憶體元件及其製造方法
US20190057903A1 (en) 3d semiconductor device and system
US20190006240A1 (en) 3d semiconductor device and system
US9853089B2 (en) Semiconductor device and structure
US9941332B2 (en) Semiconductor memory device and structure
US12108605B2 (en) Memory device and method of forming the same