[go: up one dir, main page]

TWI762302B - 積體晶片及其形成方法 - Google Patents

積體晶片及其形成方法 Download PDF

Info

Publication number
TWI762302B
TWI762302B TW110116106A TW110116106A TWI762302B TW I762302 B TWI762302 B TW I762302B TW 110116106 A TW110116106 A TW 110116106A TW 110116106 A TW110116106 A TW 110116106A TW I762302 B TWI762302 B TW I762302B
Authority
TW
Taiwan
Prior art keywords
barrier layer
conductive
conductive structure
dielectric layer
layer
Prior art date
Application number
TW110116106A
Other languages
English (en)
Other versions
TW202236503A (zh
Inventor
謝得賢
張宇行
陳益民
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI762302B publication Critical patent/TWI762302B/zh
Publication of TW202236503A publication Critical patent/TW202236503A/zh

Links

Images

Classifications

    • H10W20/43—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having significant overlap between the lightly-doped extensions and the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes
    • H10W20/033—
    • H10W20/081—
    • H10W20/42—
    • H10W20/425—
    • H10W20/44—
    • H10W20/47—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H10W20/032—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

在一些實施例中，本公開關於一種積體晶片，其包含配 置在基底或第一介電層內的導電結構。第一阻擋層配置在導電結構的最外部側壁和底部表面上。第二阻擋層配置在第一阻擋層的外部表面上。第二阻擋層將第一阻擋層與基底或第一介電層隔開。第二介電層配置在基底或第一介電層上方。通孔結構延伸穿過第二介電層，直接配置在第一阻擋層和第二阻擋層的最頂部表面上方，且通過第一阻擋層和第二阻擋層電耦合到導電結構。

Description

積體晶片及其形成方法
本公開關於積體晶片及其形成方法。
現代積體晶片包括半導體基底(例如，矽)上形成的數百萬或數十億個半導體裝置。積體晶片(integrated chip，IC)可根據IC的應用而使用許多不同類型的半導體裝置。研究製造技術和IC設計以在維護和/或提高IC性能的同時減少製造時間和資源。
在一些實施例中，本公開關於一種積體晶片，包括：導電結構，配置在基底或第一介電層內；第一阻擋層，配置在導電結構的最外部側壁和底部表面上；第二阻擋層，配置在第一阻擋層的外部表面上，其中第二阻擋層將第一阻擋層與基底或第一介電層隔開；第二介電層，配置在基底或第一介電層上方；以及通孔結構，延伸穿過第二介電層，直接配置在第一阻擋層和第二阻擋層的最頂部表面上方，且通過第一阻擋層和第二阻擋層電耦合到導電結構。
在其他實施例中，本公開關於一種積體晶片，包括：導電結構，配置在基底或第一介電層內；第一阻擋層，配置在導電 結構的最外部側壁和底部表面上；第二阻擋層，配置在第一阻擋層的外部表面上，其中第二阻擋層將第一阻擋層與基底或第一介電層隔開；第二介電層，配置在基底或第一介電層上方；以及通孔結構，延伸穿過第二介電層，具有直接配置在第一阻擋層和第二阻擋層的最頂部表面上方的最底部表面，且電耦合到導電結構，其中第一阻擋層和第二阻擋層包括比導電結構的材料更抗氧化的材料。
在又其他實施例中，本公開關於一種方法，包括：在基底或第一介電層內形成第一開口；在第一開口內形成第一阻擋層；在第一阻擋層上方且在第一開口內形成第二阻擋層；在第二阻擋層上方形成導電結構以填充第一開口；在導電結構上方形成第二介電層；在第二介電層內形成第二開口，其中第二開口暴露第一阻擋層和第二阻擋層的最頂部表面；以及在第二開口內且在第一阻擋層和第二阻擋層的最頂部表面上方形成通孔結構。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600:橫截面圖
102:基底
102t、104t、106t、108t、112t:最頂部表面
104:導電結構
106:第一阻擋層
108:第二阻擋層
110:介電層
110a:第一介電層
110b:第二介電層
112:通孔結構
112a:第一通孔結構
112b:最底部表面
112c:第二通孔結構
202:第三阻擋層
204:第四阻擋層
402:輕摻雜源極/汲極延伸區
404:源極/汲極區
406:隔離結構
408:接觸通孔
410:通道區
501:內連線結構
502:蝕刻終止層
602:第一罩幕結構
604:第一開口
702:第二開口
802:連續第二阻擋層
902:連續第一阻擋層
1002:第一導電材料
1202:第二罩幕結構
1204:第三開口
1302:第四開口
1402:清潔製程
1502:第四導電材料
1700:方法
1702、1704、1706、1708、1710、1712、1714:動作
d1:第一距離
d2:第二距離
d3:第三距離
d4:第四距離
t1:第一厚度
t2:第二厚度
當結合附圖閱讀時，根據以下詳細描述最好地理解本公開的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1示出積體晶片的一些實施例的橫截面圖，積體晶片包括具有由第一阻擋層和第二阻擋層包圍的外部側壁和下部表面的導電結構，其中通孔結構直接接觸第一阻擋層和第二阻擋層的上部表面。
圖2示出積體晶片的一些其他實施例的橫截面圖，積體晶片包括配置在導電結構上方且耦合到所述導電結構的通孔結構，其中通孔結構借助於配置在導電結構的外部側壁上的第一阻擋層和第二阻擋層耦合到導電結構。
圖3示出積體晶片的又一些其他實施例的橫截面圖，積體晶片包括配置在導電結構上方且耦合到所述導電結構的通孔結構，其中通孔結構耦合到導電結構、第一阻擋層以及第二阻擋層。
圖4示出包括電晶體結構的積體晶片的一些實施例的橫截面圖，其中電晶體結構的閘極電極配置在第一阻擋層和第二阻擋層上，且其中耦合到閘極電極的接觸結構直接配置在第一阻擋層和第二阻擋層上。
圖5示出配置在基底上方的內連線結構的一些實施例的橫截面圖，其中內連線通孔配置在內連線導線上方且借助於配置在所述內連線導線的表面上的第一阻擋層和第二阻擋層耦合到內連線導線。
圖6到圖16示出形成導電結構以及通孔結構的方法的一些實施例的橫截面圖，導電結構位於第一阻擋層和第二阻擋層上方，通孔結構位於導電結構上方且通過暴露第一阻擋層和第二阻擋層而耦合到導電結構。
圖17示出對應於圖6到圖16的方法的一些實施例的流程圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和配置的具體實例以簡化 本公開。當然，這些具體實例僅為實例且並不希望為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複參考標號和/或字母。這種重複是出於簡化和清晰的目的，且本身並不指示所論述的各種實施例和/或組態之間的關係。
此外，為易於描述，本文中可使用例如“在......之下”、“在......下方”、“下部”、“在......之上”、“上部”以及類似術語的空間相對術語來描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意圖涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
積體晶片包括配置在下伏導電結構上方且耦合到下伏導電結構的通孔結構。舉例來說，在一些例子中，積體晶片可包括半導體裝置，例如電晶體、電容器或類似物。在一些這類例子中，半導體裝置可包括配置在電極上方的接觸通孔，所述接觸通孔可分別對應於通孔結構和導電結構。此外，在一些例子中，積體晶片可包括內連線結構。內連線結構可包括可分別對應於導電結構和通孔結構的內連線導線和內連線通孔。
為了在下伏導電結構上方形成通孔結構，可首先通過沉積、微影和/或去除製程的各種步驟在基底或第一介電層內形成導電結構。為了在導電結構上方形成通孔結構，可在導電結構上方 形成第二介電層，且可通過微影和去除(例如，蝕刻)製程在第二介電層內形成暴露導電結構的頂部表面的開口。當暴露導電結構的頂部表面時，導電結構的頂部表面可氧化，從而在導電結構上形成金屬氧化物殘餘物。因此，可執行例如電漿清潔製程的清潔製程以去除導電結構上的金屬氧化物殘餘物。接著，可在開口內形成導電材料，以形成配置在導電結構上方且電耦合到導電結構的通孔結構。通過去除金屬氧化物殘餘物，通孔結構與導電結構之間的接觸電阻減小。
本公開的各種實施例關於防止或減少在導電結構上形成的金屬氧化物殘餘物的量以消除清潔製程或減少金屬氧化物清潔製程的時間，從而減少製造時間和資源。在一些實施例中，第一開口形成在基底或第一介電層內。在於第一開口內形成導電結構之前，在第一開口內的第二阻擋層上方形成第一阻擋層以防止或減少在導電結構上形成的金屬氧化物殘餘物的量。第一阻擋層和第二阻擋層包括比用於形成導電結構的導電材料更抗氧化的導電材料。
在一些實施例中，接著在第二阻擋層上形成導電材料以填充第一開口且形成導電結構。在一些實施例中，在導電結構上方形成第二介電層，且在第二介電層中形成第二開口以暴露第一阻擋層和第二阻擋層。因為第一阻擋層和第二阻擋層具有比導電結構更高的抗氧化性，所以與導電結構暴露的情況相比，將形成更少的金屬氧化物殘餘物。因此，如果仍需要清潔製程以從第一阻擋層和第二阻擋層去除任何金屬氧化物殘餘物，那麼清潔製程將花費比清潔導電結構中的金屬氧化物殘餘物所花費的時間更少 的時間。接著，在一些實施例中，通孔結構形成在第二開口內，且仍借助於第一阻擋層和第二阻擋層電耦合到導電結構。因此，減少清潔時間和導電結構與通孔結構之間的金屬氧化物的存在，以分別改善積體晶片的製造時間和總性能(例如，減小的接觸電阻)。
圖1示出積體晶片的一些實施例的橫截面圖100，積體晶片包括配置在第一阻擋層和第二阻擋層的最頂部表面上的通孔結構。
在一些實施例中，圖1的積體晶片包含配置在基底102內的導電結構104。在一些實施例中，導電結構104可以是導電線、電極或半導體裝置的一些其他導電特徵。在一些實施例中，導電結構104配置在第一阻擋層106上，其中第一阻擋層106配置在導電結構104的外部側壁和底部表面上。在一些實施例中，第一阻擋層106配置在第二阻擋層108上，其中第二阻擋層108將第一阻擋層106與基底102隔開。在一些實施例中，基底102的最頂部表面102t、第二阻擋層108的最頂部表面108t、第一阻擋層106的最頂部表面106t以及導電結構104的最頂部表面104t實質上共面。
在一些實施例中，導電結構104包括第一導電材料；第一阻擋層106包括第二導電材料；且第二阻擋層108包括第三導電材料。在一些實施例中，第一阻擋層106的第二導電材料和第二阻擋層108的第三導電材料各自具有比導電結構104的第一導電材料更高的抗氧化性。在一些實施例中，通過用以形成金屬氧化物的金屬和氧的形成的吉布斯(Gibbs)自由能來測量第一導電 材料、第二導電材料以及第三導電材料的抗氧化性。為了恰當地比較不同導電材料之中的形成的吉布斯自由能，應瞭解，在相同條件(例如，相同溫度、壓力以及氧氣條件)下測量吉布斯自由能。金屬氧化物的形成的吉布斯自由能越負，所述金屬越容易氧化，或換句話說，所述金屬具有的抗氧化性越低。
在一些實施例中，第一阻擋層106具有在例如約25埃與約100埃之間的範圍內的第一厚度t1。在一些實施例中，第二阻擋層108具有在例如約25埃與約100埃之間的範圍內的第二厚度t2。在一些實施例中，第一阻擋層106的最頂部表面106t具有等於第一距離d1的寬度。在一些實施例中，第一距離d1大於第一厚度t1。在一些實施例中，第二阻擋層108的最頂部表面108t具有等於第二距離d2的寬度。在一些實施例中，第二距離d2大於第二厚度t2。
在一些實施例中，介電層110配置在基底102上方，且通孔結構112延伸穿過介電層110且電耦合到導電結構104。在一些實施例中，通孔結構112的最底部表面112b直接接觸第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t。在一些實施例中，通孔結構112的最底部表面112b並不接觸基底102或導電結構104。換句話說，在一些實施例中，通孔結構112延伸穿過介電層110以直接接觸第一阻擋層106和第二阻擋層108，其中基底102的最頂部表面102t和導電結構104的最頂部表面104t由介電層110完全覆蓋。在一些實施例中，通孔結構112的最底部表面112b具有等於第三距離d3的寬度，所述第三距離d3可在例如約50埃與約200埃之間的範圍內。在一些實施例中， 第一距離d1與第二距離d2的總和大於或等於第三距離d3以使得通孔結構112並不直接接觸導電結構104或基底102。
在一些實施例中，為了形成通孔結構112，在介電層110內形成開口以暴露第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t。因為第一阻擋層106和第二阻擋層108包括具有比導電結構104的第一導電材料更高的抗氧化性的材料，所以當第一阻擋層106和第二阻擋層108在開口形成於介電層110中後暴露於環境時，與導電結構104由開口暴露的情況相比，更少的金屬氧化物殘餘物形成在第一阻擋層106和第二阻擋層108上。因此，在一些實施例中，與導電結構104由開口暴露的情況相比，用於去除第一阻擋層106和第二阻擋層108上的金屬氧化物殘餘物的清潔製程可以省略或在更短的時間段內執行，從而減少製造時間和資源。接著，在一些實施例中，通孔結構112可形成在介電層110的開口內，且借助於不含或實質上不含金屬氧化物殘餘物的第一阻擋層106和第二阻擋層108而電耦合到導電結構104。
圖2示出積體晶片的一些其他實施例的橫截面圖200，積體晶片包括配置在第一阻擋層和第二阻擋層的最頂部表面上方的通孔結構。
在一些實施例中，阻擋層還可以配置在通孔結構112上。舉例來說，在一些實施例中，通孔結構112配置在第三阻擋層202上方，其中第三阻擋層202配置在通孔結構112的外部側壁和最底部表面112b上。在一些實施例中，第三阻擋層202可配置在第四阻擋層204上。因此，在一些實施例中，第四阻擋層204 可直接接觸第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t。在一些其他實施例中，可以省略第四阻擋層204。因此，在一些其他實施例中，第三阻擋層202可直接接觸第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t。
在一些實施例中，通孔結構112的最底部表面112b通過第三阻擋層202和第四阻擋層204與第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t間隔開。然而，在一些這類實施例中，通孔結構112仍耦合到第一阻擋層106、第二阻擋層108以及導電結構104。此外，在一些這類實施例中，通孔結構112的最底部表面112b仍直接上覆於第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t。在一些實施例中，第三阻擋層202和第四阻擋層204可包括具有比通孔結構112的材料更高的抗氧化性的材料。在一些實施例中，第三阻擋層202和第四阻擋層204可充當通孔結構112的金屬擴散阻擋層和/或膠體層。
在一些實施例中，導電結構104的第一導電材料可包括鋁或鋁銅。在一些這類實施例中，氧化鋁的形成(即，鋁與氧反應且形成氧化鋁)的吉布斯自由能具有第一值。在一些實施例中，當第一導電材料包括鋁時，第一值可在例如約-1600千焦每摩爾與約-1550千焦每摩爾之間的範圍內。在一些實施例中，第一阻擋層106的第二導電材料可包括例如鈦或氮化鈦。在一些這類實施例中，氧化鈦的形成(即，鈦與氧反應且形成氧化鈦)的吉布斯自由能具有第二值。第二值比第一值負得更少；或換句話說，第一 值和第二值為負數，且第二值的絕對值小於第一值的絕對值。在一些實施例中，當第二導電材料包括鈦時，第二值可在例如約-600千焦每摩爾與約-500千焦每摩爾之間的範圍內。
此外，在一些實施例中，第二阻擋層108的第三導電材料可包括例如鉭或氮化鉭。在一些這類實施例中，氧化鉭的形成(即，鉭與氧反應且形成氧化鉭)的吉布斯自由能具有第三值。第三值比第一值負得更少；或換句話說，第一值和第三值為負數，且第三值的絕對值小於第一值的絕對值。在一些實施例中，當第三導電材料包括鉭時，第三值可在例如約-1550千焦每摩爾與約-1500千焦每摩爾之間的範圍內。因此，在一些實施例中，第二導電材料與第三導電材料不同，使得第二值與第三值不同。在一些其他實施例中，第二導電材料與第三導電材料可相同，使得第二值等於第三值。
應瞭解，導電結構104、第一阻擋層106以及第二阻擋層108可包括其他導電材料，其中第一阻擋層106和第二阻擋層108包括具有比導電結構104的第一導電材料更高的抗氧化性的導電材料。此外，在一些實施例中，第一阻擋層106和/或第二阻擋層108可充當金屬擴散阻擋層，以防止導電結構104擴散到基底102中並促進其他裝置中的交叉干擾。在一些實施例中，第一阻擋層106和/或第二阻擋層108可充當膠體層，其中導電結構104比例如基底102更好地粘著到第一阻擋層106。然而，由於第一阻擋層106和第二阻擋層108，當在導電結構104上方形成通孔結構112時，可減少清潔製程的時間或省略清潔製程。
圖3示出積體晶片的又一些其他實施例的橫截面圖 300，積體晶片包括配置在第一阻擋層和第二阻擋層的最頂部表面上方的通孔結構。
橫截面圖300包含第一通孔結構112a和第二通孔結構112c，以繪示配置在導電結構104上方且電耦合到導電結構104的通孔結構(例如，112a、112c)的一些替代實施例。在一些實施例中，第一通孔結構112a可直接接觸基底102的最頂部表面102t。在一些實施例中，第一通孔結構112a可直接接觸導電結構104的最頂部表面104t。舉例來說，在一些實施例中，第一通孔結構112a的最底部表面112b的第三距離d3可大於第一阻擋層106的第一距離d1與第二阻擋層108的第二距離d2的總和。在一些這類實施例中，第三距離d3歸因於微影臨界尺寸限制而大於第一距離d1與第二距離d2的總和。
在一些其他實施例中，如第二通孔結構112c所示，第二通孔結構112c的最底部表面112b可具有等於第三距離d3的寬度，所述第三距離d3小於或約等於第一距離d1與第二距離d2的總和。然而，在一些這類實施例中，即使第三距離d3小於或約等於第一距離d1與第二距離d2的總和，由於微影方法的防止第二通孔結構112c直接降落在第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t上而不直接降落在基底102或導電結構104上的精確度和準確度，第二通孔結構112c的最底部表面112b仍可直接接觸基底102或導電結構104。
然而，在一些實施例中，即使通孔結構(例如，112a、112c)直接接觸導電結構104的一部分，用於在形成通孔結構(例如，112a、112c)之前去除導電結構104上的金屬氧化物殘餘物的 清潔製程將花費的時間仍會減少，這是因為與通孔結構(例如，112a、112c)直接且僅形成在導電結構104的最頂部表面104t上的情況相比，導電結構104的更少最頂部表面104t被暴露和氧化。
圖4示出包括電晶體結構的積體晶片的一些實施例的橫截面圖400，其中電晶體結構的閘極電極配置在第一阻擋層和第二阻擋層上。
在一些實施例中，導電結構104對應於電晶體裝置的閘極電極，如圖4中所示。在一些實施例中，電晶體裝置可以是金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)，其中閘極電極(即，導電結構104)配置在基底102的最頂部表面102t下方。應瞭解，配置在第一阻擋層106和第二阻擋層108上的導電結構104可以是除MOSFET以外的其他類型的電晶體、記憶體裝置以及半導體裝置的部分。在一些實施例中，第一阻擋層106和/或第二阻擋層108可對應於影響功函數且因此影響整個MOSFET的閾值電壓的閘極介電層。
在一些實施例中，圖4的MOSFET更包括配置在基底102內和導電結構104的每一側上的源極/汲極區404。舉例來說，在一些實施例中，導電結構104通過第一阻擋層106和第二阻擋層108與源極/汲極區404間隔開。此外，在一些實施例中，輕摻雜源極/汲極延伸區402配置在源極/汲極區404下方且在導電結構104的外部側壁上。在一些實施例中，隔離結構406包圍輕摻雜源極/汲極延伸區402、源極/汲極區404以及導電結構104以使MOSFET與配置在基底102內的其他裝置電隔離。
在一些實施例中，通孔結構112也可配置在第一阻擋層 106和第二阻擋層108上方且耦合到第一阻擋層106和第二阻擋層108。此外，在一些實施例中，接觸通孔408延伸穿過介電層110且耦合到源極/汲極區404。當足夠的電壓偏壓通過通孔結構112施加到導電結構104且通過接觸通孔408施加到源極/汲極區404時，移動電荷載流子可流動穿過基底102的配置在導電結構104下方及輕摻雜源極/汲極延伸區402之間的通道區410。
在一些實施例中，圖4的MOSFET被稱為“凹入式(recessed)”MOSFET，這是因為閘極電極(即，導電結構104)配置在基底102內。凹入式MOSFET節省積體晶片的豎直方向上的空間。在一些實施例中，由於第一阻擋層106和第二阻擋層108，與包括直接接觸閘極電極的上部表面的接觸通孔的其他凹入式MOSFET相比，製造凹入式MOSFET所花費的時間減少。
圖5示出配置在基底上方的內連線結構的一些實施例的橫截面圖500，其中內連線通孔借助於配置在內連線導線的表面上的第一阻擋層和第二阻擋層耦合到內連線導線。
在一些實施例中，導電結構104配置在第一介電層110a內且對應於配置在基底102上方的內連線結構501的內連線導線。在一些實施例中，通孔結構112配置在第二介電層110b內，所述第二介電層110b配置在導電結構104和第一介電層110a上方。在一些實施例中，內連線結構501包括導電結構104和通孔結構112的將各種裝置彼此耦合的網路。舉例來說，在一些實施例中，電晶體裝置可配置在基底102上或內，且記憶體裝置可配置在圖5中所繪示的內連線結構501上方。在一些這類實施例中，內連線結構501可為信號(例如，電流、電壓)提供路徑以在電 晶體裝置與記憶體裝置之間行進。因為省略清潔製程或減少清潔製程的時間，所以與導電結構104相比，當通孔結構112直接接觸第一阻擋層106和第二阻擋層108時，可更快速地製造內連線結構501。
在一些實施例中，內連線導線(即，導電結構104)配置在第一阻擋層106上，且第一阻擋層106配置在第二阻擋層108上。在一些實施例中，通孔結構112配置在第一阻擋層106和第二阻擋層108上方且電耦合到第一阻擋層106和第二阻擋層108。在一些實施例中，內連線結構501更包括蝕刻終止層502。在一些這類實施例中，第二阻擋層108可延伸穿過蝕刻終止層502中的一個以接觸通孔結構112中的下部通孔結構，且通孔結構112中的上部通孔結構可延伸穿過蝕刻終止層502中的一個以接觸第一阻擋層106和第二阻擋層108。因此，在一些實施例中，通孔結構112中的一個的最頂部表面112t可直接接觸第二阻擋層108中的一個，使得通孔結構112的最頂部表面112t通過第一阻擋層106和第二阻擋層108與導電結構104間隔開。
在一些實施例中，第一介電層110a和第二介電層110b可包括例如氮化物(例如，氮化矽、氮氧化矽)、碳化物(例如，碳化矽)、氧化物(例如，氧化矽)、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低k氧化物(例如，摻碳氧化物、SiCOH)或類似物。在一些實施例中，蝕刻終止層502可包括氮化物(例如，氮化矽、氮氧化矽)、碳化物(例如，碳化矽)或一些其他合適的蝕刻終止材料。在一些實施例中， 通孔結構112包括導電材料，例如銅、鋁、鈦、鉭、鎢或一些其他合適的導電材料。在一些實施例中，導電結構104的第一材料具有比第一阻擋層106的第二材料和第二阻擋層108的第三材料更低的抗氧化性，以減少在第一阻擋層106和第二阻擋層108上形成通孔結構112所必需的清潔處理，從而增加每小時可製造的積體晶片的數目。
圖6到圖16示出形成通孔結構的方法的一些實施例的橫截面圖600到橫截面圖1600，通孔結構通過暴露配置在導電結構的外部側壁上的第一阻擋層和第二阻擋層而耦合到導電結構以減少導電結構的清潔且增加製造時間。
雖然相對於方法描述圖6到圖16，但應瞭解，圖6到圖16中所公開的結構不限於這種方法，而是可單獨作為獨立於所述方法的結構。
如圖6的橫截面圖600中所繪示，提供基底102。在各種實施例中，基底102可包括任何類型的半導體主體(例如，矽/CMOS塊體、SiGe、SOI等)，例如半導體晶片或晶片上的一或多個晶粒，以及任何其他類型的半導體和/或其上形成和/或以其他方式與其相關聯的磊晶層。在一些實施例中，在基底102上方形成第一罩幕結構602。在一些實施例中，可使用沉積、微影以及去除(例如，蝕刻)製程通過各種步驟形成第一罩幕結構602。在一些實施例中，第一罩幕結構602包括光阻材料或硬罩幕材料。在一些實施例中，第一罩幕結構602包括第一開口604，所述第一開口604根據光罩借助於微影和去除(例如，蝕刻製程)形成以便暴露基底102的上部表面。
應瞭解，在一些其他實施例中，第一罩幕結構602可直接形成在第一介電層(例如，圖5的110a)上，其中第一介電層(例如，圖5的110a)配置在基底102上方。在一些這類其他實施例中，第一罩幕結構602的第一開口604將暴露第一介電層(例如，圖5的110a)的上部表面。
如圖7的橫截面圖700中所繪示，在一些實施例中，執行去除製程以去除基底102的直接配置在第一罩幕結構602的第一開口604下方的部分以在基底102中形成第二開口702。在一些實施例中，圖7的去除製程包括濕式蝕刻製程和/或乾式蝕刻製程。在一些實施例中，基底102的第二開口702並沒有完全延伸穿過基底102。在其他實施例中，如果例如另一材料層配置在基底102下方，那麼第二開口702可完全延伸穿過基底102。
如圖8的橫截面圖800中所繪示，在一些實施例中，去除第一罩幕結構(圖7的602)，且連續第二阻擋層802形成在基底102上方且內襯基底102的第二開口702。在一些其他實施例中，可保留第一罩幕結構(圖7的602)，且因此連續第二阻擋層802也形成在第一罩幕結構(圖7的602)上方。在一些實施例中，連續第二阻擋層802包括第三導電材料。在一些實施例中，第三導電材料可為或包括例如鈦、鉭或一些其他合適的導電材料。在一些實施例中，連續第二阻擋層802借助於沉積製程(例如，物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、濺鍍等)而形成。
在一些實施例中，連續第二阻擋層802形成為第二厚度 t2。在一些實施例中，第二厚度t2在例如約25埃與約100埃之間的範圍內。連續第二阻擋層802並不完全填充基底102的第二開口702，且因此，第二厚度t2小於基底102的第二開口702的深度。
如圖9的橫截面圖900中所繪示，在一些實施例中，連續第一阻擋層902形成在連續第二阻擋層802上方。在一些實施例中，連續第一阻擋層902包括第二導電材料。在一些實施例中，第二導電材料可為或包括例如鈦、鉭或一些其他合適的導電材料。在一些實施例中，連續第一阻擋層902的第二導電材料與連續第二阻擋層802的第三導電材料不同。在一些其他實施例中，連續第一阻擋層902的第二導電材料與連續第二阻擋層802的第三導電材料相同。
在一些實施例中，連續第一阻擋層902借助於沉積製程(例如，PVD、CVD、ALD、濺鍍等)而形成。在一些實施例中，連續第一阻擋層902形成為第一厚度t1。在一些實施例中，第一厚度t1在例如約25埃與約100埃之間的範圍內。連續第一阻擋層902並不完全填充基底102的第二開口702，且因此第一厚度t1小於基底102的第二開口702的深度。
如圖10的橫截面圖1000中所繪示，在一些實施例中，第一導電材料1002形成在連續第一阻擋層902上方且完全填充基底102的第二開口(圖9的702)。在一些實施例中，第一導電材料1002借助於沉積製程(例如，PVD、CVD、ALD、濺鍍等)而形成。在一些實施例中，第一導電材料1002包括例如鋁、鋁銅或一些其他導電材料，所述其他導電材料具有比連續第一阻擋層902的第二導電材料和連續第二阻擋層802的第三導電材料更低的抗 氧化性。
在一些實施例中，通過用以形成金屬氧化物的金屬和氧的形成的吉布斯自由能來測量第一導電材料、第二導電材料以及第三導電材料的抗氧化性。為了恰當地比較不同導電材料之中的形成的吉布斯自由能，應瞭解，在相同條件(例如，相同溫度、壓力以及氧氣條件)下測量吉布斯自由能。金屬氧化物的形成的吉布斯自由能越負，所述金屬越容易氧化，或換句話說，所述金屬具有的抗氧化性越低。
如圖11的橫截面圖1100中所繪示，在一些實施例中，可執行去除製程以去除配置在基底102的最頂部表面102t上方的連續第二阻擋層(圖10的802)、連續第一阻擋層(圖10的902)以及第一導電材料(圖10的1002)的部分，從而在基底102內分別形成第二阻擋層108、第一阻擋層106以及導電結構104。在一些實施例中，圖11的去除製程包括平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP))，使得導電結構104的最頂部表面104t、第一阻擋層106的最頂部表面106t以及第二阻擋層108的最頂部表面108t與基底102的最頂部表面102t實質上共面。
在一些實施例中，在進行圖11的平坦化製程之後，第一阻擋層106的最頂部表面106t具有等於在例如約25埃與約100埃之間的範圍內的第一距離d1的寬度。在一些實施例中，在進行圖11的平坦化製程之後，第二阻擋層108的最頂部表面108t具有等於在例如約25埃與約100埃之間的範圍內的第二距離d2的寬度。
如圖12的橫截面圖1200中所繪示，在一些實施例中，介電層110形成在基底102和導電結構104上方。在一些實施例中，介電層110借助於沉積製程(例如，PVD、CVD、ALD、濺鍍等)而形成。在一些實施例中，介電層110包括例如氮化物(例如，氮化矽、氮氧化矽)、碳化物(例如，碳化矽)、氧化物(例如，氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k氧化物(例如，摻碳氧化物、SiCOH)或類似物。
此外，在一些實施例中，第二罩幕結構1202形成在介電層110上方。在一些實施例中，可使用沉積、微影以及去除(例如，蝕刻)製程通過各種步驟形成第二罩幕結構1202。在一些實施例中，第二罩幕結構1202包括光阻材料或硬罩幕材料。在一些實施例中，第二罩幕結構1202包括第三開口1204，所述第三開口1204根據光罩借助於微影和去除(例如，蝕刻製程)形成以便暴露介電層110的上部表面。在一些實施例中，第二罩幕結構1202的第三開口1204具有等於第四距離d4的寬度。在一些實施例中，第四距離d4小於或等於第一距離d1與第二距離d2的總和。在一些實施例中，第四距離d4大於第一距離d1與第二距離d2的總和。在一些實施例中，第二罩幕結構1202的第三開口1204直接上覆於第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t。
如圖13的橫截面圖1300中所繪示，在一些實施例中，執行去除製程以去除介電層110的配置在第二罩幕結構1202的第三開口1204下方的部分，從而在介電層110內形成第四開口 1302。在一些實施例中，圖13的去除製程包括濕式蝕刻製程和/或乾式蝕刻製程。在一些實施例中，第四開口1302完全地延伸穿過介電層110以暴露第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t。在一些實施例中，第四開口1302並不暴露導電結構104的最頂部表面104t或基底102的最頂部表面102t。然而，在一些其他實施例中，歸因於用以形成第二罩幕結構1202的第三開口1204的微影製程的精確度、準確度以及處理限制和/或圖13的去除製程的處理限制，導電結構104的最頂部表面104t和/或基底102的最頂部表面102t的部分可由介電層110中的第四開口1302暴露。
在一些實施例中，第四開口1302的底部表面由基底102、導電結構104、第一阻擋層106和/或第二阻擋層108的暴露表面界定。在一些實施例中，第四開口1302的底部表面具有等於第三距離d3的寬度。在一些實施例中，第三距離d3在例如約50埃與約200埃之間的範圍內。在一些實施例中，第三距離d3小於或等於第一距離d1與第二距離d2的總和，使得第一阻擋層106和第二阻擋層108由第四開口1302暴露但導電結構104和基底102不由第四開口1302暴露。在一些其他實施例中，即使第三距離d3小於或等於第一距離d1與第二距離d2的總和，但歸因於圖13的微影和/或去除製程的精確度和準確度，與圖13中所示出的開口相比，第四開口1302可偏移以使得基底102或導電結構104的部分暴露。在又一些其他實施例中，歸因於圖13的微影和/或去除製程的限制，第三距離d3大於第一距離d1與第二距離d2的總和，使得基底102的最頂部表面102t和/或導電結構104的最頂部表面104t 暴露。
在一些實施例中，因為介電層110的第四開口1302將第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t暴露於環境中的空氣，所以來自環境中的空氣的氧可與第一阻擋層106和第二阻擋層108的金屬反應，且在第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t上形成金屬氧化物殘餘物。在一些實施例中，第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t可在較短時間段內暴露於環境中的空氣，使得沒有或極少金屬氧化物殘餘物形成在第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t上。在一些實施例中，導電結構104未由介電層110的第四開口1302暴露，且因此明顯更少的金屬氧化物殘餘物形成在第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t上，這是因為第一阻擋層106和第二阻擋層108具有比導電結構104更高的抗氧化性。在一些其他實施例中，如果導電結構104由第四開口1302暴露，那麼金屬氧化物殘餘物將形成在導電結構104的最頂部表面104t上。然而，更少的金屬氧化物殘餘物將形成在導電結構104的最頂部表面104t上，這是因為與第四開口1302僅暴露導電結構104而不暴露第一阻擋層106和第二阻擋層108的情況相比，暴露更少的導電結構104的最頂部表面104t。
如圖14的橫截面圖1400中所繪示，在一些實施例中，去除第二罩幕結構(圖13的1202)，且執行清潔製程1402以去除第一阻擋層106、第二阻擋層108和/或導電結構104上形成的任何金屬氧化物殘餘物。在一些其他實施例中，第二罩幕結構(圖 13的1202)尚未被去除且在清潔製程1402期間保持存在。在一些實施例中，更少的金屬氧化物殘餘物形成在第一阻擋層106和第二阻擋層108上，這是因為第一阻擋層106和第二阻擋層108具有比導電結構104更高的抗氧化性；因此，與第四開口1302僅暴露導電結構104的情況相比，清潔製程1402的時間減少。在一些實施例中，清潔製程1402為電漿清潔製程。在一些其他實施例中，清潔製程1402可包括例如濕式清潔。
在一些其他實施例中，幾乎沒有金屬氧化物殘餘物形成在第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t上，所以省略清潔製程1402且方法繼續從圖13進行到圖15，從而跳過圖14的步驟。然而，由於清潔製程1402的時間減少或省略清潔製程1402，每次可產生更多積體晶片。另外，在一些實施例中，暴露於清潔製程1402的介電層110、第一阻擋層106以及第二阻擋層108越少，將在清潔製程1402中出現對介電層110、第一阻擋層106以及第二阻擋層108的無意去除和/或損壞的可能性就越小。此外，第一阻擋層106和第二阻擋層108與待在第四開口1302內形成的通孔結構(參看圖15的112)之間可存在更少的金屬氧化物，以減少接觸電阻且增加整體積體晶片的可靠性。
如圖15的橫截面圖1500中所繪示，在一些實施例中，第四導電材料1502形成在介電層110上方以填充介電層110的第四開口(圖14的1302)。在一些實施例中，第四導電材料1502直接接觸第一阻擋層106和第二阻擋層108。在一些實施例中，第四導電材料1502借助於沉積製程(例如，PVD、CVD、ALD、濺 鍍等)而形成。在一些實施例中，第四導電材料1502包括例如銅、鋁、鈦、鉭、鎢或一些其他合適的導電材料。
如圖16的橫截面圖1600中所繪示，在一些實施例中，執行去除製程以去除第四導電材料(圖15的1502)的配置在介電層110的上部表面上方的部分以形成通孔結構112，所述通孔結構112延伸穿過介電層110，直接配置在第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t上方且通過第一阻擋層106和第二阻擋層108電耦合到導電結構104。在一些實施例中，圖16的去除製程包括平坦化製程(例如，CMP)，使得通孔結構112和介電層110的最頂部表面實質上共面。因此，通孔結構112形成(或換句話說，“降落”)在第一阻擋層106的最頂部表面106t和第二阻擋層108的最頂部表面108t上，以節省製造期間的時間且增加整體裝置的可靠性，這是因為第一阻擋層106和第二阻擋層108包括比導電結構104更抗氧化的材料。
圖17示出對應於圖6到圖16中所繪示的方法的方法1700的一些實施例的流程圖。
雖然方法1700在下文示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋這類動作或事件的所示出次序。舉例來說，除本文中所示出和/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序和/或同時出現。另外，可能需要並非所有的所示出動作來實施本文中的描述的一或多個方面或實施例。此外，本文中所描繪的動作中的一或多個可以一或多個單獨動作和/或階段進行。
在動作1702處，在基底或第一介電層內形成第一開口。 圖7示出對應於動作1702的一些實施例的橫截面圖700。
在動作1704處，在第一開口內形成第一阻擋層。圖8示出對應於動作1704的一些實施例的橫截面圖800。
在動作1706處，在第一阻擋層上方且在第一開口內形成第二阻擋層。圖9示出對應於動作1706的一些實施例的橫截面圖900。
在動作1708處，在第二阻擋層上方形成導電結構以填充第一開口。圖11說明對應於動作1708的一些實施例的橫截面圖1100。
在動作1710處，在導電結構上方形成第二介電層。圖12示出對應於動作1710的一些實施例的橫截面圖1200。
在動作1712處，在第二介電層內形成第二開口，其中第二開口暴露第一阻擋層和第二阻擋層的最頂部表面。圖13示出對應於動作1712的一些實施例的橫截面圖1300。
在動作1714處，在第二開口內且直接在第一阻擋層和第二阻擋層的最頂部表面上方形成通孔結構。圖16示出對應於動作1714的一些實施例的橫截面圖1600。
因此，本公開關於一種在第一阻擋層和第二阻擋層上形成導電結構的方法，其中第一阻擋層和第二阻擋層具有比導電結構更低的易氧化性，使得通孔結構可直接形成在第一阻擋層和第二阻擋層而非導電結構上，從而減少或防止導電結構的氧化。
因此，在一些實施例中，本公開關於一種積體晶片，包括：導電結構，配置在基底或第一介電層內；第一阻擋層，配置在導電結構的最外部側壁和底部表面上；第二阻擋層，配置在第 一阻擋層的外部表面上，其中第二阻擋層將第一阻擋層與基底或第一介電層隔開；第二介電層，配置在基底或第一介電層上方；以及通孔結構，延伸穿過第二介電層，直接配置在第一阻擋層和第二阻擋層的最頂部表面上方，且通過第一阻擋層和第二阻擋層電耦合到導電結構。
在一些實施例中，所述通孔結構直接接觸所述第一阻擋層和所述第二阻擋層的所述最頂部表面。在一些實施例中，更包括：第三阻擋結構，配置在所述通孔結構的最外部側壁和底部表面上，其中所述第三阻擋結構直接接觸所述第一阻擋層和所述第二阻擋層的所述最頂部表面。在一些實施例中，所述第一阻擋層包括第一導電材料，其中所述第二阻擋層包括第二導電材料，其中所述導電結構包括第三導電材料，且其中所述第一導電材料和所述第二導電材料比所述第三導電材料更抗氧化。在一些實施例中，更包括：第三介電層，配置在所述通孔結構上方；額外導電結構，延伸穿過所述第三介電層且電耦合到所述通孔結構；第三阻擋層，配置在所述額外導電結構的最外部側壁和底部表面上，其中所述第三阻擋層包括與所述第一阻擋層相同的材料；以及第四阻擋層，配置在所述第三阻擋層的外部表面上，其中所述第四阻擋層將所述第三阻擋層與所述第三介電層和所述通孔結構隔開。在一些實施例中，所述導電結構包括鋁，且其中所述第一阻擋層包括鈦。在一些實施例中，更包括：源極區，位於所述基底內且位於所述導電結構的第一側上；以及汲極區，位於所述基底內且位於所述導電結構的第二側上，其中所述源極區和所述汲極區通過所述第一阻擋層和所述第二阻擋層與所述導電結構間隔 開。在一些實施例中，所述通孔結構的最底部表面直接上覆於所述導電結構的頂部表面。在一些實施例中，所述導電結構的頂部表面由所述第二介電層完全覆蓋。
在其他實施例中，本公開關於一種積體晶片，包括：導電結構，配置在基底或第一介電層內；第一阻擋層，配置在導電結構的最外部側壁和底部表面上；第二阻擋層，配置在第一阻擋層的外部表面上，其中第二阻擋層將第一阻擋層與基底或第一介電層隔開；第二介電層，配置在基底或第一介電層上方；以及通孔結構，延伸穿過第二介電層，具有直接配置在第一阻擋層和第二阻擋層的最頂部表面上方的最底部表面，且電耦合到導電結構，其中第一阻擋層和第二阻擋層包括比導電結構的材料更抗氧化的材料。
在一些實施例中，所述第一阻擋層的所述最頂部表面具有第一寬度，其中所述第二阻擋層的所述最頂部表面具有第二寬度，其中所述通孔結構的所述最底部表面具有第三寬度，且其中所述第一寬度與所述第二寬度的總和大於或等於所述第三寬度。在一些實施例中，所述通孔結構的所述最底部表面直接上覆於所述導電結構。在一些實施例中，所述通孔結構的所述最底部表面直接上覆於所述基底或所述第一介電層。在一些實施例中，所述通孔結構的所述最底部表面直接接觸所述第一阻擋層和所述第二阻擋層。在一些實施例中，所述第一阻擋層的所述最頂部表面具有第一寬度，其中所述第二阻擋層的所述最頂部表面具有第二寬度，其中所述通孔結構的所述最底部表面具有第三寬度，且其中所述第一寬度與所述第二寬度的總和小於所述第三寬度。在一些 實施例中，所述導電結構的頂部表面由所述第二介電層完全覆蓋，且其中所述通孔結構的所述最底部表面直接上覆於所述基底或所述第一介電層。
在又其他實施例中，本公開關於一種方法，包括：在基底或第一介電層內形成第一開口；在第一開口內形成第一阻擋層；在第一阻擋層上方且在第一開口內形成第二阻擋層；在第二阻擋層上方形成導電結構以填充第一開口；在導電結構上方形成第二介電層；在第二介電層內形成第二開口，其中第二開口暴露第一阻擋層和第二阻擋層的最頂部表面；以及在第二開口內且在第一阻擋層和第二阻擋層的最頂部表面上方形成通孔結構。
在一些實施例中，更包括：在形成所述第二開口之後且在形成所述通孔結構之前執行清潔製程，以清潔所述第一阻擋層和所述第二阻擋層的所述最頂部表面。在一些實施例中，所述第一阻擋層包括第一導電材料，其中所述第二阻擋層包括第二導電材料，其中所述導電結構包括第三導電材料，且其中所述第一導電材料和所述第二導電材料比所述第三導電材料更抗氧化。在一些實施例中，所述第二開口還暴露所述導電結構的頂部表面。
前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本公開的各方面。本領域的技術人員應瞭解，其可容易地將本公開用作設計或修改用於進行本文中所引入的實施例的相同目的和/或達成相同優點的其他製程和結構的基礎。本領域的技術人員還應認識到，這類等效構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100:橫截面圖
102:基底
102t、104t、106t、108t:最頂部表面
104:導電結構
106:第一阻擋層
108:第二阻擋層
110:介電層
112:通孔結構
112b:最底部表面
d1:第一距離
d2:第二距離
d3:第三距離
t1:第一厚度
t2:第二厚度

Claims (10)

  1. 一種積體晶片，包括：導電結構，配置在基底或第一介電層內；第一阻擋層，配置在所述導電結構的最外部側壁和底部表面上；第二阻擋層，配置在所述第一阻擋層的外部表面上，其中所述第二阻擋層將所述第一阻擋層與所述基底或所述第一介電層隔開；第二介電層，配置在所述基底或所述第一介電層上方；以及通孔結構，延伸穿過所述第二介電層，直接配置在所述第一阻擋層和所述第二阻擋層的最頂部表面上方，且通過所述第一阻擋層和所述第二阻擋層電耦合到所述導電結構，其中所述通孔結構的最底部表面不接觸所述導電結構。
  2. 如請求項1所述的積體晶片，其中所述通孔結構直接接觸所述第一阻擋層和所述第二阻擋層的所述最頂部表面。
  3. 如請求項1所述的積體晶片，更包括：第三阻擋結構，配置在所述通孔結構的最外部側壁和底部表面上，其中所述第三阻擋結構直接接觸所述第一阻擋層和所述第二阻擋層的所述最頂部表面。
  4. 如請求項1所述的積體晶片，其中所述第一阻擋層包括第一導電材料，其中所述第二阻擋層包括第二導電材料，其中所述導電結構包括第三導電材料，且其中所述第一導電材料和所述第二導電材料比所述第三導電材料更抗氧化。
  5. 如請求項1所述的積體晶片，更包括： 第三介電層，配置在所述通孔結構上方；額外導電結構，延伸穿過所述第三介電層且電耦合到所述通孔結構；第三阻擋層，配置在所述額外導電結構的最外部側壁和底部表面上，其中所述第三阻擋層包括與所述第一阻擋層相同的材料；以及第四阻擋層，配置在所述第三阻擋層的外部表面上，其中所述第四阻擋層將所述第三阻擋層與所述第三介電層和所述通孔結構隔開。
  6. 如請求項1所述的積體晶片，更包括：源極區，位於所述基底內且位於所述導電結構的第一側上；以及汲極區，位於所述基底內且位於所述導電結構的第二側上，其中所述源極區和所述汲極區通過所述第一阻擋層和所述第二阻擋層與所述導電結構間隔開。
  7. 如請求項1所述的積體晶片，其中所述通孔結構的最底部表面直接上覆於所述導電結構的頂部表面。
  8. 如請求項1所述的積體晶片，其中所述導電結構的頂部表面由所述第二介電層完全覆蓋。
  9. 一種積體晶片，包括：導電結構，配置在基底或第一介電層內；第一阻擋層，配置在所述導電結構的最外部側壁和底部表面上；第二阻擋層，配置在所述第一阻擋層的外部表面上，其中所 述第二阻擋層將所述第一阻擋層與所述基底或所述第一介電層隔開；第二介電層，配置在所述基底或所述第一介電層上方；以及通孔結構，延伸穿過所述第二介電層，具有直接配置在所述第一阻擋層和所述第二阻擋層的最頂部表面上方的最底部表面，且電耦合到所述導電結構，其中所述通孔結構的所述最底部表面不接觸所述導電結構，其中所述第一阻擋層和所述第二阻擋層包括比所述導電結構的材料更抗氧化的材料。
  10. 一種積體晶片的形成方法，包括：在基底或第一介電層內形成第一開口；在所述第一開口內形成第一阻擋層；在所述第一阻擋層上方且在所述第一開口內形成第二阻擋層；在所述第二阻擋層上方形成導電結構以填充所述第一開口；在所述導電結構上方形成第二介電層；在所述第二介電層內形成第二開口，其中所述第二開口暴露所述第一阻擋層和所述第二阻擋層的最頂部表面；以及在所述第二開口內且在所述第一阻擋層和所述第二阻擋層的所述最頂部表面上方形成通孔結構，其中所述通孔結構的最底部表面不接觸所述導電結構。
TW110116106A 2021-03-10 2021-05-04 積體晶片及其形成方法 TWI762302B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/197,381 2021-03-10
US17/197,381 US11776901B2 (en) 2021-03-10 2021-03-10 Via landing on first and second barrier layers to reduce cleaning time of conductive structure

Publications (2)

Publication Number Publication Date
TWI762302B true TWI762302B (zh) 2022-04-21
TW202236503A TW202236503A (zh) 2022-09-16

Family

ID=82136319

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110116106A TWI762302B (zh) 2021-03-10 2021-05-04 積體晶片及其形成方法

Country Status (3)

Country Link
US (2) US11776901B2 (zh)
CN (1) CN114695310A (zh)
TW (1) TWI762302B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817900B (zh) * 2022-06-08 2023-10-01 南亞科技股份有限公司 具有複合接觸結構的半導體元件
US12338528B2 (en) 2022-06-08 2025-06-24 Nanya Technology Corporation Method for fabricating semiconductor device with deposition cycles of chemical vapor deposition process to form composite contact structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW413884B (en) * 1999-04-07 2000-12-01 United Microelectronics Corp Metal plug or metal via structure and manufacturing method thereof
US20180233444A1 (en) * 2017-02-10 2018-08-16 International Business Machines Corporation Low resistance seed enhancement spacers for voidless interconnect structures
US20190148294A1 (en) * 2013-03-12 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Novel patterning approach for improved via landing profile
US10522399B2 (en) * 2017-11-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Physical vapor deposition process for semiconductor interconnection structures

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674170B1 (en) * 2000-12-18 2004-01-06 Advanced Micro Devices, Inc. Barrier metal oxide interconnect cap in integrated circuits
US20050263891A1 (en) * 2004-05-28 2005-12-01 Bih-Huey Lee Diffusion barrier for damascene structures
EP1815507A4 (en) * 2004-11-08 2010-10-06 Tel Epion Inc COPPER CONNECTION WIRING AND MANUFACTURING METHOD THEREFOR
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101315880B1 (ko) * 2008-07-23 2013-10-08 삼성전자주식회사 금속 배선 구조물 및 그 제조 방법
US8569888B2 (en) * 2011-05-24 2013-10-29 International Business Machines Corporation Wiring structure and method of forming the structure
KR101934045B1 (ko) * 2012-03-22 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20190363048A1 (en) * 2018-05-22 2019-11-28 Lam Research Corporation Via prefill in a fully aligned via
KR102580659B1 (ko) * 2018-10-01 2023-09-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11081388B2 (en) * 2019-01-10 2021-08-03 International Business Machines Corporation Forming barrierless contact

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW413884B (en) * 1999-04-07 2000-12-01 United Microelectronics Corp Metal plug or metal via structure and manufacturing method thereof
US20190148294A1 (en) * 2013-03-12 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Novel patterning approach for improved via landing profile
US20180233444A1 (en) * 2017-02-10 2018-08-16 International Business Machines Corporation Low resistance seed enhancement spacers for voidless interconnect structures
US10522399B2 (en) * 2017-11-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Physical vapor deposition process for semiconductor interconnection structures

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817900B (zh) * 2022-06-08 2023-10-01 南亞科技股份有限公司 具有複合接觸結構的半導體元件
US12338528B2 (en) 2022-06-08 2025-06-24 Nanya Technology Corporation Method for fabricating semiconductor device with deposition cycles of chemical vapor deposition process to form composite contact structure

Also Published As

Publication number Publication date
US20230361024A1 (en) 2023-11-09
US12456677B2 (en) 2025-10-28
CN114695310A (zh) 2022-07-01
US20220293515A1 (en) 2022-09-15
US11776901B2 (en) 2023-10-03
TW202236503A (zh) 2022-09-16

Similar Documents

Publication Publication Date Title
US6462386B2 (en) Semiconductor device and method of manufacturing the same
US7816271B2 (en) Methods for forming contacts for dual stress liner CMOS semiconductor devices
CN107170825B (zh) 半导体器件、鳍式场效晶体管器件及其形成方法
TWI524397B (zh) 具有改善的閾値電壓表現的取代金屬閘極的積體電路及其製造方法
TWI735139B (zh) 積體晶片及用於形成高壓電晶體器件的方法
US10043754B2 (en) Semiconductor device having air gap structures and method of fabricating thereof
CN103972213B (zh) 具有多级互连的半导体器件及其形成方法
TW202027223A (zh) 半導體裝置的形成方法
CN107546203A (zh) 半导体器件及其制造方法
CN113809007B (zh) 半导体结构及其形成方法
TWI434353B (zh) 形成自對準接觸物之方法及具有自對準接觸物之積體電路
CN111129121A (zh) 半导体装置
US12456677B2 (en) Via landing on first and second barrier layers to reduce cleaning time of conductive structure
CN107275214A (zh) 半导体器件及其形成方法
CN107808881B (zh) 鳍式场效应晶体管结构上的选择性sac覆盖及相关方法
CN114068481B (zh) 半导体结构及其形成方法
US10312150B1 (en) Protected trench isolation for fin-type field-effect transistors
CN114496981B (zh) 半导体结构及半导体结构的形成方法
TWI708282B (zh) 完全矽化閘控裝置及其形成方法
CN109904072B (zh) 半导体器件及其形成方法
CN113594134B (zh) 半导体结构及其形成方法
US12482706B2 (en) Semiconductor structure that includes self-aligned contact plugs and methods for manufacturing the same
JPH11111843A (ja) 半導体集積回路装置およびその製造方法
CN114188318B (zh) 半导体结构及其形成方法
CN117253846A (zh) 半导体结构及其形成方法