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TWI760979B - 標頭電路系統、記憶體元件與電子元件 - Google Patents

標頭電路系統、記憶體元件與電子元件 Download PDF

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TWI760979B
TWI760979B TW109145344A TW109145344A TWI760979B TW I760979 B TWI760979 B TW I760979B TW 109145344 A TW109145344 A TW 109145344A TW 109145344 A TW109145344 A TW 109145344A TW I760979 B TWI760979 B TW I760979B
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bpr
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diffusion region
voltage
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森陽紀
藤原英弘
黃家恩
陳楓倫
田倩綺
陳炎輝
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台灣積體電路製造股份有限公司
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Abstract

用於記憶體元件的標頭電路系統包含多個背側電力軌，所述多個背側電力軌形成用於標頭電路系統中的多個切換元件的相異電壓源。標頭電路系統包含具有第一導電類型的至少一個區。第一區中的第一部分包含形成提供第一電壓的第一電壓源的一個背側電力軌（BPR）。相同第一區中的第二部分包含形成提供第二電壓的第二電壓源的另一背側電力軌，所述第二電壓不同於第一電壓。

Description

標頭電路系統、記憶體元件與電子元件
本發明的實施例是有關於一種標頭電路系統、記憶體元件與電子元件。
在過去四十年間，半導體製造行業已受到對於較高效能(例如增加的處理速度、記憶體容量等)、縮減外觀尺寸、延長的電池壽命以及較低成本的持續不斷的需求推動。回應於此需求，所述行業已不斷減小半導體元件組件的尺寸，以使得當今積體電路(integrated circuit；IC)晶片可包括佈置於單個半導體晶粒上的數百萬或數十億個半導體元件。
本發明的一些實施例提供一種標頭電路系統，包括多個切換元件，所述標頭電路系統包括：具有第一導電類型的第一區；所述第一區中的第一部分，包括在第一方向上安置的第一背側電力軌(BPR)，所述第一背側電力軌包括提供第一電壓的第一電壓源；以及所述第一區中的第二部分，包括在所述第一方向上安置的 第二背側電力軌，所述第二背側電力軌包括提供第二電壓的第二電壓源，所述第二電壓不同於所述第一電壓。
另外，本發明的一些實施例提供一種記憶體元件，包括：記憶體陣列；及標頭電路系統，包括可操作地連接至所述記憶體陣列的多個切換元件，所述標頭電路系統包括：具有第一導電類型的第一區；所述第一區中的第一部分，包括在第一方向上安置的第一背側電力軌(BPR)，所述第一背側電力軌包括提供第一電壓的第一電壓源；以及所述第一區中的第二部分，包括在所述第一方向上安置的第二背側電力軌，所述第二背側電力軌包括提供第二電壓的第二電壓源，所述第二電壓不同於所述第一電壓。
此外，本發明的一些實施例提供一種電子元件，包括：處理元件；及記憶體元件，可操作地連接至所述處理元件，其中所述處理元件可操作以控制所述記憶體元件的操作，所述記憶體元件包括：記憶體陣列；及標頭電路系統，包括可操作地連接至所述記憶體陣列的多個切換元件，所述標頭電路系統包括：具有第一導電類型的第一區；所述第一區中的第一部分，包括在第一方向上安置的第一背側電力軌(BPR)，所述第一背側電力軌包括提供第一電壓的第一電壓源；以及所述第一區中的第二部分，包括在所述第一方向上安置的第二背側電力軌，所述第二背側電力軌包括提供第二電壓的第二電壓源，所述第二電壓不同於所述第一電壓。
100、112:記憶體元件
102、404:基底
104:標頭電路系統
106:記憶體陣列
108:記憶胞
110:處理元件
114:電子元件
200:第一切換元件
202:閘極電極
204、304:第一節點
206、306:第二節點
300:第二切換元件
302:閘極電極
308、1308、1310、1508、1510、S:源極節點
400:電路系統
402a、402b、402c、402d、402e、402f、402g、402h:鰭結構
406a、406b、406c、406d、406e、406f、406g、406h、522、522a、522b:多晶矽線
408:第一電力軌
410:第二電力軌
412:背側
414、415、508、508'、612、612'、708、708'、812、812'、1010、1210、1410、1610:第一擴散區
416、416a、416b、416c、416d:金屬擴散層
418:金屬軌條
420、614:第一金屬層
422、502、602、704、804、1002、1402:n型區
424、504、604、702、802、1202、1602:p型區
426:金屬間距
500、700、800、1000、1200、1400、1600:佈局
503:n型部分
506、610、706、810、1008、1208、1408、1608:第一背側電力軌
510、510'、510a、510'a、510b、510'b、510c、510'c、510d、510'd、510e、510'e、510'f、710、710a、710'、710'a、710b、710'b、710c、710'c、710d、710'd、710e、710'e、710'f:第二擴散區
512、512a、512b、512c:背側電力軌通孔
514、514a、514b、514c、514d、514e:擴散通孔
516、616、716、816、1012、1212、1412、1612:第二背側電力軌
518、618、718、818:第三背側電力軌
520、622:p型島部分
524、628:p型電晶體
526、624、724、824、1014、1214、1414、1614:區域
606、1004、1404:第一n型部分
608、1006、1406:第二n型部分
620、820:第四背側電力軌
626、826:區塊
703:p型部分
720、822:n型島部分
722、828:n型電晶體
806、1204、1604:第一p型部分
808、1206、1606:第二p型部分
814:M0層
900:第三切換元件
902、1302、N0:第一n型電晶體
904、1304、N1:第二n型電晶體
906、N2:第三n型電晶體
908、N3:第四n型電晶體
910、912、914、916、918、922、1110、1112、1114、1116、1118、1122、1314、1514:節點
920、1120:第一跨線連接器
924、1124:第二跨線連接器
926、928、1126、1128:信號線
1100:第四切換元件
1102、1502、P0:第一p型電晶體
1104、1504、P1:第二p型電晶體
1106、P2:第三p型電晶體
1108、P3:第四p型電晶體
1300:第五切換元件
1306、1312、1506、1512、D:汲極節點
1500:第六切換元件
VDD BPR、VDD_HD BPR、VSS BPR、VSS_HD BPR:電壓源
通過結合附圖進行的以下詳細描述最佳地理解本揭露的各態樣，其中相似附圖標記表示相似結構部件。應注意，圖式中的 各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1描繪根據一些實施例的實例記憶體元件。
圖2示出根據一些實施例的適用於圖1中所示的標頭電路系統的第一切換元件。
圖3描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第二切換元件。
圖4示出根據一些實施例的具有背側電力軌的實例電晶體鰭結構的橫截面視圖。
圖5描繪根據一些實施例的包含圖2中所示的第一切換元件的實例標頭電路系統的第一佈局圖。
圖6示出根據一些實施例的包含圖2中所示的第一切換元件的實例標頭電路系統的第二佈局圖。
圖7描繪根據一些實施例的包含圖3中所示的第二切換元件的實例標頭電路系統的第一佈局圖。
圖8示出根據一些實施例的包含圖3中所示的第二切換元件的實例標頭電路系統的第二佈局圖。
圖9描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第三切換元件。
圖10示出根據一些實施例的包含圖9中所示的第三切換元件的實例標頭電路系統的佈局圖。
圖11描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第四切換元件。
圖12示出根據一些實施例的包含圖11中所示的第四切換元 件的實例標頭電路系統的佈局圖。
圖13描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第五切換元件。
圖14示出根據一些實施例的包含圖13中所示的第五切換元件的實例標頭電路系統的佈局圖。
圖15描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第六切換元件。
圖16示出根據一些實施例的包含圖15中所示的第六切換元件的實例標頭電路系統的佈局圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及佈置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，本文中可使用諸如「在...下面」、「在...下方」、「下部」、「在...上方」、「上方」、「在...之下」、「上部」、「頂部」、「底部」、「前部」、「背部」以及類似物的空間相對術語，以描述如圖中所示出的一個部件或特徵與另一(些)部件或特徵的關 係。除圖中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。由於各種實施例中的組件可以多個不同定向進行定位，因此方向術語僅出於說明的目的而使用且決不為限制性的。當與積體電路、半導體元件或電子元件的層結合使用時，方向術語意欲廣泛地予以解釋，且因此不應被解譯為排除一或多個介入層或其他介入特徵或部件的存在。因此，本文中描述為形成於另一層上、另一層上方或另一層之下或安置於另一層上、另一層上方或另一層之下的給定層可藉由一或多個額外層與後一層間隔開。
諸如記憶體元件的半導體元件常用於各種積體電路中。本文中所揭露的實施例提供用於包含一或多個背側電力軌(backside power rail；BPR)的半導體元件的標頭佈局設計。雖然結合記憶體元件來描述實施例，但其他實施例不限於記憶體元件。實施例可包含具有一或多個部分的任何半導體元件、積體電路或電子元件，具有一或多個部分可操作地選擇性使用開關連接至不同電壓源的供電。
在記憶體元件中，記憶體陣列包含儲存資訊的記憶胞。標頭電路系統可操作地連接至記憶體陣列，且用以接通及斷開記憶胞中的一些或全部。本文中所揭露的實施例包含在標頭電路系統中用作開關的p型電晶體及n型電晶體兩者。p型電晶體及n型電晶體可操作地連接至相應背側電力軌。在非限制性實例中，p型電晶體及n型電晶體以兩列形成，其中一列包含一種類型的電晶體(例如p型電晶體或n型電晶體)，且另一列包含兩種類型的電晶體(p型電晶體及n型電晶體)。
下文參考圖1至圖16來論述這些實施例及其他實施例。然而，所屬領域中具通常知識者將容易瞭解，本文中關於這些圖所給出的詳細描述僅出於解釋性目的，且不應被視為限制性的。
圖1描繪根據一些實施例的實例記憶體元件。記憶體元件100可為任何合適的記憶體元件，諸如靜態隨機存取記憶體(static random access memory；SRAM)元件。在所示出的實施例中，記憶體元件100實施於基底102上，且包含可操作地連接至記憶體陣列106的標頭電路系統104。
記憶體陣列106包含典型地以列及行建構的記憶胞108，但其他實施例不限於此佈置。每一記憶胞108包含連接於第一電壓源(例如VDD)與第二電壓源(例如VSS或接地)之間的多個電晶體(例如六個)，以使得待儲存資訊可佔據兩個儲存節點中的一者，其中互補資訊儲存於另一儲存節點處。可採用各種技術來減少記憶體陣列106的功耗。舉例而言，可在睡眠模式或斷電模式期間斷開記憶體陣列106的部分。標頭電路系統104包含切換元件，所述切換元件用以接通及斷開整個記憶體陣列106或記憶體陣列106的部分。可使用任何合適的切換元件。圖2、圖3、圖9、圖11、圖13以及圖15中繪示非限制性實例切換元件。
處理元件110可操作地連接至記憶體元件100。實例處理元件包含但不限於：中央處理單元、微處理器、特殊應用積體電路、圖形處理單元、場可程式化閘極陣列或其組合。在一個實施例中，記憶體陣列106儲存指令，所述指令在由處理元件110執行時控制記憶體元件100的一或多個操作。另外或可替代地，單獨記憶體元件112可操作地連接至處理元件110。單獨記憶體元件 112儲存指令，所述指令在由處理元件110執行時控制記憶體元件100的一或多個操作。舉例而言，處理元件110經配置以控制標頭電路系統104中的切換元件。
記憶體元件100、處理元件110以及(若包含)記憶體元件112包含於電子元件114中。電子元件114可為任何合適的電子元件。實例電子元件包含但不限於計算元件，諸如膝上型電腦及平板電腦、蜂巢式電話、電視、汽車、立體聲系統以及攝影機。
圖2示出根據一些實施例的適用於圖1中所示的標頭電路系統的第一切換元件。代表性第一切換元件200為p型電晶體，諸如p型金屬氧化物半導體(p-type metal oxide semiconductor；PMOS)電晶體。第一切換元件200的閘極電極202連接至用以接通及斷開第一切換元件200的控制信號(control signal；CS)。第一節點204(例如源極節點)可操作地連接至第一背側電力軌(BPR)的第一電壓源(例如VDD BPR)，且第二節點206(例如汲極節點)可操作地連接至第二BPR的第二電壓源(例如VDD_HD BPR)。如稍後將更詳細地描述，背側電力軌安置於記憶體元件的背側處，且用於標頭電路系統的佈局設計在切換元件200的源極側及汲極側兩者上提供與背側電力軌的連接。
圖3描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第二切換元件。代表性第二切換元件300為n型電晶體，諸如n型金屬氧化物半導體(n-type metal oxide semiconductor；NMOS)電晶體。如同圖2中所示的第一切換元件200，第二切換元件300的閘極電極302連接至用以接通及斷開第二切換元件300的控制信號(CS)。第一節點304(例如汲極節點)可操作地連接 至第一背側電力軌(BPR)的第一電壓源(例如VSS_HD BPR)，且第二節點306(例如源極節點)可操作地連接至第二BPR的第二電壓源(例如VSS BPR)。
圖4示出根據一些實施例的具有背側電力軌的實例電晶體鰭結構的橫截面視圖。電路系統400包含安置於基底404上的鰭結構402a、鰭結構402b、鰭結構402c、鰭結構402d、鰭結構402e、鰭結構402f、鰭結構402g、鰭結構402h。多晶矽(「多晶矽(poly)」)線406a、多晶矽線406b、多晶矽線406c、多晶矽線406d、多晶矽線406e、多晶矽線406f、多晶矽線406g、多晶矽線406h安置於相應鰭結構402a、鰭結構402b、鰭結構402c、鰭結構402d、鰭結構402e、鰭結構402f、鰭結構402g、鰭結構402h上方，且鄰近於鰭結構402a、鰭結構402b、鰭結構402c、鰭結構402d、鰭結構402e、鰭結構402f、鰭結構402g、鰭結構402h的多個(例如三個或四個)側表面。多晶矽線406a、多晶矽線406b、多晶矽線406c、多晶矽線406d、多晶矽線406e、多晶矽線406f、多晶矽線406g、多晶矽線406h可在電路系統400中充當電晶體(例如MOS或場效電晶體)的閘極電極。圖2、圖3、圖9、圖11、圖13以及圖15中所示的適用於圖2中所示的標頭電路系統的切換元件可使用實例鰭結構及背側電力軌中的一或多者來形成。
鰭結構402a、鰭結構402b、鰭結構402c、鰭結構402d、鰭結構402e、鰭結構402f、鰭結構402g、鰭結構402h在電路系統400中充當電晶體的主動區。特定言之，當定位於多晶矽線406a、多晶矽線406b、多晶矽線406c、多晶矽線406d、多晶矽線406e、多晶矽線406f、多晶矽線406g、多晶矽線406h中的任一者下方 時，鰭結構402a、鰭結構402b、鰭結構402c、鰭結構402d、鰭結構402e、鰭結構402f、鰭結構402g、鰭結構402h可充當電晶體的通道區。記憶胞(例如圖1中的記憶胞108)可包含一或多個鰭結構。在非限制性實例中，每一記憶胞包含兩個鰭結構。因此，鰭結構402a、鰭結構402b安置於第一記憶胞中，鰭結構402c、鰭結構402d安置於第二記憶胞中，鰭結構402e、鰭結構402f安置於第三記憶胞中，且鰭結構402g、鰭結構402h安置於第四記憶胞中。
所示出的電路系統400包含鄰近於基底404的背側412定位的第一電力軌408及第二電力軌410。如此，第一電力軌408及第二電力軌410分別稱為第一背側電力軌(BPR)408及第二BPR 410。第一BPR 408及第二BPR 410分別安置於第一擴散區414、第一擴散區415中。第一擴散區414、第一擴散區415在金屬擴散(metal to diffusion；MD)層416下方形成。金屬軌條418安置於定位在MD層416上方的第一金屬(M0)層420中。經由MD層416(例如經由MD 416a、MD 416b、MD 416c、MD 416d)將電力(例如電壓)從第一BPR 408及第二BPR 410引至M0層420。
在此實施例中，第一BPR 408插入於鰭結構402b與鰭結構402c之間。第一BPR 408可在電路系統400中將第一電壓提供至一或多個電晶體。在一個實施例中，第一電壓為VSS。可替代地，在另一實施例中，第一電壓為接地。
第二BPR 410插入於鰭結構402f與鰭結構402g之間。第二BPR 410可在電路系統400中將第二電壓提供至一或多個電 晶體。在一個實施例中，第二電壓為VDD。
電路系統佈局的一個優點為：電路系統400中的源極節點及汲極節點兩者可經由BPR可操作地連接至相應電壓源(例如VDD或VSS)。第一BPR 408安置於電路系統400的n型區422中以提供第一電壓源，而第二BPR 410安置於電路系統400的p型區424中以提供第二電壓源。舉例而言，在一個實施例中，第一電壓源為VSS或接地，且第二電壓源為VDD。當汲極節點及源極節點兩者連接至第一BPR 408及第二BPR 410時，用於電路系統400的佈局設計維持真實功率與虛擬功率的間距法則。
另外或可替代地，與在M0層420中包含一或多個電力軌的習知電晶體鰭結構佈局相比，第一金屬層420(例如M0層)中的金屬軌條418可以較寬金屬間距426來實施，其中電力軌(例如前側電力軌)定位於金屬軌條中的一或多者旁邊。不同於習知電晶體鰭結構佈局，電路系統400的佈局在M0層420中不包含任何電力軌。
圖5描繪根據一些實施例的包含圖2中所示的第一切換元件的實例標頭電路系統的第一佈局圖。如圖2中所示，將第一切換元件實施為p型電晶體。出於清楚起見，圖5中未繪示M0層。
佈局500包含n型區502及p型區504。在示例性實施例中，n型區502形成於一列(例如ROW0)中，且p型區504安置於另一列(例如ROW1)中。n型區502包含n型電晶體及p型電晶體兩者，且p型區504包含p型電晶體。
n型區502中的n型部分503包含在x方向上安置的第 一BPR 506。第一BPR506將第一電壓源(例如圖3中所示的VSS_HD BPR)提供至標頭電路系統。第一擴散區508在x方向上安置為上覆於第一BPR 506。n型部分503中的第一擴散區508具有n型導電性，且可摻雜有一或多種n型摻雜物。
第二擴散區510在y方向上安置於第一BPR 506及第一擴散區508上方。n型部分503中的第二擴散區510亦具有n型導電性，且可摻雜有一或多種n型摻雜物。
第一BPR 506可經由BPR通孔(「VB」)512可操作地連接至一或多個源極/汲極節點(例如圖3中的第一節點304)及/或金屬層(例如M0層)中的一或多條金屬軌條。第一BPR 506亦可經由擴散通孔(「VD」)514連接至一或多個源極/汲極區及/或金屬層(例如M0層)中的一或多條金屬軌條。
p型區504包含在x方向上安置的將第二電壓源(例如圖2中所示的VDD_HD BPR)提供至標頭電路系統的第二BPR 516。第一擴散區508'連續延伸穿過p型區504，且在x方向上安置為上覆於第二BPR 516。p型區504中的第一擴散區508'具有p型導電性，且可摻雜有一或多種p型摻雜物。
第二擴散區510'在y方向上安置於第二BPR 516及第一擴散區508'上方。p型區504中的第二擴散區510'具有p型導電性，且可摻雜有一或多種p型摻雜物。在所示出的實施例中，第二擴散區510'為與第二擴散區510分離且相異的區。
第二BPR 516可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖2中的汲極節點208)及/或金屬層(例如M0層)中的一或多條金屬軌條。第二BPR 516亦可經由VD 514 連接至一或多個源極/汲極節點及/或金屬層(例如M0層)中的一或多條金屬軌條。
n型區502更包含在x方向上安置的將第三電壓源(例如圖2中所示的VDD BPR)提供至標頭電路系統的第三BPR 518。第三BPR 518包含在位於n型區502中的p型島部分520中。第三BPR 518可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖2中的第一節點204)及/或金屬層(例如M0層)中的一或多條金屬軌條。第三BPR 518與n型部分503中的第一BPR 506分離且相異。
p型島部分520亦包含第一擴散區508'及第二擴散區510'。第一擴散區508'在x方向上安置為上覆於第三BPR 518。p型島部分520中的第一擴散區508'與n型部分503中的第一擴散區508分離且相異。
第二擴散區510'在y方向上安置於第一擴散區508'及第三BPR 518上方。在所示出的實施例中，第二擴散區510'a及第二擴散區510'b延伸穿過p型區504及p型島部分520兩者。第二擴散區510'c及第二擴散區510'd為僅位於p型島部分520中的相異第二擴散區，且第二擴散區510'e及第二擴散區510'f為僅位於p型區504中的相異第二擴散區。所有剩餘第二擴散區510、第二擴散區510'為定位於n型部分503中及定位於p型區504中的相異第二擴散區。
在所示出的實施例中，第二BPR 516將VDD_HD BPR電力源提供至標頭電路系統，且第三BPR 518將VDD BPR電力源提供至標頭電路系統。延伸的第二擴散區510'a、第二擴散區510'b 以及VB 512將第二電壓源(例如VDD_HD BPR)提供至p型島部分520，且第二擴散區510'c、第二擴散區510'd以及VB 512將第三電壓源(例如VDD BPR)提供至p型島部分520。在非限制性實例中，VDD_HD BPR電力源及VDD BPR電力源可由p型島部分520中的一或多個p型電晶體(例如由第二擴散區510'b、第二擴散區510'd以及多晶矽線522a形成的p型電晶體524)使用。
多晶矽線522(例如多晶矽閘極)在y方向上安置於第一擴散區508、第一擴散區508'、第一BPR 506、第二BPR 516以及第三BPR 518上方。多晶矽線522亦定位於第二擴散區510與第二擴散區510'之間。除n型部分503與p型島部分520之間的區域526以外，多晶矽線522延伸穿過n型區502及p型區504。在區域526中，多晶矽線522僅延伸穿過p型區504。
圖6示出根據一些實施例的包含圖2中所示的第一切換元件的實例標頭電路系統的第二佈局圖。佈局600包含n型區602及p型區604。在示例性實施例中，n型區602形成於一列(例如ROW0)中，且p型區604安置於另一列(例如ROW1)中。n型區602包含n型電晶體及p型電晶體兩者，且p型區604包含p型電晶體。
n型區602包含第一n型部分606及第二n型部分608。第一n型部分606包含在x方向上安置的將第一電壓源(例如圖3中所示的VSS BPR)提供至標頭電路系統的第一BPR 610。第一擴散區612在x方向上安置為上覆於第一BPR 610。不同於圖5中所示的實施例，第一擴散區612為延伸穿過整個n型區602的連續第一擴散區。
第二擴散區510在y方向上安置於第一擴散區612及第一BPR 610上方。第一BPR 610可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖3中的源極節點308)。第一BPR 610經由VD 514a連接至第一金屬層614(例如圖4中的M0層420)，且經由VD 514b連接至一或多個源極/汲極區。
第二n型部分608包含在x方向上安置的將第一電壓(例如圖3中所示的VSS BPR)提供至標頭電路系統的第二BPR 616。第一擴散區612在x方向上安置為上覆於第二BPR 616。第二擴散區510在y方向上安置於第一擴散區612及第二BPR 616上方。第二BPR 616可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖3中的源極節點308)。第二BPR 616亦可經由VD 514a可操作地連接至M0層614中的一或多條金屬軌條，且經由VD 514b可操作地連接至一或多個源極/汲極區。
p型區604包含在x方向上安置的且將第二電壓(例如圖2中所示的VDD_HD BPR)提供至標頭電路系統的第三BPR 618。第一擴散區612'在x方向上安置為上覆於第三BPR 618。第三BPR 618及第一擴散區612'為連續的，且延伸穿過p型區604。第二擴散區510'在y方向上安置於第一擴散區612'及第三BPR 618上方。在所示出的實施例中，除第二擴散區510a以外，第二擴散區510為與第二擴散區510'分離且相異的區。
第三BPR 618可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖2中的汲極節點208)及/或金屬層(例如M0層；未示出)中的一或多條金屬軌條。第三BPR 618亦可經由VD 514可操作地連接至一或多個源極/汲極節點及/或金屬層(例 如M0層；未示出)中的一或多條其他金屬軌條。
n型區602更包含在x方向上安置的將第三電壓(例如圖2中所示的VDD BPR)提供至標頭電路系統的第四BPR 620。第四BPR 620包含在位於n型區602中的p型島部分622中。第四BPR 620與n型區602中的第一BPR 610及第二BPR 616分離且相異。
p型島部分622亦包含在x方向上安置且上覆於第四BPR 620的第一擴散區612，以及在y方向上安置於第一擴散區508及第四BPR 620上方的第二擴散區510a。在所示出的實施例中，第二擴散區510a延伸穿過p型區604及p型島部分622兩者。第一n型部分606及第二n型部分608中的第二擴散區510與p型區604中的第二擴散區510'為僅分別位於第一n型部分606、第二n型部分608以及p型區604中的相異第二擴散區。第四BPR 620可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖2中的第一節點204)及/或金屬層(例如M0層；未示出)中的一或多條金屬軌條。
多晶矽線522(例如多晶矽閘極)在y方向上安置於第一擴散區612、第一BPR 610、第二BPR 616以及第三BPR 618上方。多晶矽線522亦定位於第二擴散區510與第二擴散區510'之間。除區域624(對應於p型島部分622及第四BPR 620)以外，多晶矽線522延伸穿過n型區602及p型區604。區域624中的多晶矽線522僅延伸穿過p型區604。多晶矽線522在區域624中經切割且缺失(缺失的多晶矽線由區塊626表示)。切割區域624中的多晶矽線522使得第一擴散區612能夠連續穿過n型區602， 且使得p型島部分622能夠在n型區602中形成。
p型島部分622的一個優點為：第四BPR 620將第三電壓源(例如VDD BPR)提供至標頭電路系統(例如p型島部分622及p型區604)。延伸的第二擴散區510'a及VB 512a將第三電壓源提供至p型區604。舉例而言，第三電壓源VDD BPR可由p型區604中的一或多個p型電晶體(例如由p型區604中的第二擴散區510a、第二擴散區510'b以及多晶矽線522b形成的p型電晶體628)使用。
圖7描繪根據一些實施例的包含圖3中所示的第二切換元件的實例標頭電路系統的第一佈局圖。如圖3中所示，將第二切換元件實施為n型電晶體。出於清楚起見，圖7中未繪示第一金屬層(例如M0層)。
佈局700包含p型區702及n型區704中的p型部分703。p型部分703包含在x方向上安置的將第一電壓源(例如圖2中所示的VDD_HD BPR)提供至標頭電路系統的第一BPR 706。第一擴散區708在x方向上安置為上覆於第一BPR 706。第二擴散區710在y方向上安置於第一擴散區708及第一BPR 706上方。第一BPR 706可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖2中的汲極節點208)及/或金屬層(例如M0層)中的一或多條金屬軌條。第一BPR 706亦可經由VD 514可操作地連接至一或多個源極/汲極區及/或金屬層(例如M0層)中的一或多條金屬軌條。
n型區704包含在x方向上安置的將第二電壓源(例如圖3中所示的VSS_HD BPR)提供至標頭電路系統的第二BPR 716。 第一擴散區708'在x方向上安置為上覆於第二BPR 716。第二BPR 716及第一擴散區708'各自為連續的，且延伸穿過n型區704。
第二擴散區710'在y方向上安置於第一擴散區708'及第二BPR 716上方。第二BPR 716可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖3中的第一節點304)及/或金屬層(例如M0層)中的一或多條金屬軌條。第二BPR 716亦可經由VD 514可操作地連接至一或多個源極/汲極節點及/或金屬層(例如M0層)中的一或多條其他金屬軌條。
p型區702更包含在x方向上安置的將第三電壓源(例如圖3中所示的VSS BPR)提供至標頭電路系統的第三BPR 718。第三BPR 718包含在位於p型區702中的n型島部分720中。第三BPR 718可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖3中的源極節點308)及/或金屬層(例如M0層)中的一或多條金屬軌條。第三BPR 718與p型區702中的第一BPR 706分離且相異。
n型島部分720亦包含第一擴散區708'及第二擴散區710'。第一擴散區708'在x方向上安置，且上覆於第三BPR 718。n型島部分720中的第一擴散區708'與p型部分703中的第一擴散區708分離且相異。
第二擴散區710'在y方向上安置於第一擴散區708'及第三BPR 718上方。在所示出的實施例中，第二擴散區710'a及第二擴散區710'b延伸穿過n型區704及n型島部分720兩者。第二擴散區710'c及第二擴散區710'd為僅位於n型島部分720中的相異第二擴散區。第二擴散區710'e及第二擴散區710'f為僅位於n型 區704中的相異第二擴散區。所有剩餘第二擴散區710、第二擴散區710'為僅分別定位於n型區704及p型部分703中的相異第二擴散區。
在所示出的實施例中，第二BPR 716將VSS_HD BPR電力源提供至標頭電路系統，且第三BPR 718將VSS BPR電力源提供至標頭電路系統。第二擴散區710'a、第二擴散區710'b以及VB 512將第二電壓源(例如VSS_HD BPR)提供至n型島部分720。第二擴散區710'c、第二擴散區710'd以及VB 512將第三電壓源(例如VSS BPR)提供至n型島部分720。在非限制性實例中，VSS_HD BPR電力源及VSS BPR電力源可由n型島部分720中的一或多個n型電晶體(例如由第二擴散區710'b、第二擴散區710'c以及多晶矽線522a形成的n型電晶體722)使用。
多晶矽線522(例如多晶矽閘極)在y方向上安置於第一擴散區708、第一擴散區708'、第一BPR 706、第二BPR 716以及第三BPR 718上方。多晶矽線522亦定位於第二擴散區710與第二擴散區710'之間。除p型部分703與n型島部分720之間(例如第一BPR 706與第三BPR 718之間)的區域724以外，多晶矽線522延伸穿過p型區702及n型區704。區域724中的多晶矽線522僅延伸穿過n型區704。
在圖7中，n型區704形成於一列(例如ROW0)中，且p型區702安置於另一列(例如ROW1)中。n型區704包含n型電晶體，且p型區702包含n型電晶體及p型電晶體兩者。
圖8示出根據一些實施例的包含圖3中所示的第二切換元件的實例標頭電路系統的第二佈局圖。佈局800包含p型區802 及n型區804。在示例性實施例中，n型區804形成於一列(例如ROW0)中，且p型區802安置於另一列(例如ROW1)中。p型區802包含n型電晶體及p型電晶體兩者，且n型區804包含n型電晶體。
p型區802包含第一p型部分806及第二p型部分808。第一p型部分806包含在x方向上安置的將第一電壓(例如圖2中所示的VDD BPR)提供至標頭電路系統的第一BPR 810。第一擴散區812在x方向上安置為上覆於第一BPR 810。不同於圖7中所示的實施例，第一擴散區812為延伸穿過整個p型區802的連續擴散區。
第二擴散區710在y方向上安置於第一擴散區812及第一BPR 810上方。第一BPR 810可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖2中的第一節點204)。第一BPR 810亦可經由VD 514a可操作地連接至M0層814(例如圖4中的M0層420)中的一或多條金屬軌條，且經由VD 514b可操作地連接至一或多個源極/汲極區。
第二p型部分808包含在x方向上安置的將第一電壓(例如圖2中所示的VDD BPR)提供至標頭電路系統的第二BPR 816。第一擴散區812在x方向上安置為上覆於第二BPR 816。第二擴散區710在y方向上安置於第一擴散區812及第二BPR 816上方。第二BPR 816可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖2中的第一節點204)。第二BPR 816亦可經由VD 514a可操作地連接至M0層814中的一或多條金屬軌條，且經由VD 514b可操作地連接至一或多個源極/汲極區。第二BPR 816與 第一p型部分806中的第一BPR 810分離且相異。
n型區804包含在x方向上安置且將第二電壓(例如圖3中所示的VSS_HD BPR)提供至標頭電路系統的第三BPR 818。第一擴散區812'在x方向上安置為上覆於第三BPR 818。第三BPR 818及第一擴散區812'為連續的，且延伸穿過n型區804。
第二擴散區710'在y方向上安置於第一擴散區812'及第三BPR 818上方。第三BPR 818可經由VB 512連接至一或多個源極/汲極節點(例如圖3中的第一節點304)及/或金屬層(例如M0層；未示出)中的一或多條金屬軌條。
p型區802更包含在x方向上安置的將第三電壓(例如圖3中所示的VSS BPR)提供至標頭電路系統的第四BPR 820。第四BPR 820包含在位於p型區802中的n型島部分822中。第四BPR 820與p型區802中的第一BPR 810及第二BPR 816分離且相異。
n型島部分822亦包含第一擴散區812'及第二擴散區710'a。第一擴散區812'在x方向上安置於第四BPR 820上方。第二擴散區710'a在y方向上安置於第一擴散區812'及第四BPR 820上方。在所示出的實施例中，第二擴散區710'a延伸穿過n型區804及n型島部分822兩者。第一p型部分806及第二p型部分808中的其他第二擴散區710以及n型區804中的第二擴散區710'為僅分別位於第一p型部分806、第二p型部分808以及n型區804中的相異擴散區。第四BPR 820可經由VB 512可操作地連接至一或多個源極/汲極節點(例如圖3中的源極節點308)及/或金屬層(例如M0層；未示出)中的一或多條金屬軌條。
多晶矽線522(例如多晶矽閘極)在y方向上安置於第一 擴散區812、第一擴散區812'、第一BPR 810、第二BPR 816以及第三BPR 818上方。多晶矽線522亦定位於第二擴散區710與第二擴散區710'之間。除第一p型部分806與第二p型部分808之間的區域824(對應於n型島部分822及第四BPR 820)以外，多晶矽線522延伸穿過p型區802及n型區804。區域824中的多晶矽線522僅延伸穿過n型區804。多晶矽線522在區域824中經切割且缺失(缺失的多晶矽線由區塊826表示)。切割區域824中的多晶矽線522使得第一擴散區812能夠連續穿過p型區802，且使得n型島部分822能夠在p型區802中形成。
n型島部分822的一個優點為：第四BPR 820將第三電壓源(例如VSS BPR)提供至標頭電路系統(例如提供至n型島部分820及n型區804)。n型島部分820中的延伸的第二擴散區710'a及VB 512a將第三電壓源提供至n型區804。舉例而言，第三電壓源VSS BPR可由n型區804中的一或多個n型電晶體(例如由n型區804中的第二擴散區710'a、第二擴散區710'b以及多晶矽線522a形成的n型電晶體828)使用。
圖9描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第三切換元件。切換元件900包含可操作地串聯連接的第一n型電晶體(N0)902、第二n型電晶體(N1)904、第三n型電晶體(N2)906以及第四n型電晶體(N3)908。第二n型電晶體904的源極節點(S)在節點910處連接至第三n型電晶體906的源極節點(S)。第一n型電晶體902及第二n型電晶體904的汲極節點(D)在節點912處連接在一起，且第三n型電晶體906及第四n型電晶體908的汲極節點(D)在節點914處連接在 一起。在所示出的實施例中，第一n型電晶體902的源極節點(S)(節點916)藉由第一跨線連接器920連接至第四n型電晶體908的源極節點(S)(節點918)。節點910藉由第一跨線連接器920連接至第一n型電晶體902及第四n型電晶體908的源極節點(S)(在節點922處)。
第二跨線連接器924將節點912連接至節點914。節點914(例如n型電晶體906、n型電晶體908的汲極節點(D))經由信號線(或連接)926連接至第一電壓源(例如圖3中所示的VSS_HD BPR)。節點916(例如n型電晶體902、n型電晶體908的源極節點(S))經由信號線(或連接)928連接至第二電壓源(例如圖3中所示的VSS BPR)。
圖10示出根據一些實施例的包含圖9中所示的第三切換元件的實例標頭電路系統的佈局圖。佈局1000包含n型區1002，所述n型區1002包含第一n型部分1004及第二n型部分1006。在示例性實施例中，n型區1002形成於標頭電路系統中的一列中。
第一n型部分1004包含在x方向上安置的將第一電壓源(例如VSS_HD BPR)提供至標頭電路系統(例如提供至圖9中所示的第三切換元件900)的第一BPR 1008。第一擴散區1010在x方向上不間斷地(例如連續地)延伸穿過n型區1002，且安置於第一BPR 1008上方。
第二n型部分1006包含在x方向上安置的將第二電壓源(例如VSS BPR)提供至標頭電路系統(例如提供至圖9中所示的第三切換元件900)的第二BPR 1012。連續第一擴散區1010安置於第二BPR 1012上方。在所示出的實施例中，在第一n型部分 1004與第二n型部分1006之間的n型區1002中的區域1014包含第一n型電晶體(N0)、第二n型電晶體(N1)以及第三n型電晶體(N2)。第四n型電晶體(N3)安置於第一n型部分1004中。
第二擴散區710在y方向上安置為穿過n型區1002，且在第一擴散區1010、第一BPR 1008以及第二BPR 1012上方。第二擴散區710a經由VD 514a連接至第二跨線連接器924。第二擴散區710b經由VD 514b連接至第二跨線連接器924。第二跨線連接器924提供第一電壓(例如VSS_HD BPR)，且在第一金屬層(例如M0層)中形成。
多晶矽線522(例如多晶矽閘極)在y方向上安置於第一擴散區1010、第一BPR 1008、第二BPR 1012上方以及第二擴散區710之間。多晶矽線522延伸穿過n型區1002。
第二擴散區710c藉由VD 514c連接至第一跨線連接器920。第二擴散區710d藉由VD 514d連接至第一跨線連接器920。第二擴散區710e藉由VD 514e連接至第一跨線連接器920。第一跨線連接器920提供第二電壓(例如VSS BPR)，且在第一金屬層(例如M0層)中形成。
所示出實施例的一個優點為：第一跨線連接器920及第二跨線連接器924將第一電壓源及第二電壓源(例如分別為VSS_HD BPR及VSS BPR)提供至第一n型部分1004及第二n型部分1006。第一n型電晶體902、第二n型電晶體904、第三n型電晶體906以及第四n型電晶體908的汲極(D)連接至第一電壓源(VSS_HD BPR)，而第一n型電晶體902、第二n型電晶體904、第三n型電晶體906以及第四n型電晶體908的源極(S)連接至 第二電壓源(VSS BPR)。
圖11描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第四切換元件。第四切換元件1100包含第一p型電晶體(P0)1102、第二p型電晶體(P1)1104、第三p型電晶體(P2)1106以及可操作地串聯連接的第四p型電晶體(P3)1108。在所示出的實施例中，第二p型電晶體1104的汲極節點(D)在節點1110處連接至第三p型電晶體1106的汲極節點(D)。第一p型電晶體1102及第二p型電晶體1104的源極節點(S)在節點1112處連接在一起，且第三p型電晶體1106及第四p型電晶體1108的源極節點(S)在節點1114處連接在一起。第一p型電晶體1102的汲極節點(D)(節點1116)藉由第一跨線連接器1120連接至第四p型電晶體1108的汲極節點(D)(節點1118)。節點1110在節點1122處藉由第一跨線連接器1120連接至第一p型電晶體1102及第四p型電晶體1108的汲極節點(D)。
第二跨線連接器1124將節點1112連接至節點1114。節點1116(例如第一p型電晶體1102的源極(S))經由信號線(或連接)1126連接至第一電壓源(例如圖2中所示的VDD BPR)。節點1114(例如p型電晶體1106、p型電晶體1108的源極節點(S))經由信號線(或連接)1128連接至第二電壓源(例如圖2中所示的VDD_HD BPR)。
圖12示出根據一些實施例的包含圖11中所示的第四切換元件的實例標頭電路系統的佈局圖。佈局1200包含p型區1202，所述p型區1202包含第一p型部分1204及第二p型部分1206。在示例性實施例中，p型區1202形成於標頭電路系統中的一列中。
第一p型部分1204包含在x方向上安置的將第二電壓源(例如VDD_HD BPR)提供至標頭電路系統(例如提供至圖11中所示的第四切換元件1100)的第一BPR 1208。第一擴散區1210在x方向上不間斷地(例如連續地)延伸穿過p型區1202，且安置於第一BPR 1208上方。
第二p型部分1206包含在x方向上安置的將第一電壓源(例如VDD BPR)提供至標頭電路系統(例如提供至圖11中所示的第四切換元件1100)的第二BPR 1212。第一擴散區1210安置於第二BPR 1212上方。在所示出的實施例中，在第一p型部分1204與第二p型部分1206之間的p型區1202中的區域1214包含第一p型電晶體(P0)、第二p型電晶體(P1)以及第三p型電晶體(P2)。第四p型電晶體(P3)安置於第一p型部分1204中。
第二擴散區510在y方向上安置為穿過p型區1202，且在第一擴散區1210、第一BPR 1208以及第二BPR 1212上方。第二擴散區510a經由VD 514a連接至第二跨線連接器1124。第二擴散區510b經由VD 514b連接至第二跨線連接器1124。第二跨線連接器1124提供第二電壓(例如VDD_HD BPR)，且在第一金屬層(例如M0層)中形成。
多晶矽線522(例如多晶矽閘極)在y方向上安置於第一擴散區1210、第一BPR 1208、第二BPR 1212上方以及第二擴散區510之間。多晶矽線522延伸穿過p型區1202。
第二擴散區510c藉由VD 514c連接至第一跨線連接器1120。第二擴散區510d藉由VD 514d連接至第一跨線連接器1120。第二擴散區510e藉由VD 514e連接至第一跨線連接器1120。在 所示出的實施例中，第一跨線連接器1120提供第一電壓源(VDD BPR)，且在第一金屬層(例如M0層)中形成。
所示出實施例的一個優點為：第一跨線連接器1120及第二跨線連接器1124將第一電壓源及第二電壓源(例如分別為VDD BPR及VDD_HD BPR)提供至第一p型部分1204及第二p型部分1206。第一p型電晶體1102、第二p型電晶體1104、第三p型電晶體1106以及第四p型電晶體1108的汲極(D)連接至第一電壓源(VDD BPR)，而第一p型電晶體1102、第二p型電晶體1104、第三p型電晶體1106以及第四p型電晶體1108的源極(S)連接至第二電壓源(VDD_HD BPR)。
圖13描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第五切換元件。第五切換元件1300包含串聯連接的第一n型電晶體(N0)1302及第二n型電晶體(N1)1304。第一n型電晶體1302的汲極節點1306連接至第一電壓源(例如VSS_HD BPR)。第二n型電晶體1304的源極節點1308連接至第二電壓源(例如VSS BPR)。第一n型電晶體1302的源極節點1310在節點1314處連接至第二n型電晶體1304的汲極節點1312。在一個示例性實施例中，將第一n型電晶體1302及第二n型電晶體1304實施為兩個堆疊的NMOS電晶體。
圖14示出根據一些實施例的包含圖13中所示的第五切換元件的實例標頭電路系統的佈局圖。佈局1400包含n型區1402，所述n型區1402包含第一n型部分1404及第二n型部分1406。在示例性實施例中，n型區1402形成於標頭電路系統中的一列中。
第一n型部分1404包含在x方向上安置的將第一電壓源 (例如VSS_HD BPR)提供至標頭電路系統(例如圖13中的第五切換元件1300)的第一BPR 1408。第一擴散區1410在x方向上不間斷地(例如連續地)延伸穿過n型區1402，且安置於第一BPR 1408上方。
第二n型部分1406包含在x方向上安置的將第二電壓源(例如VSS BPR)提供至標頭電路系統(例如圖13中的第五切換元件1300)的第二BPR 1412。連續第一擴散區1410亦安置於第二BPR 1412上方。
第二擴散區710在y方向上安置為穿過n型區1402，且在第一擴散區1410、第一BPR 1408以及第二BPR 1412上方。在所示出的實施例中，第二擴散區710a在區域1414中藉由VD 514a連接至第一擴散區1410，且表示圖13中的源極節點1310與汲極節點1312之間的連接(節點1314)。
第二BPR 1412經由VB 512b連接至第二擴散區710b。VB 512b表示汲極節點1306與第一電壓源(例如VSS_HD BPR)之間的連接。第一BPR 1408經由VB 512c連接至第二擴散區710c。VB 512c表示圖13中所示的源極節點1308與第二電壓源(例如VSS BPR)之間的連接。
多晶矽線522(例如多晶矽閘極)在y方向上安置於第一擴散區1410、第一BPR 1408以及第二BPR 1412上方。多晶矽線522亦定位於第二擴散區710之間，且延伸穿過n型區1402。多晶矽線522a、多晶矽線522b充當n型電晶體(例如圖13中的n型電晶體N0、n型電晶體N1)的閘極。第一n型電晶體(N0)1302由第一擴散區1410、多晶矽線522a以及第二擴散區710a、 第二擴散區710b形成，而第二n型電晶體(N1)1304由第一擴散區1410、多晶矽線522b以及第二擴散區710a、第二擴散區710c形成。
圖15描繪根據一些實施例的適用於圖1中所示的標頭電路系統的第六切換元件。第六切換元件1500包含串聯連接的第一p型電晶體(P0)1502及第二p型電晶體(P1)1504。第一p型電晶體1502的汲極節點1506連接至第一電壓源(例如VDD BPR)。第二p型電晶體1504的源極節點1508連接至第二電壓源(例如VDD_HD BPR)。第一p型電晶體1502的源極節點1510在節點1514處連接至第二p型電晶體1504的汲極節點1512。在一個示例性實施例中，將第一p型電晶體1502及第二p型電晶體1504實施為兩個堆疊的PMOS電晶體。
圖16示出根據一些實施例的包含圖15中所示的第六切換元件的實例標頭電路系統的佈局圖。佈局1600包含p型區1602，所述p型區1602包含第一p型部分1604及第二p型部分1606。在示例性實施例中，p型區1602形成於標頭電路系統中的一列中。
第一p型部分1604包含在x方向上安置的將第二電壓源(例如VDD_HD BPR)提供至標頭電路系統(例如圖15中的第六切換元件1500)的第一BPR 1608。第一擴散區1610在x方向上不間斷地(例如連續地)延伸穿過p型區1602，且安置於第一BPR 1608上方。
第二p型部分1606包含在x方向上安置的將第二電壓源(例如VDD BPR)提供至標頭電路系統(例如圖15中的第六切換元件1500)的第二BPR 1612。連續第一擴散區1610亦安置於第 二BPR 1612上方。
第二擴散區510在y方向上安置為穿過p型區1602，且在第一擴散區1610、第一BPR 1608以及第二BPR 1612上方。在所示出的實施例中，第二擴散區510a在區域1614中藉由VD 514a連接至第一擴散區1610，且表示圖15中的源極節點1510與汲極節點1512之間的連接(節點1514)。
第二BPR 1612經由VB 512a連接至第二擴散區510b。VB 512a表示汲極節點1506與第一電壓源(例如VDD BPR)之間的連接。第一BPR 1608經由VB 512b連接至第二擴散區510c。VB 512b表示圖15中所示的源極節點1508與第二電壓源(例如VSS_HD BPR)之間的連接。
多晶矽線522(例如多晶矽閘極)在y方向上安置於第一擴散區1610、第一BPR 1608以及第二BPR 1612上方。多晶矽線522亦定位於第二擴散區510之間，且延伸穿過p型區1602。多晶矽線522a、多晶矽線522b充當p型電晶體(例如圖15中的p型電晶體P0、p型電晶體P1)的閘極。第一p型電晶體(P0)1502由第一擴散區1610、多晶矽線522a以及第二擴散區510a、第二擴散區510b形成，而第二p型電晶體(P1)1504由第一擴散區1610、多晶矽線522b以及第二擴散區510a、第二擴散區510c形成。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他方法及結構的基 礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
在一個態樣中，一種標頭電路系統包含用於記憶體陣列的多個切換元件。標頭電路系統包含具有第一導電類型的第一區。第一區包含第一部分及第二部分。第一部分包含在第一方向上安置的第一背側電力軌(BPR)，第一BPR包括提供第一電壓的第一電壓源。第二部分包含在第一方向上安置的第二BPR，第二BPR包括提供第二電壓的第二電壓源，所述第二電壓不同於第一電壓。
根據一些實施例，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
根據一些實施例，所述的標頭電路系統，更包括：具有所述第二導電類型的第二區，在所述第一方向上安置為鄰近具有所述第一導電類型的所述第一區，所述第二區包括在所述第一方向上安置的第三背側電力軌，且包括提供第三電壓的第三電壓源，所述第三電壓不同於所述第一電壓及所述第二電壓；擴散區，在第二方向上安置，且在所述第二部分中的所述第二背側電力軌及所述第二區中的所述第三背側電力軌上方延伸；以及所述擴散區與所述第三背側電力軌之間的連接，用以將所述第三電壓源的所述第三電壓提供至所述第二部分。
根據一些實施例，所述的標頭電路系統，更包括：具有所述第二導電類型的第二區，在所述第一方向上安置為鄰近具有所 述第一導電類型的所述第一區，所述第二區包括在所述第一方向上安置的第三背側電力軌，且包括提供第三電壓的第三電壓源，所述第三電壓不同於所述第一電壓及所述第二電壓；擴散區，在第二方向上安置，且在所述第二部分中的所述第二背側電力軌及所述第二區中的所述第三背側電力軌上方延伸；以及所述擴散區與所述第二背側電力軌之間的連接，用以將所述第二電壓源的所述第二電壓提供至所述第二區。
根據一些實施例，所述的標頭電路系統，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
根據一些實施例，所述的標頭電路系統，更包括：第一擴散區，在所述第一方向上安置於所述第一背側電力軌及所述第二背側電力軌上方；第二擴散區，在第二方向上安置於所述第一擴散區及所述第一背側電力軌上方；所述第二擴散區與所述第一背側電力軌之間的第一連接；第三擴散區，在所述第二方向上安置於所述第一擴散區及所述第二背側電力軌上方；所述第三擴散區與所述第二背側電力軌之間的第二連接；第四擴散區，在所述第二方向上安置於所述第二擴散區與所述第三擴散區之間，且在所述第一擴散區上方；第五擴散區，在所述第二方向上安置於所述第二擴散區的第一側與所述第四擴散區之間，且在所述第一擴散區上方；第六擴散區，在所述第二方向上安置於所述第二擴散區的第二側之間，且在所述第一擴散區上方，所述第二側與所述第一側相對；第一跨線連接器，在所述第一方向上安置於所述第二擴散區、所述第三擴散區、所述第四擴散區以及所述第五擴散區上方，且在所述第 一擴散區的一部分上方；所述第二連接與所述第一跨線連接器之間的第三連接；所述第一跨線連接器與所述第四擴散區之間的第四連接；第二跨線連接器，鄰近所述第一跨線連接器，且在所述第一方向上安置於所述第二擴散區、所述第三擴散區、所述第四擴散區以及所述第五擴散區上方；所述第六擴散區與所述第二跨線連接器之間的第五連接；所述第五擴散區與所述第二跨線連接器之間的第六連接；以及所述第三擴散區與所述第二跨線連接器之間的第七連接。
根據一些實施例，所述的標頭電路系統，更包括：第一擴散區，在所述第一方向上安置於所述第一背側電力軌及所述第二背側電力軌上方；第二擴散區，在第二方向上安置於所述第一擴散區及所述第一背側電力軌上方；所述第二擴散區與所述第一背側電力軌之間的第一連接；第三擴散區，在所述第二方向上安置於所述第一擴散區及所述第二背側電力軌上方；所述第三擴散區與所述第二背側電力軌之間的第二連接；第四擴散區，在所述第二方向上安置於所述第二擴散區與所述第三擴散區之間；以及所述第四擴散區與所述第一擴散區之間的第三連接。
在另一態樣中，一種記憶體元件包含記憶體陣列及標頭電路系統。標頭電路系統包含可操作地連接至記憶體陣列的多個開關。標頭電路系統包含具有第一導電類型的第一區。第一區包含第一部分及第二部分。第一部分包含在第一方向上安置的第一背側電力軌(BPR)，第一BPR包括提供第一電壓的第一電壓源。第二部分包含在第一方向上安置的第二BPR，第二BPR包括提供第二電壓的第二電壓源，所述第二電壓不同於第一電壓。
根據一些實施例，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
根據一些實施例，其中所述標頭電路系統更包括：具有所述第二導電類型的第二區，在所述第一方向上安置為鄰近具有所述第一導電類型的所述第一區，所述第二區包括在所述第一方向上安置的第三背側電力軌，且包括提供第三電壓的第三電壓源，所述第三電壓不同於所述第一電壓及所述第二電壓；擴散區，在第二方向上安置，且在所述第二部分中的所述第二背側電力軌及所述第二區中的所述第三背側電力軌上方延伸；以及所述擴散區與所述第三背側電力軌之間的連接，用以將所述第三電壓源的所述第三電壓提供至所述第二部分。
根據一些實施例，其中所述標頭電路系統更包括：具有所述第二導電類型的第二區，在所述第一方向上安置為鄰近具有所述第一導電類型的所述第一區，所述第二區包括在所述第一方向上安置的第三背側電力軌，且包括提供第三電壓的第三電壓源，所述第三電壓不同於所述第一電壓及所述第二電壓；擴散區，在第二方向上安置，且在所述第二部分中的所述第二背側電力軌及所述第二區中的所述第三背側電力軌上方延伸；以及所述擴散區與所述第二背側電力軌之間的連接，用以將所述第二電壓源的所述第二電壓提供至所述第二區。
根據一些實施例，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
根據一些實施例，其中所述標頭電路系統更包括：第一擴散區，在所述第一方向上安置於所述第一背側電力軌及所述第二背側電力軌上方；第二擴散區，在第二方向上安置於所述第一擴散區及所述第一背側電力軌上方；所述第二擴散區與所述第一背側電力軌之間的第一連接；第三擴散區，在所述第二方向上安置於所述第一擴散區及所述第二背側電力軌上方；所述第三擴散區與所述第二背側電力軌之間的第二連接；第四擴散區，在所述第二方向上安置於所述第二擴散區與所述第三擴散區之間，且在所述第一擴散區上方；第五擴散區，在所述第二方向上安置於所述第二擴散區的第一側與所述第四擴散區之間，且在所述第一擴散區上方；第六擴散區，在所述第二方向上安置於所述第二擴散區的第二側之間，且在所述第一擴散區上方，所述第二側與所述第一側相對；第一跨線連接器，在所述第一方向上安置於所述第二擴散區、所述第三擴散區、所述第四擴散區以及所述第五擴散區上方，且在所述第一擴散區的一部分上方；所述第二連接與所述第一跨線連接器之間的第三連接；所述第一跨線連接器與所述第四擴散區之間的第四連接；第二跨線連接器，鄰近所述第一跨線連接器，且在所述第一方向上安置於所述第二擴散區、所述第三擴散區、所述第四擴散區以及所述第五擴散區上方；所述第六擴散區與所述第二跨線連接器之間的第五連接；所述第五擴散區與所述第二跨線連接器之間的第六連接；以及所述第三擴散區與所述第二跨線連接器之間的第七連接。
根據一些實施例，其中所述標頭電路系統更包括：第一擴散區，在所述第一方向上安置於所述第一背側電力軌及所述第二 背側電力軌上方；第二擴散區，在第二方向上安置於所述第一擴散區及所述第一背側電力軌上方；所述第二擴散區與所述第一背側電力軌之間的第一連接；第三擴散區，在所述第二方向上安置於所述第一擴散區及所述第二背側電力軌上方；所述第三擴散區與所述第二背側電力軌之間的第二連接；第四擴散區，在所述第二方向上安置於所述第二擴散區與所述第三擴散區之間；以及所述第四擴散區與所述第一擴散區之間的第三連接。
在又另一態樣中，一種電子元件包含處理元件及可操作地連接至處理元件的記憶體元件。處理元件可操作以控制記憶體元件的操作。記憶體元件包含記憶體陣列及標頭電路系統。標頭電路系統包含可操作地連接至記憶體陣列的多個開關。標頭電路系統包含具有第一導電類型的第一區。第一區包含第一部分及第二部分。第一部分包含在第一方向上安置的第一背側電力軌(BPR)，第一BPR包括提供第一電壓的第一電壓源。第二部分包含在第一方向上安置的第二BPR，第二BPR包括提供第二電壓的第二電壓源，所述第二電壓不同於第一電壓。
根據一些實施例，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
根據一些實施例，其中所述標頭電路系統更包括：具有所述第二導電類型的第二區，在所述第一方向上安置為鄰近具有所述第一導電類型的所述第一區，所述第二區包括在所述第一方向上安置的第三背側電力軌，且包括提供第三電壓的第三電壓源，所述第三電壓不同於所述第一電壓及所述第二電壓；擴散區，在第二 方向上安置，且在所述第二部分中的所述第二背側電力軌及所述第二區中的所述第三背側電力軌上方延伸；以及所述擴散區與所述第三背側電力軌之間的連接，用以將所述第三電壓源的所述第三電壓提供至所述第二部分。
根據一些實施例，其中所述標頭電路系統更包括：具有所述第二導電類型的第二區，在所述第一方向上安置為鄰近具有所述第一導電類型的所述第一區，所述第二區包括在所述第一方向上安置的第三背側電力軌，且包括提供第三電壓的第三電壓源，所述第三電壓不同於所述第一電壓及所述第二電壓；擴散區，在第二方向上安置，且在所述第二部分中的所述第二背側電力軌及所述第二區中的所述第三背側電力軌上方延伸；以及所述擴散區與所述第二背側電力軌之間的連接，用以將所述第二電壓源的所述第二電壓提供至所述第二區。
根據一些實施例，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
根據一些實施例，其中所述標頭電路系統更包括：第一擴散區，在所述第一方向上安置於所述第一背側電力軌及所述第二背側電力軌上方；第二擴散區，在第二方向上安置於所述第一擴散區及所述第一背側電力軌上方；所述第二擴散區與所述第一背側電力軌之間的第一連接；第三擴散區，在所述第二方向上安置於所述第一擴散區及所述第二背側電力軌上方；所述第三擴散區與所述第二背側電力軌之間的第二連接；第四擴散區，在所述第二方向上安置於所述第二擴散區與所述第三擴散區之間；以及所述第四 擴散區與所述第一擴散區之間的第三連接。
對本申請案中提供的一或多個態樣的描述及說明並不意欲以任何方式限制或限定如所主張的本揭露的範疇。本申請案中提供的態樣、實例以及細節被視為足以傳達所有權，且使得其他人能夠做出及使用所主張揭露內容的最佳模式。所主張的揭露內容不應被解釋為受限於本申請案中所提供的任何態樣、實例或細節。無論以組合形式抑或單獨繪示及描述，均意欲選擇性包含或省略各種特徵(結構性及方法性兩者)以產生具有特徵的特定集合的實施例。已提供對本申請案的描述及說明，所屬領域中具通常知識者可設想屬於本申請案中所實施的一般發明概念的更廣態樣的精神內而不脫離所主張揭露內容的更廣範疇的改變、修改以及替代性態樣。
500:佈局
502:n型區
503:n型部分
504:p型區
506:第一背側電力軌
508、508':第一擴散區
510、510'、510'a、510'b、510'c、510'd、510'e、510'f:第二擴散區
512:背側電力軌通孔
514:擴散通孔
516:第二背側電力軌
518:第三背側電力軌
520:p型島部分
522、522a:多晶矽線
524:p型電晶體
526:區域
VDD BPR、VDD_HD BPR、VSS_HD BPR:電壓源

Claims (4)

  1. 一種標頭電路系統，包括多個切換元件，所述標頭電路系統包括：具有第一導電類型的第一區；所述第一區中的第一部分，包括在第一方向上安置的第一背側電力軌(BPR)，所述第一背側電力軌包括提供第一電壓的第一電壓源；以及所述第一區中的第二部分，包括在所述第一方向上安置的第二背側電力軌，所述第二背側電力軌包括提供第二電壓的第二電壓源，所述第二電壓不同於所述第一電壓，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
  2. 如請求項1所述的標頭電路系統，更包括：具有所述第二導電類型的第二區，在所述第一方向上安置為鄰近具有所述第一導電類型的所述第一區，所述第二區包括在所述第一方向上安置的第三背側電力軌，且包括提供第三電壓的第三電壓源，所述第三電壓不同於所述第一電壓及所述第二電壓；擴散區，在第二方向上安置，且在所述第二部分中的所述第二背側電力軌及所述第二區中的所述第三背側電力軌上方延伸；以及所述擴散區與所述第三背側電力軌之間的連接，用以將所述第三電壓源的所述第三電壓提供至所述第二部分。
  3. 一種記憶體元件，包括： 記憶體陣列；及標頭電路系統，包括可操作地連接至所述記憶體陣列的多個切換元件，所述標頭電路系統包括：具有第一導電類型的第一區；所述第一區中的第一部分，包括在第一方向上安置的第一背側電力軌(BPR)，所述第一背側電力軌包括提供第一電壓的第一電壓源；以及所述第一區中的第二部分，包括在所述第一方向上安置的第二背側電力軌，所述第二背側電力軌包括提供第二電壓的第二電壓源，所述第二電壓不同於所述第一電壓，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
  4. 一種電子元件，包括：處理元件；及記憶體元件，可操作地連接至所述處理元件，其中所述處理元件可操作以控制所述記憶體元件的操作，所述記憶體元件包括：記憶體陣列；及標頭電路系統，包括可操作地連接至所述記憶體陣列的多個切換元件，所述標頭電路系統包括：具有第一導電類型的第一區；所述第一區中的第一部分，包括在第一方向上安置的第一背側電力軌(BPR)，所述第一背側電力軌包括提供第一電壓的 第一電壓源；以及所述第一區中的第二部分，包括在所述第一方向上安置的第二背側電力軌，所述第二背側電力軌包括提供第二電壓的第二電壓源，所述第二電壓不同於所述第一電壓，其中：所述第一部分包括具有所述第一導電類型的第一部分；且所述第二部分包括具有第二導電類型的第二部分。
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