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TWI760836B - 公共源極平面網格陣列封裝 - Google Patents

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TWI760836B
TWI760836B TW109130128A TW109130128A TWI760836B TW I760836 B TWI760836 B TW I760836B TW 109130128 A TW109130128 A TW 109130128A TW 109130128 A TW109130128 A TW 109130128A TW I760836 B TWI760836 B TW I760836B
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約瑟 何
隆慶 王
馬督兒 博德
王曉彬
陳霖
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加拿大商萬國半導體國際有限合夥公司
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Abstract

一種半導體封裝包括一個平面網格陣列襯底、一個第一VDMOSFET、一個第二VDMOSFET以及一個模塑封裝。平面網格陣列襯底包括一個第一金屬層、一個第二金屬層、一個第三金屬層、多個通孔以及樹脂。在半導體封裝底面上的一系列汲極焊盤，按照“汲極1、汲極2、汲極1以及汲極2”的模式。一種半導體封裝的製備方法。該方法包括以下步驟：製備一個平面網格陣列襯底；在平面網格陣列襯底上安裝第一VDMOSFET和第二VDMOSFET；使用引線接合工藝；製備一個模塑封裝；以及使用切單工藝。

Description

公共源極平面網格陣列封裝
本發明主要涉及一種半導體封裝及其製造方法。更確切地說，本發明涉及一種用於公共源極結構，具有平面網格陣列封裝的半導體。
在蜂窩電話充電應用中，具有公共源極配置的雙向半導體開關通常由積體電路控制器控制，以提供過壓保護。常規技術使用雙溝道橫向雙擴散金屬氧化物半導體電晶體（LDMOS）結構來提供用於外部電連接的交替汲極接觸圖案。儘管常規的橫向器件技術提供了在單個晶片上集成兩個LDMOS的便利，但是由於溝道是橫向形成的，因此占用了很大的半導體面積。本發明使用具有三個分離的金屬層的第一垂直雙擴散金屬氧化物半導體場效電晶體（VDMOSFET）晶片、第二VDMOSFET晶片以及具有三個單獨金屬層的平面網格陣列，以實現用於外部電連接的交替的汲極接觸圖案。由於垂直器件的溝道是垂直形成的，因此可以縮小兩個晶片總的半導體面積。
在本發明中，兩個N-通道VDMOSFET晶片以及一個三層平面網格陣列襯底是共同封裝在一個單獨的封裝中的。第一層是用於晶片接合。第二層是用於汲極走線布線。第三層是用於外部電路連接。
本發明提出了一種半導體封裝，包括一個平面網格陣列襯底、一個第一VDMOSFET晶片、一個第二VDMOSFET晶片以及一個模塑封裝。平面網格陣列襯底包括一個第一金屬層、一個第二金屬層、一個第三金屬層、多個通孔以及樹脂。在半導體封裝結構底面上的一系列汲極焊盤構成一個交替的汲極接觸模組。
本發明還提出了一種半導體封裝的製備方法。該方法包括以下步驟：製備一個平面網格陣列襯底；在平面網格陣列襯底上安裝一個第一VDMOSFET晶片以及一個第二VDMOSFET晶片；使用引線接合工藝；形成一個模塑封裝；並且進行切單工藝。
在本發明的示例中，圖1A表示半導體封裝100沿圖3中的AA’線的剖面圖，圖1B表示半導體封裝100沿圖3中的BB’線的剖面圖。半導體封裝100包括一個平面網格陣列襯底120、一個第一VDMOSFET晶片142、一個第二VDMOSFET晶片144以及一個模塑封裝190。平面網格陣列襯底120包括一個第一金屬層320、一個第二金屬層440、一個第三金屬層560、多個通孔182以及樹脂196。樹脂196封裝了第一金屬層320的絕大部分、第二金屬層440、第三金屬層560的絕大部分以及多個通孔182的絕大部分。模塑封裝190封裝了第一VDMOSFET晶片142以及第二VDMOSFET晶片144。模塑封裝190的底面直接連接到樹脂196的頂面上。
在本發明的示例中，第一金屬層320的頂面是共面的。第一金屬層320的底面是共面的。第二金屬層440的頂面是共面的。第二金屬層440的底面是共面的。第三金屬層560的頂面是共面的。第三金屬層560的底面是共面的。第二金屬層440位於第一金屬層320和第三金屬層560之間。在本發明的示例中，第一金屬層320與第二金屬層440被一部分樹脂196分開。第二金屬層440與第三金屬層560被另一部分樹脂196分開。
第一VDMOSFET晶片142包括一個汲電極152，位於第一VDMOSFET晶片142的底面上。第一VDMOSFET晶片142還包括一個源電極162以及一個閘電極172，位於第一VDMOSFT晶片142的頂面上。第二VDMOSFET晶片144包括一個汲電極154，位於第二VDMOSFET晶片144的底面上。第二VDMOSFET晶片144還包括一個源電極164以及一個閘電極174，位於第二VDMOSFET晶片144的頂面上。
圖2表示在本發明的示例中，具有公共源極結構的電路200。第一VDMOSFET晶片242和第二VDMOSFET晶片244具有一個公共源極結構。
圖3表示在本發明的示例中，平面網格陣列襯底120的第一金屬層320的俯視圖。第一金屬層320包括一個第一金屬焊盤352、一個第二金屬焊盤354、一個源極焊盤357以及一個閘極焊盤369。參見圖1和圖3，第一VDMOSFET晶片142的汲電極152通過第一導電黏合劑112，連接到第一金屬層320的第一金屬焊盤352上。第二VDMOSFET晶片144的汲電極154通過第二導電黏合劑114，連接到第一金屬層320的第二金屬焊盤354上。在一個示例中，第一導電黏合劑112和第二導電黏合劑114都是由一種焊錫膏材料製成。在另一個示例中，第一導電黏合劑112和第二導電黏合劑114都是由一種動力冶金材料製成。在另一個示例中，第一導電黏合劑112和第二導電黏合劑114都是由一種彈性體材料製成。在另一個示例中，第一導電黏合劑112和第二導電黏合劑114都是由一種環氧材料製成。
在本發明的示例中，第一金屬焊盤352是一個矩形結構。第二閘極焊盤354是一個矩形結構。源極焊盤357是一個矩形結構。閘極焊盤369是一個矩形結構。
參見圖1A、圖1B和圖3，第一VDMOSFET晶片142的源電極162通過接合引線111，電子地幷機械地連接到第一金屬層320的源極焊盤357上。第一VDMOSFET晶片142的閘電極172通過接合引線115，電子地幷機械地連接到第一金屬層320的閘極焊盤369上。第二VDMOSFET晶片144的源電極164通過接合引線113，電子地幷機械地連接到第一金屬層320的源極焊盤357上。第二VDMOSFET晶片144的閘電極174通過接合引線117，電子地幷機械地連接到第一金屬層320的閘極焊盤369上。
圖4表示在本發明的示例中，平面網格陣列襯底120的第二金屬層440的俯視圖。第二層包括第一個字母U型焊盤452以及第二個字母U型焊盤454。第一個字母U型焊盤452包括第一個支脚452A、第二個支脚452B以及第三個支脚452C。第一個支脚452A垂直於第二個支脚452B。第二個支脚452B垂直於第三個支脚452C。第一個支脚454A垂直於第二個支脚454B。第二個支脚454B垂直於第三個支脚454C。第二個字母U型焊盤454的第三個支脚454C，位於第一個字母U型焊盤452的第一個支脚452A和第一個字母U型焊盤452的第三個支脚452C之間。第一個字母U型焊盤452的第三個支脚452C，位於第二個字母U型焊盤454的第一個支脚454A和第二個字母U型焊盤454的第三個支脚454C之間。
在本發明的示例中，第一個字母U型焊盤452的第三個支脚452C的長度，小於第一個字母U型焊盤452的第一個支脚452A的長度，這是因爲第一個字母U型焊盤452的第三個支脚452C位於第二個字母U型焊盤454的開口中。第二個字母U型焊盤454的第三個支脚454C的長度，小於第二個字母U型焊盤454的第一個支脚454A的長度，這是因爲第二個字母U型焊盤454的第三個支脚454C位於第一個U型焊盤452的開口中。
一個或多個源極通孔497位於第一個字母U型焊盤452的第三個支脚452C和第二個字母U型焊盤454的第三個支脚454C之間。一個或多個閘極通孔499位於第一個字母U型焊盤452的第三個支脚452C和第二個字母U型焊盤454的第三個支脚454C之間。
在本發明的示例中，多個第一通孔401被均勻地隔開，沿第一個字母U型焊盤452的第一個支脚452A分布。多個第二通孔402被均勻地隔開，沿第一個字母U型焊盤452的第三個支脚452C分布。多個第三通孔403被均勻地隔開，沿第二個字母U型焊盤454的第一個支脚454A分布。多個第四通孔404被均勻地隔開，沿第二個字母U型焊盤454的第三個支脚454A分布。在本發明的示例中，沒有通孔沿第一個字母U型焊盤452的第二個支脚452B分布。在本發明的示例中，沒有通孔沿第二個字母U型焊盤454的第二個支脚454B分布。
在本發明的示例中，第二金屬層440組成二階旋轉對稱。第一個字母U型焊盤452和第二個字母U型焊盤454（包括多個通孔，用於接收多個第一通孔401、多個第二通孔402、多個第三通孔403以及多個第四通孔404），組成二階旋轉對稱。在本發明的示例中，第一個字母U型焊盤452和第二個字母U型焊盤454具有相同的尺寸（相同的表面積以及相同的厚度）。
參見圖3、圖4和圖5，第一金屬層320的源極焊盤357以及第三金屬層560的源極焊盤597，通過一個或多個源極通孔497相連接。第一金屬層320的閘極焊盤369以及第三金屬層560的閘極焊盤599，通過一個或多個閘極通孔499相連接。
在本發明的示例中，第三金屬層560的源極焊盤597的底面爲圓形結構。第三金屬層560的閘極焊盤599的底面爲圓形結構。
圖5表示在本發明的示例中，平面網格陣列襯底120的第三金屬層560的仰視圖。圖5也是半導體封裝100的仰視圖。第三金屬層560包括源極焊盤597、閘極焊盤599、用於連接到第一VDMOSFET 142的汲電極152（到D1）的第一個汲極焊盤552、用於連接到第二VDMOSFET 144的汲電極154（到D2）的第二個汲極焊盤554、用於連接到第一VDMOSFET 142的汲電極152（到D1）的第三個汲極焊盤556、以及用於連接到第二VDMOSFET 144的汲電極154（到D2）的第四個汲極焊盤558。在本發明的示例中，“到D1”和“到D2” 遵循交替模式，“到D1”然後是“到D2”，然後是“到D1”，然後是“到D2”。
第二個汲極焊盤554位於第一個汲極焊盤552和第三個汲極焊盤556之間。第三個汲極焊盤556位於第二個汲極焊盤554和第四個汲極焊盤558之間。第三金屬層560的源極焊盤597位於第二個汲極焊盤554和第三個汲極焊盤556之間。第三金屬層的閘極焊盤599位於第二個汲極焊盤554和第三個汲極焊盤556之間。
在本發明的示例中，第一個汲極焊盤552、第二個汲極焊盤554、第三個汲極焊盤556以及第四個汲極焊盤558具有相同的尺寸（一個相同的表面積以及一個相同的厚度）。第一個汲極焊盤552、第二個汲極焊盤554、第三個汲極焊盤556以及第四個汲極焊盤558中每個汲極焊盤的頂面都是由一個矩形結構512構成，在矩形結構的兩個相對端分別具有兩個半圓516和518。
參見圖1A、圖1B、圖3、圖4和圖5，第一金屬層320的第一金屬焊盤352、第二金屬層440的第一個字母U型焊盤452、以及第三金屬層560的第一個汲極焊盤552，都通過多個第一通孔401連接起來。第二金屬層440的第一個字母U型焊盤452以及第三金屬層560的第三個汲極焊盤556，都通過多個第二通孔402連接起來。第一金屬層320的第二個金屬焊盤354、第二金屬層440的第二個字母U型焊盤454以及第三金屬層560的第四個汲極焊盤558，都通過多個第三通孔403連接起來。第二金屬層440的第二個字母U型焊盤454以及第三金屬層560的第二個汲極焊盤554，都通過多個第四通孔404連接起來。
在本發明的示例中，多個第一通孔401垂直於第一金屬層320。多個第一通孔401垂直於第二金屬層440。多個第一通孔401垂直於第三金屬層560。多個第二通孔402垂直於第一金屬層320。多個第三通孔403垂直於第一金屬層320。多個第四通孔404垂直於第一金屬層320。
在本發明的示例中，第一金屬層320、第二金屬層440以及第三金屬層560都是由銅材料製成的。樹脂196是由FR4材料或聚醯亞胺材料製成的。多個通孔182爲含有銅的導電材料。
圖6表示在本發明的示例中，一種功率半導體封裝的製備工藝600的流程圖。工藝600從區塊602開始。爲了簡便，圖10中虛線的右側（與實線中相應的左側結構相同）在圖7、圖8和圖9中幷沒有表示出來。
在區塊602中，參見圖7，提出了一種平面網格陣列襯底120。平面網格陣列襯底120包括一個第一金屬層320、一個第二金屬層440、一個第三金屬層560、多個通孔182以及樹脂196。區塊602之後是區塊604。
在區塊604中，參見圖8，第一VDMOSFET晶片142通過第一個導電黏合劑112，連接到第一金屬層320中圖3所示的第一金屬焊盤352上。第二VDMOSFET晶片144通過第二個導電黏合劑114，連接到第一金屬層320中圖3所示的第二個金屬焊盤354上。區塊604之後是區塊606。
在區塊606中，參見圖1A、圖1B、圖3、圖4、圖5和圖9，進行引線接合工藝。第一VDMOSFET晶片142的源電極162通過接合引線111，電子地幷機械地連接到第一金屬層320的源極焊盤357上。第一VDMOSFET晶片142的閘電極172通過接合引線115，電子地幷機械地連接到第一金屬層320的閘極焊盤369上。第二VDMOSFET晶片144的源電極164通過接合引線113，電子地幷機械地連接到第一金屬層320的源極焊盤357上。第二VDMOSFET晶片144的閘電極174通過接合引線117，電子地幷機械地連接到第一金屬層320的閘極焊盤369上。在一個示例中，引線接合工藝可以用夾片連接工藝代替。在另一個示例中，引線接合工藝可以用鋁帶連接工藝代替。區塊606之後是區塊608。
在區塊608中，參見圖1A，形成一個模塑封裝190。模塑封裝190封裝了第一VDMOSFET晶片142以及第二VDMOSFET晶片144。模塑封裝190的底面直接連接到樹脂196的頂面上。區塊608之後是區塊610。
在區塊610中，參見圖10，沿1030線進行切單工藝。半導體封裝1000與相鄰的半導體封裝1002（如圖中虛線所示）分開。雖然圖10中僅表示出了兩個半導體封裝。但是在同一個切單工藝中分開的半導體封裝的數量可以有所不同。在一個示例中，條帶尺寸爲100毫米乘300毫米。每個半導體封裝的尺寸爲2毫米乘2毫米。
本領域的普通技術人員可以理解，本發明公開的實施例的修改是可能存在的。 例如，多個通孔182的總數可以有所不同。 本領域普通技術人員還可以想到其他修改，幷且所有這樣的修改被認爲屬於本發明的範圍之內，如同發明申請專利範圍所限定的那樣。
100:半導體封裝 111:引線 112:第一導電黏合劑 113:引線 114:第二導電黏合劑 115:引線 117:引線 120:平面網格陣列襯底 142:第一VDMOSFET 144:第二VDMOSFET 152:汲電極 154:汲電極 162:源電極 164:源電極 172:閘電極 174:閘電極 182:通孔 190:模塑封裝 196:樹脂 200:電路 242:第一VDMOSFET晶片 244:第二VDMOSFET晶片 320:第一金屬層 352:第一金屬焊盤 354:第二金屬焊盤 357:源極焊盤 369:閘極焊盤 401:第一通孔 402:第二通孔 403:第三通孔 404:第四通孔 440:第二金屬層 452:第一個字母U型焊盤 452A:第一個支脚 452B:第二個支脚 452C:第三個支脚 454:第二個字母U型焊盤 454A:第一個支脚 454B:第二個支脚 454C:第三個支脚 497:源極通孔 499:閘極通孔 512:矩形結構 516:半圓 518:半圓 552:第一個汲極焊盤 554:第二個汲極焊盤 556:第三個汲極焊盤 558:第四個汲極焊盤 560:第三金屬層 597:源極焊盤 599:閘極焊盤 600:工藝 602:區塊 604:區塊 606:區塊 608:區塊 610:區塊 1000:半導體封裝 1002:半導體封裝 1030:線
圖1A和圖1B表示在本發明的示例中，一種半導體封裝的剖面圖。 圖2表示在本發明的示例中，一種具有公共源極結構的電路。 圖3表示在本發明的示例中，一種平面網格陣列襯底的第一金屬層的俯視圖。 圖4表示在本發明的示例中，一種平面網格陣列襯底的第二金屬層的俯視圖。 圖5表示在本發明的示例中，一種平面網格陣列襯底的第三金屬層的俯視圖。 圖6表示在本發明的示例中，一種功率半導體封裝製備工藝的流程圖。 圖7、8、9和10表示在本發明的示例中，半導體封裝的製備工藝步驟的剖面圖。
100:半導體封裝
112:第一導電黏合劑
114:第二導電黏合劑
115:引線
117:引線
120:平面網格陣列襯底
142:第一VDMOSFET
144:第二VDMOSFET
152:汲電極
154:汲電極
162:源電極
164:源電極
172:閘電極
174:閘電極
182:通孔
190:模塑封裝
196:樹脂
320:第一金屬層
401:第一通孔
402:第二通孔
403:第三通孔
404:第四通孔
440:第二金屬層
499:閘極通孔
560:第三金屬層

Claims (12)

  1. 一種半導體封裝，包括：一個平面網格陣列襯底，包括一個第一金屬層，包括第一金屬焊盤，第二金屬焊盤，一個源極焊盤和一個一個第二金屬層；一個第三金屬層；包括第一汲極焊盤，第二汲極焊盤，一個源極焊盤和一個閘極焊盤；樹脂，封裝第一金屬層的大部分、第二金屬層、第三金屬層的大部分，其中第二金屬層位於第一金屬層和第三金屬層之間；以及樹脂間的多個通孔，電連接第一金屬層，第二金屬層和第三金屬層；一個第一垂直雙擴散金屬-氧化物半導體場效電晶體(VDMOSFET)晶片，安裝在第一金屬層的第一金屬焊盤上；一個第二VDMOSFET晶片，安裝在第一金屬層的第二金屬焊盤上；以及一個模塑封裝，封裝第一VDMOSFE晶片以及第二VDMOSFET晶片。
  2. 如請求項1所述之半導體封裝，其中第一VDMOSFET晶片包括一個汲電極，位於第一VDMOSFET晶片的底面上；其中第二VDMOSFET晶片包括一個汲電極，位於第二VDMOSFET晶片的底面上；其中第一VDMOSFET晶片的汲電極通過導電黏合劑，連接到第一金屬層的第一金屬焊盤上；以及 其中第二VDMOSFET晶片的汲電極通過導電黏合劑，連接到第一金屬層的第二金屬焊盤上。
  3. 如請求項2所述之半導體封裝，其中第一VDMOSFET晶片還包括一個源電極和一個閘電極，位於第一VDMOSFET晶片的頂面上；其中第二VDMOSFET晶片還包括一個源電極和一個閘電極，位於第二VDMOSFET晶片的頂面上；其中第一VDMOSFET晶片的源電極電連接到第一金屬層的源極焊盤上；其中第一VDMOSFET晶片的閘電極電連接到第一金屬層的閘極焊盤上；其中第二VDMOSFET晶片的源電極電連接到第一金屬層的源極焊盤上；以及其中第二VDMOSFET晶片的閘電極電連接到第一金屬層的閘極焊盤上。
  4. 如請求項3所述之半導體封裝，其中第一金屬層的源極焊盤以及第三金屬層的源極焊盤，通過一個或多個源極通孔電連接；其中第一金屬層的閘極焊盤以及第三金屬層的閘極焊盤通過一個或多個閘極電通孔連接。
  5. 如請求項4所述之半導體封裝，其中第二金屬層包括第一U型焊盤和第二U型焊盤。
  6. 如請求項5所述之半導體封裝，其中第一U型焊盤和第二U型焊盤構成一個二階旋轉對稱。
  7. 如請求項5所述之半導體封裝，其中第三金屬層還包括：一個第三汲極焊盤和一個第四汲極焊盤；其中，第三金屬層的第二汲極焊盤位於第三個金屬層的第一汲極焊盤和第三汲極焊盤之間；以及 其中第三個金屬層的第三個汲極焊盤位於第三個金屬層的第二個汲極焊盤和第四個汲極焊盤之間。
  8. 如請求項7所述之半導體封裝，其中第一金屬層的第一金屬焊盤、第二金屬層的第一U型焊盤以及第三金屬層的第一汲極焊盤，通過多個第一通孔電連接；其中第二金屬層的第一U型焊盤以及第三金屬層的第三汲極焊盤，都通過多個第二通孔電連接；其中第一金屬層的第二金屬焊盤、第二金屬層的第二U型焊盤以及第三金屬層的第四汲極焊盤，通過多個第三通孔電連接；以及其中第二金屬層的第二U型焊盤以及第三金屬層的第二汲極焊盤，通過多個第四通孔電連接。
  9. 如請求項8所述之半導體封裝，其中第三金屬層的源極焊盤位於第二個汲極焊盤和第三個汲極焊盤之間；以及其中第三金屬層的閘極焊盤位於第二個汲極焊盤和第三個汲極焊盤之間。
  10. 如請求項7項所述之半導體封裝，其中第一個汲極焊盤、第二個汲極焊盤、第三個汲極焊盤以及第四個汲極焊盤具有相同的尺寸。
  11. 如請求項10所述之半導體封裝，其中第三金屬層的源極焊盤的底面為圓形結構；以及其中第三金屬層的閘極焊盤的底面為圓形結構。
  12. 如請求項1所述之半導體封裝，其中模塑封裝的底面直接連接到樹脂的頂面上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4297087A1 (en) * 2022-06-24 2023-12-27 Airbus S.A.S. Power electronic module with parallely connected power electronic devices
CN115483203A (zh) * 2022-09-23 2022-12-16 深圳市卡贝电子技术有限公司 用于汽车启动的mos结构、制作方法及汽车启动系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003105230A1 (en) 2002-06-05 2003-12-18 Intel Corporation Buffer, buffer operation and method of manufacture
TW591368B (en) * 2001-07-23 2004-06-11 Intel Corp Controlling signal states and leakage current during a sleep mode
TW200910555A (en) * 2007-08-31 2009-03-01 Alpha & Omega Semiconductor Co-packaged high-side and low-side NMOSFETs for efficient DC-DC power conversion
US20090078995A1 (en) * 2007-09-20 2009-03-26 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US20140299916A1 (en) * 2011-10-10 2014-10-09 Centre National De La Recherche Scientifique (Cnrs Monolithic cell for an integrated circuit and especially a monolithic switching cell

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP4228586B2 (ja) * 2002-05-21 2009-02-25 富士電機デバイステクノロジー株式会社 半導体装置
WO2004068581A1 (ja) * 2003-01-30 2004-08-12 Fujitsu Limited 半導体装置及び支持板
US8154108B2 (en) * 2010-03-29 2012-04-10 Alpha And Omega Semiconductor Incorporated Dual-leadframe multi-chip package and method of manufacture
JP2013026316A (ja) * 2011-07-19 2013-02-04 Semiconductor Components Industries Llc 半導体装置およびその製造方法
KR101363272B1 (ko) * 2011-09-01 2014-02-14 서울대학교산학협력단 수직채널을 갖는 모스펫 및 이를 이용한 논리 게이트 소자
JP6374225B2 (ja) * 2014-06-02 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
US9812989B1 (en) * 2016-09-20 2017-11-07 Silicon Laboratories Inc. Isolated power transfer device
US10692863B2 (en) * 2016-09-30 2020-06-23 Rohm Co., Ltd. Semiconductor device and semiconductor package
JP7199214B2 (ja) * 2018-12-17 2023-01-05 ローム株式会社 半導体装置および電力変換装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW591368B (en) * 2001-07-23 2004-06-11 Intel Corp Controlling signal states and leakage current during a sleep mode
WO2003105230A1 (en) 2002-06-05 2003-12-18 Intel Corporation Buffer, buffer operation and method of manufacture
TW200910555A (en) * 2007-08-31 2009-03-01 Alpha & Omega Semiconductor Co-packaged high-side and low-side NMOSFETs for efficient DC-DC power conversion
US20090078995A1 (en) * 2007-09-20 2009-03-26 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US20140299916A1 (en) * 2011-10-10 2014-10-09 Centre National De La Recherche Scientifique (Cnrs Monolithic cell for an integrated circuit and especially a monolithic switching cell

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