TWI757073B - 多層式晶片內建電感結構 - Google Patents

Abstract

一種多層式晶片內建電感結構，包括：設置於一金屬層間介電層上的一絕緣重佈線層以及依一對稱軸相互對稱設置於金屬層間介電層及絕緣重佈線層內的一第一繞線部及一第二繞線部。第一繞線部及一第二繞線部各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層。第一半圈型堆疊層及第二半圈型堆疊層各自包括：位於絕緣重佈線層內一第一走線層以及位於金屬層間介電層內且對應形成於第一走線層下方的一第二走線層。一第一狹縫開口貫穿第二走線層，且沿第二走線層的長度延伸方向延伸。

Description

多層式晶片內建電感結構

本發明係有關於一種半導體結構，特別是有關於一種垂直堆疊的多層式晶片內建電感(on-chip inductor)結構。

許多數位及類比部件及電路已成功地運用於半導體積體電路。上述部件包含了被動元件，例如電阻、電容或電感等。典型的半導體積體電路包含一矽基底。一層以上的介電層設置於基底上，且一層以上的金屬層設置於介電層中。這些金屬層可藉由現行的半導體製程技術而形成晶片內建部件，例如，晶片內建電感元件。

在通訊系統的快速發展下，系統晶片通常具有射頻電路及數位或基頻電路。由於射頻電路在系統晶片的設計準則中，射頻電路包括厚線路層而具有較高製造成本，因此整個晶片設計一般是採用製造成本較低的數位或基頻電路的製程。但是，相較於採用射頻電路的設計準則的電感元件，採用數位或基頻電路的設計準則的系統晶片中的電感元件的線圈厚度較薄而會有品質因素(quality factor/Q value)降低的問題。

由於晶片內建電感結構之品質因素會影響積體電路的效能，因此有必要尋求一種新的電感元件結構，其可增加電感元件的品質因素。

在一些實施例中，提供一種多層式晶片內建電感結構，包括：一絕緣重佈線層，設置於一金屬層間介電層上；以及一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置於金屬層間介電層及絕緣重佈線層內，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層。第一半圈型堆疊層及第二半圈型堆疊層各自包括：一第一走線層，位於絕緣重佈線層內；以及一第二走線層，位於金屬層間介電層內，且對應於第一走線層。一第一狹縫開口貫穿第二走線層，且沿第二走線層的長度延伸方向延伸。

在一些實施例中，提供一種多層式晶片內建電感結構，包括：一絕緣重佈線層，設置於一金屬層間介電層上；以及一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置於金屬層間介電層及絕緣重佈線層內，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層。第一半圈型堆疊層及第二半圈型堆疊層各自包括：一第一走線層，位於絕緣重佈線層內；一第二走線層，位於金屬層間介電層內，且對應形成於第一走線層下方；以及一第三走線層，位於金屬層間介電層內，且對應形成於第二走 線層下方。一第一狹縫開口貫穿第二走線層，且沿第二走線層的長度延伸方向延伸。一第二狹縫開口貫穿第三走線層，且對應形成於第一狹縫開口下方。

在一些實施例中，提供一種多層式晶片內建電感結構，包括：一絕緣重佈線層，設置於一金屬層間介電層上；以及一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層。第一半圈型堆疊層及第二半圈型堆疊層各自包括：一第一走線層，位於絕緣重佈線層內；一第二走線層，位於金屬層間介電層內，且對應形成於第一走線層下方；以及一第三走線層，位於金屬層間介電層內，且對應形成於第二走線層下方。一第一狹縫開口貫穿第二走線層，且沿第二走線層的長度延伸方向延伸。一第二狹縫開口貫穿第三走線層且對應形成於第一狹縫開口下方。一第三狹縫開口及一第四狹縫開口貫穿第三走線層且沿第二狹縫開口的長度延伸方向延伸。

在一些實施例中，提供一種多層式晶片內建電感結構，包括：一絕緣重佈線層，設置於一金屬層間介電層上；一第一螺旋走線層，設置於絕緣重佈線層內；以及一第二螺旋走線層，位於金屬層間介電層內，且對應於第一螺旋走線層，其中金屬層間介電層具有一分離區以將第二螺旋走線層分成複數個線段，且其中複數個第一狹縫開口對應貫穿這些線段，且每一第一狹縫開口沿一對應的線段的長度延伸方向延伸。

在一些實施例中，提供一種多層式晶片內建電感結構，包括：一絕緣重佈線層，設置於一金屬層間介電層上；一第一螺旋走線層，設置於絕緣重佈線層內；以及一第二螺旋走線層，位於金屬層間介電層內，且對應於第一螺旋走線層，其中金屬層間介電層具有一分離區以將第二螺旋走線層分成複數個線段，且其中複數個第一狹縫開口及複數個第二狹縫開口對應貫穿這些線段，且每一第一狹縫開口及每一第二狹縫開口沿一對應的線段的長度延伸方向延伸。

10,20,20’,30,40,50,60,70:多層式晶片內建電感結構

100:基底

101,103,105,107:接線層

102:金屬層間介電層

105a:第三走線層

107a:第二走線層

112,212,V1,V2,V3:導電插塞

116,116a,116a’,116a”,116b,116b”,116c”,118,118a,118a’,118a”,118b,118b”,118c”,120,120a,120a’,120a”,120b,120b”,120c”,122,122a,122a’,122a”,122b,122b”,122c”,225,225a,225b,616’,616a’,616b’,616”,616a”,616b”,616’”,616a’”,616b’”,628,628a,628b:狹縫開口

116-1,116-2,116-3,116-4,116-5,118-1,118-2,118-3,118-4,118-5,120-1,120-2,120-3,120-4,120-5,122-1,122-2,122-3,122-4,122-5,616-1,616-2,616-3,616-4,616-5,616-6,628-1,628-2:線部

151,251,351:內側邊緣

152,252,352:外側邊緣

200:重佈線結構

210:絕緣重佈線層

214:重佈線層

214a:第一走線層

216,220:第一半圈型堆疊層

218,222:第二半圈型堆疊層

219:第一繞線部

223:第二繞線部

224:下跨接層

226:上跨接層

228:連接層對

230:鈍化護層

240:連接器

318a,418a:第一端點

318b,418b:第二端點

320b,322a,420b,422a:端點

507:第二螺旋走線層

507-1,507-2,507-3:線段

614:第一螺旋走線層

615:端部

A:區域

S:對稱軸

S1:分離區

W1,W2,W3:寬度

第1圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構平面示意圖。

第2圖係繪示出根據本發明一些實施例之具有第1圖所示多層式晶片內建電感結構的半導體電路剖面示意圖。

第3圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構平面示意圖。

第4A圖係繪示出根據本發明一些實施例之沿第3圖中A-A’線的剖面示意圖。

第4B圖係繪示出根據本發明一些實施例之沿第3圖中A-A’線方向的多層式晶片內建電感結構剖面示意圖。

第5圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構平面示意圖。

第6圖係繪示出根據本發明一些實施例之沿第5圖中A-A’線的剖面示意圖。

第7圖係繪示出根據本發明一些實施例之沿第5圖中A-A’線方向的多層式晶片內建電感結構剖面示意圖。

第8圖係繪示出根據本發明一些實施例之沿第5圖中A-A’線方向的多層式晶片內建電感結構剖面示意圖。

第9圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構平面示意圖。

第10A圖係繪示出根據本發明一些實施例之沿第9圖中B-B’線的剖面示意圖。

第10B圖係繪示出根據本發明一些實施例之沿第9圖中C-C’線的剖面示意圖。

第11圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構平面示意圖。

以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。

請參照第1及2圖，其中第1圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構10平面示意圖，而第2圖係繪示出根據本發明一些實施例之具有第1圖所示多層式晶片內建電感結構10的半導體電路剖面示意圖，其中區域A(以虛線表示)為沿第1圖的A-A’線的剖面示意圖。在一些實施例中，半導體電路包括一基底100、設置於基底100上的金屬層間介電(inter-metal dielectric,IMD)層102、設置於金屬層間介電層102上的絕緣重佈線層210、設置於金屬層間介電層102及絕緣重佈線層210內的複數個垂直及水平導電特徵部件及多層式晶片內建電感結構10、覆蓋絕緣重佈線層210上的鈍化護層230以及設置於鈍化護層230內的連接器240(例如，焊料凸塊或焊球)，如第2圖所示。

在一些實施例中，基底100包括一矽基底或其他習知的半導體材料基底。基底100中可包含各種不同的元件，例如電晶體、電阻、電容及其他習用的半導體元件。再者，基底100亦可包含其他導電層(例如，銅、鋁、或其合金)以及一或多層絕緣層(例如，氧化矽層、氮化矽層、或低介電材料層)。此處為了簡化圖式，僅以一平整基底表示之。

在一些實施例中，金屬層間介電層102可為一單層介電材料層或是多層介電結構。舉例來說，金屬層間介電層102可包括多層介電材料層，其與水平導電特徵部件(例如，接線層101、103、105及107)依序交替形成在基底100之上。為了簡化圖式，此處僅以一平整基底表示金屬層間介電層102。接線層101、103、105及107透過垂直導電特徵部件(例如，導電插塞V1及V2)彼此電性連接，且與金屬層間介電層102形成一內連接結構，以電性連接位於 基底100的各種不同的元件。在一些實施例中，金屬層間介電層102可包括氧化矽層、氮化矽層、低介電材料層或其他合適的介電材料層。

在一些實施例中，絕緣重佈線層210可為一單層介電材料層或是多層介電結構。舉例來說，絕緣重佈線層210可包括單層介電材料層，其內具有一重佈線層214及至少一導電插塞V3而構成一重佈線結構200。連接器240透過絕緣重佈線層210內的重佈線層214及導電插塞V3而電性連接至內連接結構，使基底10內的元件電性連接至連接器240。在一些實施例中，絕緣重佈線層210可包括無機介電層(例如，氧化矽層、氮化矽層、或低介電材料層)、有機介電層(例如，聚醯亞胺(polyimide,PI))或其他合適的介電材料層。

在一些實施例中，多層式晶片內建電感結構10包括金屬層間介電層102、位於金屬層間介電層102上的絕緣重佈線層210以及位於金屬層間介電層102及絕緣重佈線層210內的第一繞線部219及第二繞線部223，如第2圖所示。在一些實施例中，第一繞線部219及第二繞線部223依一對稱軸S(以虛線表示)相互對稱設置，如第1圖所示。舉例來說，第一繞線部219，位於對稱軸S的第一側，而第二繞線部223位於對稱軸S的第二側。

在一些實施例中，位於對稱軸S的第一側的第一繞線部219包括由內而外同心排列的至少二個半圈型堆疊層。再者，位於對稱軸S的第二側的第二繞線部223包括由內而外同心排列的對應半圈型堆疊層。舉例來說，第一繞線部219包括由內而外依序同心排列的第一半圈型堆疊層216及第二半圈型堆疊層218。第二繞線部 223包括由內而外依序同心且對應排列的第一半圈型堆疊層220及第二半圈型堆疊層222。在一些實施例中，第一繞線部219及第二繞線部223可構成大體上為圓型、矩型、六邊型、八邊型、或多邊型之外型。此處，為了簡化圖式，係以矩型作為範例說明。

在一些實施例中，第一半圈型堆疊層216及220與第二半圈型堆疊層218及222可由金屬層間介電層102內及絕緣重佈線層210的複數水平及垂直導電特徵部件所構成。具體來說，第一半圈型堆疊層216及220與第二半圈型堆疊層218及222各自具有一第一走線層214a(即，水平導電特徵部件)、一第二走線層107a(即，水平導電特徵部件)以及位於第一走線層214a與第二走線層107a之間的複數個導電插塞212(即，垂直導電特徵部件)。在第一半圈型堆疊層216及220與第二半圈型堆疊層218及222中，第一走線層214a透過導電插塞212而電性連接至對應的第二走線層107a。在一些實施例中，第一半圈型堆疊層216及220與第二半圈型堆疊層218及222具有相同的線寬與線距。

在一些實施例中，第一走線層214a位於絕緣重佈線層210內，且與重佈線層214位於絕緣重佈線層210內的相同層位。舉例來說，第一走線層214a與重佈線層214可由重佈線結構200中的頂層金屬層定義而成。

再者，第二走線層107a位於金屬層間介電層102內且對應形成於第一走線層214a下方。第二走線層107a與接線層107位於金屬層間介電層102內的相同層位。舉例來說，第二走線層107a與接線層107可由內連接結構中的頂層金屬層(即，頂層水平導電特徵部件)定義而成。

在一些實施例中，第一半圈型堆疊層216及220與第二半圈型堆疊層218及222之材質可由金屬所構成，例例如，銅、鋁、其合金或其他適合的金屬材料。

對一般的設計準則而言，重佈線層214的厚度會大於內連接結構中的頂層金屬層(例如，接線層107)。內連接結構中的頂層金屬層(例如，接線層107)的會厚度大於或等於下方的金屬層(例如，接線層101、103及105)，其視不同需求而定。因此，由重佈線結構200中的頂層金屬層定義而成的第一走線層214a及由內連接結構中的頂層金屬層定義而成的第二走線層107a可大幅增加電感元件的截面積。此處，「截面積」一詞表示電感元件中與電流方向垂直的半圈型堆疊層的面積。如此一來，相較於由內連接結構中的一或多層金屬層所形成的電感元件，多層式晶片內建電感結構10因具有較厚的第一走線層可減少繞線部的導體損失(conductor loss)，進而提升電感元件的品質因素。特別說明的是，在一般的設計準則上，如果要在晶片的一個區域放置內建的電感元件，內建的電感元件會由內連接結構中的頂層金屬層或是其下方的金屬層形成，而其上方只會覆蓋絕緣重佈線層210。也就是說，不會在電感元件的上方設計其他元件的重佈線層214(金屬層或金屬走線)，如此可避免其他的元件的重佈線層的電性影響內建的電感元件的效能。本發明利用此內建的電感元件上方的絕緣重佈線層210空間，配置金屬走線層(例如，與重佈線層214一起定義的第一走線層214a)，並使此金屬走線層作為此內建的電感元件的一部份。如此可以藉由厚度較厚的第一走線層214a增加電感元件的「截面積」，提高電感效能。

在一些實施例中，為了進一步增加電感元件的截面積，第二走線層107a的寬度W1可以設計成內連接結構的設計準則的最大容許寬度(maximum admissible width)。在此情形下，雖然第一走線層214a具有比第二走線層107a的寬度W1更寬的最大容許寬度，但是為了配合第二走線層107a的最大容許寬度，第一走線層214a的寬度會侷限於第二走線層107a的最大容許寬度。亦即，第一走線層214a的寬度會設計成大致相同於第二走線層107a的寬度W1。舉例來說，假設第一走線層214a的最大容許寬度為35微米(μm)，第二走線層107a的最大容許寬度為12微米(μm)，則在此實施例中，第一走線層214a的寬度只能配合第二走線層107a的最大容許寬度，而為12微米(μm)。

在一些實施例中，多層式晶片內建電感結構10更包括一連接層對228，其設置於第一繞線部219及第二繞線部223之間，以電性連接第一繞線部219的第一半圈型堆疊層216和其對應的第二繞線部223的第二半圈型堆疊層222，以及電性連接第一繞線部219的第二半圈型堆疊層218和其對應的第二繞線部223的第一半圈型堆疊層220。在一些實施例中，連接層對228包括一下跨接(cross-connection)層224及一上跨接層226。上跨接層226連接第一繞線部219的第二半圈型堆疊層218的第一走線層214a與第二繞線部223的第一半圈型堆疊層220的第一走線層214a。下跨接層224連接第一繞線部219的第一半圈型堆疊層216的第二走線層107a與第二繞線部223的第二半圈型堆疊層222的第二走線層107a。

在一些實施例中，上跨接層226與第一走線層214a位於絕緣重佈線層210內的同一層位。亦即，上跨接層226可由重佈線結構200中的頂層金屬層定義而成。在一些實施例中，下跨接層224位於上跨接層226下方且與第二走線層107a位於金屬層間介電層102內的同一層位。亦即，下跨接層224可由內連接結構中的頂層金屬層定義而成。在一些實施例中，下跨接層224及上跨接層226可由金屬所構成，例例如，銅、鋁、其合金或其他適合的金屬材料。

請參照第3及4A圖，其中第3圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構20的平面示意圖，而第4A圖係繪示出根據本發明一些實施例之第3圖所示之多層式晶片內建電感結構20剖面示意圖。此處，相同於第1及2圖中多層式晶片內建電感結構10的部件係使用相同的標號並省略其說明。多層式晶片內建電感結構20具有相似於第1及2圖中的多層式晶片內建電感結構10的結構。

然而，不同於第1及2圖中的多層式晶片內建電感結構10，多層式晶片內建電感結構20中的第二走線層107a內具有一狹縫開口。具體來說，第一半圈型堆疊層216的第二走線層107a內具有一狹縫開口116，且第二半圈型堆疊層218的第二走線層107a內具有一狹縫開口118。同樣地，第一半圈型堆疊層220的第二走線層107a內具有一狹縫開口120，且第二半圈型堆疊層222的第二走線層107a內具有一狹縫開口122。在一些實施例中，這些狹縫開口116、118、120、122垂直貫穿對應的第二走線層107a，且沿對應的第二走線層107a的長度延伸方向延伸。舉例來說，由於第一繞線 部219及第二繞線部223構成大體上為矩型之外型，因此這些狹縫開口116、118、120、122也構成大體上為矩型之外型。

在一些實施例中，第一半圈型堆疊層216的第二走線層107a因狹縫開口116而形成隔開的兩個線部(line portion)，而第二半圈型堆疊層218的第二走線層107a因狹縫開口118而形成兩個隔開的線部，如第4A圖所示。同樣地，第一半圈型堆疊層220的第二走線層107a因狹縫開口120而形成兩個線部，而第二半圈型堆疊層222的第二走線層107a因狹縫開口122的兩側形成兩個線部。

如第3圖所示，在一些實施例中，第一繞線部219的第二半圈型堆疊層218的第二走線層107a具有第一端點318a及第二端點318b。再者，第一端點318a與狹縫開口118的對應的第一端點418a相隔一距離，且第二端點318b與狹縫開口118的對應的第二端點418b也相隔一距離。如此一來，位於狹縫開口118的兩側隔開的兩線段在第一端點418a及第二端點418b處彼此接合。此處，半圈型堆疊層的第一端點以及第二端點是用於說明二個端點的不同，並非用以限制端點的方向及位置。

在一些實施例中，第二繞線部223的第二半圈型堆疊層222的第二走線層107a的一端點322a(例如，未連接下跨接層224的一端點)與狹縫開口122的一對應端點422a相隔一距離。如此一來，位於狹縫開口122的兩側隔開的兩線段在端點422a處彼此接合。相似地，第二繞線部223的第一半圈型堆疊層220的第二走線層107a的一端點320b與狹縫開口120的一對應端點420b相隔一距離。如此一來，位於狹縫開口120的兩側隔開的兩線段在端點420b處彼此接合。

第一半圈型堆疊層216及220與第二半圈型堆疊層218及222中各自的第一走線層214a具有一內側邊緣251及一外側邊緣252。第一半圈型堆疊層216及220與第二半圈型堆疊層218及222中各自的第二走線層107a也各自具有一內側邊緣151及一外側邊緣152。在一些實施例中，第一走線層214a的內側邊緣251大體上對準第二走線層107a的內側邊緣151，且第一走線層214a的外側邊緣252大體上對準第二走線層107a的外側邊緣152。在此情形下，位於狹縫開口116的兩側隔開的線部116-1、116-2、位於狹縫開口118的兩側隔開的線部118-1、118-2、位於狹縫開口120的兩側隔開的線部120-1、120-2及位於狹縫開口122的兩側隔開的線部122-1、122-2各自具有一寬度W2。在一些實施例中，雖然單一線部116-1~122-2的寬度W2仍需滿足內連接結構的設計準則的最大容許寬度，但是第一走線層214a的寬度W3可以是同一個的走線層214a下方的2個線部(例如，線部116-1和116-2)寬度W2加上其對應的狹縫開口(例如，狹縫開口116)寬度的總和，只要這個總和不大於第一走線層214a的最大容許寬度即可。舉例來說，假設一第一走線層214a的最大容許寬度為35微米(μm)，則在第4A圖中，第一走線層214a的寬度最寬可以設計為35微米(μm)。不過，如上述說明，在第2圖中的第一走線層214a的寬度會被侷限於第二走線層107a的最大容許寬度(例如，12微米(μm))。亦即，在相同的設計準則下，第4A圖的實施例中第一走線層214a的截面積會大於第2圖的實施例中第一走線層214a的截面積，而可提供電感元件較大的截面積。換句話說，具有狹縫開口116、118、120及122、和其各自對應二線部116-1、116-2、118-1、118-2、120-1、120-2、122-1、 122-2的第二走線層107a的寬度(即，內側邊緣151與外側邊緣152之間的距離)能夠設計成大於第2圖所示的第二走線層107a的寬度W1(即，大於內連接結構的設計準則的最大容許寬度)。由於第一走線層214a的內側邊緣251及外側邊緣252分別對準第二走線層107a的內側邊緣151及外側邊緣152，因此第一走線層214a的寬度W3(即，內側邊緣251與外側邊緣252之間的距離)也大於第2圖中第二走線層107a的寬度W1。

因此，相較於第1及2圖所示的多層式晶片內建電感結構10，多層式晶片內建電感結構20能夠進一步增加電感元件的截面積，以進一步提升電感元件的品質因素。

再者，不同於第1及2圖中的多層式晶片內建電感結構10，多層式晶片內建電感結構20中連接層對228的下跨接層224內具有一狹縫開口225。在一些實施例中，狹縫開口225垂直貫穿下跨接層224，且沿下跨接層224的長度延伸方向延伸，如第3圖所示。再者，狹縫開口225對準且連接第一半圈型堆疊層216的第二走線層107a內的狹縫開口116與第二半圈型堆疊層222的第二走線層107a內的狹縫開口122。

請參照第4B圖，其繪示出根據本發明一些實施例之多層式晶片內建電感結構20’剖面示意圖。此處，相同於第4A圖中多層式晶片內建電感結構20的部件係使用相同的標號並省略其說明。多層式晶片內建電感結構20’具有相似於第4A圖中的多層式晶片內建電感結構20的結構。不同之處在於多層式晶片內建電感結構20’中第一走線層214a的內側邊緣251並未對準第二走線層107a的 內側邊緣151，且第一走線層214a的外側邊緣252也未對準第二走線層107a的外側邊緣152。

在一些實施例中，第二走線層107a的內側邊緣151橫向突出於對應的第一走線層214a的內側邊緣251。再者，對應的第一走線層214a的外側邊緣252橫向突出於第二走線層107a的外側邊緣152，如第4B圖所示。或者在一未繪示的實施例中，第二走線層107a的外側邊緣152橫向突出於對應的第一走線層214a的外側邊緣252。再者，對應的第一走線層214a的內側邊緣251橫向突出於第二走線層107a的內側邊緣151。

在其他一些未繪示的實施例中，第二走線層107a的外側邊緣152及內側邊緣151分別橫向突出於對應的第一走線層214a的外側邊緣252及內側邊緣251。或者，對應的第一走線層214a的外側邊緣252及內側邊緣251分別橫向突出於第二走線層107a的外側邊緣152及內側邊緣151。

請參照第5及6圖，其中第5圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構30的平面示意圖，而第6圖係繪示出根據本發明一些實施例之第5圖所示之多層式晶片內建電感結構30剖面示意圖。此處，相同於第3及4A圖中多層式晶片內建電感結構20的部件係使用相同的標號並省略其說明。多層式晶片內建電感結構30具有相似於第3及4A圖中的多層式晶片內建電感結構20的結構。

然而，不同於第3及4A圖中的多層式晶片內建電感結構20，多層式晶片內建電感結構30中的第二走線層107a內具有一個以上並排的狹縫開口。在一些實施例中，第一半圈型堆疊層216 的第二走線層107a內具有二個並排的狹縫開口116a及116b，且第二半圈型堆疊層218的第二走線層107a內具有二個並排的狹縫開口118a及118b。同樣地，第一半圈型堆疊層220的第二走線層107a內具有二個並排的狹縫開口120a及120b，且第二半圈型堆疊層222的第二走線層107a內具有二個並排的狹縫開口122a及122b。在一些實施例中，這些狹縫開口116a、116b、118a、118b、120a、120b、122a及122b垂直貫穿對應的第二走線層107a。狹縫開口116b沿狹縫開口116a的長度延伸方向延伸，且狹縫開口118b沿狹縫開口118a的長度延伸方向延伸。同樣地，狹縫開口120b沿狹縫開口120a的長度延伸方向延伸，且狹縫開口122b沿狹縫開口122a的長度延伸方向延伸。

如第5及6圖所示，在一些實施例中，第一半圈型堆疊層216的第二走線層107a因狹縫開口116a及116b而具有彼此隔開的三個線部116-3、116-4、116-5。相似地，第二半圈型堆疊層218的第二走線層107a因狹縫開口118a及118b而具有彼此隔開的三個線部118-3、118-4、118-5。第一半圈型堆疊層220的第二走線層107a因狹縫開口120a及120b而具有彼此隔開的三個線部120-3、120-4、120-5。第二半圈型堆疊層222的第二走線層107a因狹縫開口122a及122b而具有彼此隔開的三個線部122-3、122-4、122-5。

在一些實施例中，相似於第3圖中狹縫開口116、118、120及122的配置，第一繞線部219的第二半圈型堆疊層218的第二走線層107a(即，三個線部118-3、118-4、118-5)的兩端點各自與狹縫開口118a的對應的兩端點相隔一距離，且與狹縫開口118b的對應的兩端點相隔該距離。再者，第二繞線部223的第二半圈型堆 疊層222的第二走線層107a(即，三個線部122-3、122-4、122-5)的一端點(未連接下跨接層224的一端點)與狹縫開口122a的一對應端點相隔一距離，且與狹縫開口122b的一對應端點相隔該距離。另外，第二繞線部223的第一半圈型堆疊層220的第二走線層107a(即，三個線部120-3、120-4、120-5)的一端點與狹縫開口120a的一對應端點相隔一距離，且與狹縫開口120b的一對應端點相隔該距離。

類似於第3及4A圖中的多層式晶片內建電感結構20，雖然單一線部116-3~122-5的寬度仍需滿足內連接結構的設計準則的最大容許寬度，但是第5及6圖中的第一走線層214a的寬度可以是同一個的走線層214a下方的3個線部(例如，線部116-3、116-4和116-5)寬度加上其對應的2個狹縫開口(例如，狹縫開口116a、116b)寬度的總和，只要這個總和不大於第一走線層214a的最大容許寬度即可。換句話說，由於多層式晶片內建電感結構30也可利用狹縫開口116a、116b、118a、118b、120a、120b、122a及122b來增加第二走線層107a及第一走線層214a的寬度(例如，大於第2圖所示的寬度W1)，因此也能進一步增加電感元件的截面積，以進一步提升電感元件的品質因素。

再者，不同於第3及4A圖中的多層式晶片內建電感結構20，多層式晶片內建電感結構30中連接層對228的下跨接層224內具有二個並排的狹縫開口225a及225b。在一些實施例中，狹縫開口225a及225b垂直貫穿下跨接層224，且狹縫開口225b沿狹縫開口225a的長度延伸方向延伸，如第5圖所示。再者，狹縫開口225a對準且連接第一半圈型堆疊層216的第二走線層107a內的狹縫開口 116a與第二半圈型堆疊層222的第二走線層107a內的狹縫開口122a。另外，狹縫開口225b對準且連接第一半圈型堆疊層216的第二走線層107a內的狹縫開口116b與第二半圈型堆疊層222的第二走線層107a內的狹縫開口122b。

在其他未繪示的實施例中，多層式晶片內建電感結構30中第一走線層214a的內側邊緣251可未對準第二走線層107a的內側邊緣151，且第一走線層214a的外側邊緣252也可未對準第二走線層107a的外側邊緣152，如先前所述。

請參照第7圖，其繪示出根據本發明一些實施例之多層式晶片內建電感結構40剖面示意圖。此處，相同於第4A圖中多層式晶片內建電感結構20的部件係使用相同的標號並省略其說明。多層式晶片內建電感結構40具有相似於第4A圖中的多層式晶片內建電感結構20的結構。

然而，不同於第4A圖中的多層式晶片內建電感結構20，多層式晶片內建電感結構40中第一半圈型堆疊層216、第一半圈型堆疊層120、第二半圈型堆疊層118及第二半圈型堆疊層122各自更包括一第三走線層105a。相較於第一走線層214a和第二走線層107a的厚度，第三走線層105a在設計準則的厚度較薄。在其他未繪示的實施例中，第二走線層107a的厚度與第三走線層105a的厚度一致。

在一些實施例中，第三走線層105a位於金屬層間介電層102內，且對應形成於第二走線層107a下方。同樣地，第三走線層105a具有一狹縫開口。具體來說，第一半圈型堆疊層216的第三走線層105a內具有一狹縫開口116a’，其對應形成於狹縫開口116 下方。同樣地，第二半圈型堆疊層218的第三走線層105a內具有一狹縫開口118a’，其對應形成於狹縫開口118下方。第一半圈型堆疊層220的第三走線層105a內具有一狹縫開口120a’，其對應形成於狹縫開口120下方。第二半圈型堆疊層222的第三走線層105a內具有一狹縫開口122a’，其對應形成於狹縫開口122下方。在一些實施例中，這些狹縫開口116a’、118a’、120a’、122a’垂直貫穿對應的第三走線層105a，且沿第三走線層105a的長度延伸方向延伸。

在一些實施例中，第一半圈型堆疊層216的第三走線層105a的結構及外型相同於上方的第二走線層107a，如第7圖所示。在此情形下，多層式晶片內建電感結構40更包括位於第二走線層107a與第三走線層105a之間的複數個導電插塞112。在第一半圈型堆疊層216及220與第二半圈型堆疊層218及222中，第二走線層107a透過導電插塞112而電性連接至對應的第三走線層105a。

相似地，第一半圈型堆疊層216及120與第二半圈型堆疊層118及122中各自的第三走線層105a各自具有一內側邊緣351及一外側邊緣352。在一些實施例中，第一走線層214a的內側邊緣251大體上對準第二走線層107a的內側邊緣151及第三走線層105a的內側邊緣351。再者，第一走線層214a的外側邊緣252大體上對準第二走線層107a的外側邊緣152及第三走線層105a的外側邊緣352。

在其他一些未繪示的實施例中，第一走線層214a的內側邊緣251可未對準第二走線層107a的內側邊緣151及/或第三走線層105a的內側邊緣351。再者，第一走線層214a的外側邊緣252 也可未對準第二走線層107a的外側邊緣152及/或第三走線層105a的外側邊緣352。

相較於第3及4A圖所示的多層式晶片內建電感結構20，多層式晶片內建電感結構40能透過第三走線層105a進一步增加電感元件的截面積，以進一步提升電感元件的品質因素。

請參照第8圖，其繪示出根據本發明一些實施例之多層式晶片內建電感結構50剖面示意圖。此處，相同於第7圖中多層式晶片內建電感結構40的部件係使用相同的標號並省略其說明。多層式晶片內建電感結構50具有相似於第7圖中的多層式晶片內建電感結構40的結構。不同於第7圖中的多層式晶片內建電感結構40，多層式晶片內建電感結構50的第三走線層105a內具有三個並排的狹縫開口。在一些實施例中，這些狹縫開口垂直貫穿對應的第三走線層105a且沿對應的第三走線層105a的長度延伸方向延伸。

具體來說，第一半圈型堆疊層216的第三走線層105a內具有三個並排的狹縫開口116a”、116b”及116c”，其中狹縫開口116a”對應形成於狹縫開口116下方，且位於狹縫開口116b”與狹縫開口116c”之間。再者，狹縫開口116b”與狹縫開口116c”沿狹縫開口116a”的長度延伸方向延伸。

相似地，第二半圈型堆疊層218的第三走線層105a內具有三個並排的狹縫開口118a”、118b”及118c”，其中狹縫開口118a”對應形成於狹縫開口118下方，且位於狹縫開口118b”與狹縫開口118c”之間。第一半圈型堆疊層220的第三走線層105a內具有三個並排的狹縫開口120a”、120b”及120c”，其中狹縫開口120a”對應形成於狹縫開口120下方，且位於狹縫開口120b”與狹縫開口 120c”之間。第二半圈型堆疊層222的第三走線層105a內具有三個並排的狹縫開口122a”、122b”及122c”，其中狹縫開口122a”對應形成於狹縫開口122下方，且位於狹縫開口122b”與狹縫開口122c”之間。

相較於第3及4A圖所示的多層式晶片內建電感結構20，多層式晶片內建電感結構50也能透過第三走線層105a進一步增加電感元件的截面積，以進一步提升電感元件的品質因素。

請參照第9、10A及10B圖，其中第9圖係繪示出根據本發明一些實施例之多層式晶片內建電感結構60的平面示意圖，而第10A圖係繪示出根據本發明一些實施例之沿第9圖中B-B’線的剖面示意圖，且第10B圖係繪示出根據本發明一些實施例之沿第9圖中C-C’線的剖面示意圖。此處，相同於第1及2圖中多層式晶片內建電感結構10的部件係使用相同的標號並省略其說明。

不同於第1及2圖中的多層式晶片內建電感結構10，多層式晶片內建電感結構60實施為一螺旋電感結構。在一些實施例中，多層式晶片內建電感結構60包括：金屬層間介電層102、位於金屬層間介電層102上的絕緣重佈線層210、位於金屬層間介電層102內的第二螺旋走線層507以及位於絕緣重佈線層210內的第一螺旋走線層614。再者，複數個導電插塞212，位於第一螺旋走線層614與第二螺旋走線層507之間，使第一螺旋走線層614電性連接該第二螺旋走線層507。在一些實施例中，第一螺旋走線層614及第二螺旋走線層507成大體上具有圓型、矩型、六邊型、八邊型、或多邊型之外型。此處，為了簡化圖式，係以矩型作為範例說明。

在一些實施例中，第一螺旋走線層614與重佈線層214(如第2圖所示)位於絕緣重佈線層210內的相同層位。舉例來說，第一螺旋走線層614與重佈線層214可由重佈線結構200中的頂層金屬層定義而成。再者，第二螺旋走線層507對應形成於第一螺旋走線層614下方。第二螺旋走線層507與接線層107(如第2圖所示)位於金屬層間介電層102內的相同層位。舉例來說，第二螺旋走線層507與接線層107可由內連接結構中的頂層金屬層定義而成。

在一些實施例中，金屬層間介電層102具有一分離區S1。分離區S1沿一方向將第二螺旋走線層507分成多個部分。舉例來說，如第9圖所示，多層式晶片內建電感結構60可為3匝螺旋電感結構，分離區S1鄰近於第二螺旋走線層507的最內匝的一端部615。再者，分離區S1將第二螺旋走線層507分成三個近似環形的線段507-1、507-2及507-3。舉例來說，第9圖的C-C’線的剖面所顯示的第二螺旋走線層507被分離區S1中斷而形成位於分離區S1兩側的線段507-2及507-3，如第10B圖所示。可理解的是，靠近最內匝的一端部615的分離區S1也會位於線段507-1及507-2之間。

再者，相似於第3及4A圖中的多層式晶片內建電感結構20的狹縫開口116、118、120或122，狹縫開口(例如，狹縫開口616’、616”及616’”)垂直貫穿第二螺旋走線層507。舉例來說，狹縫開口616’、616”及616’”對應形成於近似環形的線段507-1、507-2及507-3內。在一些實施例中，近似環形的線段507-1因狹縫開口616’而形成隔開的兩個線部616-1及616-2。相似地，近似環形的線段507-2因狹縫開口616”而形成隔開的兩個線部616-3及616-4，近似環形的線段507-3因狹縫開口616’”而形成隔開的兩個 線部616-5及616-6。如此一來，相似於第3及4A圖中的多層式晶片內建電感結構20，多層式晶片內建電感結構60可透過這些狹縫開口616’、616”及616’”的形成而進一步提升電感元件的品質因素。

在一些實施例中，第一螺旋走線層614具有一內側邊緣851及一外側邊緣852，且第二螺旋走線層507(包括線段507-1、507-2及507-3)也具有一內側邊緣751及一外側邊緣752。再者，第一螺旋走線層614的內側邊緣851大體上對準第二螺旋走線層507的內側邊緣751。第一螺旋走線層614a的外側邊緣252大體上對準第二螺旋走線層507的外側邊緣752。

在一些實施例中，多層式晶片內建電感結構60更包括一下連接層624及一上連接層626分別設置於金屬層間介電層102與絕緣重佈線層210內。在一些實施例中，下連接層624與第二螺旋走線層507位於金屬層間介電層102內的同一層位。在一些實施例中，上連接層626與第一螺旋走線層614位於絕緣重佈線層210內的同一層位。亦即，下連接層624可由內連接結構中的頂層金屬層定義而成，且上連接層626可由重佈線結構200中的頂層金屬層定義而成。

在一些實施例中，下連接層624位於分離區S1內且延伸至第二螺旋走線層507的最內匝的端部615。相似於線段507-1、507-2及507-3內的狹縫開口616’、616”及616’”，一狹縫開口628垂直貫穿下連接層624，且沿下連接層624的長度延伸方向延伸。相似地，下連接層624因狹縫開口628而形成隔開的兩個線部628-1及628-2。此外，位於分離區S1的上述兩個線部628-1及628-2位於被分離區S1隔開的線段507-1及507-2之間，位於分離區S1的上述兩 個線部628-1及628-2位於被分離區S1隔開的線段507-2及507-3之間。在一些實施例中，狹縫開口628延伸於線段507-1內且連接狹縫開口616’。在一些實施例中，上連接層626位於下連接層624上方的絕緣重佈線層210內，且可藉由導電插塞(未繪示)而電性連接至下連接層624。

請參照第11圖，其繪示出根據本發明一些實施例之多層式晶片內建電感結構70的平面示意圖。此處，相同於第9圖中多層式晶片內建電感結構60的部件係使用相同的標號並省略其說明。多層式晶片內建電感結構70具有相似於第9圖中的多層式晶片內建電感結構60的結構。

然而，不同於第9圖中的多層式晶片內建電感結構60，多層式晶片內建電感結構70中的第二螺旋走線層507的近似環形的線段507-1、507-2及507-3內具有一個以上並排的狹縫開口。在一些實施例中，近似環形的線段507-1內具有二個並排的狹縫開口616a’及616b’。再者，近似環形的線段507-2內具有二個並排的狹縫開口616a”及616b”，近似環形的線段507-3內具有二個並排的狹縫開口616a’”及616b’”。這些狹縫開口616a’、616b’、616a”、616b”、616a’”及616b’”垂直貫穿的第二螺旋走線層507的線段507-1、507-2及507-3。狹縫開口616b’沿狹縫開口616a’的長度延伸方向延伸。相似地，狹縫開口616b”沿狹縫開口616a”的長度延伸方向延伸，而狹縫開口616b’”沿狹縫開口616a’”的長度延伸方向延伸。線段507-1因狹縫開口616a’及616b’而具有彼此隔開的三個線部。同樣地，線段507-2及507-3也具有彼此隔開的三個線部。如此一來，相似於第9圖中的多層式晶片內建電感結構60，多層式 晶片內建電感結構70可透過這些狹縫開口616a’、616b’、616a”、616b”、616a’”及616b’”的形成而進一步提升電感元件的品質因素。

在一些實施例中，下連接層624內具有二個並排的狹縫開口628a及628b。狹縫開口628a及628b垂直貫穿下連接層624。狹縫開口628a沿下連接層624的長度延伸方向延伸，且狹縫開口628b沿狹縫開口628a的長度延伸方向延伸。相似地，下連接層624因狹縫開口628a及628b而具有彼此隔開的三個線部。在一些實施例中，狹縫開口628a及628b延伸於線段507-1內且各自連接狹縫開口616a’及616b’。

在其他未繪示的實施例中，多層式晶片內建電感結構70中第一螺旋走線層614的內側邊緣851大體上對準第二螺旋走線層507的內側邊緣751。再者，第一螺旋走線層614a的外側邊緣252大體上對準第二螺旋走線層507的外側邊緣752，如先前所述。

此外，在一些實施例中，類似於第7及8圖的實施例，第9及11圖的實施例中多層式晶片內建電感結構60也可以配置第三螺旋走線層(未繪示)，此第三螺旋走線層配置於第二螺旋走線層507下方，並以複數個導電插塞電性連接。第三螺旋走線層和第2圖的接線層105位於金屬層間介電層102內的同一層位。在一實施例中，此第三螺旋走線層可以對應配置於線部616-1~616-6下方，並以導電插塞電性連接。在另一實施例中，此第三螺旋走線層可以類似第8圖在各自的線部616-1~616-6下方，配置被狹縫開口隔開的多個線部(未繪示)，而這些線部以導電插塞與對應的線部616-1~616-6電性連接。

根據本發明的多層式晶片內建電感結構，由於採用重佈線結構的頂層金屬層作為電感元件的第一走線層/第一螺旋走線層以及採用金屬層間介電層內的頂層金屬層作為電感元件的第二走線層/第二螺旋走線層，因此可有效增加電感元件的截面積，以進一步提升電感元件的品質因素。另外，由於多層式晶片內建電感結構可於製作內連接結構及重佈線結構期間形成，因此無需採用額外的金屬層及額外的製程來製作多層式晶片內建電感結構。如此一來，製造成本並不會增加。

根據本發明的多層式晶片內建電感結構，由於電感元件中的第二走線層/第二螺旋走線層內具有一或多個狹縫開口，因此可使第一走線層/第一螺旋走線層的有效寬度(多個線段的寬度以及對應的狹縫開口的寬度的總和)大於內連接結構的設計準則的最大容許寬度，而容許第一走線層/第一螺旋走線層的寬度增加。如此一來，電感元件的截面積可進一步增加。

另外，根據本發明的多層式晶片內建電感結構，由於其具有結構或配置相同或相似於第二走線層的第三走線層對應設置於第二走線層下方，並且與其電性連接。因此，電感元件的截面積也可進一步增加。

以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也 可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。

20:多層式晶片內建電感結構

107a:第二走線層

116,118,120,122,225:狹縫開口

116-1,116-2,118-1,118-2,120-1,120-2,122-1,122-2:線部

151,251:內側邊緣

152,252:外側邊緣

214a:第一走線層

216,220:第一半圈型堆疊層

218,222:第二半圈型堆疊層

219:第一繞線部

223:第二繞線部

224:下跨接層

226:上跨接層

228:連接層對

318a,418a:第一端點

318b,418b:第二端點

320b,322a,420b,422a:端點

S:對稱軸

Claims (33)

1. 一種多層式晶片內建電感結構，包括： 一絕緣重佈線層，設置於一金屬層間介電層上；以及 一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置於該金屬層間介電層及該絕緣重佈線層內，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層，且該第一半圈型堆疊層及該第二半圈型堆疊層各自包括： 一第一走線層，位於該絕緣重佈線層內；以及 一第二走線層，位於該金屬層間介電層內，且對應於該第一走線層，其中一第一狹縫開口貫穿該第二走線層，且沿該第二走線層的長度延伸方向延伸。
2. 如請求項1所述之多層式晶片內建電感結構，其中該第一半圈型堆疊層及該第二半圈型堆疊層各自更包括： 複數個導電插塞，位於該第一走線層與該第二走線層之間，使該第一走線層電性連接該第二走線層。
3. 如請求項1所述之多層式晶片內建電感結構，更包括： 一連接層對，設置於該第一繞線部與該第二繞線部之間，包括： 一上跨接層，連接該第一繞線部的該第二半圈型堆疊層的該第一走線層與該第二繞線部的該第一半圈型堆疊層的該第一走線層；以及 一下跨接層，連接該第一繞線部的該第一半圈型堆疊層的該第二走線層與該第二繞線部的該第二半圈型堆疊層的該第二走線層，其中一第二狹縫開口貫穿該下跨接層，且沿該下跨接層的長度延伸方向延伸。
4. 如請求項3所述之多層式晶片內建電感結構，其中該第二狹縫開口連接該第一繞線部的該第一半圈型堆疊層的該第二走線層內的該第一狹縫開口與該第二繞線部的該第二半圈型堆疊層的該第二走線層內的該第一狹縫開口。
5. 如請求項3所述之多層式晶片內建電感結構，更包括一第三狹縫開口貫穿該第二走線層，且沿該第一狹縫開口的長度延伸方向延伸。
6. 如請求項5所述之多層式晶片內建電感結構，更包括一第四狹縫開口貫穿該下跨接層，且沿該第二狹縫開口的長度延伸方向延伸。
7. 如請求項6所述之多層式晶片內建電感結構，其中該第四狹縫開口連接該第一繞線部的該第一半圈型堆疊層的該第二走線層內的該第三狹縫開口與該第二繞線部的該第二半圈型堆疊層的該第二走線層內的該第三狹縫開口。
8. 如請求項1所述之多層式晶片內建電感結構，其中該第一繞線部的該第二半圈型堆疊層的該第二走線層的兩端點各自與其內的該第一狹縫開口的兩對應端點相隔一距離。
9. 如請求項1所述之多層式晶片內建電感結構，其中該第二繞線部的該第二半圈型堆疊層的該第二走線層的一端點與其內的該第一狹縫開口的一對應端點相隔一距離，且其中該第二繞線部的該第一半圈型堆疊層的該第二走線層的一端點與其內的該第一狹縫開口的一對應端點相隔一距離。
10. 如請求項1所述之多層式晶片內建電感結構，其中該第一走線層及該第二走線層各自具有一內側邊緣及一外側邊緣，且其中該第一走線層的該內側邊緣對準該第二走線層的該內側邊緣，且該第一走線層的該外側邊緣對準該第二走線層的該外側邊緣。
11. 一種多層式晶片內建電感結構，包括： 一絕緣重佈線層，設置於一金屬層間介電層上；以及 一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置於該金屬層間介電層及該絕緣重佈線層內，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層，且該第一半圈型堆疊層及該第二半圈型堆疊層各自包括： 一第一走線層，位於該絕緣重佈線層內； 一第二走線層，位於該金屬層間介電層內，且對應形成於該第一走線層下方，其中一第一狹縫開口貫穿該第二走線層，且沿該第二走線層的長度延伸方向延伸；以及 一第三走線層，位於該金屬層間介電層內，且對應形成於該第二走線層下方，其中一第二狹縫開口貫穿該第三走線層，且對應形成於該第一狹縫開口下方。
12. 如請求項11所述之多層式晶片內建電感結構，其中該第一半圈型堆疊層及該第二半圈型堆疊層各自更包括： 複數個第一導電插塞，位於該第一走線層與該第二走線層之間，使該第一走線層電性連接該第二走線層；以及 複數個第二導電插塞，位於該第二走線層與該第三走線層之間，使該第二走線層電性連接該第三走線層。
13. 如請求項11所述之多層式晶片內建電感結構，其中該第一走線層、該第二走線層及該第三走線層各自具有一內側邊緣及一外側邊緣，且其中該第一走線層的該內側邊緣對準該第二走線層的該內側邊緣及該第三走線層的該內側邊緣，且該第一走線層的該外側邊緣對準該第二走線層的該外側邊緣及該第三走線層的該外側邊緣。
14. 一種多層式晶片內建電感結構，包括： 一絕緣重佈線層，設置於一金屬層間介電層上；以及 一第一繞線部及一第二繞線部，依一對稱軸相互對稱設置於該金屬層間介電層及該絕緣重佈線層內，且各自包括由內而外同心排列的一第一半圈型堆疊層及一第二半圈型堆疊層，且該第一半圈型堆疊層及該第二半圈型堆疊層各自包括： 一第一走線層，位於該絕緣重佈線層內； 一第二走線層，位於該金屬層間介電層內，且對應形成於該第一走線層下方，其中一第一狹縫開口貫穿該第二走線層，且沿該第二走線層的長度延伸方向延伸；以及 一第三走線層，位於該金屬層間介電層內，且對應形成於該第二走線層下方， 其中一第二狹縫開口貫穿該第三走線層且對應形成於該第一狹縫開口下方，且其中一第三狹縫開口及一第四狹縫開口貫穿該第三走線層且沿該第二狹縫開口的長度延伸方向延伸。
15. 如請求項14所述之多層式晶片內建電感結構，其中該第一半圈型堆疊層及該第二半圈型堆疊層各自更包括： 複數個第一導電插塞，位於該第一走線層與該第二走線層之間，使該第一走線層電性連接該第二走線層；以及 複數個第二導電插塞，位於該第二走線層與該第三走線層之間，使該第二走線層電性連接該第三走線層。
16. 如請求項14所述之多層式晶片內建電感結構，其中該第二狹縫開口位於該第三狹縫開口與該第四狹縫開口之間。
17. 如請求項14所述之多層式晶片內建電感結構，其中該第一走線層、該第二走線層及該第三走線層各自具有一內側邊緣及一外側邊緣，且其中該第一走線層的該內側邊緣對準該第二走線層的該內側邊緣及該第三走線層的該內側邊緣，且該第一走線層的該外側邊緣對準該第二走線層的該外側邊緣及該第三走線層的該外側邊緣。
18. 一種多層式晶片內建電感結構，包括： 一絕緣重佈線層，設置於一金屬層間介電層上； 一第一螺旋走線層，設置於該絕緣重佈線層內；以及 一第二螺旋走線層，位於該金屬層間介電層內，且對應於該第一螺旋走線層，其中該金屬層間介電層具有一分離區以將該第二螺旋走線層分成複數個線段，且其中複數個第一狹縫開口對應貫穿該等線段，且每一第一狹縫開口沿一對應的線段的長度延伸方向延伸。
19. 如請求項18所述之多層式晶片內建電感結構，更包括： 複數個導電插塞，位於該第一螺旋走線層與該第二螺旋走線層之間，使該第一螺旋走線層電性連接該第二螺旋走線層。
20. 如請求項18所述之多層式晶片內建電感結構，其中該分離區鄰近於該第二螺旋走線層的最內匝的一端部。
21. 如請求項18所述之多層式晶片內建電感結構，更包括：一下連接層，設置於該分離區內且延伸至該第二螺旋走線層的最內匝的一端部，其中一第二狹縫開口貫穿該下連接層，且沿該下連接層的長度延伸方向延伸。
22. 如請求項21所述之多層式晶片內建電感結構，更包括：一上連接層，設置於該下連接層上方的該絕緣重佈線層內，且電性連接至該下連接層。
23. 如請求項21所述之多層式晶片內建電感結構，其中該第二狹縫開口連接該等第一狹縫開口的其中一者。
24. 如請求項18所述之多層式晶片內建電感結構，其中該第一螺旋走線層及該第二螺旋走線層各自具有一內側邊緣及一外側邊緣，且其中該第一螺旋走線層的該內側邊緣對準該第二螺旋走線層的該內側邊緣，且該第一螺旋走線層的該外側邊緣對準該第二螺旋走線層的該外側邊緣。
25. 一種多層式晶片內建電感結構，包括： 一絕緣重佈線層，設置於一金屬層間介電層上； 一第一螺旋走線層，設置於該絕緣重佈線層內；以及 一第二螺旋走線層，位於該金屬層間介電層內，且對應於該第一螺旋走線層，其中該金屬層間介電層具有一分離區以將該第二螺旋走線層分成複數個線段，且其中複數個第一狹縫開口及複數個第二狹縫開口對應貫穿該等線段，且每一第一狹縫開口及每一第二狹縫開口沿一對應的線段的長度延伸方向延伸。
26. 如請求項25所述之多層式晶片內建電感結構，更包括： 複數個導電插塞，位於該第一螺旋走線層與該第二螺旋走線層之間，使該第一螺旋走線層電性連接該第二螺旋走線層。
27. 如請求項25所述之多層式晶片內建電感結構，其中該分離區鄰近於該第二螺旋走線層的最內匝的一端部。
28. 如請求項25所述之多層式晶片內建電感結構，更包括：一下連接層，設置於該分離區內且延伸至該第二螺旋走線層的最內匝的一端部，其中一第三狹縫開口貫穿該下連接層，且沿該下連接層的長度延伸方向延伸。
29. 如請求項28所述之多層式晶片內建電感結構，更包括：一上連接層，設置於該下連接層上方的該絕緣重佈線層內，且電性連接至該下連接層。
30. 如請求項28所述之多層式晶片內建電感結構，其中該第三狹縫開口連接該等第一狹縫開口的其中一者。
31. 如請求項28所述之多層式晶片內建電感結構，更包括一第四狹縫開口貫穿該下連接層，且沿該第三狹縫開口的長度延伸方向延伸。
32. 如請求項31所述之多層式晶片內建電感結構，其中該第四狹縫開口連接該等第二狹縫開口的其中一者。
33. 如請求項25所述之多層式晶片內建電感結構，其中該第一螺旋走線層及該第二螺旋走線層各自具有一內側邊緣及一外側邊緣，且其中該第一螺旋走線層的該內側邊緣對準該第二螺旋走線層的該內側邊緣，且該第一螺旋走線層的該外側邊緣對準該第二螺旋走線層的該外側邊緣。

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