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TWI753720B - 線性輸入和非線性輸出多數邏輯閘 - Google Patents

線性輸入和非線性輸出多數邏輯閘 Download PDF

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TWI753720B
TWI753720B TW109146061A TW109146061A TWI753720B TW I753720 B TWI753720 B TW I753720B TW 109146061 A TW109146061 A TW 109146061A TW 109146061 A TW109146061 A TW 109146061A TW I753720 B TWI753720 B TW I753720B
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羅伯特 梅納茲
遠笙 方
拉傑夫 杜卡尼亞
高拉夫 薩雷傑
拉瑪摩瑟 拉米西
雅理塔 瑪塞理
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美商凱普勒運算公司
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Abstract

提出了一種使用非線性極性材料的新型邏輯閘。所述邏輯閘包含多輸入多數閘和定限閘。類比、數位或其組合形式的輸入訊號被驅動到非鐵電電容器的第一端。非鐵電電容器的第二端被耦接以形成多數節點。輸入訊號的多數函數出現在此節點上。接著，多數節點耦接到包含非線性極性材料的電容器的第一端。電容器的第二端提供邏輯閘的輸出，所述邏輯閘可以由任何合適的邏輯閘驅動，諸如緩衝器、反相器、NAND閘、NOR閘等。任何合適的邏輯或類比電路都可以驅動多數邏輯閘的輸出和輸入。因此，各種實施例的多數閘可以與現有的電晶體技術相結合。

Description

線性輸入和非線性輸出多數邏輯閘
本發明關於線性輸入和非線性輸出多數邏輯閘。 優先權要求
本發明主張於2019年12月27日提出申請之標題為「Linear Input and Non-Linear Output Majority Logic Gate」的美國專利申請案編號16/729,275之優先權，出於所有目的將其全部內容以引用方式併入本文中。
一般的邏輯閘，諸如AND閘、OR閘，或接收三個或更多輸入的邏輯閘，每個邏輯閘可以由九個以上的電晶體以及許多互連組成以連接各種電晶體。隨著電晶體數量的增加，功率消耗也增加。隨著裝置降低功率範圍以節省電池電量，用於多輸入邏輯閘的現有電路架構對降低功率消耗的目標呈現挑戰。
本文提供的先前技術的敘述是為了大致地呈現本發明上下文的目的。除非本文另有說明，否則本段落敘述的材料不是本申請的申請專利範圍的先前技術，並且不因包含在本段落中而被承認是先前技術。
與
一些實施例描述了使用非線性極性材料的新型邏輯閘。邏輯閘包含多輸入多數閘和定限閘。類比、數位或其組合形式的輸入訊號被驅動到非鐵電電容器的第一端。非鐵電電容器的第二端被耦接以形成多數節點。輸入訊號的多數函數出現在此節點上。接著，多數節點耦接到包含非線性極性材料的電容器的第一端。電容器的第二端提供邏輯閘的輸出，所述邏輯閘可以由任何合適的邏輯閘驅動，諸如緩衝器、反相器、NAND閘、NOR閘等。任何合適的邏輯或類比電路都可以驅動多數邏輯閘的輸出和輸入。因此，各種實施例的多數閘可以與現有的電晶體技術相結合，諸如互補金屬氧化物半導體(CMOS)、穿隧場效電晶體(TFET)、基於GaAs的電晶體、雙極接面電晶體(BJT)、Bi-CMOS電晶體等。
在一些實施例中，額外的固定或可程式化輸入經由另一電容器耦接到多數節點。此額外的固定或可程式化輸入可以是正偏置或負偏置。偏置的作用是與多數節點上的電壓(或電流)相加或相減的臨界值或偏移，並確定邏輯閘的最終邏輯值。根據各種實施例，取決於偏置的極性，實現AND閘或OR邏輯閘函數。
有各種實施例的許多技術效果。例如，非常緊湊的基本邏輯閘使用非鐵電電容器和具有非線性極性材料的電容器來形成。非線性極性材料可以是鐵電材料、順電材料或非線性介電質。邏輯閘成為加法器、乘法器、時序電路，以及其它複雜的電路等的基礎。各種實施例的多數閘和定限閘降低功率消耗，因為它們不使用開關電晶體，並且互連路由比過渡CMOS邏輯閘使用的互連路由少得多。例如，各種實施例的多數閘和定限閘使用的互連長度減少了10倍。具有非線性極性材料的電容器提供的非揮發性允許間歇操作，並且在不使用時的耗電量為零。
例如，具有這種邏輯閘的處理器可以進入和退出各種類型的低功率消耗狀態，而不必擔心遺失資料。由於具有非線性極性材料的電容器可以儲存來自低能耗裝置的電荷，因此整個處理器可以在比電源供應低得多的電壓位準下操作，從而降低了處理器的總功率。此外，非線性極性材料狀態的非常低電壓切換(例如，100mV)允許低擺幅訊號切換，其從而導致低功率。
具有非線性極性材料的電容器可以與任何類型的電晶體一起使用。例如，各種實施例的具有非線性極性材料的電容器可以與平面或非平面電晶體一起使用。電晶體可以形成在晶粒的前端或後端。具有非線性極性材料的電容器可以形成在晶粒的前端或後端。因此，與傳統邏輯閘相比，邏輯閘可以用高密度封裝。根據各種實施例和附圖，其它技術效果將是顯而易見的。
在以下描述中，討論了許多細節以提供對本揭露的實施例的更徹底解釋。然而，對於本領域的技術人員將顯而易見的是，可以在沒有這些具體細節的情況下實踐本揭露的實施例。在其它範例中，以方塊圖的形式而不是詳細地顯示眾所皆知的結構和裝置，以避免遮掩本揭露的實施例。
注意，在實施例的對應附圖中，訊號用線來表示。一些線可能更粗，以指示更多的組成訊號路徑，和/或在一或多個末端具有箭頭，以指示主要資訊流向。這種指示無意是限制性的。而是，這些線與一或多個範例性實施例結合使用，以促進對電路或邏輯單元的更容易理解。如設計需求或偏好所指示，任何表示的訊號實際上可以包含一或多個訊號，這些訊號可以沿任一方向傳播，並且可以用任何合適類型的訊號方案來實現。
用語「裝置」通常可以指根據所述用語的使用的上下文的設備。例如，裝置可以指的是層或結構的堆疊、單一結構或層，具有主動和/或被動元件的各種結構的連接等。通常，裝置是三維結構，其具有沿著xy方向的平面和沿著xyz直角座標系統的z方向的高度。裝置的平面也可以是包含裝置的設備的平面。
在整個說明書中以及在申請專利範圍中，用語「連接」是指被連接的事物之間的直接連接，諸如電、機械或磁性連接，而沒有任何中介裝置。
用語「耦接」是指透過一或多個被動或主動中介裝置的直接或間接連接，諸如所連接或間接連接的事物之間的直接電、機械或磁性連接。
這裡的用語「相鄰」通常是指事物的位置比鄰(例如，與他們之間的一或多個事物緊挨著或接近)或鄰接另一個事物(例如，鄰接它)。
用語「電路」或「模組」可以指被佈置為彼此協作以提供希望功能的一或多個被動和/或主動元件。
用語「訊號」可稱為至少一電流訊號、電壓訊號、磁性訊號或資料/時脈訊號。「一(a)」、「一個(an)」以及「所述」的意思包括數個參考。「在...中」的含義包含「在...中」和「在...上」。
在此，用語「類比訊號」通常是指訊號的時變特徵(變量)代表某個其它時變量(即類似於另一個時變訊號)的任何連續訊號。
在此，用語「數位訊號」通常是指表示離散值序列(量化的離散時間訊號)的物理訊號，例如任意位元流或數位化(取樣和類比數位轉換)的類比訊號。
用語「縮放」通常是指將設計(示意圖和佈局)從一種製程技術轉換為另一種製程技術，並隨後減小其佈局面積。用語「縮放」通常還指縮小相同技術節點內的佈局和裝置。用語「縮放」還可以指相對於另一參數(例如，電源供應位準)調整(例如，減速或加速-即分別縮小或放大)訊號頻率。。
用語「實質上」、「接近」、「大致上」、「附近」以及「大約」一般指的是目標值在+/-10%之間。例如，除非在其使用之明確背景中另外指明，否則術語「實質上相等」、「大約相等」和「近似相等」表示在所敘述的事物之間僅存在偶然的變化。在本領域中，這種變化通常不大於預定目標值的+/-10%。
除非以其它方式指明，使用用以敘述一般物件之一般形容詞「第一」、「第二」以及「第三」等等，僅指示相似物件之不同範例被提及，並且不旨在暗示如此描述的物件必須以給定的順序，無論是時間、空間、排名或以在任何其他方式。
對於本揭露之目的，用語「A和/或B」及「A或B」的意思是(A)、(B)或(A和B)。對於本揭露之目的，用語「A、B和/或C」的意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
在說明書和和申請專利範圍中「左」、「右」、「前」、「後」、「頂」、「底」、「之上」、「之下」等的用語為用於敘述性目的，而不一定用於描述永久的相對位置。例如，如本文所使用的用語「上方」、「下方」、「前側」、「背側」、「頂部」、「底部」、「之上」、「之下」和「在上」是指一個組件、結構、或材料相對於其它在裝置內之參考組件、結構、或材料的相對位置，其中這種物理關係是值得注意的。這些用語在本文中僅用於敘述目的，並且主要在裝置z軸的背景內使用，因此可以相對於裝置的取向。因此，如果裝置相對於所提供之圖式的背景顛倒定向，則在本文提供之圖式的背景中的第二材料「之上」的第一材料也可以在第二材料「之下」。在材料的上下文中，設置在另一個之上或之下的一種材料可以直接接觸或可以具有一或多種中間材料。此外，設置在兩種材料之間的一種材料可以直接與兩層接觸，或者可以具有一或多個中間層。相反，第一材料在第二材料「上」為與第二材料直接接觸。在組件集合的上下文中將做出類似的區別。
用語「之間」可採用在裝置之z軸、x軸、或y軸的背景中。兩種其它材料之間的材料可為與那些材料中的一種或兩種接觸，或者可以藉由一或多個中間材料將其與其它兩種材料分開。兩種其它材料「之間」的材料可因此與其它兩種材料中的任一種接觸，或者可以透過中間材料耦接至其它兩種材料。兩種其它裝置之間的裝置可直接與那些裝置中的一或兩種連接，或者可以藉由一或多個中間裝置將其與其它兩種裝置分開。
在此，複數個非矽半導體材料層可堆疊在單一鰭片結構內。多個非矽半導體材料層可包括一或多個「P型」層，其適用於P型電晶體(例如，提供比矽更高的電洞移動率)。多個非矽半導體材料層可進一步包括一或多個「N型」層，其適用於N型電晶體(例如，提供比矽更高的電子移動率)。多個非矽半導體材料層可進一步包括將N型與P型層分開的一或多個中介層。中介層可以是至少部分犧牲的，例如允許閘極、源極、或汲極中的一或多個完全圍繞一或多個N型和P型電晶體的通道區域。多個非矽半導體材料層可至少部分利用自對準技術來製造，使得堆疊的CMOS裝置可同時包括具有單一FET(場效電晶體)之足跡的高移動率N型和P型電晶體。
在此，用語「後端」通常是指晶粒之與「前端」相對的區段，並且其中IC(積體電路)封裝耦接至IC晶粒凸塊。例如，高階金屬層(例如，在十金屬堆疊晶粒中的金屬層6和更高的金屬層)及更靠近晶粒封裝之相應通孔被認為是晶粒之後端的一部分。相反地，用語「前端」通常是指晶粒的一區段，其包括主動區(例如，其中製造半導體的地方)和低階金屬層及更靠近主動區(例如，在十金屬堆疊晶粒範例中的金屬層5及更低的金屬層)的相應通孔。
指出那些圖中具有相同的元件編號(或名稱)之元件與任何其它圖式的元件一樣可以以任何類似於所描述之方式操作或運作，但不限制於此。
圖1A根據一些實施例顯示具有3輸入多數閘的邏輯閘100。邏輯閘100分別包含第一、第二和第三驅動器101、102和103。這些驅動器可以是產生類比訊號的類比驅動器，或者是產生在接地和電源軌之間切換的訊號的數位驅動器，或者是類比或數位驅動器的組合。例如，驅動器101是諸如緩衝器、反相器、反及(NAND)閘、反或(NOR)閘等的CMOS驅動器，而驅動器102是產生偏置訊號的放大器。驅動器將輸入訊號Vin1(和電流I 1)、Vin2(和電流I 2)和Vin3(和電流I 3)提供給3輸入多數閘104的三個輸入。
在各種實施例中，3輸入多數閘104包含三個輸入節點Vin1、Vin2和Vin3。在此，訊號名稱和節點名稱可以互換使用。例如，取決於句子的上下文，Vin1指節點Vin1或訊號Vin1。3輸入多數閘104還包含電容器C1、C2和C3。在此，電阻器R1、R2和R3是分別耦接到電容器C1、C2和C3的互連寄生電阻。在各種實施例中，電容器C1、C2和C3是非鐵電電容器。在一些實施例中，非鐵電電容器包含下列中之一者：介電質電容器、對電電容器或非線性介電質電容器。
介電質電容器包含第一金屬板和第二金屬板，在它們之間具有介電質。此類介電質的範例為：HfO、ABO3鈣鈦礦、氮化物、氟氧化物、氧化物等。
順電電容器包含第一金屬板和第二金屬板，在它們之間具有順電材料。在一些實施例中，將f軌道材料(例如，鑭系元素)摻雜到鐵電材料中以製造順電材料。室溫順電材料的範例包含：SrTiO3、Ba(x)Sr(y)TiO3(其中x為-0.05，而y為0.95)、HfZrO2、Hf-Si-O、La取代的PbTiO3，基於PMN-PT的弛豫鐵電體。
介電質電容器包含第一金屬板和第二金屬板，它們之間具有非線性介電質電容器。介電質常數的範圍為1.2到10000。電容器C1、C2和C3可以實現為MIM(金屬-絕緣體-金屬)電容器技術、電晶體閘極電容器，金屬電容器或電晶體電容器的混合體。
電容器C1、C2和C3的一端係耦接到共用節點cn。此共用節點係耦接到節點n1，所述節點n1係耦接到非線性極性電容器105的第一端。多數函數在共用節點cn處執行，而所得電壓係投射到電容器105上。例如，節點cn處的電流(I 1、I 2和I 3)的多數函數致使為電容器105充電的合成電流。表1顯示多數函數f(Majority Vin1, Vin2, Vin3)。
Figure 02_image001
具有FE材料的電容器(也稱為FEC)是非線性電容器，其電位V F(Q F)是其電荷的三次函數。圖1B顯示顯示FEC的特性的曲線圖120。曲線圖120是面積(100nm) 2和厚度20nm(奈米)的方塊f Pb(Zr 0.5Ti 0.5)O 3的電荷-電壓(Q-V)曲線圖。所述曲線圖顯示由虛線指示的+/-V o處的局部極值。在此，用語V c是矯頑電壓。在整個FEC上施加電位V時，僅對|V|＞V o可以明確確定其電荷。否則，FEC的電荷會受到磁滯效應的影響。
返回參考圖1A，在一些實施例中，將N個奇數個電容器耦接到單一FEC以形成多數閘。在這種情況下，N=3。FEC上測得的電荷(Q F)是多數閘的輸出。求解穩態解決方案時，將忽略寄生電阻，並假設輸入電位V i(或Vin)恆定。在這種情況下，每個線性電容器(C1、C2、C3)上的電荷為：
Figure 02_image003
在節點Cn和整個FEC 105上累加的電荷表示為：
Figure 02_image005
在此，
Figure 02_image007
是電容的總和。在極限C→∞中，實現以下方程式：
Figure 02_image009
FEC 105上的電位是由電容(例如，C1、C2和C3)加權的所有輸入電位的平均值。
當
Figure 02_image011
都相等時，
Figure 02_image013
僅僅是一個簡單的平均值。為了保證
Figure 02_image015
被很好地定義，
Figure 02_image017
的所有可能的值的大小都大於
Figure 02_image019
矯頑電位。假設二進制輸入的+/-
Figure 02_image021
，則電位的最小幅度為：
Figure 02_image023
當輸入的(N+1)/2為+
Figure 02_image021
且(N-1)/2為-
Figure 02_image021
時，會發生這種情況。接著，
Figure 02_image025
節點n1處的多數閘的輸出由圖1C表示。圖1C顯示根據一些實施例的顯示3輸入多數閘的輸出的曲線圖130。
例如，對於N=3，可能的輸入是：
Figure 02_image027
返回參照圖1A，既然電容器105是非線性極性電容器，所述電容器的其兩端被預放電到地或透過電晶體MN1和MN2被預放電到已知的預定電壓。預定電壓可以是可程式化的。預定電壓可以為正或負。在一些實施例中，提供p型電晶體以將電容器105的兩端預充電至電源電壓或另一預定電壓。預定電壓可以是可程式化的。預定電壓可以為正或負。在一些實施例中，電容器105(或節點cn和n1)的端子的預充電或預放電由時脈訊號Clk週期性地完成。所述控制可以是由控制邏輯(未顯示)產生的非時脈訊號。例如，可以每隔預定時間或可程式化時間發佈控制。在一些實施例中，電晶體MN1和MN2都接收相同的時脈訊號(例如，Clk1)。在一些實施例中，電晶體MN1接收Clk1，而MN2接收Clk2，其中Clk2不同於Clk1。例如，Clk2相對於Clk1相移。在一些實施例中，一個電晶體被用於對電容器105的兩端進行預充電或預放電。例如，電晶體MN1的汲極端耦接到電容器105的兩端，並且電晶體MN2不被使用(並且被移除)。
在一些實施例中，電容器105的非線性極性材料包含下列中之一者：鐵電(FE)材料、順電材料或非線性介電質。在各種實施例中，順電材料與FE材料相同，但具有透過不含極性失真的離子的活性鐵電離子的化學摻雜。在一些情況下，非極性離子是由p、d、f個外部軌道形成的非s軌道離子。在一些實施例中，非線性介電質與順電材料、鬆弛器和偶極玻璃相同。
在一些實施例中，將f軌道材料(例如，鑭系元素)摻雜到鐵電材料中以製造順電材料。室溫順電材料的範例包含：BaTiO3、Ba(x)Sr(y)TiO3(其中x為-0.5，而y為0.95)。
在各種實施例中，FE材料可以是任何適合的低電壓FE材料，其允許FE材料透過低電壓(例如，100毫伏)切換到其狀態。在一些實施例中，FE材料包含類型為ABO 3的鈣鈦礦，其中「A」和「B」為不同大小的兩個陽離子，並且「O」為氧，其為與兩個陽離子鍵合的陰離子。通常，A原子的尺寸大於B原子的尺寸。在一些實施例中，鈣鈦礦可以被摻雜(例如，透過La或鑭系元素)。可以適當地摻雜鈣鈦礦以實現0.3%至2%範圍內的自發畸變。例如，對於化學取代的鈦酸鉛，如Ti部位的Zr；在Ti部位的La、Nb，這些替代物的濃度應使其達到0.3%至2%範圍內的自發畸變。對於化學取代的BiFeO3、BiCrO3、BiCoO3類材料，將La或稀土置換到Bi位置可以調節自發畸變。在一些實施例中，F材料包含：SrTiO3、Ba(x)Sr(y)TiO3(其中x為-0.05，而y為0.95)、HfZrO2、Hf-Si-O、La取代的PbTiO3、基於PMN-PT的弛豫鐵電體。
在一些實施例中，FE材料包含層的堆疊，所述層包含在導電氧化物之間(或夾在它們之間)的低壓FE材料。在各種實施例中，當FE材料是鈣鈦礦時，導電氧化物是AA’BB’O 3類型的。A’是原子位點A的摻雜物，它可以是鑭系元素中的元素。B’是原子位點B的摻雜物，它可以是過渡金屬元素中的一種元素，尤其是Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn。A’可能與位點A具有相同的價數，但具有不同的鐵電極化率。
在一些實施例中，所述FE材料包含所述h-RMnO3型的六邊形鐵電體，其中R是稀土類元素，即鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)和釔(Y)。鐵電相的特徵在於層狀MnO5多面體的屈曲，伴隨著Y離子的位移，這致使了淨電極化。在一些實施例中，六邊形FE包含YMnO3或LuFeO3中的一種。在各種實施例中，當所述FE材料包含六邊形鐵電體，鄰近FE材料的導電性氧化物是A2O3(例如，氧化銦、氧化鐵)和ABO3型，其中「A」是稀土元素和B為Mn。
在一些實施例中，所述FE材料包含異常FE材料。異常鐵電體是其中主階參數是諸如原子序的應變或屈曲的階次機制的鐵電體。異常FE材料的範例分別為LuFeO3類材料或超晶格的鐵電和順電材料PbTiO3(PTO)和SnTiO3(STO)，以及分別為LaAlO3(LAO)和STO。例如，超晶格的[PTO/STO]n或[LAO/STO]n，其中「n」在1至100之間。儘管這裡參考用於儲存電荷狀態的鐵電材料描述了各種實施例，但是這些實施例也適用於順電材料。例如，可以使用順電材料而不是鐵電材料來形成各種實施例的電容器。
在一些實施例中，FE材料包含下列中之一者：鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、其氧化物或其合金氧化物。在一些實施例中，FE材料包含下列中之一者：Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含以下元素之一：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數。在一些實施例中，FE材料包含鐵酸鉍(BFO)、鋯鈦酸鉛(PZT)、具有摻雜材料的BFO或具有摻雜材料的PZT，其中所述摻雜材料是Nb或La之一，以及弛豫FE，諸如PMN-PT。
在一些實施例中，FE材料包含鐵酸鉍(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭，或來自元素週期表的鑭系的任何元素中之一者。在一些實施例中，FE材料包含鈦酸鋯(PZT)或具有摻雜材料的PZT，其中摻雜材料為La、Nb中之一者。在一些實施例中，FE材料包含弛豫鐵電體，其包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鉛鈧鈮酸(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)、鋇鈦-鋇鍶鈦(BT-BST)中之一者。
在一些實施例中，所述FE材料包含氧化鉿的形式(Hf1-x Ex Oy)，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn或Y。在一些實施例中，所述FE材料包含鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉、或鈮酸鍶鉀。
FE材料中的臨界值在極化對電壓響應中具有高度非線性的轉移函數。所述臨界值是關於a)切換轉移函數的非線性，以及b)FE切換的直角度。切換轉移函數的非線性是極化與電壓關係圖的導數的寬度。直角度由剩餘極化與飽和極化之比率來定義；完美的直角度將顯示值為1。
可以透過化學取代來適當地控制FE切換的直角度。例如，在PbTiO3中，可以透過La或Nb取代來修飾P-E(極化電場)方環，以形成S形環。可以系統地調整形狀，以最終產生非線性介電質。FE切換的直角度也可以透過FE層的粒度進行更改。與多晶FE相比，完美的磊晶、單晶FE層將顯示更高的直角度(例如，比率更接近1)。這種完美的磊晶可以透過使用晶格匹配的底部和頂部電極來實現。在一個範例中，可以使用晶格匹配的SrRuO3底部電極磊晶合成BiFeO(BFO)，產生正方形的P-E環。逐步摻雜La會降低直角度。
在一些實施例中，FE材料包含多層。例如，交替的[Bi2O2]2+層，和偽鈣鈦礦塊(Bi4Ti3O12和相關奧里維里斯(Aurivillius)相)，與厚度為n個八面體層的鈣鈦礦層都可以使用。
在一些實施例中，FE材料包含有機材料。例如，聚二氟亞乙烯(Polyvinylidene fluoride)或聚偏二氟乙烯(polyvinylidene difluoride)(PVDF)。
FE材料在兩個電極之間。這些電極是導電電極。在一些實施例中，電極是鈣鈦礦模板化導體。在這種模板化結構中，鈣鈦礦導體(諸如SrRuO3)的薄層(例如，約10nm)被塗覆在IrO2、RuO2、PdO2或PtO2(其具有非鈣鈦礦結構但導電性更高)的頂部為在低溫下生長純鈣鈦礦鐵電體提供種子或模板。在一些實施例中，當鐵電體包含六邊形鐵電體材料時，電極可以具有六邊形金屬、尖晶石或立方金屬。六邊形金屬的範例包含：PtCoO2、PdCoO2和其它銅鐵礦結構的六邊形金屬氧化物，諸如摻Al的ZnO。尖晶石的範例包含Fe3O4和LiV2O4。立方金屬的範例包含銦錫氧化物(ITO)，諸如摻Sn的In2O3。
在節點n1上生成的電荷產生作為多數閘104的輸出的電壓和電流。任何合適的驅動器106都可以驅動此輸出。例如，非FE邏輯、FE邏輯、CMOS邏輯、BJT邏輯等可以用於將輸出驅動到下游邏輯。驅動器的範例包含反相器、緩衝器、NAND閘、NOR閘、XOR閘、放大器、比較器、數位類比轉換器、類比數位轉換器等。在各種實施例中，多數閘104耦接到反相器106形成少數閘(多數反轉)，從而產生通用邏輯閘。
儘管圖1A顯示3輸入多數閘，但是可以將相同的概念擴展到多於三個輸入以形成N輸入多數閘，其中N大於2。
圖2A顯示根據一些實施例具有能夠作為AND或OR閘操作的3輸入定限閘的邏輯閘204。邏輯閘類似於邏輯閘100，但是用於移除第三輸入Vin並添加輸入Vbias。額外的輸入偏壓使得所述邏輯閘成為定限閘204。由於三個輸入Vin1、Vin2和Vbias，定限閘204被稱為3輸入定限閘。如果未將Vbias輸入計為單獨的輸入，也可以將其稱為2輸入定限閘。在各種實施例中，定限閘204包含額外的電容器Cbias，其具有耦接到節點cn的一端及耦接到Vbias的另一端。用於電容器Cbias的材料可以是與電容器C1、C2和C3相同的材料。例如，電容器Cbias包含非鐵電材料。
Vbias可以是正電壓或負電壓，這取決於定限閘204的希望邏輯函數。任何合適的訊號源都可以產生Vbias。例如，帶隙基準產生器、分壓器(諸如電阻分壓器)、數位類比轉換器(DAC)等可以產生Vbias。Vbias可以是固定的或可程式化的(或可調的)。例如，可以透過硬體(例如，熔絲、暫存器)或軟體(例如，作業系統)來調節Vbias。在一些實施例中，當Vbias為正時，節點cn處的多數函數為OR函數。例如，節點cn處的函數為OR(Vin1, Vin2, 0)。在一些實施例中，當Vbias為負時，節點cn處的多數函數為AND函數。例如，節點cn處的函數為AND(Vin1, Vin2, 1)。表2和表3總結了定限閘204的函數。
Figure 02_image029
Figure 02_image031
與過渡CMOS AND邏輯閘和OR邏輯閘相比，這裡AND函數和OR函數由電容器的網路執行。接著，節點cn處的多數或臨界值函數的輸出儲存在非線性極性電容器105中。此電容器以非揮發性形式提供邏輯的最終狀態。因此，各種實施例的邏輯閘描述了具有用於對節點cn和n1進行預放電或預充電的一個或兩個電晶體的非揮發性多輸入AND或OR閘。各種實施例的AND或OR閘的矽區域大小的維度小於傳統的AND或OR閘。儘管圖2A顯示3輸入定限閘，但是相同的概念可以擴展到多於3個輸入以形成N輸入定限閘，其中N大於2且為奇數。
圖2B顯示根據一些實施例的具有5輸入AND/OR多數閘222的邏輯閘220，其可以用作具有多數函數的AND或OR閘。用於說明5輸入AND或OR多數閘222的目的，考慮的電容是Cbias=C3=C4=C/2、C1=C和C2=C與對應的輸入電位：Vbias=V ß、Vin3=V A、Vin4=V B、Vin1=V C和Vin2=V S，其中V ß=-V O為恆定偏置電壓，其餘的是一些尚待確定V O的+/-V O二元輸入電壓。閘222具有(A AND B, C, S)的函數。在此，AND閘函數以偏置電壓為代價被吸收到多數閘中。
如果V S=V C=+V o兩者皆成立，則不管V A、V B，都希望輸出的大小大於V c。對於V A=V B=-V O，平均電位表示為：
Figure 02_image033
如果V A=V B=+V 0且V c=Vd=-V O，則實現以下方程式：
Figure 02_image035
為了檢查AND運算的等效性，考慮V A=-V B=V O，則
Figure 02_image037
如所設計的，僅當V A=V B=+V O時，閘222才產生正輸出。根據一些實施例，進一步觀察到，透過設置V O＞7V c，所有輸出都大於V C。
在此，AND函數在Vin3和Vin4之間執行，並且得到的輸出被用於執行具有Vin1和Vin2的多數函數，其描述為：Majority(Vin3 AND Vin4, Vin1, Vin2)。表4說明了AND多數閘222的真值表。
Figure 02_image039
在OR多數函數的情況下，在Vin3和Vin4之間執行OR函數，並且將所得的輸出用於對Vin1和Vin2執行多數函數，其描述為：Majority(Vin3 OR Vin4, Vin1, Vin2)。表5顯示OR多數閘222的真值表。
Figure 02_image041
邏輯閘222可以根據Vbias的偏置值執行AND多數和OR多數函數。在此，僅使用可被濃縮為用於將節點cn和n1預充電或預放電的單一電晶體的兩個電晶體(MN1和MN2)，同時實現AND多數和OR多數的複雜函數。
在各種實施例中，耦接到反相器106的多數閘222形成少數定限閘(多數反相臨界值)，從而產生通用邏輯閘。
圖3A顯示根據一些實施例的分別顯示圖1B的3輸入多數閘的操作的波形300。圖3A顯示輸入Vin1、Vin2和Vin3的多數函數。
圖3B-E顯示根據一些實施例的分別顯示具有不同的Vbias值的5輸入定限閘的操作的波形320、330、340和350。
圖4A顯示根據一些實施例的組合邏輯400，其包含具有耦接到反相器或緩衝器的3輸入多數閘的3D(三維)圖的圖1B的邏輯閘。在此範例中，電容器C1(401)、C2(402)和C3(403)是MIM電容器，其分別在其第一端上從緩衝器或驅動器101、102和103分別接收輸入Vin1、Vin2和Vin3。然而，可以使用其它類型的電容器。例如，金屬和電晶體的混合可以用來實現電容器。電容器C1(401)、C2(402)和C3(403)的第二端耦接到共用節點互連404。驅動器101、102和103的輸出分別為Vin1d、Vin2d和Vin3d。互連404可以在任何合適的金屬層上。在一些實施例中，互連404包含以下材料中的一或多種：Cu、Al、Ag、Au、Co或W。在一些實施例中，電容器C1(401)、C2(402)和C3(403)被形成在晶粒的後端。在一些實施例中，電容器C1(401)、C2(402)和C3(403)被形成在晶粒的前端。互連404被耦接到非線性極性電容器105的第一端。在此範例中，電容器105包含鐵電材料，因此被標記為C FE。然而，本文描述的其它非線性極性材料可以用於製造電容器105。電容器105的第二端耦接到節點n1。
在一些實施例中，電容器105是柱狀電容器。柱狀電容器的高度比其寬度高，並且可以在z方向上進行緊湊的佈局。在一個實施例中，電容器C1(401)、C2(402)和C3(403)被製造在柱狀電容器之下或下方，以形成垂直多數閘104。
圖4B顯示根據一些實施例的組合邏輯420，其包含具有耦接到2輸入NAND閘的輸入的兩個3輸入多數閘的3D視圖的圖1B的邏輯閘。在此範例中，兩個多數閘提供輸入給NAND閘425。第一多數閘包含耦接到節點401a的電容器C1a(401a)、C2a(402a)及C3a(403a)，以及耦接到節點404a和節點n1a的電容器105a。節點n1a耦接到NAND閘425的第一輸入。電容器C1a(401a)、C2a(402a)和C3a(403a)的輸入可以來自相同的驅動器或不同的驅動器。驅動器101a、102a和103a的輸入分別為Vin1、Vin2和Vin3。驅動器101a、102a和103a的輸出分別為Vin1d、Vin2d和Vin3d。電晶體MN1a和MN2a將節點404a和n1a預放電。如本文所述，取代兩個電晶體，可以使用一個電晶體對節點401a和n1a進行預放電。在一些實施例中，電晶體MN1a和MN1a分別由Clk1a和Clk2a控制。在此，Clk2a可以與Clk1a相同或不同。例如，Clk2a相對於Clk1a相移。電容器105a是非線性極性電容器，其可以包含鐵電材料、順電材料和非線性介電質之一。
第二多數閘包含耦接到節點401b的電容器C1b(401b)、C2b(402b)和C3b(403b)，以及耦接到節點404b和節點n1b的電容器105b。節點n1b耦接到NAND閘425的第二輸入。電容器C1b(401b)、C2a(402b)和C3a(403b)的輸入可以來自相同的驅動器或不同的驅動器。驅動器101b、102b和103b的輸入分別是Vin4、Vin5和Vin6。驅動器101b、102b和103b的輸出分別是Vin4d、Vin5d、和Vin6d。電晶體MN1b和MN2b將節點404b和n1b預放電。如本文所述，取代兩個電晶體，可以使用一個電晶體對節點401b和n1b進行預放電。在一些實施例中，電晶體MN1b和MN1b分別由Clk1b和Clk2b控制。在此，Clk2b可以與Clk1b相同或不同。例如，Clk2b相對於Clk1b相移。電容器105b是非線性極性電容器，其可以包含鐵電材料、順電材料和非線性介電質之一。
在一些實施例中，用於將節點404a、404b、n1a和n1b預充電或放電的多個電晶體在多數閘之間共用。在一些實施例中，將節點404a、404b、n1a和n1b預充電或放電的一個電晶體在多數閘之間共用。因此，實現了進一步的佈局和功率降低。雖然顯示的每個電容器都與獨立的驅動器相關，但一個驅動器可以驅動相同或不同多數閘的多個電容器。
圖4C顯示根據一些實施例的組合邏輯430，其包含具有耦接到2輸入NOR閘的輸入的兩個3輸入多數閘的3D視圖的圖1B的邏輯閘。邏輯閘430類似於邏輯閘420，但是用於以NOR閘435取代NAND閘425。可以使用其它邏輯閘取代NOR閘435。例如，XOR閘、XNOR閘或可以用於驅動輸出n1a和n1b的任何其它合適的閘。
圖4D顯示根據一些實施例的組合邏輯440，其包含具有耦接到多輸入多工器的輸入的多個3輸入多數閘和一般邏輯閘的3D視圖的圖1B的邏輯閘。與圖4A相比，這裡的輸出驅動器是n對1多工器445。多工器445的輸入被耦接到參照圖4A至4B描述的多數閘、其它多數閘(MG)446、定限閘、傳統組合邏輯(CL)447。因此，可以將混合了不同邏輯技術的架構一起使用，並且可以使用選擇訊號進行選擇。
圖5A顯示根據一些實施例的組合邏輯500，其包含具有耦接到反相器或緩衝器的3輸入定限閘的3D視圖的圖2A的邏輯閘的簡化版本。在此，3輸入定限閘204類似於圖4A的多數閘，但是用於移除電容器C3及其相關的輸入並添加由Vbias偏置的額外電容器501 Cbias。Vbias可以為正或負。參照圖2和圖4A描述的各種實施例在此適用。
圖5B顯示根據一些實施例的組合邏輯520，其包含具有耦接到2輸入NAND閘的輸入的兩個3輸入定限閘的3D視圖的圖2A的邏輯閘的簡化版本。在此，圖4B的兩個3輸入定限閘被兩個3輸入定限閘取代。每個定限閘具有其關聯的電容器501。例如，第一定限閘具有耦接至Vbias1的電容器501a，而第二定限閘具有耦接至Vbias2的電容器501b。Vbias1和Vbias2可以是相同或不同的值，具體取決於所需的邏輯。參照圖2A和圖4B描述的各種實施例在此適用。
圖5C顯示根據一些實施例的組合邏輯530，其包含具有耦接到2輸入NOR閘的輸入的兩個3輸入定限閘的3D視圖的圖2A的邏輯閘的簡化版本。在此，圖4B的兩個3輸入定限閘被兩個3輸入定限閘取代。每個定限閘具有其關聯的電容器501。例如，第一定限閘具有耦接至Vbias1的電容器501a，而第二定限閘具有耦接至Vbias2的電容器501b。Vbias1和Vbias2可以是相同或不同的值，取決於所需的邏輯。參照圖2A和圖4C描述的各種實施例在此適用。
圖5D顯示根據一些實施例的組合邏輯540，其包含具有耦接到多輸入多工器的輸入的多個3輸入多數閘和一般邏輯閘的3D視圖的圖2B的邏輯閘。與圖5A相比，這裡的輸出驅動器是n對1多工器445。多工器445的輸入被耦接到參照圖5A至5B描述的定限閘、其它多數閘(MG)446、定限閘、傳統組合邏輯(CL)447。因此，可以將混合了不同邏輯技術的架構一起使用，並且可以使用選擇訊號進行選擇。
圖6A分別顯示根據一些實施例的3輸入多數閘的自上而下佈局600和對應的橫截面610。佈局600顯示具有兩個最小尺寸的電晶體MN1和MN2的節距的3輸入多數閘的緊湊佈局。在一些實施例中，非鐵電電容器C1、C2和C3以及非線性極性電容器(FE cap)位於同一組的層中。例如，在金屬層1(M1)到金屬層2(M2)的通孔處放置非鐵電電容器C1、C2和C3，以及非線性極性電容器(FE cap)。
在一些實施例中，非鐵電電容器C1、C2和C3以及非線性極性電容器(FE cap)位於不同組的層中。例如，在電容器C1、C2和C3的上方或下方形成FE cap。
電晶體M1和M2在晶粒的前端。輸入Vin1、Vin2和Vin3在M2上。共用節點cn(也稱為電荷整合層或節點)在M1上，而節點n1在M2上。電荷節點cn可以由線性電容器(C1、C2、C3)和/或非線性極性電容器104共用。電荷節點cn具有耦接到地或另一個預定電壓節點的一或多個電晶體。雖然將非鐵電電容器C1、C2和C3以及非線性極性電容器(FE cap)放置在M1-via-M2的位置，接著可以將其進一步放置在晶粒的後端。例如，可以將非鐵電電容器C1、C2和C3以及非線性極性電容器(FE cap)放置在M4-via-M5或更高的位置。因此，釋放了較低的金屬層以路由其它訊號。
電晶體MN1和/或MN2可以是平面或非平面電晶體。在一些實施例中，可以在前端或後端中形成電晶體MN1和/或MN2。在一些實施例中，MN1和/或MN2是堆疊的電晶體。在一些實施例中，在前端或後端中形成非鐵電電容器C1、C2和C3以及非線性極性電容器(FE cap)中的一或多個。而電晶體MN1和MN2被顯示為n型電晶體，其可以被p型電晶體取代。在那種情況下，節點cn和n1被預充電到預定或可程式化的電壓。這裡的電晶體可以是方線矩形帶電晶體、環繞式閘極圓柱形電晶體、穿隧FET(TFET)、鐵電FET(FeFETs)、雙極電晶體(BJT)、BiCMOS或實現電晶體功能的其它裝置，例如碳奈米管或自旋電子裝置。在一些實施例中，電晶體是一般的金屬氧化物半導體(MOS)電晶體或其衍生物，包含三閘極和FinFET電晶體。雖然MOSFET具有對稱源極和汲極端，TFET裝置具有不對稱的源極和汲極端。
電晶體MN1和MN2係形成在基板601中/上，並且包含各自的源極602、汲極603、通道區域604、源極接點608a、汲極接點608b和閘極，其包含閘極介電質605、閘極襯墊606a和606b；閘極金屬607。
基板601包含合適的半導體材料，諸如：單晶矽、多晶矽和絕緣體上矽(SOI)。在一個實施例中，基板101包含其它半導體材料，諸如：Si、Ge、SiGe或合適的III-V族或III-N族化合物。基板101還可以包含半導體材料、金屬、摻雜物和半導體基板中常見的其它材料。
在一些實施例中，每個電晶體的源極區域602和汲極區域603是係在基板601內鄰近於電晶體的閘極堆疊形成。通常使用蝕刻/沉積程序或佈植/擴散程序來形成源極區域602和汲極區域603。
在蝕刻/沉積程序中，可以首先蝕刻基板601以在源極602和汲極603區域的位置處形成凹槽。接著可以進行磊晶沉積程序以用於製造源極區域602和汲極區域603的材料來填充凹槽。在佈植/擴散程序中，諸如硼、鋁、銻、磷或砷的摻雜物可以被離子佈植到基板，以形成源極區域602和汲極區域603。活化摻雜物並使其進一步擴散到基板601的退火程序通常跟隨著離子佈植程序。
在一些實施例中，金屬和/或金屬合金中的一或多層被用於形成源極區域602和汲極區域603。在一些實施例中，源極區域602和汲極區域603使用諸如鍺或合適的III-V族化合物的一或多種替代半導體材料被形成。在一些實施例中，使用諸如矽鍺或碳化矽的矽合金來製造源極區域602和汲極區域603。在一些實施例中，磊晶沉積的矽合金原位摻雜有諸如硼、砷或磷的摻雜物。
根據一些實施例，用於通道區域604的半導體材料可以具有與基板601相同的材料。在一些實施例中，通道區域640包含Si、SiGe、Ge和GaAs之一。
閘極介電質層605可以包含一層或層的堆疊。一或多個層可包括高k介電質材料、氧化矽、及/或二氧化矽(SiO 2)。高k介電質材料可包括諸如以下元素：鋅、鈮、鈧、貧釔、鉿、矽、鍶、氧、鋇、鈦、鋯、鉭、鋁、及鑭。可用在閘極介電質層中的高k材料的一範例包括：鉛鋅鈮酸鹽、氧化鉿、鉛鈧鉭氧化物、矽酸鉿氧化合物、氧化釔、氧化鋁、氧化鑭、鋇鍶鈦氧化物、鋁鑭氧化物、氧化鈦、氧化鋯、氧化鉭、及氧化矽鋯。在一些實施例中，當使用高k材料時，在閘極介電質層605上使用退火製程，以改善其品質。
在一些實施例中，一對間隔物層(側壁間隔物)606a/b可被形成在閘極堆疊的相對側，該閘極堆疊支撐著閘極堆疊。該對間隔物層606a/b係從一材料形成，諸如：氮氧化矽、氮化矽、摻雜碳的氮化矽、或碳化矽。用於形成側壁間隔物之製程為本領域眾所周知的，並且通常包括沉積和蝕刻製程操作。在一些實施例中，可使用複數個間隔物對。例如，可以在閘極堆疊的相對側上形成兩對、三對或四對側壁間隔物。
閘極金屬層607可包含P型功函數金屬或N型功函數金屬中的至少一者，其取決電晶體是p型或n型電晶體。閘極金屬層607可包含兩或多個金屬層的堆疊，其中一或多個金屬層係功函數金屬層並且至少一金屬層係導電填充層。
對於n型電晶體，可用於閘極金屬層607的金屬包括：碳化鋁、碳化鉭、碳化鋯、及碳化鉿。在一些實施例中，對於用於n型電晶體的閘極金屬層607的金屬包括：鋁、鉿、鋯、鈦、鉭、及其合金。一n型金屬層將能夠形成具有約3.9eV至約4.2eV之間的一功函數的n型閘極金屬層607。在一些實施例中，金屬層607包括下列中的一者：TiN、TiSiN、TaN、Cu、Al、Au、W、TiSiN、或Co。在一些實施例中，金屬層107包括下列中的一或多者：Ti、N、Si、Ta、Cu、Al、Au、W、或Co。
對於p型電晶體，用於閘極金屬層607的金屬包括但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物。導電氧化物的一範例包括釕氧化物。一p型金屬層將能夠形成具有約4.9eV至約5.2eV之間的一功函數的p型閘極金屬層607。
任何合適的材料都可以用於汲極和源極接點608a/b以及通孔609a/b。例如，可以將Ti、N、Si、Ta、Cu、Al、Au、W、或Co中的一或多者用於汲極和源極接點608a/b以及通孔609a/b。閘極電極607可以直接或透過通孔和金屬層616和617分別連接到Clk1和CLk2。節點n1連接到另一個邏輯。驅動器(未顯示)驅動節點Vin1、Vin和Vin3上的訊號。
圖6B分別顯示根據一些實施例的3輸入定限閘的自上而下佈局620和對應的橫截面660。圖6B類似於圖6A，但是用Vbias取代Vin3並且用Cbias取代C3。
圖6A-B的橫截面使用順序的半導體金屬處理來製造。此程序包含形成閘控半導體裝置，例如FinFET、奈米線FET、TFET等。功能極性材料(例如C1、C2、C3、FE Cap)、線性介電質、非線性介電質、FE、順電性被插入通孔0、通孔1、通孔2等之一中。在一些實施例中，可以將功能極性材料插入保留用於金屬互連層的層中。功能極性材料的任一板都透過時脈或閘控電晶體連接到已知的電壓節點。在互連層中形成共用電容器的電極之一或功能極性材料的電荷積分節點。極性材料的通孔可以放置在靠近導電通孔的位置。這不同於傳統的記憶體整合。導電通孔與極性材料通孔的緊密整合為邏輯和電路設計提供了靈活性。通孔的形成是透過自動對準的後段整合完成的，在某些情況下，使用EUV(極紫外)微影技術。在一些實施例中，極性功能材料(例如，非線性介電質、順電、FE)與電容器C1、C2和C3共置在同一互連層中。在一些實施例中，極性功能材料(例如，非線性介電質、順電、FE)不與電容器C1、C2和C3共置在同一互連層中。極性材料與CMOS(或其它技術)邏輯電路106(例如，NAND、NOR、緩衝器、反相器)的閘極接觸。FE cap105還包含具有導電互擴散阻擋層、模板起始劑、極性材料和其它功能層的材料堆疊。FE cap105可以使用導電基座和絕緣保護側壁。
圖7顯示根據一些實施例的使用低壓邏輯閘的系統單晶片(SOC)700。SOC 700包含具有靜態隨機存取記憶體(SRAM)或基於FE的隨機存取記憶體FE-RAM或任何其它合適的記憶體的記憶體701。記憶體可以是非揮發性(NV)或揮發性記憶體。記憶體701還可以包含用以控制記憶體702的邏輯703。例如，寫入和讀取驅動器是邏輯703的一部分。這些驅動器和其它邏輯係使用各種實施例的多數或定限閘實現。所述邏輯可以包含多數或定限閘和傳統邏輯(例如，基於CMOS的NAND、NOR等)。
SOC還包含記憶體I/O(輸入-輸出)介面704。介面可以是雙倍資料速率(DDR)相容介面或與處理器進行通訊的任何其它合適的介面。SOC 700的處理器705可以是單核心或多核心處理器。處理器705可以是通用處理器(CPU)、數位訊號處理器(DSP)或特殊應用積體電路(ASIC)處理器。在一些實施例中，處理器705是人工智慧(AI)處理器(例如，專用AI處理器、配置成AI處理器的圖形處理器)。
AI是硬體和軟體計算的廣泛領域，其中對資料進行分析、分類，接著做出關於資料的決定。例如，隨著時間的流逝，使用大量資料來訓練描述用於一或多個特定屬性的資料分類的模型。訓練模型的程序需要大量的資料和分析資料的處理能力。訓練模型時，將根據模型的輸出修改權重或權重因子。透過反覆分析資料並修改權重以獲得預期結果，一旦將模型的權重計算到較高的可信度(例如95%或更高)，就將模型視為「經訓練的」。接著使用這種具有固定權重的經訓練的模型來做出有關新資料的決策。訓練模型，接著將經訓練的模型用於新資料是硬體密集型活動。在一些實施例中，AI處理器405減少了計算訓練模型和使用訓練模型的等待時間，這減少了這種AI處理器系統的功率消耗。
處理器705可以耦接到許多其它小晶片，這些小晶片可以與SOC 700在同一晶粒，也可以在單獨的晶粒。這些小晶片包含連接電路706、I/O控制器707、電源管理708和顯示系統709以及周邊連接710。
連接706表示用於與其它裝置通訊的硬體裝置和軟體元件。連接706可以支援各種連接電路和標準。例如，連接706可以支援GSM(全球行動通訊系統)或變體或衍生物、CDMA(分碼多重存取)或變體或衍生物、TDM (分時多工)或變體或衍生物、第三代合作夥伴計劃(3GPP)通用行動電信系統(UMTS)系統或變體或衍生物、3GPP長期演進(LTE)系統或變體或衍生物、3GPP LTE進階(LTE-A)系統或變體或衍生物、第五代(5G)無線系統或變體或衍生物、5G行動網路系統或變體或衍生物、5G新無線電(NR)系統或變體或衍生物或其它蜂巢式服務標準。在一些實施例中，連接706可以支援非蜂巢式標準，諸如WiFi。
I/O控制器707表示與使用者互動有關的硬體裝置和軟體元件。I/O控制器707可操作為管理作為音訊子系統和/或顯示子系統的一部分的硬體。例如，透過麥克風或其它音訊裝置的輸入可以為SOC 700的一或多個應用程式或功能提供輸入或命令。在一些實施例中，I/O控制器707顯示用於連接到SOC 700的額外裝置的連接點，使用者可以透過所述連接點與系統互動。例如，可以連接到SOC 700的裝置可能包含麥克風裝置、揚聲器或立體聲系統、視訊系統或其它顯示裝置、鍵盤或小鍵盤裝置或其它與特定應用程式一起使用的I/O裝置，如讀卡器或其它裝置。
電源管理708表示執行電源管理操作的硬體或軟體，例如，至少部分地基於從電源測量電路、溫度測量電路、電池的充電程度和/或可用於電源管理的任何其它合適的資訊接收的測量結果。透過使用各種實施例的多數和定限閘，在這些邏輯的輸出處實現了非揮發性。因此，功率管理708可以將這種邏輯置於低功率狀態，而不必擔心遺失資料。電源管理可以根據SOC 700的一個或所有元件的進階配置和電源介面(ACPI)規範來選擇電源狀態。
顯示系統709代表硬體(例如顯示裝置)和軟體(例如驅動器)元件，這些元件為使用者提供視覺和/或觸覺顯示以與處理器705進行互動。在一些實施例中，顯示系統709包含向使用者提供輸出和輸入的觸控螢幕(或觸控板)裝置。顯示系統709可以包含顯示介面，其中包含用於對使用者提供顯示的特定螢幕或硬體裝置。在一些實施例中，所述顯示介面包含與處理器705分開的邏輯以執行與所述顯示相關的至少一些處理。
周邊連接710可以表示用於連接到諸如印表機、充電器、相機等周邊裝置的硬體裝置和/或軟體裝置。周邊連接710表示支援通訊協定，例如，PCIe(快捷周邊元件互連)、USB(通用串列匯流排)、霹靂(Thunderbolt)、高階析度多媒體介面(HDMI)、火線等。
參照說明書中的「實施例」、「一實施例」、「一些實施例」、或「其它實施例」指的是與實施例有關所描述之特別特徵、結構、或特性可被包括在至少一些實施例中，但不一定為所有實施例。不同表現形式之「實施例」、「一實施例」、或「一些實施例」不一定全指相同的實施例。如果說明書說明組件、特徵、結構、或特性包括「可(may)」、「可能(might)」，或「可以(could)」，那特別的組件、特徵、結構、或特性不要求被包括。如果說明書或申請專利範圍中指出「一」或「一個」元件，其不代表僅有一個元件。如果說明書或申請專利範圍中指出「額外的」元件，其並不排除存在一個以上額外的元件。
再者，特定特徵、結構、功能或特性可以任何合適的方式結合在一或多個實施例中。例如，第一實施例可與第二實施例可在任何地方被結合，與兩個實施例關聯的獨特的特徵、結構、功能或特性為不互斥的。
雖然本揭露已經與其特定實施例一同描述，鑑於前面的描述，此種實施例的許多替代、修改及變化對本發明領域技術之熟悉者而言將會是顯而易見的。本揭露的實施例意圖包含關於所附的申請專利範圍的最廣範疇之所有如此之替代、修改及變化。
此外，為了說明和討論的簡潔及不模糊本揭露，連接至積體電路(IC)晶片及其它組件的已知電源/接地可或可能不顯示在所呈現的圖式內。再者，為了避免模糊本揭露，配置可以方塊圖的形式被顯示，以及鑑於關於如此之方塊圖配置的實施詳情係高度取決於本揭露將被實施(即，如此之詳情應在本發明所屬領域具通常知識者的視界內)之平台內的事實。其中為了描述本揭露的範例實施例而被提出之特定細節(例如，電路)，對本發明所屬領域具通常知識者而言，本揭露可不以這些特定細節或這些特定細節的變化來被實踐將會是顯而易見的。敘述因此被視為說明性而非限制性。
提供下列範例來說明各種實施例。該等範例可與其它範例組合。如此一來，各種實施例可與其它實施例組合，而不需改變本發明的範圍。
範例1：一種設備，包含：節點；第一電容器，其具有用以接收第一輸入的第一端，以及耦接到所述節點的第二端；第二電容器，其具有用以接收第二輸入的第一端，以及耦接到所述節點的第二端；第三電容器，其具有用以接收第三輸入的第一端，以及耦接到所述節點的第二端；邏輯，其具有輸入和輸出；以及電容器，其包含非線性極性材料，其中所述電容器包含耦接到所述節點的第一端和耦接到所述邏輯的所述輸入的第二端。
範例2：如範例1的設備，其中所述第一電容器、所述第二電容器和所述第三電容器為非鐵電電容器。
範例3：如範例2的設備，其中所述非鐵電電容器包含下列中之一者：介電質電容器、順電電容器或非線性介電質電容器。
範例4：如範例1的設備，包含：第一電晶體，其耦接到所述節點，其中第一電晶體可由第一時脈控制；以及第二電晶體，其耦接到所述邏輯的所述輸入，其中所述第二電晶體可由第二時脈控制。
範例5：如範例4的設備，其中所述第二時脈不同於所述第一時脈。
範例6：如範例4的設備，其中所述第二時脈與所述第一時脈相同。
範例7：如範例4的設備，其中所述第二時脈為所述第一時脈的反相。
範例8：如範例1的設備，包含：第一驅動器，其用以產生所述第一輸入；第二驅動器，其用以產生所述第二輸入；以及第三驅動器，其用以產生所述第三輸入。
範例9：如範例5的設備，其中所述第一驅動器、所述第二驅動器和所述第三驅動器包含CMOS電晶體。
範例10：如範例1的設備，其中所述邏輯包含下列中之一或多者：緩衝器、CMOS反相器、NAND閘、NOR閘、多工器。
範例11：如範例1的設備，其中所述第一電容器、所述第二電容器和所述第三電容器包含下列中之一者：金屬-絕緣體-金屬(MIM)電容器、電晶體閘極電容器、金屬和電晶體的混合電容器；包含順電材料的電容器；非線性介電質電容器或線性介電質電容器。
範例12：如範例1的設備，其中所述非線性極性材料包含下列中之一者：鐵電材料、順電材料或非線性介電質。
範例13：如範例12的設備，其中所述鐵電材料包含下列中之一者：鉍鐵氧體(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭或元素週期表中鑭系元素中之一者；鈦酸鉛鋯(PZT)或具有摻雜材料的PZT，其中所述摻雜材料為La、Nb中之一者；弛豫鐵電體包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鉛鈧鈮酸(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)、鋇鈦-鋇鍶鈦(BT-BST)中之一者；鈣鈦礦包含下列中之一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六邊形鐵電體包含下列中之一者：YMnO3或LuFeO3；h-RMnO3型的六邊形鐵電體，其中R為稀土元素，即鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)，其氧化物或其合金氧化物；氧化鉿的形式(Hf1-x Ex Oy)，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或 Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含以下元素之一：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數；鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉、或鈮酸鍶鉀；或異常鐵電體包含下列中之一者：[PTO/STO]n或[LAO/STO]n，其中「n」在1到100之間。
範例14：如範例1的設備，其中所述包含非線性極性材料的電容器位於晶粒的後端，以及其中所述邏輯位於所述晶粒的前端。
範例15：如範例1的設備，其中所述第一輸入、所述第二輸入和所述第三輸入為數位輸入、類比輸入或其組合。
範例16：一種設備，包含：第一驅動器、第二驅動器和第三驅動器，其分別用以產生第一數位訊號、第二數位訊號和第三數位訊號；第一非鐵電電容器、第二非鐵電電容器和第三非鐵電電容器，其分別用以接收所述第一數位訊號、所述第二數位訊號和所述第三數位訊號；節點，其用以將所述第一非鐵電電容器、所述第二非鐵電電容器和所述第三非鐵電電容器的電荷相加；鐵電電容器，其用以儲存所述相加後的電荷；以及CMOS邏輯，其用以驅動所述鐵電電容器的電壓。
範例17：如範例16的設備，包含：第一下拉裝置，其用以將所述節點放電；以及第二下拉裝置，其用以將所述CMOS邏輯的輸入放電。
範例18：一種設備，包含：第一電路，其用以接收至少三個數位訊號並且對於所述至少三個數位訊號施加線性求和，並且產生相加後的輸出；以及裝置，其用以接收所述相加後的輸出並且經由非線性極性材料施加非線性函數，其中所述裝置用以產生相較於所述相加後的輸出的非線性輸出；以及第三電路，其用以將所述非線性輸出轉換為數位輸出。
範例19：如範例18的設備，其中所述第一電路包含用以分別接收所述至少三個數位訊號的第一非鐵電電容器、第二非鐵電電容器和第三非鐵電電容器。
範例20：如範例18的設備，其中非線性極性材料儲存所述相加後的輸出，其中所述非線性極性材料包含下列中之一者：鐵電材料、順電材料或非線性介電質。
範例21：如範例18的設備，其中所述第三電路包含下列中之一者：緩衝器、反相器、NAND閘或NOR閘或多工器。
範例22：一種系統，包含：處理器；通訊地耦接到所述處理器的通訊介面；以及耦接到所述處理器的記憶體，其中所述處理器包含多數閘邏輯，所述多數閘邏輯包含：節點；第一電容器，其具有用以接收第一數位輸入的第一端，以及耦接到所述節點的第二端；第二電容器，其具有用以接收第二數位輸入的第一端，以及耦接到所述節點的第二端；第三電容器，其具有用以接收第三數位輸入的第一端，以及耦接到所述節點的第二端；以及電容器，其包含鐵電材料，其中所述電容器包含耦接到所述節點的第一端；其中所述處理器包含：邏輯，其具有輸入和輸出，其中所述電容器包含耦接到所述邏輯的所述輸入的第二端。
範例23：如範例22的系統，其中所述處理器是加速器或人工智慧(AI)處理器之一。
範例24：如範例22的系統，包含：用以產生所述第一數位輸入的第一布林(Boolean)驅動器；用以產生所述第二數位輸入的第二布林驅動器；以及用以產生所述第三數位輸入的第三布林驅動器。
摘要被提供為將允許讀者確定本技術公開的性質和要點。摘要是在能被了解其將不被用來限制申請專利範圍的範圍和意義被提交。下面的申請專利範圍由此被結合到詳細描述中，每個申請專利範圍本身作為單獨的實施例。
100:邏輯閘 101:驅動器 102:驅動器 103:驅動器 104:3輸入多數閘 105:非線性極性電容器 106:邏輯閘 C1:電容器 C2:電容器 C3:電容器 R1:電阻器 R2:電阻器 R3:電阻器 Vin1:輸入訊號 Vin2:輸入訊號 Vin3:輸入訊號 I1:電流 I2:電流 I3:電流 cn:共用節點 n1:節點 clk1:時脈訊號 clk2:時脈訊號 MN1:電晶體 MN2:電晶體 120:曲線圖 130:曲線圖 204:定限閘 220:邏輯閘 222:5輸入AND/OR多數閘 Vin4:輸入電位 Vbias:輸入電位 Vc:輸入電位 400:組合邏輯 401:電容器 402:電容器 403:電容器 404:互連 Vin1d:驅動器的輸出 Vin2d:驅動器的輸出 Vin3d:驅動器的輸出 CFE:電容器 420:組合邏輯 425:NAND閘 101a:驅動器 102a:驅動器 103a:驅動器 105a:電容器 401a:電容器 402a:電容器 403a:電容器 404a:節點 MN1a:電晶體 MN2a:電晶體 Vin5:驅動器的輸入 Vin6:驅動器的輸入 101b:驅動器 102b:驅動器 103b:驅動器 105b:電容器 401b:電容器 402b:電容器 403b:電容器 404b:節點 Vin4d:驅動器的輸出 Vin5d:驅動器的輸出 Vin6d:驅動器的輸出 435:NOR閘 445:多工器 446:多數閘(MG) 447:組合邏輯(CL) C1a:電容器 C2a:電容器 C3a:電容器 C1b:電容器 C2b:電容器 C3b:電容器 n1a:節點 n1b:節點 500:組合邏輯 501:電容器 501b:電容器 520:組合邏輯 530:組合邏輯 540:組合邏輯 501a:電容器 501b:電容器 600:佈局 601:基板 602:源極 603:汲極 604:通道區域 605:閘極介電質 606a:閘極襯墊 606b:閘極襯墊 607:閘極金屬層 608a:源極接點 608b:汲極接點 609a:通孔 609b:通孔 610:橫截面 616:通孔 617:金屬層 660:橫截面 700:系統單晶片(SOC) 701:記憶體 702:記憶體 703:邏輯 704:記憶體I/O(輸入-輸出)介面 705:處理器 706:連接電路 707:I/O控制器 708:電源管理 709:顯示系統 710:周邊連接
將從下面給出的詳細描述和從本揭露的實施例的附圖更全面地理解本揭露的實施例，然而，不應當被認為將本揭露限制於具體實施例，而是僅供解釋和理解。
[圖1A]顯示根據一些實施例的具有3輸入多數閘的邏輯閘。
[圖1B]顯示顯示鐵電電容器的特性的曲線圖。
[圖1C]顯示根據一些實施例的顯示3輸入多數閘的輸出的曲線圖。
[圖2A]顯示根據一些實施例的可作為AND或OR閘操作的具有3輸入定限閘的邏輯閘。
[圖2B]顯示根據一些實施例的可作為具有多數函數的AND或OR閘操作的具有5輸入多數閘的邏輯閘。
[圖3A]顯示顯示圖1B的3輸入多數閘的操作的波形。
[圖3B-E]顯示根據一些實施例的分別顯示具有不同的Vbias值的5輸入定限閘的操作的波形。
[圖4A]以耦接到反相器或緩衝器的3輸入多數閘的3D(三維)視圖顯示根據一些實施例的包含圖1B的邏輯閘的組合邏輯。
[圖4B]以耦接到2輸入NAND閘的輸入的兩個3輸入多數閘的3D視圖顯示根據一些實施例的包含圖1B的邏輯閘的組合邏輯。
[圖4C]以耦接到2輸入NOR閘的輸入的兩個3輸入多數閘的3D視圖顯示根據一些實施例的包含圖1B的邏輯閘的組合邏輯。
[圖4D]以耦接到多輸入多工器的輸入的多個3輸入多數閘和一般邏輯閘的3D視圖顯示根據一些實施例的包含圖1B的邏輯閘的組合邏輯。
[圖5A]以耦接到反相器或緩衝器的3輸入定限閘的3D視圖顯示根據一些實施例的包含圖2A的邏輯閘的組合邏輯。
[圖5B]以耦接到2輸入NAND閘的輸入的兩個3輸入定限閘的3D視圖顯示根據一些實施例的包含圖2A的邏輯閘的組合邏輯。
[圖5C]以耦接到2輸入NOR閘的輸入的兩個3輸入定限閘的3D視圖顯示根據一些實施例的包含圖2A的邏輯閘的組合邏輯。
[圖5D]以耦接到多輸入多工器的輸入的多個3輸入定限閘和一般邏輯閘的3D視圖顯示根據一些實施例的包含圖2A的邏輯閘的組合邏輯。
[圖6A]分別顯示根據一些實施例的3輸入多數閘的自上而下佈局和對應的橫截面。
[圖6B]分別顯示根據一些實施例的3輸入定限閘的自上而下佈局和對應的橫截面。
[圖7]顯示根據一些實施例的使用低壓邏輯閘的系統單晶片(SOC)。
101:驅動器 102:驅動器 103:驅動器 104:3輸入多數閘 105:非線性極性電容器 106:邏輯閘 400:組合邏輯 401:電容器 402:電容器 403:電容器 404:互連 C1:電容器 C2:電容器 C3:電容器 MN1:電晶體 MN2:電晶體 Vin1:輸入訊號 Vin1d:驅動器的輸出 Vin2:輸入訊號 Vin2d:驅動器的輸出 Vin3:輸入訊號 Vin3d:驅動器的輸出 n1:節點

Claims (21)

  1. 一種具有多數邏輯閘的設備，包含：節點；第一電容器，其具有用以接收第一輸入的第一端，以及耦接到所述節點的第二端；第二電容器，其具有用以接收第二輸入的第一端，以及耦接到所述節點的第二端；第三電容器，其具有用以接收第三輸入的第一端，以及耦接到所述節點的第二端；邏輯，其具有輸入和輸出，其中所述邏輯係耦接到電源供應或接地；電容器，其包含非線性極性材料，其中所述電容器包含耦接到所述節點的第一端和耦接到所述邏輯的所述輸入的第二端，其中所述第一電容器、所述第二電容器和所述第三電容器為非鐵電電容器；第一電晶體，其耦接到所述節點和所述接地，其中所述第一電晶體可由第一控制來控制；以及第二電晶體，其耦接到所述邏輯的所述輸入和所述接地，其中所述第二電晶體可由第二控制來控制。
  2. 如請求項1的設備，其中所述非鐵電電容器包含下列中之一者：介電質電容器、順電電容器或非線性介電質電容器。
  3. 如請求項1的設備，其中所述第二控制不同於所述第一控制。
  4. 如請求項1的設備，其中所述第二控制與所述第一控制相同。
  5. 如請求項1的設備，其中所述第二控制為所述第一控制的反相。
  6. 如請求項1的設備，包含：第一驅動器，其用以產生所述第一輸入；第二驅動器，其用以產生所述第二輸入；以及第三驅動器，其用以產生所述第三輸入。
  7. 如請求項6的設備，其中所述第一驅動器、所述第二驅動器和所述第三驅動器包含CMOS電晶體。
  8. 如請求項1的設備，其中所述邏輯包含下列中之一或多者：緩衝器、CMOS反相器或NAND閘、NOR閘、多工器。
  9. 如請求項1的設備，其中所述第一電容器、所述第二電容器和所述第三電容器包含下列中之一者：金屬-絕緣體-金屬(MIM)電容器、電晶體閘極電容器、金屬和電晶體的混合電容器；包含順電材料的電容器；非線性介電質電容器或線性介電質電容器。
  10. 如請求項1的設備，其中所述非線性極性材料包含下列中之一者：鐵電材料、順電材料或非線性介電質。
  11. 如請求項10的設備，其中所述鐵電材料包含下列中之一者： 鉍鐵氧體(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭或元素週期表中鑭系元素中之一者；鈦酸鉛鋯(PZT)或具有摻雜材料的PZT，其中所述摻雜材料為La或Nb中之一者；弛豫鐵電體包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鉛鈧鈮酸(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)或鋇鈦-鋇鍶鈦(BT-BST)中之一者；鈣鈦礦，其包含下列中之一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六邊形鐵電體，其包含下列中之一者：YMnO3或LuFeO3；h-RMnO3型的六邊形鐵電體，其中R為稀土元素，其包含下列中之一或多者：鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)，其氧化物或其合金氧化物；氧化鉿的形式(Hf1-x Ex Oy)，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含以下元素之一：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數； 鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉、或鈮酸鍶鉀；或異常鐵電體包含下列中之一者：[PTO/STO]n或[LAO/STO]n，其中「n」在1到100之間。
  12. 如請求項1的設備，其中所述包含非線性極性材料的電容器位於晶粒的後端，以及其中所述邏輯位於所述晶粒的前端。
  13. 如請求項1的設備，其中所述第一輸入、所述第二輸入和所述第三輸入為數位輸入、類比輸入或其組合。
  14. 一種具有多數邏輯閘的設備，包含：第一、第二和第三驅動器，其用以分別產生第一、第二和第三數位訊號；第一非鐵電電容器、第二非鐵電電容器和第三非鐵電電容器，其用以分別接收所述第一、第二和第三數位訊號；節點，其用以將所述第一非鐵電電容器、所述第二非鐵電電容器和所述第三非鐵電電容器的電荷相加；鐵電電容器，其用以儲存所述相加後的電荷；CMOS邏輯，其用以驅動所述鐵電電容器的電壓；第一下拉裝置，其用以將所述節點放電到接地；以及第二下拉裝置，其用以將所述CMOS邏輯的輸入放電到所述接地。
  15. 如請求項14的設備，其中： 所述第一下拉裝置可由第一控制來控制以將所述節點放電；所述第二下拉裝置可由第二控制來控制以將所述CMOS邏輯的所述輸入放電。
  16. 一種具有多數邏輯閘的設備，包含：第一電路，其用以接收至少三個數位訊號並且對於所述至少三個數位訊號施加線性求和，並且產生相加後的輸出；裝置，其用以接收所述相加後的輸出並且經由非線性極性材料施加非線性函數，其中所述裝置用以產生相較於所述相加後的輸出的非線性輸出；第三電路，其用以將所述非線性輸出轉換為數位輸出；其中所述第一電路包含用以分別接收所述至少三個數位訊號的第一非鐵電電容器、第二非鐵電電容器和第三非鐵電電容器；第一下拉裝置，其用以將所述相加後的輸出放電到接地；以及第二下拉裝置，其用以將所述第三電路的輸入放電到所述接地。
  17. 如請求項16的設備，其中所述非線性極性材料儲存所述相加後的輸出，以及其中所述非線性極性材料包含下列中之一者：鐵電材料、順電材料或非線性介電質。
  18. 如請求項16的設備，其中所述第三電路包含下列中之一者：緩衝器、反相器、NAND閘或NOR閘或多工器。
  19. 一種具有多數邏輯閘的系統，包含：處理器；通訊地耦接到所述處理器的通訊介面；以及耦接到所述處理器的記憶體，其中所述處理器包含多數閘邏輯，所述多數閘邏輯包含：節點；第一電容器，其具有用以接收第一數位輸入的第一端，以及耦接到所述節點的第二端；第二電容器，其具有用以接收第二數位輸入的第一端，以及耦接到所述節點的第二端；第三電容器，其具有用以接收第三數位輸入的第一端，以及耦接到所述節點的第二端；以及電容器，其包含鐵電材料，其中所述電容器包含耦接到所述節點的第一端；其中所述處理器包含：邏輯，其具有輸入和輸出，其中所述電容器包含耦接到所述邏輯的所述輸入的第二端，其中所述第一電容器、所述第二電容器和所述第三電容器為非鐵電電容器；其中所述多數閘邏輯包含：第一電晶體，其耦接到所述節點和接地，其中所述第一電晶體可由第一控制來控制；以及 第二電晶體，其耦接到所述邏輯的所述輸入和所述接地，其中所述第二電晶體可由第二控制來控制。
  20. 如請求項19的系統，其中所述處理器為加速器或人工智慧(AI)處理器之一。
  21. 如請求項19的系統，其包含用以產生所述第一數位輸入的第一布林(Boolean)驅動器；用以產生所述第二數位輸入的第二布林驅動器；以及用以產生所述第三數位輸入的第三布林驅動器。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11581417B2 (en) * 2018-09-13 2023-02-14 Intel Corporation Improper ferroelectric active and passive devices
US11381244B1 (en) * 2020-12-21 2022-07-05 Kepler Computing Inc. Low power ferroelectric based majority logic gate multiplier
TWI776338B (zh) 2020-12-30 2022-09-01 國立成功大學 應用於圖形處理器的編譯器及非暫態電腦可讀式儲存媒體
US11277137B1 (en) * 2021-05-21 2022-03-15 Kepler Computing, Inc. Majority logic gate with non-linear input capacitors
US11705906B1 (en) 2021-05-21 2023-07-18 Kepler Computing Inc. Majority logic gate having ferroelectric input capacitors and a pulsing scheme coupled to a conditioning logic
US11303280B1 (en) 2021-08-19 2022-04-12 Kepler Computing Inc. Ferroelectric or paraelectric based sequential circuit
US11705905B1 (en) 2021-12-14 2023-07-18 Kepler Computing, Inc. Multi-function ferroelectric threshold gate with input based adaptive threshold
US11664370B1 (en) 2021-12-14 2023-05-30 Kepler Corpating inc. Multi-function paraelectric threshold gate with input based adaptive threshold
US11855627B1 (en) * 2022-01-13 2023-12-26 Kepler Computing Inc. Asynchronous consensus circuit using multi-function threshold gate with input based adaptive threshold
CN116504783A (zh) * 2022-01-21 2023-07-28 长鑫存储技术有限公司 一种半导体器件及其制备方法
US11750197B1 (en) 2022-04-20 2023-09-05 Kepler Computing Inc. AND-OR-invert logic based on a mix of majority OR minority logic gate with non-linear input capacitors and other logic gates
CN116177483B (zh) * 2023-04-24 2023-06-30 中北大学 一种基于铌酸锂单晶薄膜外场调控纳米级逻辑门的方法
US12445134B1 (en) 2023-12-20 2025-10-14 Kepler Computing Inc. Diode connected non-linear input capacitors based majority gate

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3260863A (en) * 1964-03-19 1966-07-12 Rca Corp Threshold circuit utilizing field effect transistors
US5926057A (en) * 1995-01-31 1999-07-20 Canon Kabushiki Kaisha Semiconductor device, circuit having the device, and correlation calculation apparatus, signal converter, and signal processing system utilizing the circuit
US5978827A (en) * 1995-04-11 1999-11-02 Canon Kabushiki Kaisha Arithmetic processing
US20170337983A1 (en) * 2016-05-23 2017-11-23 Regents Of The University Of Minnesota Fast magnetoelectric device based on current-driven domain wall propagation
WO2019005175A1 (en) * 2017-06-30 2019-01-03 Intel Corporation MAGNETELECTRIC SPIN-ORBIT LOGIC WITH TRAVEL LOAD
US20190074295A1 (en) * 2017-09-05 2019-03-07 Namlab Ggmbh Ferroelectric Memory Cell for an Integrated Circuit
US20190318775A1 (en) * 2018-04-16 2019-10-17 Samsung Electronics Co., Ltd. Ferroelectric-based memory cell usable in on-logic chip memory

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3524977A (en) 1967-01-17 1970-08-18 Rca Corp Binary multiplier employing multiple input threshold gate adders
JP3219880B2 (ja) * 1992-12-22 2001-10-15 株式会社鷹山 乗算回路
JP3229135B2 (ja) * 1994-09-14 2001-11-12 三菱電機株式会社 アナログ／デジタル変換装置
US5835045A (en) 1994-10-28 1998-11-10 Canon Kabushiki Kaisha Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device.
JPH08125152A (ja) 1994-10-28 1996-05-17 Canon Inc 半導体装置、それを用いた相関演算装置、ａｄ変換器、ｄａ変換器、信号処理システム
JP3628136B2 (ja) 1997-01-30 2005-03-09 富士通株式会社 容量結合を利用した論理回路、ａｄ変換回路及びｄａ変換回路
US6198652B1 (en) 1998-04-13 2001-03-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor integrated memory device
JP4299913B2 (ja) 1998-04-13 2009-07-22 株式会社東芝 半導体記憶装置
KR20020093585A (ko) 2001-06-06 2002-12-16 마츠시타 덴끼 산교 가부시키가이샤 반도체장치
AU2003261893A1 (en) 2002-10-24 2004-05-13 Matsushita Electric Industrial Co., Ltd. Voltage generation circuit, voltage generation device and semiconductor device using this, and driving method therefor
US7837110B1 (en) 2005-05-28 2010-11-23 Maxim Integrated Products, Inc. Magnetic stripe reader having digital peak detector
US8247855B2 (en) 2006-09-12 2012-08-21 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
CN101246910B (zh) * 2007-02-13 2012-06-06 中芯国际集成电路制造(上海)有限公司 金属-绝缘-金属型电容器及其制作方法
US9324405B2 (en) * 2010-11-30 2016-04-26 Radiant Technologies, Inc. CMOS analog memories utilizing ferroelectric capacitors
GB2522393B (en) * 2012-11-19 2020-08-19 Flowserve Man Co Control systems for valve actuators, valve actuators and related methods
US9276040B1 (en) 2014-10-27 2016-03-01 Board Of Regents Of The University Of Nebraska Majority- and minority-gate logic schemes based on magneto-electric devices
WO2016105436A1 (en) 2014-12-26 2016-06-30 Intel Corporation Spin-orbit logic with charge interconnects and magnetoelectric nodes
KR101701145B1 (ko) 2015-01-19 2017-02-01 한국과학기술원 네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법
US10679782B2 (en) 2015-09-09 2020-06-09 Intel Corporation Spin logic with spin hall electrodes and charge interconnects
US9647825B2 (en) 2015-09-18 2017-05-09 Inphi Corporation Circuit and method for creating additional data transitions
US9912323B1 (en) 2015-09-22 2018-03-06 Micro Research & Development Corporation Radiation hardened structured ASIC platform with compensation of delay for temperature and voltage variations for multiple redundant temporal voting latch technology
US9697882B1 (en) * 2016-08-30 2017-07-04 Radiant Technologies, Inc. Analog ferroelectric memory with improved temperature range
WO2018048723A1 (en) 2016-09-09 2018-03-15 The Charles Stark Draper Laboratory, Inc. Methods and systems for achieving trusted fault tolerance of a system of untrusted subsystems
US9858979B1 (en) * 2016-10-05 2018-01-02 Micron Technology, Inc. Reprogrammable non-volatile ferroelectric latch for use with a memory controller
US10622050B2 (en) * 2018-05-09 2020-04-14 Micron Technology, Inc. Ferroelectric memory plate power reduction
US11411172B2 (en) 2018-09-13 2022-08-09 Intel Corporation Magnetoelectric spin orbit logic based full adder
US11387404B2 (en) 2018-09-13 2022-07-12 Intel Corporation Magnetoelectric spin orbit logic based minority gate
CN110689138B (zh) 2018-12-29 2021-03-19 中科寒武纪科技股份有限公司 运算方法、装置及相关产品
US10944404B1 (en) * 2019-12-27 2021-03-09 Kepler Computing, Inc. Low power ferroelectric based majority logic gate adder
US11165430B1 (en) 2020-12-21 2021-11-02 Kepler Computing Inc. Majority logic gate based sequential circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3260863A (en) * 1964-03-19 1966-07-12 Rca Corp Threshold circuit utilizing field effect transistors
US5926057A (en) * 1995-01-31 1999-07-20 Canon Kabushiki Kaisha Semiconductor device, circuit having the device, and correlation calculation apparatus, signal converter, and signal processing system utilizing the circuit
US5978827A (en) * 1995-04-11 1999-11-02 Canon Kabushiki Kaisha Arithmetic processing
US20170337983A1 (en) * 2016-05-23 2017-11-23 Regents Of The University Of Minnesota Fast magnetoelectric device based on current-driven domain wall propagation
WO2019005175A1 (en) * 2017-06-30 2019-01-03 Intel Corporation MAGNETELECTRIC SPIN-ORBIT LOGIC WITH TRAVEL LOAD
US20190074295A1 (en) * 2017-09-05 2019-03-07 Namlab Ggmbh Ferroelectric Memory Cell for an Integrated Circuit
US20190318775A1 (en) * 2018-04-16 2019-10-17 Samsung Electronics Co., Ltd. Ferroelectric-based memory cell usable in on-logic chip memory

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