[go: up one dir, main page]

TWI752861B - 記憶裝置與操作其之方法 - Google Patents

記憶裝置與操作其之方法 Download PDF

Info

Publication number
TWI752861B
TWI752861B TW110113227A TW110113227A TWI752861B TW I752861 B TWI752861 B TW I752861B TW 110113227 A TW110113227 A TW 110113227A TW 110113227 A TW110113227 A TW 110113227A TW I752861 B TWI752861 B TW I752861B
Authority
TW
Taiwan
Prior art keywords
block
lines
memory cell
string
sub
Prior art date
Application number
TW110113227A
Other languages
English (en)
Other versions
TW202228138A (zh
Inventor
陳漢松
黃建福
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Application granted granted Critical
Publication of TWI752861B publication Critical patent/TWI752861B/zh
Publication of TW202228138A publication Critical patent/TW202228138A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

記憶裝置具有複數個記憶胞區塊與複數條位元線，每一區塊包含一組字元線與一組NAND串列。複數個記憶胞區塊中的每一區塊具有複數個子區塊，每一子區塊包含被選取區塊之一組NAND串列之不同的子集和個別子區塊串列選擇線。控制電路被配置以執行編程操作，編程操作包含施加預充電壓位準之字元線電壓與串列選擇線電壓以使被選取區塊中的一組NAND串列預充電，接著降低該區塊的所有區塊串列選擇線上的閘極電壓，且接著降低該組字元線上的字元線電壓。然後，在被選取子區塊中的記憶胞之編程被執行。

Description

記憶裝置與操作其之方法
本發明係包含三維反及閘(3D NAND)快閃記憶體的三維記憶體之操作，包含未被選取記憶胞之干擾降低的編程操作。
隨著積體電路中的裝置之臨界尺寸縮小至普通記憶胞技術之極限，設計者已尋找用以堆疊多個記憶胞平面之技術，已達到更大的儲存容量，且達到較低的位元成本(costs per bit)。
然而，允許高容量與高產出(throughput)的配置密度可能導致良率(yield)與記憶胞之耐久性(endurance)之問題。因此，有需要提供可提升良率與耐久型之技術，同時維持高密度記憶結構。
本發明描述可抑制NAND記憶裝置之多個串列選擇閘極中的不必要的(unwanted)電荷捕捉之技術。技術可執行於具有區塊和子區塊架構之NAND記憶裝置，其中在一區塊中的所有NAND串列共享一組字元線，且區塊之多個子區塊包含由個別的串列選擇線選取的不同的NAND串列子集。
本發明描述一種記憶裝置，記憶裝置包含複數個記憶胞區塊與複數條位元線，每一個記憶胞區塊包含一組字元線與一組NAND串列，一組NAND串列具有用以連接至複數條位元線中的多條對應位元線之多個串列選擇閘極，記憶胞區塊之一組NAND串列中的每一NAND串列連接至該組字元線。複數個記憶胞區塊中的每一記憶胞區塊具有複數個子區塊，每一個子區塊包含記憶胞區塊之一組NAND串列之不同的子集，且每一子區塊中不同的NAND串列子集操作性地連接至個別的子區塊串列選擇線，多個閘極電壓藉由個別的子區塊串列選擇線施加於子區塊之不同的NAND串列子集中的多條NAND串列之多個串列選擇閘極。多個控制電路被配置以對複數個記憶胞區塊執行編程操作。編程操作包含：
對被選取記憶胞區塊之一組字元線施加預充電壓位準之多個字元線電壓，對被選取記憶胞區塊中的所有子區塊串列選擇線施加第一電壓位準之閘極電壓，以使被選取記憶胞區塊中的一組NAND串列被預充電，接著降低被選取記憶胞區塊中的所有子區塊串列選擇線上的閘極電壓，且接著降低該組字元線上的字元線電壓；以及
在降低該組字元線上的字元線電壓之後，施加偏壓順序在被選取子區塊中的多個選取記憶胞，偏壓順序包含使子區塊串列選擇線設定為被選取串列位準或未被選取串列位準，且設定位元線。
技術之實施例適用於三維垂直NAND記憶體。
描述操作方法以抑制如此處所述之不必要的電荷捕捉。
透過閱讀以下圖式、實施方式和申請專利範圍可了解本發明之其他方面與益處。
將參照第1圖至第12圖提供本發明之多個實施例之詳細描述。
第1圖係繪示三維半導體裝置之透視圖，三維半導體裝置包含複數個垂直NAND串列中的複數個記憶胞區塊與子區塊。其包含字元線層11之多層堆疊與定位為正交於基板之複數個柱(例如15、17)，字元線層11之多層堆疊被配置為字元線之第一堆疊21與字元線之第二堆疊22，第一堆疊21與第二堆疊22皆平行於基板10，複數個柱沿著行列配置。每一個柱包含多個半導體本體，多個半導體本體提供複數個串聯記憶胞之多個通道，記憶胞位於多個柱與多個字元線之交叉點。字元線11配置為相鄰於柱區塊的階梯圖案(stair step pattern)，每一階層包含連接至上方的字元線導體24之接觸結構，字元線導體24連接至字元線驅動電路。複數條串列選擇線(SSLs) 12定位為平行於基板且位於字元線層11上方。在此示例中，第一與第二記憶胞區塊分別形成於第一堆疊21與第二堆疊22。每一串列選擇線相交於對應區塊中的各自不同的一組柱之子集(例如，列)，其中對應區塊中的每一記憶胞子區塊形成於耦接至個別串列選擇線之相異柱子集中。
結構亦包含複數個平行位元線導體20，複數個平行位元線導體20在平行於基板且位於串列選擇線上方的層中。每一位元線導體疊置於柱中的個別行，個別行位於多行柱與多列柱形成的陣列中，每一行包含用於每一串列選擇線的每一組柱中的一柱。
柱和串列選擇線的每一相交點定義柱的選擇閘極，選擇閘極用以連接對應的位元線。每一柱位於下方且藉由柱的選擇閘極耦接至位元線導體之一者。
下選擇線(lower SG) 13形成於字元線層11之下，以使柱耦接至一或更多的源極線，例如共同源極導體18。共同源極導體可藉由區塊間的垂直連接或其他方式來連接至偏壓電路。
第1圖之結構係為包含複數個記憶胞區塊與複數條位元線之記憶體之一示例，每一區塊包含一組字元線(即第1圖中的堆疊)與一組NAND串列，該組NAND串列具有用以連接至複數條位元線中的對應位元線之串列選擇閘極，其中區塊的該組NAND串列中的每一條NAND串列連接至該組字元線。而且，此記憶體示例中，複數個記憶胞區塊中的每一區塊具有複數個子區塊，每一個子區塊包含區塊的該組NAND串列之相異子集。而且，在此示例中，每一子區塊中的相異的NAND串列子集係為操作性地連接至個別子區塊串列選擇線，閘極電壓施加於子區塊之相異子集中的NAND串列之串列選擇閘極。
第2圖係繪示第1圖之結構中的記憶胞區塊的實施方式之俯視圖。由第1圖和第2圖均可見字元線層11之堆疊21、22相交於整體結構中的一些柱。從而，為了從記憶體之特定區塊讀取資料，控制電路活化(activates)選取堆疊21中的字元線以選取記憶胞區塊與堆疊之特定層，且更活化子區塊串列選擇線12以選取特定子區塊。下選擇閘極(未繪示)亦被活化。然後，被選取子區塊之一組NAND串列中的被選取字元線上的記憶胞可透過位元線導體20被平行(in parallel)讀取至頁緩衝器(未繪示)。(此處使用的「活化」意指施加特定偏壓以影響被連接的記憶胞或開關。偏壓可能高或低，取決於操作或記憶體設計。)
第3圖係繪示子區塊之一組NAND串列之替代配置之俯視圖，其中串列選擇線312-1至312-5耦接至配置為偏移列的各自不同的柱(例如315)子集，以使每一相異柱子集包含兩個列柱。第3圖中的每一點代表對應柱315之橫向位置。圖中示出五條串列選擇線312-1至312-5，以及八個位元線導體320。
如同第2圖之結構，第3圖中的每一串列選擇線312相交於各自不同的柱315之子集，相交點定義串列選擇閘極。相似地，每一位元線導體320疊置於個別行中的柱315，且每一柱315位於位元線導體320之一者下方。然而，在第3圖之結構中，當柱形成定位為正交於位元線之列，在每一個這樣的列中的柱相交於所有其他位元線，且交替的列是偏移的以相交於交替的位元線組。使用此配置，可增加子區塊中的柱的數量與位元線導體320之密度，使記憶體操作具有更高的容量與增加的產出(throughput)。
第4圖係繪示三維NAND裝置中的記憶胞區塊之示意圖，三維NAND裝置可包含許多區塊，且許多區塊中的一區塊包含複數個子區塊。在示意圖中，複數條位元線BL0至BLn在沿著行列配置之NAND串列形成的陣列上方。每一NAND串列包含串聯的記憶胞串列，例如介於對應位元線與參考線之間的介電電荷捕捉記憶胞，參考線例如是共同源極線(第4圖中以接地符號表示)。在一些實施例中，用於區塊之共同源極線可實現為一或更多條參考線，且可耦接至偏壓電路，在記憶體之許多操作中，藉由偏壓電路施加除了接地之外的操作電壓。
在三維NAND配置中，例如，第4圖所示之區塊之一組NAND串列對應於第1圖至第3圖的柱。在此示例中，複數條NAND串列中的NAND串列耦接於對應的字元線WL0至WLn+k之堆疊。在字元線WLn，每一層字元線層之平面結構以虛線401表示。從而，位於指定字元線，例如WLn，之高度的區塊中的所有記憶胞耦接至此指定字元線，例如WLn。
而且，每一NAND串列包含對應子區塊串列選擇閘極(例如402)，此對應子區塊串列選擇閘極被配置以使NAND串列連接至複數條位元線中的特定位元線(例如403)。選擇閘極可由包含電荷捕捉介電層之電晶體來實現，電荷捕捉介電層例如是閘極介電質，電荷捕捉介電層可相同於用於NAND串列之記憶胞中的電荷捕捉結構。由於記憶體操作期間產生的電場，串列選擇閘極之電荷捕捉介電層可捕捉電荷，導致串列選擇閘極之臨界電壓不適當的增加。
複數個子區塊串列選擇線SSL0至SSLn操作性地耦接至各組NAND串列以使閘極電壓施加至子區塊串列選擇閘極，每一組NAND串列包含記憶胞區塊之子區塊。
而且，每一NAND串列包含對應的下選擇閘極，下選擇閘極被配置以使NAND串列連接至共同源極線或用以實現共同源極線之一或更多的參考線中的一者。在此示例中，下選擇閘極層GSL耦接至用於區塊中的NAND串列之所有下選擇閘極。在另一示例中，可配置複數條下選擇閘極線以連接區塊中的下選擇閘極。
在此示例中，下偽(dummy)字元線DWLG位於下選擇閘極層GSL與最下層字元線層WL0之間，且上偽字元線DWLS位於串列選擇線SSL0至SSLn與最上層字元線層WLn+k之間。
在第4圖之電路中，選取子區塊和字元線層以選取區塊中的特定記憶胞；藉由子區塊串列選擇線來選取子區塊，子區塊串列選擇線使被選取子區塊中的每一NAND串列連接至複數條位元線之個別位元線；字元線層被選取，使得位於被選取字元線之高度、且在被選取子區塊中的每一NAND串列上的記憶胞被選取。藉由選取對應於選取記憶胞所在之NAND串列之一位元線來選取被選取記憶胞。此配置能夠透過其對應位元線與字元線層平行活化複數個記憶胞，其中一者在被選取子區塊之每一NAND串列中。
第5圖係繪示用於編程操作之偏壓之時序圖，在類似第4圖所示之記憶胞區塊中。時序圖顯示位元線電壓BL、共同源極線電壓CSL、被選取字元線電壓SEL WL、以及施加於四個子區塊串列選擇線SSL[3:0]之電壓(假設有四個子區塊)。編程操作之特徵可描述為：包含預充電階段與編程階段。
預充電階段開始於時點301，在此示例中，時點301時的電壓接地。在時點301之後，共同源極線電壓增加至編程預充電壓位準VCSL PGM、被選取字元線電壓以兩階段增加至字元線預充電壓位準VWL_pre、且用於區塊之所有串列選擇線以兩階段增加至串列選擇線預充電壓位準VSS_pre。這些電壓移位(voltage shifts)開啟區塊中的NAND串列之串列選擇線與字元線，且然後區塊之位元線上的電壓被以兩階段充電至預充電電壓VDDI。在時段T0之後，在時點302，字元線電壓在時段T1中下降至VSS。在時段T1結束時，在時點303，用於未被選取子區塊之串列選擇線下降至VSS，同時用於被選取子區塊之串列選擇線維持於預充電電壓位準VSSL_pre。因此，在時段T2中，在字元線上的電壓位準降至VSS之後，未被選取串列選擇線上的電壓下降，如同線段311所標示。
接著，始於時點304，根據將要編程入子區塊之資料模式(data pattern)將位元線上的電壓設定為編程或抑制(inhibit)電壓位準。在此示例中，接收編程偏壓之位元線被設定為VSS，且將被施加偏壓以抑制編程之位元線被設定為VDDI或另外的抑制電壓。
在時段T2期間，在未被選取子區塊中的柱之垂直NAND串列中之半導體本體被預充電，且藉由關閉用於這些子區塊之串列選擇閘極來維持於預充電壓位準。對於被選取子區塊，串列選擇閘極維持開啟，同時根據前述之資料模式調整位元線偏壓。
在編程階段開始時，如線段520所標示，用於被選取子區塊之串列選擇線從預充電壓位準降至將要在編程階段用於被選取子區塊之起始位準。用於未被選取子區塊之串列選擇線被設定為VSS或另外的位準，以關閉串列選擇閘極。然後，在此示例中，被選取字元線電壓步進式(stepwise)增加至編程電壓位準VPGM，串列選擇閘極被控制為編程位準，且可依循字元線電壓控制用於未抑制狀態的柱之位元線電壓，以達成編程操作。例如，在快速通過編程(quick pass program)操作中，位元線電壓可增加至VBL_QPW位準。
第6圖係繪示在接近時段T0結束時，未被選取子區塊中的NAND串列之示例性狀態。在此圖式中，NAND串列被繪示為水平，但可在類似第4圖之實施例中代表垂直NAND串列。在此時間點，下選擇閘極610 (即全域源極線(global source line; GSL))可具有0 V的閘極電壓，使共同源極線601未和NAND串列柱連接。串列選擇閘極611具有使其維持於開啟狀態之閘極電壓VSSL_pre，使柱連接至位元線602。因為字元線與串列選擇閘極開啟，本體605中的記憶胞之半導體本體被預充電至接近位元線電壓之位準(在此示例中為2.3 V)。
第7圖係繪示在時段T1結束時第6圖之NAND串列之狀態，在字元線電壓下降之後，且在串列選擇電壓下降之前。在此時間點，下選擇閘極710 (即全域源極線(GSL))持續具有0 V的閘極電壓，位元線702的電壓維持2.3 V，共同源極線701未連接，且串列選擇閘極711持續具有相對高的閘極電壓VSSL_pre。然而，在此示例中，當字元線電壓從預充電電壓VWL_pre降至0 V時，本體705中的電壓也將電容耦合地下降。因為此較低的電壓，得以跨越串列選擇閘極711建立約1.3 V (舉例)的汲極-源極(drain-to-source)電壓VDS。因為閘極電壓維持相對高，VDS使電子加速通過串列選擇閘極之通道，熱電子(hot electrons)可注入串列選擇閘極711之閘極介電質(如符號715所標示)。如上所述，不必要的電荷會被閘極介電質可具有電荷捕捉閘極介電層捕捉，電荷捕捉閘極介電層的實現方式類似記憶胞。此不必要的電荷可增加串列選擇閘極之臨界電壓，且在極端情況下可使對應NAND串列無法操作。
第8圖係為類似第5圖之時序圖，繪示在如第4圖所示之記憶胞區塊中的編程操作，記憶胞區塊被調節以抑制串列選擇閘極中的電荷捕捉。第8圖中相似於第5圖之電壓不再加以描述。然而，時段T0、T1與T2中的電壓不同。
在時段T0結束時，在時點802，被選取字元線上的字元線電壓維持於預充電電壓位準VWL_pre，且串列選擇線上的電壓維持於預充電電壓位準VSSL_pre。VWL_pre在此示例中可約為4 V，同時VSSL_pre在此示例中可約為6 V，或者高到足以支持用以預防未編程、未被選取子區塊之編程干擾的期望預充電壓位準。在時點802，被選取區塊之串列選擇線上的電壓全部從相對高的VSSL_pre位準下降至中等電壓，如線段811所標示，此中等電壓可等於或接近在時點804之後將要施加於被選取子區塊之串列選擇線的電壓VSSL。當字元線電壓在時點803下降時，中等電壓係為避免熱電子注入串列選擇閘極之閘極介電質之位準。在時點803，在時段T1之後，在串列選擇線上的電壓已經下降之後，被選取字元線之字元線電壓下降至VSS (線段812)。如同第10圖所示，下降的串列選擇線電壓抑制串列選擇閘極中的電荷注入。在時點804，用於未被選取子區塊之串列選擇線之電壓下降至VSS (線段813)，同時被選取子區塊之串列選擇線上的電壓維持於VSSL，此應高於串列選擇閘極之Vth以及將要施加於將被編程之位元線上的編程電壓位準，以通過(pass)此編程電壓。然後，依據資料模式與編程階段的位元線之預充電已被執行。在編程階段開始時，用於被選取子區塊之串列選擇線從預充電壓位準下降至將要在編程階段用於被選取子區塊之起始位準，如820所標示。
第8圖之時序圖係繪示編程操作之示例，編程操作包含對被選取區塊之一組子元線施加預充電壓位準之字元線電壓，以及對被選取區塊中的所有子區塊串列選擇線施加具有第一電壓位準之閘極電壓，以使被選取區塊中的一組NAND串列預充電，接著使該區塊之所有子區塊串列選擇線上的閘極電壓下降，且接著使該組字元線上的字元線電壓下降；以及，在使該組字元線上的字元線電壓下降之後，施加偏壓順序(bias sequence)以編程被選取子區塊中的被選取記憶胞，偏壓順序包含使子區塊串列選擇線設定為被選取串列位準或未被選取串列位準，與設定位元線。在此示例中，使區塊之所有子區塊串列選擇線上的閘極電壓(線段811)下降包含：使閘極電壓設定為接近被選取串列位準(例如VSSL)之位準，如同在編程階段所施加的。為了此說明之目的，若閘極電壓比起未被選取串列位準更接近被選取串列位準，則閘極電壓接近被選取串列位準。
第9圖係為類似第8圖之時序圖，繪示在如第4圖所示之記憶胞區塊中的替代的編程操作，記憶胞區塊被調節以抑制串列選擇閘極中的電荷捕捉。第9圖中相似於第5圖之電壓不再加以描述。然而，時段T1與T2中的電壓不同。
在時段T0結束時，在時點902，被選取字元線上的字元線電壓維持於預充電電壓位準VWL_pre。在時點902，如線段911所標示，用於被選取區塊之所有子區塊之串列選擇線上的電壓從相對高的VSSL_pre位準下降至低位準，此可等於或接近時點904後施加於未被選取子區塊之串列選擇線上的電壓 VSS。在時點903，時段T1之後，在串列選擇線上的電壓已下降之後，被選取字元線之字元線電壓下降至VSS (線段912)。如同第10圖所示，比較低的串列選擇線電壓抑制串列選擇閘極中的電荷注入。在時點904，用於未被選取子區塊之串列選擇線之電壓維持於VSS，同時被選取子區塊之串列選擇線上的電壓增加至VSSL (線段913)。然後，依據資料模式與編程階段的位元線之預充電已被執行。
第9圖之時序圖係繪示編程操作之另一示例，編程操作包含對被選取區塊之一組字元線施加預充電壓位準之字元線電壓，以及對被選取區塊中的所有子區塊串列選擇線施加具有第一電壓位準之閘極電壓，以使被選取區塊中的一組NAND串列預充電，接著使該區塊之所有子區塊串列選擇線上的閘極電壓下降，且接著使該組字元線上的字元線電壓下降；以及，在使該組字元線上的字元線電壓下降之後，施加偏壓順序以編程被選取子區塊中的被選取記憶胞，偏壓順序包含使子區塊串列選擇線設定為被選取串列位準或未被選取串列位準，與設定位元線。在此示例中，使區塊之所有子區塊串列選擇線上的閘極電壓(911)下降包含：使閘極電壓設定為接近未被選取串列位準之位準(例如VSS)，如同在編程階段所施加的。為了此說明之目的，若閘極電壓比起被選取串列位準更接近未被選取串列位準，則閘極電壓接近未被選取串列位準。
第8圖與第9圖繪示編程操作之實施例，包含： 第一時期(直到T0)：使區塊之複數個柱中的柱預充電至預充電壓位準，包含使堆疊中的字元線充電至字元線預充電壓位準，且使堆疊中的串列選擇線預充電至串列選擇線預充電壓位準； 第二時期(線段811、線段812、線段911、線段912)：使堆疊中的字元線放電，包含在使堆疊中的字元線上的電壓降低之前，使複數條串列選擇線中的串列選擇線上的電壓降低； 第三時期(T2之後)：設定用於被選取子區塊之被選取串列選擇線上的電壓，且設定用於未被選取子區塊之未被選取串列選擇線上的電壓； 第四時期(在線段820或線段920之前)：依據將要被編程入被選取子區塊之資料模式設定複數條位元線中的位元線上的電壓；以及 第五時期(編程階段)：施加編程電壓以將資料模式編程入被選取子區塊中的被選取字元線上的記憶胞。
第10圖係繪示未被選取子區塊中的NAND串列(類似第7圖所示)在第8圖與第9圖之時段T2中的狀態，在字元線電壓下降且串列選擇電壓是低的之後。在此時間點，下選擇閘極1010 (即全域源極線(GSL))持續具有0 V之閘極電壓，造成共同源極線1001未連接，且串列選擇閘極1011在這些示例中具有降低的閘極電壓VSSL或VSS。然而，在此示例中，當字元線電壓從預充電電壓VWL_pre降至0 V時，本體1005中的電壓也將電容耦合地下降。因為此較低的電壓，得以跨越串列選擇閘極1011建立約1.3 V的汲極-源極電壓VDS。因為閘極電壓是低的，當VDS使電子加速至串列選擇閘極之通道時，熱電子將不會注入串列選擇閘極1011之閘極介電質(如同在電子符號上標示的「x」)。如上所述，不必要的電荷會被閘極介電質具有電荷捕捉閘極介電層捕捉，電荷捕捉閘極介電層的實現方式類似記憶胞。此操作可抑制不必要的電子穿隧進入串列選擇閘極，且可提升記憶裝置之表現與耐久性。
第11圖係為操作如此處所述之記憶裝置以進行編程操作之方法流程圖。第11圖係為操作NAND記憶體之方法流程圖，NAND記憶體包含配置於如此處所述之NAND串列中的複數個記憶胞區塊，其中每一區塊包含複數個子區塊。每一子區塊包含相異的NAND串列子集。
在所述實施例中，方法始於在積體電路上接收頁編程命令(page program command)，其中命令包含位址(address)與將要編程之資料模式(步驟1100)。位址將會識別一被選取區塊、一被選取字元線與區塊內一被選取子區塊。積體電路上的電路將資料模式載入頁緩衝器或將要用於編程期間之其他記憶結構(步驟1101)。藉由晶片上的電路來操作控制器(controller)，以透過設定字元線電壓、位元線電壓、串列選擇線電壓與共同源極線電壓來使被選取區塊預充電至預充電電壓位準(步驟1102)，此示例描述於第8圖與第9圖。在一段時間間隔後，控制器使區塊中的串列選擇線上的電壓下降至中等位準或低位準，如第8圖與第9圖各自描述的。然後，控制器電路使被選取區塊之字元線上的電壓放電(步驟1103)。在此時間點，被選取區塊中的NAND串列被預充電以在施加編程電壓期間預防未被選取NAND串列之干擾。然後，控制器將被選取串列選擇線與一或更多條未被選取串列選擇線之電壓設定為被選取子區塊位準(VSSL)與未被選取子區塊位準(VSS) (步驟1104)。根據資料模式，將位元線電壓設定為編程或抑制電壓位準(步驟1105)。而且，對被選取字元線施加編程電壓(步驟1106)。
第11圖係為描述由此處所述之記憶裝置上的控制器執行的邏輯(logic)之流程圖。邏輯可使用參照第12圖描述之控制器來執行。將能理解的是，儘管此處示出所有流程，這些步驟中的許多步驟可在不影響所達到的功能的情況下結合、並行或以不同次序進行。在一些情況下，如同讀者將能理解的，只有在做出某些其他變動時，步驟之重新配置方能達成相同結果。在其他情況下，如同讀者將能理解的，只有在滿足某些狀況時，步驟之重新配置方能達成相同結果。此外，將能理解的是，此處之流程僅顯示和理解本發明有關之步驟，且應理解的是，許多用以達成其他功能之額外步驟可進行於此處所示之步驟之前、之後或之間。
第12圖係繪示包含快閃記憶裝置1208與主機(host) 1202之記憶系統的簡化圖，快閃記憶裝置1208實現於積體電路上，主機1202包含用以發出具有位址與將要編程之資料的命令的邏輯，命令例如是編程命令。記憶裝置可實現於單積體電路晶片上、多晶片模組(multichip module)上或被配置為適合特定需求之複數個晶片上。
在此示例中，記憶裝置1208包含在積體電路基板上的記憶體陣列1278，記憶體陣列1278包含如上述之複數個區塊，每一區塊具有複數個子區塊。記憶體陣列1278可以是使用二維或三維陣列技術來實現之NAND快閃記憶體。
在多個實施例中，記憶裝置1208可具有單級單元(single-level cells; SLC)或每個記憶胞儲存多於一位元之多級單元(multiple-level cells) (例如MLC、TLC或XLC)。
記憶裝置1208包含記憶體陣列1278，記憶體陣列1278可以是使用三維陣列技術來實現之NAND快閃記憶體。在一些實施例中，記憶體陣列1278包含密集三維配置的垂直NAND串列之陣列。在其他實施例中，記憶體陣列1278可包含NAND串列之二維陣列。
字元線解碼器1276A透過字元線驅動電路1276B耦接至記憶體陣列1278中的複數條字元線1277。SSL/GSL解碼器1278A透過SSL/GSL驅動電路1278B、SSL與GLS線1279耦接至陣列中的位元線側(SSL)串列選擇閘極與共同源極側(GSL)串列選擇閘極。頁緩衝電路1238藉由位元線驅動電路1248耦接至記憶體陣列1278中的位元線1266。在一些實施例中，可包含行解碼電路(column decoder circuits)以將資訊從位元線驅動器傳送至被選取位元線。頁緩衝電路1238可儲存資料頁且可包含用於讀取與驗證操作之感測電路，資料頁定義用於頁編程操作之資料模式。
用於記憶體陣列之位元線可包含全域位元線(global bit lines; GBL)與區域位元線(local bit lines)。位元線大致包含在較高的圖案化層中的橫越陣列中複數個記憶胞區塊之導體，且透過區塊選擇電晶體或記憶庫(bank)選擇電晶體連接至區塊中的區域位元線。區域位元線連接至記憶胞，以使電流流到位元線以及使電流從位元線流出，區域位元線再連接位元線驅動電路1248與頁緩衝電路1238。同樣地，字元線可包含全域字元線(global word lines)與區域字元線(local word lines)，具有字元線驅動1276B中的對應支援電路。
在感測操作中，透過匯流排系統1226中的第二資料線將來自頁緩衝電路1238之感測的資料供應給快取電路(cache circuits) 1228，快取電路1228再透過鏈路(link)1216 (例如資料路徑線)耦接至輸入/輸出電路1218。在此示例中，輸入資料亦被施加於鏈路1216上的快取電路1228，且耦接至匯流排系統1226上的頁緩衝電路1238，以用於支援編程操作。
輸入/輸出電路1218藉由鏈路1214 (包含輸入/輸出接墊(I/O pads))連接，且提供資料、位址與命令之通信路徑，通信路徑具有記憶裝置1208外部之目的地，在此示例中外部目的地包含主機1202。輸入/輸出電路1218藉由鏈路1216提供通信路徑至快取電路1228，快取電路1228支援記憶體操作。快取電路1228和頁緩衝電路1238之間有資料流通信(data flow communication) (例如使用匯流排系統1226)。
控制電路1234連接至輸入/輸出電路1218，且包含命令解碼邏輯、位址計數器(address counters)、狀態機(state machines)、計時電路(timing circuits)與控制多種記憶體操作之其他邏輯電路，記憶體操作包含用於記憶體陣列1278之編程、讀取與抹除操作。用以支援電路操作之所需的控制電路信號分配給記憶裝置中的電路，如箭頭1245、1246所標示。控制電路1234可包含位址暫存器(address registers)與諸如此類，用以根據需要將位址傳送至記憶裝置1208之多個零件，包含傳送至快取電路1228，以及在鏈路1244上傳送至頁緩衝電路1238、字元線解碼器1276A與SSL/GSL解碼器1278A，如圖所示。
在第12圖所示之示例中，控制電路1234包含控制邏輯電路，控制邏輯電路包含實現一偏壓配置狀態機或多個偏壓配置狀態機之模組，模組控制通過方塊1264中的電壓供應器所產生或提供的偏壓之應用，例如讀取、抹除、驗證與編程電壓，包含預充電電壓、通過電壓與如此處所述之供給字元線驅動電路1276B與位元線驅動電路1248之其他偏壓，以用於一組可選擇的編程與讀取操作。依據支援操作所需，偏壓施加於記憶裝置1208之多個零件，如同箭頭1265所標示。如同此處更詳細描述的，控制電路1234包含執行偏壓配置之邏輯，偏壓配置可減少未被選取NAND串列之通道中的熱電子產生，例如藉由施加介於編程程序之編程驗證脈衝與編程脈衝之間的「預開啟(pre-turn-on)」偏壓。
控制電路1234可包含使用特殊用途邏輯電路來實現之模組，特殊用途邏輯電路包含狀態機，如同現有技術中已知的那些。在可選的多個實施例中，控制電路1234可包含使用通用處理器來實現之模組，通用處理器可實現於相同的積體電路上，模組可執行電腦程式以控制記憶裝置1208之操作。在其他實施例中，可使用特殊用途邏輯電路與通用處理器之組合以實現控制電路1234中的模組。
快閃記憶體陣列1278可包含浮動閘極記憶胞或介電電荷捕捉記憶胞，藉由建立對應於電荷儲存量之多編程層級且從而建立記憶胞臨界電壓Vt，浮動閘極記憶胞或介電電荷捕捉記憶胞被配置以在每個記憶胞中儲存多個位元。本技術可用於單位元記憶胞(single-bit-per-cell)快閃記憶體、且可用於其他多位元記憶胞(multiple-bit-per-cell)和單位元記憶胞記憶體技術。在其他示例中，記憶胞可包含可編程電阻記憶胞、相變化記憶胞與其他類型的非揮發與揮發記憶胞技術。
在所述示例中，主機1202耦接至記憶裝置1208上的鏈路1214以及其他未繪示之控制終端，例如晶片選擇終端(chip select terminals)等等，且主機1202可提供命令或指令(instructions)至記憶裝置1208。在一些示例中，主機1202可使用串列匯流排(serial bus)技術耦接至記憶裝置，使用共享的位址與資料線。主機1202可包含通用處理器、特殊用途處理器、被配置為記憶體控制器之處理器、或使用記憶裝置1208之其他處理器。主機1202之全部或部分可實現於和記憶體相同的積體電路上。
主機1202可包含基於來自應用程式之需求而儲存、檢索與更新儲存於記憶體中的資料之一檔案系統或多個檔案系統。一般而言，主機1202可包含進行記憶體管理功能之程式。例如，這類功能可包含損耗平衡(wear leveling)、損壞區塊回復(bad block recovery)、斷電回復(power loss recovery)、廢料收集(garbage collection)、錯誤校正(error correction)等。主機1202亦可包含應用程式、檔案系統、快閃轉換層程式與可產生儲存於記憶體中的資料之狀態資訊之其他元件，包含發布具有位址與將要編程之資訊的命令以編程資訊。
雖然已以上述較佳實施例與示例揭露本發明，然應理解的是，這些示例僅作為說明用途，並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可做出多種更動與組合。本發明的保護範圍由後附的申請專利範圍加以界定。
10:基板 11:字元線層 12:串列選擇線 13:下選擇線 15,17:柱 18:共同源極導體 20:位元線導體 21,22:堆疊 24:字元線導體 301,302,303,304,802,803,804,902,903,904:時點 311,520,811,812,813,820,911,912,913,920:線段 312-1~312-5:串列選擇線 315:柱 320:位元線導體 401:虛線 402:串列選擇閘極 403:位元線 601:共同源極線 602,702:位元線 605:本體 610:下選擇閘極 611:串列選擇閘極 701:共同源極線 705:本體 710:下選擇閘極 711:串列選擇閘極 715:符號 1001:共同源極線 1005:本體 1011:串列選擇閘極 1100,1101,1102,1103,1104,1105,1106:步驟 1202:主機 1208:記憶裝置 1214,1216,1244:鏈路 1218:輸入/輸出電路 1226:匯流排系統 1228:快取電路 1234:控制電路 1238:頁緩衝電路 1245,1246,1265:箭頭 1248:位元線驅動電路 1264:方塊 1266:位元線 1276A:字元線解碼器 1276B:字元線驅動電路 1277:字元線 1278:記憶體陣列 1278A:SSL/GSL解碼器 1278B:SSL/GSL驅動電路 1279:SSL與GLS線 BL:位元線電壓 BL0,BL1,BLn:位元線 CSL:共同源極線電壓 DWLG:下偽字元線 DWLS:上偽字元線 GSL:下選擇閘極 SEL WL:被選取字元線電壓 SSL,SSL[3:0],SSL0,SSL1,SSLn:串列選擇線 T0,T1,T2:時段 VBL_QPW:電壓 VCSL PGM:編程預充電壓位準 VDDI:電壓 VDS:汲極-源極電壓 VPGM:編程電壓位準 VSS:電壓 VSSL:電壓 VSSL_pre:預充電電壓 VWL_pre:預充電電壓 WL,WLn+k,WLn,WLn-1,WLn-2,WLn-3,WL0:字元線
第1圖係繪示三維半導體裝置之透視圖； 第2圖係繪示第1圖的結構中的一部分俯視圖； 第3圖係繪示記憶胞區塊中的子區塊之替代配置； 第4圖係繪示三維NAND結構中的記憶胞區塊之示意電路圖，可使用多種結構來實現，例如上述的那些結構； 第5圖係繪示對NAND串列進行編程操作之時序圖，例如是第4圖所示之電路中的NAND串列； 第6圖係為處於第5圖的編程操作中的預充電階段的NAND串列之啟發圖； 第7圖係為處於第5圖的編程操作中的預充電階段(第6圖)之後的階段的NAND串列之啟發圖，顯示出選擇閘極干擾狀態； 第8圖係繪示對NAND串列進行編程操作之時序圖，例如是第4圖所示之電路中的NAND串列，在抑制選擇閘極干擾狀態之第一實施例中； 第9圖係繪示對NAND串列進行編程操作之時序圖，例如是第4圖所示之電路中的NAND串列，在抑制選擇閘極干擾狀態之第二實施例中； 第10圖係為處於第5圖的編程操作中的預充電階段(第6圖)之後的階段的NAND串列之啟發圖，顯示出被抑制的選擇閘極干擾狀態； 第11圖係為用於NAND串列之編程操作之流程圖，具有被抑制的選擇閘極干擾狀態；及 第12圖係繪示積體電路記憶裝置之簡化方塊圖，積體電路記憶裝置包含三維垂直NAND陣列與用以實行具有被抑制的選擇閘極干擾狀態的編程操作之控制電路。
10:基板
11:字元線層
12:串列選擇線
13:下選擇線
15,17:柱
18:共同源極導體
20:位元線導體
21,22:堆疊
24:字元線導體

Claims (18)

  1. 一種反及閘(NAND)記憶裝置，包含： 複數個記憶胞區塊與複數條位元線，每一該記憶胞區塊包含一組字元線與具有用以連接至該複數條位元線中的多條對應位元線之多個串列選擇閘極的一組NAND串列，該記憶胞區塊的該組NAND串列中的每一NAND串列連接至該組字元線， 其中每一該記憶胞區塊具有複數個子區塊，每一該子區塊包含該記憶胞區塊之該組NAND串列之一不同的NAND串列子集，每一該子區塊中的該不同的NAND串列子集操作性地連接至一個別的子區塊串列選擇線，多個閘極電壓藉由該個別的子區塊串列選擇線施加於該子區塊之該不同的NAND串列子集中的多條NAND串列之多個串列選擇閘極；以及 多個控制電路，配置以對該些記憶胞區塊執行一編程操作，該編程操作包含： 對一被選取記憶胞區塊之該組字元線施加一預充電壓位準之多個字元線電壓，對該被選取記憶胞區塊中的所有該子區塊串列選擇線施加一第一電壓位準之一閘極電壓，以使該被選取記憶胞區塊中的該組NAND串列被預充電，接著降低該被選取記憶胞區塊中的所有該子區塊串列選擇線上的該閘極電壓，且降低該組字元線上的該些字元線電壓；及 在降低該組字元線上的該些字元線電壓之後，施加一偏壓順序以編程一被選取子區塊中的多個被選取記憶胞，該偏壓順序包含使該些子區塊串列選擇線設定為一被選取串列位準或一未被選取串列位準，且設定該些位元線。
  2. 如請求項1所述之記憶裝置，其中降低該被選取記憶胞區塊中的所有該子區塊串列選擇線上的該閘極電壓之該步驟包含：使該些子區塊串列選擇線上的該閘極電壓設定為接近該被選取串列位準。
  3. 如請求項1所述之記憶裝置，其中降低該被選取記憶胞區塊中的所有該子區塊串列選擇線上的該閘極電壓之該步驟包含：使該些子區塊串列選擇線上的該閘極電壓設定為接近該未被選取串列位準。
  4. 如請求項1所述之記憶裝置，其中該複數條位元線中的一位元線連接至僅用於一特定記憶胞區塊之每一子區塊中的一NAND串列之一串列選擇閘極。
  5. 如請求項4所述之記憶裝置，其中用以編程該些被選取記憶胞的該偏壓順序包含： 根據將要被編程之一資料模式，將該複數條位元線中的多條位元線設定為一編程電壓位準或一抑制電壓位準，且然後對該被選取記憶胞區塊之該組字元線中的一被選取字元線施加該編程電壓位準。
  6. 如請求項1所述之記憶裝置，其中該記憶胞區塊中的該些串列選擇閘極具有多個電荷捕捉介電層。
  7. 如請求項1所述之記憶裝置，其中該記憶胞區塊中的多個記憶胞與該記憶胞區塊中的該些NAND串列上的該些串列選擇閘極具有多個電荷捕捉介電層。
  8. 如請求項1所述之記憶裝置，其中該記憶胞區塊中的該些NAND串列相對於一基板垂直地配置，且該複數條位元線位於該些NAND串列上方。
  9. 一種記憶裝置，包含： 一記憶胞區塊，包含一字元線堆疊與正交於該字元線堆疊之複數個柱，其中該記憶胞區塊包含多個記憶胞位於該複數個柱中的多個柱與該字元線堆疊中的多條字元線之間的多個交叉點； 複數條串列選擇線，每一該串列選擇線相交於該記憶胞區塊之一個別的子區塊，每一該子區塊具有該複數個柱中多個柱形成的一不同的柱子集，該些柱與該些串列選擇線之多個相交點的每一者定義該柱之一個別的串列選擇閘極； 複數條位元線，正交於該複數個柱且操作性地連接至每一不同的該柱子集中的一柱之該串列選擇閘極； 一或更多的參考線，耦接至該複數個柱，該記憶胞區塊之該些記憶胞配置於複數個NAND串列中且介於該複數條位元線與該一或更多的參考線之間， 其中該記憶胞區塊包含複數個記憶胞子區塊，每一該記憶胞子區塊包含多個記憶胞位於各自不同的該些柱子集中的多個柱與該字元線堆疊中的該些字元線之間的多個交叉點；以及 多個控制電路，配置以對該複數條位元線中的多條位元線、該字元線堆疊中的該些字元線、與該複數條串列選擇線中的多條串列選擇線施加多個偏壓以進行一編程操作以編程多個記憶胞，該些記憶胞位在該字元線堆疊中的一被選取字元線上且在該複數個記憶胞子區塊中的一被選取記憶胞子區塊中，該編程操作包含： 一第一時期，使該記憶胞區塊之該複數個柱中的該些柱預充電至一預充電壓位準，包含使該字元線堆疊中的該些字元線充電至多個字元線預充電壓位準，且使該些串列選擇線預充電至多個串列選擇線預充電壓位準； 一第二時期，使該字元線堆疊中的該些字元線放電，包含在使該字元線堆疊中的該些字元線上的電壓降低之前，使該複數條串列選擇線中的該些串列選擇線上的電壓降低； 一第三時期，設定一被選取記憶胞子區塊之一被選取串列選擇線上的電壓，且設定一未被選取記憶胞子區塊之一未被選取串列選擇線上的電壓； 一第四時期，依據將要被編程入該被選取記憶胞子區塊之一資料模式設定該複數條位元線中的該些位元線上的電壓；及 一第五時期，施加編程電壓以將該資料模式編程入該被選取記憶胞子區塊中的該被選取字元線上的該些記憶胞。
  10. 如請求項9所述之記憶裝置，包含一或更多的下選擇線，該複數個柱中的每一者相交於該一或更多的下選擇線中的一下選擇線，一柱與一串列選擇線之一相交點定義該柱之一個別的選擇閘極，該選擇閘極使該柱操作性地連接至該一或更多的參考線。
  11. 如請求項9所述之記憶裝置，其中在該第二時期使該些串列選擇線上的電壓降低之該步驟包含，使該些串列選擇線上的電壓設定為接近一被選取串列位準之一位準。
  12. 如請求項9所述之記憶裝置，其中在該第二時期使該些串列選擇線上的電壓降低之該步驟包含，使閘極電壓設定為接近一未被選取串列位準之一位準。
  13. 如請求項9所述之記憶裝置，其中該記憶胞區塊中的該些串列選擇閘極具有多個電荷捕捉介電層。
  14. 如請求項9所述之記憶裝置，其中該記憶胞區塊中的該些記憶胞、以及該記憶胞區塊中的該複數個NAND串列上的該些串列選擇閘極具有多個電荷捕捉介電層。
  15. 一種用以操作一NAND記憶裝置之方法，NAND記憶裝置包含複數個記憶胞區塊配置於多個NAND串列中，每一該記憶胞區塊包含複數個子區塊，該複數個子區塊包含該記憶胞區塊中的該些NAND串列之多個不同的子集．該方法包含： 對該複數個記憶胞區塊中的一被選取區塊之一組字元線施加一預充電壓位準之多個字元線電壓，以及對該被選取區塊中的多條子區塊串列選擇線之全部施加具有一第一電壓位準之一閘極電壓，以使該被選取區塊中的該組NAND串列被預充電； 藉由先使該被選取區塊之所有該些子區塊串列選擇線上的該閘極電壓下降，然後使該組字元線上的該些字元線電壓下降，以使該些字元線電壓放電；以及 在使該些字元線電壓下降之後，施加一偏壓順序以編程一被選取子區塊中的多個被選取記憶胞，該偏壓順序包含使該些子區塊串列選擇線設定為一被選取串列位準或一未被選取串列位準、以及設定複數條位元線。
  16. 如請求項15所述之方法，其中使該被選取區塊之所有該些子區塊串列選擇線上的該閘極電壓下降之該步驟包含，使該閘極電壓設定為接近該被選取串列位準之一位準。
  17. 如請求項15所述之方法，其中使該被選取區塊之所有該些子區塊串列選擇線上的該閘極電壓下降之該步驟包含，使該閘極電壓設定為接近該未被選取串列位準之一位準。
  18. 如請求項15所述之方法，其中設定該複數條位元線之該步驟包含，根據將要被編程之一資料模式使該複數條位元線中的多條位元線設定為一編程電壓位準或一抑制電壓位準，且該方法更包含在設定該些位元線之後，對該被選取區塊之該組字元線中的一被選取字元線施加一編程電壓位準。
TW110113227A 2021-01-04 2021-04-13 記憶裝置與操作其之方法 TWI752861B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/140,825 US11282581B1 (en) 2021-01-04 2021-01-04 3D memory program disturbance improvement
US17/140,825 2021-01-04

Publications (2)

Publication Number Publication Date
TWI752861B true TWI752861B (zh) 2022-01-11
TW202228138A TW202228138A (zh) 2022-07-16

Family

ID=80782071

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110113227A TWI752861B (zh) 2021-01-04 2021-04-13 記憶裝置與操作其之方法

Country Status (3)

Country Link
US (1) US11282581B1 (zh)
CN (1) CN114724604B (zh)
TW (1) TWI752861B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024050689A1 (en) * 2022-09-06 2024-03-14 Yangtze Memory Technologies Co., Ltd. Memory device, operating method thereof, system, and storage medium

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659636B2 (en) * 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
CN107689245A (zh) * 2017-08-31 2018-02-13 长江存储科技有限责任公司 一种nand闪存装置的编程方法
US20200242030A1 (en) * 2010-08-20 2020-07-30 Samsung Electronics Co., Ltd. Address scheduling methods for non-volatile memory devices with three-dimensional memory cell arrays

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2140457B1 (en) * 2007-04-25 2010-09-22 Sandisk Corporation Reducing power consumption during read operations in non-volatile storage
KR20110120467A (ko) * 2010-04-29 2011-11-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작방법
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
KR102669409B1 (ko) * 2017-02-28 2024-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102598735B1 (ko) * 2018-05-18 2023-11-07 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
JP2020004470A (ja) * 2018-06-29 2020-01-09 キオクシア株式会社 半導体記憶装置
US10553298B1 (en) * 2018-07-27 2020-02-04 Sandisk Technologies Llc Non-volatile memory with countermeasure for select gate disturb
US10741262B2 (en) 2018-10-12 2020-08-11 Macronix International Co., Ltd. NAND flash operating techniques mitigating program disturbance
US10910060B1 (en) * 2019-09-12 2021-02-02 Sandisk Technologies Llc Select line voltage waveform real-time monitor for non-volatile memory
JP7278426B2 (ja) * 2019-10-23 2023-05-19 長江存儲科技有限責任公司 メモリデバイスをプログラムする方法および関連するメモリデバイス
US11043280B1 (en) * 2020-02-13 2021-06-22 Sandisk Technologies Llc Refresh operations for dedicated groups of blocks of memory cells
US11158384B1 (en) * 2020-05-20 2021-10-26 Sandisk Technologies Llc Apparatus and methods for configurable bit line isolation in non-volatile memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200242030A1 (en) * 2010-08-20 2020-07-30 Samsung Electronics Co., Ltd. Address scheduling methods for non-volatile memory devices with three-dimensional memory cell arrays
US9659636B2 (en) * 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
CN107689245A (zh) * 2017-08-31 2018-02-13 长江存储科技有限责任公司 一种nand闪存装置的编程方法

Also Published As

Publication number Publication date
US11282581B1 (en) 2022-03-22
CN114724604B (zh) 2025-09-09
TW202228138A (zh) 2022-07-16
CN114724604A (zh) 2022-07-08

Similar Documents

Publication Publication Date Title
CN111630599B (zh) 在第一编程遍次中省略验证测试的用于存储器设备的多遍编程过程
JP6495550B1 (ja) 階層選択ゲートトランジスタを有するｎａｎｄ構造
US10090053B2 (en) Apparatus, systems, and methods to operate a memory
US9842657B1 (en) Multi-state program using controlled weak boosting for non-volatile memory
KR102250454B1 (ko) 3d 비휘발성 메모리에 대한 서브블록 크기 감소
JP7132443B2 (ja) メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法
US11488657B1 (en) Fast interval read setup for 3D memory
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
WO2018038783A1 (en) 3d nand with partial block erase
CN110211620A (zh) 具有改进的编程性能的存储器设备及其操作方法
CN106067322A (zh) 利用两阶段编程的非易失性存储器
JP7129312B2 (ja) 不揮発性メモリ装置
EP3114691A1 (en) Compensating source side resistance versus word line
CN113870935A (zh) 使用栅极诱生漏极泄漏生成的空穴预充电方案
CN115527588A (zh) 使用选择性跳过的验证脉冲进行存储器编程以用于性能改进
KR20190113079A (ko) 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치
US11367487B2 (en) Nonvolatile memory device and erase method thereof
CN111916129A (zh) 非易失性存储器设备及其操作方法以及存储系统
TWI752861B (zh) 記憶裝置與操作其之方法
US11423996B1 (en) Memory apparatus and method of operation using triple string concurrent programming during erase
EP3876235B1 (en) Non volatile flash memory with improved verification recovery and column seeding
CN113424258B (zh) 用于对存储器装置进行编程的改进的验证方案
CN117672312A (zh) 子块状态相依设备操作
US11475959B1 (en) Reduced program time for memory cells using negative bit line voltage for enhanced step up of program bias
US10418108B1 (en) Program scheme in 3D NAND flash memory